KR20090049542A - 박막트랜지스터 어레이 기판의 제조 방법 및 표시장치 - Google Patents

박막트랜지스터 어레이 기판의 제조 방법 및 표시장치 Download PDF

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KR20090049542A
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Abstract

협액틀화를 실현하면서, 신뢰성에 뛰어나고, 또한 저비용화가 가능한 박막트랜지스터 어레이 기판의 제조 방법을 제공한다. 본 발명에 따른 박막트랜지스터 어레이 기판의 제조 방법은, 제1도전막(10)으로 이루어지는 패턴을 형성하는 공정과, 게이트 절연막(2), 반도체층(4) 및 레지스트를 순서대로 적층 하는 공정과, 두께 방향에 단차구조를 가지는 레지스트 패턴(41)을 형성하는 공정과, 레지스트 패턴(41)을 이용하여 제1도전막(10)의 노출 영역 및 반도체층(4)의 패턴을 형성하는 공정과, 제1도전막의 노출 영역에 있어서, 제1도전막(10)과 접촉하는 제2도전막(20)으로 이루어지는 패턴을 형성하는 공정과, 제2도전막(20)을 상층막에 의해 피복하는 공정과, 상기 제2도전막(20)의 상층에 제3도전막(30)을 형성하는 공정을 구비하고, 박막트랜지스터의 게이트 전극(16)을 제1도전막(10)에 의해, 소스 전극(25) 및 드레인 전극(26)을 제2도전막(20)에 의해, 화소 전극을 제3도전막(30)에 의해 형성하고, 제2도전막(20)이 상층막에 의해 피복되도록 한다.
박막트랜지스터, 레지스트 패턴, 도전막, 반도체층, 도전막 접속 영역

Description

박막트랜지스터 어레이 기판의 제조 방법 및 표시장치{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명은, 박막트랜지스터 어레이 기판의 제조 방법에 관한 것이다. 또한, 상기 박막트랜지스터 어레이 기판의 제조방법에 의해 제조한 박막트랜지스터 어레이 기판을 탑재한 표시장치에 관한 것이다.
박막트랜지스터(이하, 「TFT」(Thin Film Transistor)라고도 한다)는, 액티브 매트릭스형 액정표시장치(AMLCD:Active-Matrix Liquid-Crystal Display)의 화소 구동용의 트랜지스터로서 널리 이용되고 있다. TFT중에서도, 비정질(아모퍼스의 실리콘(Si)막을 반도체막으로서 이용하는 것은, 적은 제조 공정수로 제조가 가능하고, 절연성 기판의 대형화가 용이하기 때문에, 생산성이 높아 널리 적용되고 있다.
TFT어레이 기판의 제조 공정에 있어서는, 적어도 다른 5회의 에칭 공정이 필요하다. 또한 각각의 에칭 공정에 대응한 레지스트 패턴을 형성하기 위해, 5회의 사진제판공정이 필요하며, 이 5회의 사진제판공정을 행하기 위해, 5매의 포토 마스크가 이용되고 있었다(예를 들면 특허문헌 1).
최근에 있어서는, 제조 공정수를 더욱 줄여 제조 비용을 저감시키는 방법이 제안되고 있다(예를 들면 특허문헌 2-5). 소위 다계조 노광 기술이나 리프트 오프법 등의 이용에 의해 제조 공정수를 삭감한다. 다계조 노광 기술에 의하면, 고의적으로 레지스트에 막두께 차이를 만들 수 있다. 레지스트에 막두께 차이를 형성하기 위해서는, 포토마스크상에서 투명기판을 통과하는 광량보다도 적은 광량이 통과하는 중간계조영역을 형성할 필요가 있다. 이 중간계조영역의 형성 방법에 대해서는, 그레이톤 마스크를 사용하는 방법이나 하프톤 마스크를 사용하는 방법이 알려져 있다. 그레이톤 마스크는, 사진제판공정시에 해상이 되지 않는 미소 패턴을 슬릿이나 격자모양으로 배치시키고, 그 부분의 투과 광량을 제어하는 것이다. 하프톤 마스크는, 중간계조영역을 반투명막으로 형성하는 것이다.
4매 마스크 기술에 의해, 정전보호 회로부를 가지는 역스태거형의 액정표시장치를 제조하는 방법이 특허문헌 2에, 횡방향 전장 구동 액정 디스플레이를 제조하는 방법이 특허문헌 3에 개시되어 있다. 또한 리프트 오프법과 다계조 노광 기술과의 병용에 의해, 제조 프로세스를 삭감한 역스태거형의 TFT를 구비한 액정표시장치의 제조 방법이 특허문헌 4에 개시되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개평 11-64884호
[특허문헌 2] 일본국 공개특허공보 특개 2002-26333호, 도 1-도 3, 단락번호 0037-0047
[특허문헌 3] 일본국 공개특허공보 특개 2004-318076호, 도 7-10, 단락번호 0022-0028
[특허문헌 4] 일본국 공개특허공보 특개 2007-59926호, 도 2-6, 도 11, 단락 번호 0042-0060, 0074-0079
[특허문헌 5] 일본국 공개특허공보 특개 2003-172946호
상기 특허문헌 2에 있어서는, 소스/드레인 전극 위에 층간 절연막을 개재시키지 않고 투명 도전막(투명 전극층)을 형성하고, 이 투명 도전막을 개재하여, 소스/드레인 전극과 게이트 전극을 전기적으로 접속하는 구조가 개시되어 있다. 그러나, 투명 도전막으로서 일반적으로 이용되는 ITO, ITZO 혹은 IZO 등은, 게이트 전극, 소스/드레인 전극에 일반적으로 이용되는 금속재료에 비하여, 체적 저항율이 2자리수 정도 높다. 이 때문에, 투명 도전막을 개재시켜 소스/드레인 전극과 게이트 전극을 전기적으로 접속할 경우에는, 전기 저항의 상승을 억제하기 위해, 투명 도전막과의 접촉 면적을 충분히 확보할 필요가 있다.
상기 특허문헌 3에 기재된 액정표시장치는, ITO등의 투명 도전막을 사용하지 않는 구성이기 때문에, 저비용화를 실현할 수 있다. 그러나, 외부신호 등을 입력하는 단자부가 되는 개구부에 있어서, 금속이 노출되므로, 외부의 분위기에 의해 단자부의 금속이 부식되기 쉽다는 문제가 있다. 또한 상기 특허문헌 3에 있어서는, 게이트 절연막 및 반도체층의 적층막에 콘택홀을 설치하고 있기 때문에, 콘택홀의 일부에 표면단차가 일어나, 그 상층 및 콘택홀 내부에 설치하는 도전막의 콘택홀 부분에서의 커버릿지가 좋지 않게 되고, 단선 등의 문제가 발생할 우려가 있다.
상기 특허문헌 4에 있어서는, 게이트 전극을 구성하는 Cr도전막과, 소스/드레인 전극을 구성하는 금속 도전막을 투명 도전막을 개재하여 전기적으로 접속하는 구조가 개시되어 있다. 따라서, 상기 특허문헌 2와 마찬가지로, 전기 저항의 상승 을 억제하기 위해, 투명 도전막과의 접촉 면적을 충분히 확보할 필요가 있다.
최근에 있어서는, 표시 영역을 확보하면서, 표시장치 전체를 소형화하는 요망이 높아지고 있다. 그 때문에 표시 영역의 외측에 구획되는 액틀 영역을 축소하는 구조가 요구되고 있다. 또한 신뢰성이 높은 표시장치가 요구되고 있다.
본 발명은, 상기 배경에 감안하여 이루어진 것으로서, 그 목적으로 하는 바는, 협액틀화를 실현하면서, 신뢰성에 뛰어나고, 더욱 저비용화가 가능한 박막트랜지스터 어레이 기판의 제조 방법 및 표시장치를 제공하는 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조 방법은, 기판 위에 제1도전막으로 이루어지는 패턴을 형성하는 공정과, 상기 제1도전막 위에 게이트 절연막, 반도체층 및 레지스트를 순서대로 적층 하는 공정과, 상기 레지스트의 상부에 포토마스크를 배치하여 사진제판 프로세스에 의해, 두께 방향에 단차구조를 가지는 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 이용하여 상기 제1도전막의 노출 영역 및 반도체층의 패턴을 형성하는 공정과, 상기 제1도전막의 노출 영역에 있어서, 상기 제1도전막과 접촉하는 제2도전막으로 이루어지는 패턴을 형성하는 공정과, 상기 제2도전막의 상층에 층간 절연막 및 제3도전막으로 이루어지는 각 패턴을 형성하는 공정을 구비한다. 그리고, 박막트랜지스터의 게이트 전극을 상기 제1도전막에 의해, 소스 전극 및 드레인 전극을 상기 제2도전막에 의해 형성하고, 화소 전극을 상기 제3도전막에 의해 형성한다. 또한, 상기 제2도전막은 상층막에 의해 피복한다.
본 발명에 의하면, 협액틀화를 실현하면서, 신뢰성에 뛰어나고, 또한 저비용화가 가능한 박막트랜지스터 어레이 기판의 제조 방법 및 표시장치를 제공할 수 있는 뛰어난 효과를 가진다.
이하, 본 발명을 적용한 실시예의 일례에 대하여 설명한다. 또한, 본 발명의 취지에 합치하는 한, 다른 실시예도 본 발명의 범주에 속할 수 있는 것은 물론이다. 또한 이후의 도에 있어서의 각 부재의 사이즈나 비율은, 설명의 편의를 위한 것으로, 이것에 한정되는 것은 아니다.
[실시예 1]
본 실시예 1에 따른 표시장치는, 스위칭 소자로서 역스태거형의 MOS구조의 박막트랜지스터(TFT)를 가지는 액티브 매트릭스형의 TFT어레이 기판이 탑재된 표시장치이다. 여기에서는, 표시장치의 일례로서 투과형의 액정표시장치에 대하여 설명한다.
도 1은, 본 실시예 1에 따른 TFT어레이 기판(80)의 평면도다. TFT어레이 기판(80)은, 도 1에 나타나 있는 바와 같이 게이트 배선(11), 게이트 배선측 단자(12), 공통 용량 배선(13), 소스 배선(21), 소스 배선측 단자(22), COMMON배선(23), COMMON단자(24), 화소 전극(31) 등을 구비한다.
게이트 배선(11)은, 도 1안의 가로방향으로 연장하여, 세로방향으로 복수 나란히 설치되어 있다. 소스 배선(21)은, 게이트 배선(11)과 게이트 절연층(도시하지 않음)을 개재하여 교차하도록, 도 1안의 세로방향으로 연장하고, 가로방향으로 복수 나란히 설치되어 있다. 복수의 게이트 배선(11)과, 복수의 소스 배선(21)은, 거의 직교하도록 매트릭스를 형성하고, 인접하는 게이트 배선(11) 및 소스 배선(21)으로 둘러싸인 영역에 화소 전극(31)이 형성되어 있다. 이 영역이 화소로서 기능하고, 복수의 화소가 형성되어 있는 영역이 표시 영역(50)이 된다. 표시 영역(50)의 외측에 구획된 영역이 액틀 영역(51)이다.
게이트 배선측 단자(12)는, 액틀 영역(51)의 도면 중 좌측에 복수배열되고 있으며, 각 게이트 배선(11)이 표시 영역(50)으로부터 해당단자까지 연장되어 있다. 마찬가지로, 소스 배선측 단자(22)는, 액틀 영역(51)의 도면 중 상부측에 복수배열되고 있으며, 각 소스 배선(21)이 표시 영역(50)으로부터 해당단자까지 연장되어 있다.
커패시터 형성을 위한 공통 용량 배선(13)은, 게이트 배선(11)과 나란히 줄지어 각 화소에 설치되고, 액틀 영역(51)에 있어서, COMMON배선(23)에 접속되어 있다. COMMON배선(23)은, 복수의 소스 배선(21)의 단부열에, 소스 배선과 나란하게 되도록, 소스 배선(21)과 동일한 레이어인 제2도전막에 의해 형성되어 있다. 그리고, COMMON배선(23)은, COMMON단자(24)까지 연장되어 있다. COMMON단자(24)는, 외부로부터 공통 전위를 공급하기 위한 단자로서, 도 1의 예에 있어서는, 일 열로 나열한 복수의 소스 배선측 단자(22)의 끝에 배치되어 있다.
도 2에, 도 1의 부호 52로 나타내는 영역 근방의 모식적인 회로도를 나타낸다. 도 2에 나타내는 바와 같이 각 화소의 게이트 배선(11)과 소스 배선(21)의 교 차점 부근에는, 적어도 하나의 신호 전달용의 TFT(6)가 설치된다. 화소에 형성된 TFT(6)의 게이트 전극은 게이트 배선(11)에, TFT(6)의 소스 전극은 소스 배선(21)에 접속되어 있다.
게이트 배선(11)에 신호가 인가되면, 소스 배선(21)으로부터 전달된 신호 전하가 화소내에 기록되고, 저장 용량(7)에 전하가 축적된다. 이 때, 화소 전극(31)은, 기록된 신호에 대응한 전위를 액정에 인가하여 원하는 화상을 표시시킨다. 각 화소의 신호 전하를 비축하는 전극의 한쪽에 화소 전극(31)을 사용하고, 대향전극으로서 공통 용량 배선(13)을 사용한다. 공통 용량 배선(13)은, 게이트 배선(11)과 같은 레이어(제1도전막)로 형성되고, 모든 화소에 접속하기 위해, 소스 배선(21)과 게이트 절연층을 통해 교차하도록 설치되어 있다.
도 3에 본 실시예 1에 관련되는 TFT(6)근방의 모식적인 단면도를 나타낸다. TFT(6)는, 역스태거형으로, 채널 에치(CE(channel etching)에 의해 제조한다. TFT(6)는, 도 3에 나타나 있는 바와 같이 절연성 기판(1), 게이트 전극(16), 게이트 절연막(2), 반도체층인 제1반도체층(4a)과 제2반도체층(4b), 소스 전극(25), 드레인 전극(26), 층간 절연막(5), 화소 전극(31) 등을 가지고 있다.
절연성 기판(1)으로서는, 유리 기판이나 석영 기판 등의 투과성을 가지는 기판을 사용한다. 게이트 전극(16)은, 절연성 기판(1) 위에 형성되어, 게이트 배선(11), 공통 용량 배선(13), 공통 용량 전극층(15)등과 동일한 레이어인 제1도전막에 의해 형성되어 있다. 게이트 절연막(2)은, 게이트 전극(16)을 덮도록, 그 상층에 형성되어 있다. 제1반도체층(4a)은, 게이트 절연막(2) 위에 형성되고, 게이트 절연막(2)을 사이에 두고 게이트 전극(16)과 적어도 그 일부가 대향 배치되어 있다.
제2반도체층(4b)은, 제1반도체층(4a)의 상층에 형성되어 있다. 소스 전극(25) 및 드레인 전극(26)은, 제2반도체층(4b)위에 형성되어 있다. 소스 전극(25)이 적층된 제2반도체층(4b)의 영역이 소스 영역이 되고, 드레인 전극(26)이 적층 된 제2반도체층(4b)의 영역이 드레인 영역이 된다. 제1반도체층(4a) 중, 소스 영역과 드레인 영역의 하층에 위치하는 제1반도체층(4a)에 끼워지고, 제2반도체층(4b)이 제거된 영역이 채널 영역이 된다.
소스 전극(25) 및 드레인 전극(26)은, 게이트 절연막(2), 제1반도체층(4a), 제2반도체층(4b)을 통해, 적어도 게이트 전극(16)의 일부와 대향배치되어 있다. 즉, TFT로서 동작하기 위해, 채널 영역이 게이트 전극(16)위에 존재하여, 게이트 전극(16)에 전압을 인가했을 때의 전계의 영향을 받기 쉬운 상태로 한다.
층간 절연막(5)은, 채널 영역, 소스 전극(25), 드레인 전극(26)을 덮도록 형성되어 있다(도 3참조). 그리고, 층간 절연막(5)위에, 화소 전극(31)이 형성되어 있다. 층간 절연막(5)에 형성된 제2콘택홀(62)을 통해, 드레인 전극(26)과 화소 전극(31)이 전기적으로 접속되어 있다.
다음에 공통 용량 배선(13)과 COMMON배선(23)의 전기적 접속 방법에 관하여 설명한다. 전술한 바와 같이, 커패시터 형성을 위한 공통 용량 배선(13)은, 게이트 배선(11)과 동일한 레이어인 제1도전막(10)에 의해 구성되고, COMMON배선(23)은, 소스 배선(21)과 동일한 레이어인 제2도전막(20)에 의해 구성되어 있다. 그리고, 액틀 영역(51)에 있어서, 공통 용량 배선(13)과 COMMON배선(23)이 전기적으로 접속되어 있다. 또한, 「제1도전막」으로서 박막트랜지스터의 게이트 전극을 형성하기 위해 통상 이용되는 재료를 사용하고, 「제2도전막」으로서 박막트랜지스터의 소스 전극/드레인 전극을 형성하기 위해 통상 이용되는 재료를 사용하는 것으로 한다. 즉, 금속 혹은 금속을 주성분으로 하는 재료로 이루어지는 막으로, 금속과 동레벨의 체적 저항율을 가지는 것을 사용한다.
우선, 비교예 1에 따른 공통 용량배선과 COMMON배선과의 전기적 접속 방법을 도 12 및 도 13을 사용하여 설명한다. 도 12는, 비교예 1에 따른 공통 용량배선과 COMMON배선의 배선 변환부 근방의 모식적 평면도이며, 도 13은, 도 12의 XIII-XIII절단부 단면도다. 또한, 도 12에 있어서, 설명의 편의상, 층간 절연막(105), 게이트 절연막(102)의 도시를 생략하고, 제1콘택홀(161) 및 제2콘택홀(162)의 형성 위치를 도시했다.
TFT어레이 기판(200)에 있어서의 배선 변환부(153)는, 도 13에 나타나 있는 바와 같이 절연성 기판(101), 공통 용량 전극층(115), 게이트 절연막(102), COMMON배선(123), 층간 절연막(105), 접속층(133) 등을 가진다.
공통 용량 전극층(115)은, 절연성 기판(101)위에 형성되고, 게이트 배선(111), 공통 용량배선(113), 게이트 전극(도시하지 않음)등과 동일한 레이어인 제1도전막(110)으로 형성되어 있다. 게이트 절연막(102)은, 공통 용량 전극층(115)을 덮도록, 그 상층에 형성되어 있다. 또한 COMMON배선(123)은, 게이트 절연막(102) 위에 형성되고, 게이트 절연막(102)을 통해 공통 용량 전극층(115)과 대향 배치되어 있다. COMMON 배선(123)은, 소스 배선이나 소스/드레인 전극 등과 동일한 레이어인 제2도전막(120)으로 형성되어 있다.
층간 절연막(105)은, COMMON배선(123), 게이트 절연막(102)을 덮도록 형성되어 있다. 그리고, 층간 절연막(105)위에 접속층(133)이 형성되어 있다. 접속층(133)은, 층간 절연막(105)을 관통하는 제1콘택홀(161)을 통해, COMMON배선(123)과 전기적으로 접속되어 있다. 마찬가지로, 층간 절연막(105) 및 게이트 절연막(102)을 관통하는 제2콘택홀(162)을 통해, 접속층(133)과 공통 용량 전극층(115)이 전기적으로 접속되어 있다. 이에 따라 COMMON단자(124)로부터 공급된 외부전위가 COMMON배선(123) 및 접속층(133)을 통해 공통 용량 전극층(115)에 전달되고, 공통 용량배선(113)에 공급된다. 또한, 접속층(133)은 화소 전극을 구성하는 레이어와 같은 도전막으로 구성되어 있다.
비교예 1에 관련되는 배선 변환부(153)에 있어서는, COMMON배선(123)으로부터 공통 용량 전극층(115)에 신호를 전달시키기 위해, 도 13에 나타나 있는 바와 같이 COMMON배선(123)위에 제1콘택홀(161)을, 또한 COMMON배선(123)을 관통하는 제2콘택홀(162)을 형성하고 있다.
비교예 1에 관련되는 배선 변환부(153)에 있어서, COMMON배선(123)과 공통 용량 전극층(115)을 접속하기 위한 접속층(133)은, 전 투과형 액정표시장치의 경우, ITO등의 투명 도전막재료가 일반적으로 이용된다. ITO 등은, 전술한 바와 같이 체적 저항율이 금속에 비하여 2자리수 정도 높다. 이 때문에, 접속층(133)의 재료로서 ITO등을 사용했을 경우에는, 콘택 면적을 넓게 취할 필요가 있다.
또한, 상기 비교예 1에 있어서는, COMMON배선(123)과 공통 용량 전극층(115)을 접속하기 위한 제1콘택홀(161) 및 제2콘택홀(162)은, 층간 절연막(105)을 형성한 후에, 화소 전극(131)을 형성하기 전의 공정에서 형성할 필요가 있다.
다음에 본 실시예 1에 관련되는 공통 용량배선과 COMMON배선과의 전기적 접속 방법을 도 4 및 도 5를 사용하여 설명한다. 도 4는, 본 실시예 1에 관련되는 공통 용량배선과 COMMON배선과의 배선 변환부 근방의 모식적 상면도이고, 도 5는, 도 4의 V-V절단부 단면도다. 또한, 도 4에 있어서, 설명의 편의상, 층간 절연막(5), 게이트 절연막(2)의 도시를 생략하고, 제1개구부(61)의 형성 위치를 점선으로 도시했다.
TFT어레이 기판(80)에 있어서의 배선 변환부(53)에는, 도 5에 나타나 있는 바와 같이 절연성 기판(1), 공통 용량 전극층(15), 게이트 절연막(2), COMMON배선(23), 층간 절연막(5)등을 가진다. 또한 공통 용량 전극층(15)과 COMMON배선(23)을 접속하기 위한 제1개구부(61)가 게이트 절연막(2)에 형성되어 있다. 제1개구부(61)는, 도 5의 예에 있어서는, 슬릿 모양으로 형성한 예에 대하여 설명했지만, 이것에 한정되는 것은 아니며, 정방형이나 원형 등의 형상의 콘택홀을 여러개 나열해도 된다.
공통 용량 전극층(15)은, 절연성 기판(1)위에 형성되고, 게이트 배선(11), 공통 용량 배선(13), 게이트 전극(도시하지 않음)등과 동일한 레이어인 제1도전막(10)으로 형성되어 있다. 게이트 절연막(2)은, 공통 용량 전극층(15)을 덮도록 그 상층에 형성되어 있다. 또한 COMMON배선(23)은, 게이트 절연막(2)위에 형성되 고, 게이트 절연막(2)의 제1개구부(61)를 통해 공통 용량 전극층(15)과 적어도 그 일부가 접속되어 있다. COMMON배선(23)은, 소스 배선이나 소스/드레인 전극 등과 동일한 레이어인 제2도전막(20)으로 형성되어 있다.
층간 절연막(5)은, COMMON배선(23), 게이트 절연막(2)을 덮도록 형성되어 있다. 본 실시예 1에 있어서는, 상기 비교예 1의 접속층(133)에 상당하는 막을 사용하지 않고, COMMON배선(23)과 공통 용량 전극층(15)이 게이트 절연막(2)에 형성된 제1개구부(61)를 통해 전기적으로 접속하고 있다. 이에 따라 COMMON단자(24)로부터 공급된 외부전위가, COMMON배선(23)을 통해 공통 용량 전극층(15)에 전달되고, 공통 용량 배선(13)에 공급된다. 또한, 이후의 설명에 있어서, 제1도전막(10)과 제2도전막(20)이 직접 접속되어 있는 영역을 「도전막 접속 영역」이라고 말한다. 도전막 접속 영역의 제2도전막의 상층에는, 상층막이 형성되어 있다.
액정표시장치로 대표되는 각종 표시장치는, 최근에 있어서 더욱 소형 경량화가 요구되고 있다. 특히, 휴대전화 등에 이용되는 대각 사이즈가 3인치 정도보다도 작은 소형의 액정표시 패널의 경우, 표시 영역(50)을 넓게 확보하기 위해 액틀 영역의 면적을 작게 하는 것이 강력히 요구되고 있다.
본 실시예 1에 관련되는 TFT어레이 기판(80)에 의하면, 배선 변환부(53)의 폭을 협소화할 수 있다. 상기 비교예 1에 있어서는, 배선 변환부(153)의 폭은, 약 100㎛정도가 필요했다. 이에 대하여 본 실시예 1에 있어서의 배선 변환부(53)의 폭은, 예를 들면 10㎛정도로 할 수 있다. 본 실시예 1에 의하면, 공통 용량 전극층(15)과 COMMON배선(23)을 직접 콘택시키고 있으므로, 화소 전극을 구성하는 도전 막인 접속층(133)을 사용할 경우에 비해 콘택홀의 패턴을 줄이는 것이 가능하다. 또한 체적 저항율이 높은 ITO등을 개재시키지 않고 제1도전막과 제2도전막을 접촉시켜서 접속시키는 것이 가능하므로, 콘택 영역 그 자체를 작게 할 수 있다. 또한, 화소 전극을 구성하는 도전막을 개재하는 경우에 비하여, 구조가 간편하므로, 제조 제품 비율을 높일 수 있다. 또한 상기 특허문헌 3에 있어서는, 상기한 바와 같이, 게이트 절연막 및 반도체층의 적층막에 콘택홀을 설치하고 있으므로, 콘택홀의 일부에 표면단차가 일어나고, 커버릿지 불량에 수반되는 단선 등의 문제가 일어날 우려가 있었다. 한편, 본 실시예 1에 관련되는 TFT어레이 기판(80)에 의하면, 제1도전막과 제2도전막이 게이트 절연막에 형성된 개구부를 통해 접촉하고, 동시에 제2도전막이 상층막에 의해 피복되어 있는 도전막 접속 영역에 있어서, 게이트 절연막의 바로 위에 반도체층을 형성하지 않고, 직접, 제2도전막을 적층 하고 있다. 환언하면, 콘택홀을 게이트 절연막에만 형성하고 있다. 이 때문에, 콘택홀의 일부에 표면단차가 생기는 것을 방지할 수 있고, 커버릿지 불량에 따르는 단선 등의 문제가 일어나는 것을 효과적으로 방지할 수 있다.
다음에 상기한 바와 같이 구성된 TFT어레이 기판의 제조 방법에 대해서 도 6내지 도 8을 사용하면서 설명한다. 도 6 내지 도 8에 있어서, 도면 중의 우측에 TFT형성 영역(54), 도면 중의 좌측에 배선 변환부(53)의 단면구조를 나타낸다.
우선, 유리 기판 등의 절연성 기판(1) 위에, 증착 등의 방법에 의해 제1도전막(10)을 성막한다. 제1도전막은, 예를 들면 Cr, Al, Mo, W 또는 이것들을 주성분으로 하는 합금이나, 이것들의 금속의 적층막이다. 그리고, 사진제판공정, 에칭 공 정, 레지스트 제거 공정 등을 거쳐 원하는 형상의 게이트 배선(11), 공통 용량 전극층(15), 게이트 전극(16) 등을 형성한다.
다음에 세정 공정 등을 거쳐, 게이트 전극(16) 및 절연성 기판(1)위에 플라즈마 CVD(Chemical Vapor Deposition)등의 각종 CVD법에 의해, 게이트 절연막(2), 반도체층으로서 기능하는 제1반도체층(4a)과 제2반도체층(4b)을 순차 퇴적한다(도 6a참조). 게이트 절연막(2)은, SiNx나 SiOy등이다. 제1반도체층(4a)은, 도전성 불순물을 포함하지 않는 순수한 반도체, 소위 진성반도체다. 제1반도체층(4a)으로서는, a-Si(아모퍼스 실리콘) 등을 사용한다. 제2반도체층(4b)으로서는, n형 반도체로, a-Si에 P(인(phosphorus))등을 미량으로 도핑한 n+a-Si(n+아모퍼스 실리콘)막등을 사용한다.
제1반도체층(4a),및 제2반도체층(4b)은, 동일 쳄버 안에서 형성하는 것이 바람직하다. 제1반도체층(4a)과 제2반도체층(4b)을 동일 쳄버 내에서 형성함으로써, 2종의 실리콘층간의 전기적 접속 저항을 저감 할 수 있다. 물론, 게이트 절연막(2)도 동일 쳄버 내에서 형성해도 된다. 이하, 제1반도체층(4a)과 제2반도체층(4b)의 구별이 필요 없는 경우에는, 양자를 한꺼번에 반도체층(4)으로 기술한다.
이어서, 반도체층(4) 위에 감광성 수지인 레지스트를 스핀 코트법에 의해 도포한다. 그리고, 도포한 레지스트를 포토마스크(도시하지 않음)위에서 노광한다. 도 6b에 나타나 있는 바와 같이 포토마스크로서, 차광 영역(55), 투과 영역(56) 및 투과 영역(56)보다도 투과율이 작은 중간조 노광 영역(57)이 원하는 패턴에 배치된 것을 사용한다. 그리고, 노광, 현상 등의 일련의 사진제판공정을 행한다. 구체적으로는, 공통 전극층(15) 위에 제1개구부(61)를 형성하는 부분은 투과 영역(56), 반도체층(4)을 섬화(島化)시켜서 남기는 부분은 차광 영역(55), 반도체층(4)을 제거하는 영역은 중간조 노광 영역(57)으로 한다.
이에 따라 노광부의 레지스트가 제거되어, 도 6b에 나타나 있는 바와 같은 제1의 레지스트 패턴(41)을 얻는다. 즉, 투과 영역(56)에서는, 레지스트가 제거됨으로써 반도체층(4)이 표면에 노출한다. 노광하지 않은 부인 차광 영역(55)에서는, 레지스트가 제거되지 않고, 소정의 막두께의 레지스트 패턴이 형성된다. 반노광부인 중간조 투과 영역(15)은, 레지스트가 반도체층(4)의 표면에 노출하지 않는 정도로 제거되어, 차광 영역(55)의 소정막 두께에 비해서 막두께가 얇은 패턴이 형성된다. 환언하면, 제1의 레지스트 패턴(41)은, 노광하지 않은 부와 반노광부에서 막두께방향으로 2개의 단차구조를 가지는 패턴을 얻을 수 있다.
계속해서, 에칭 처리를 행한다. 이에 따라 노출하고 있는 반도체층(4), 그 하층에 위치하는 게이트 절연막(2)이 제거되어, 게이트 배선(12)위에 제1개구부(61)가 형성된다(도 6c참조). 그 후에 제1의 레지스트 패턴(41) 중, 막두께가 얇은 부분을 제거하고, 그 하층에 있는 반도체층(4)이 노출하도록 애싱 처리를 실시한다(도 7a참조). 애싱 처리에는, 예를 들면 RIE-DE장치, UV에셔(UV Asher)등 공지의 장치를 사용할 수 있다. 애싱 처리에 의해, 차광 영역(55)의 막두께가 두꺼운 영역도 애싱에 의해 막두께가 얇아지지만, 레지스트 패턴으로서 잔존한다.
제1의 레지스트 패턴(41)의 애싱 처리에 의해, 도 7a에 나타나 있는 바와 같 은 제2의 레지스트 패턴(42)을 얻는다. 제2의 레지스트 패턴(42)은, 반도체층(4)의 섬화하고자 하는 영역에 대응하는 패턴으로 구성된다.
제2의 레지스트 패턴(42)을 마스크로서, 노출한 반도체층(4)을 에칭에 의해 제거한다(도 7b참조). 이에 따라 TFT형성 부분의 반도체층(4)은 섬화되고, 원하는 패턴이 형성된다. 또한, 제1개구부(61)에 있어서는, 공통 용량 전극층(15)이 노출하고 있지만, 통상, 공통 용량 전극층(15)에는, Al, Cr, Mo, W나 이것들을 주성분으로 하는 합금금속이 이용되고 있기 때문에, 반도체층(4)의 에칭에 대한 선택비를 충분히 확보할 수 있다. 다음에 노출한 반도체층(4)을 에칭에 의해 제거한 후에, 제2의 레지스트 패턴(42)을 제거한다.
그 후에 공통 용량 전극층(15), 게이트 절연막(2), 반도체층(4)을 덮도록, 스퍼터법 등에 의해 제2도전막(20)을 성막한다(도 7c참조). 그리고, 사진제판공정에 의해 제3의 레지스트 패턴(43)을 형성한다(도 8a참조). 그리고, 제3의 레지스트 패턴(43)을 마스크로서 에칭 처리를 행하고, 원하는 형상의 소스 전극(25), 드레인 전극(26), 소스 배선(21), COMMON배선(23)등을 얻는다. 그 후에 TFT(6)의 백채널 부분의 반도체층(4)의 일부를 에칭한다. 이 때, 소스 전극(25)측과 드레인 전극(26)측의 제2반도체층(4b)이 분리됨으로써, 스위칭소자로서 기능하는 TFT가 형성된다(도 8b참조).
그 후에 게이트 절연막(2), 채널 영역, 소스 전극(25), 드레인 전극(26), COMMON배선(23)등을 덮도록, 플라즈마CVD 등의 각종 CVD법으로 층간 절연막(5)을 형성한다(도 8c참조). 층간 절연막(5)으로서는, SiNx, SiOy등 혹은 그것들의 혼합물 및 적층물을 사용할 수 있다. TFT(6)를 액정표시장치에 탑재할 경우에는, 제2의 레지스트 패턴(42)을 제거한 후에, 층간 절연막(5)에 제2콘택홀(62)을 형성하고, 또한 화소 전극(31)이 되는 투명 도전성막(30)을 성막하고, 사진제판, 에칭, 레지스트 제거의 공정을 거쳐, 화소 전극(31)과 드레인 전극(26)을 전기적으로 접속시킨다. 이들의 일련의 공정을 거치는 것으로, 도 5에 나타내는 배선 변환부(53), 도 3에 나타내는 TFT(6)가 기판 위에 형성된다.
또한, 제2도전막(20)은, 노출 영역이 형성되지 않도록, 상층막에 의해 피복한다. 상층막으로서는, 층간 절연막이나 패시베이션막 등의 보호막을 사용할 수 있다. 상층막의 재료로서는 실리콘 질화막이나 실리콘 산화막 등의 무기막, 유기계의 절연막이어도 된다. 또한, 이것들의 적층막이어도 된다. 또한 단자부 등, 노출면에 도전성이 요구되는 영역에 있어서는, 본 명세서에 있어서, ITO, ITZO, IZO등의 투명 도전막을 적절하게 사용할 수 있다.
또한 상기 중간조 노광을 실시하는 방법으로서는, 사진제판에 사용하는 마스크에 일정한 투과율을 가지는 재료로 패턴을 형성하는, 소위 「하프톤 마스크」기술을 사용할 수 있다. 그 외, 노광하는 빛에 대하여 해상한계 이하의 치수로 구성된 메쉬형, 체커형 등의 기하학 모양의 패턴 마스크나, L/S(라인/스페이스)등의 패턴 마스크를 사용해도 된다. 본 실시예 1에 있어서는, 상기한 바와 같이, 제1도전막(10)의 노출 영역을 형성할 수 있고, 또한, 반도체층(4)을 섬화할 수 있으면 되 고, 공지한 포토마스크를 사용하여 단차구조를 가지는 레지스트 패턴을 형성할 수 있다.
상기한 바와 같이 해서 제조된 TFT어레이 기판은, 칼라필터 기판, 백라이트, 액정 등과 함께 공지한 제조 공정을 거쳐 액정표시장치에 탑재된다.
상기 비교예 1에 있어서는, ITO등의 투명 도전막에 의한 접속층을 형성할 때까지는, 제1도전막과 제2도전막은, 각각 독립한 상태로 절연막으로 둘러싸여 있었다. 이 때문에, 프로세스중에 유리 기판이 대전했을 경우, 레이어간이나 같은 레이어의 배선간에서 방전하게 되어, 제품으로서의 표시장치가 불량품이 될 우려가 있었다. 본 실시예 1에 의하면, TFT어레이 기판을 제조하는 프로세스로서, 빠른 단계에서 제1도전막(10)과 제2도전막(20)과의 접속 부분을 형성하고 있다. 그 결과, 이상한 정전기의 대전이 있었을 경우에 있어서도, 접속하는 영역이 존재하는 것으로, 이상한 정전기가 날아가는 통로가 형성되어, 불량품의 발생을 효과적으로 막을 수 있다.
본 실시예 1에 의하면, 배선 변환부(53)에 있어서, 제1도전막(10)으로 구성되는 공통 용량 전극층(15)과 제2도전막(20)으로 구성되는 COMMON배선(23)을 접촉시킴으로써 전기적으로 접속하고 있으므로, COMMON배선(23)의 배선 폭을 짧게 할 수 있다. 또한, ITO등의 체적 저항율이 높은 재료를 사용하지 않고, 금속재료끼리로 접속시킴으로써, 접촉 면적의 축소화를 도모할 수 있다. 그 결과, 협액틀화를 도모할 수 있다.
또한 본 실시예 1에 의하면, 제2도전막이 노출하지 않도록, 상층막(본 실시 예 1에 있어서는, 층간 절연막)에 의해 피복하고 있으므로, 제2도전막이 부식될 염려가 없다. 그 결과, 신뢰성이 높은 TFT어레이 기판을 제공할 수 있다. 또한, 게이트 절연막(2)에 개구부를 형성하기 위한 마스크를 추가할 필요가 없고, 제1도전막(10)과 제2도전막(20)을 접속하기 위한 새로운 사진제판공정을 추가할 필요가 없다. 즉, 적은 사진제판회수의 프로세스를 사용하여, 상기의 효과를 얻을 수 있다.따라서, 저비용화를 도모할 수 있다.
또한, 제1도전막(10)과 제2도전막(20)을 접촉시키고 있기 때문에, 상기 비교예 1과 같이 접속층(133)을 개재하여 제1도전막과 제2도전막을 접속할 경우에 비해 구조를 간편화할 수 있다. 또한 도전막 접속 영역에 있어서, 직접 제1도전막(10)과 제2도전막(20)을 접속하고 있기 때문에, 상기 비교예 1과 같이 접속층(133)의 커버릿지 불량이 발생하지 않는다. 따라서, 커버릿지 불량에 의한 수분 등의 침입을 저지하여, 신뢰성이 높은 표시장치를 제공할 수 있다.
[실시예 2]
다음에 상기 실시예 1과는 다른 TFT어레이 기판의 제조 방법의 일례에 관하여 설명한다. 또한, 이후의 설명에 있어서, 상기 실시예와 동일한 요소 부재는 동일한 부호를 붙여, 적절히 그 설명을 생략한다.
본 실시예 2에 관련되는 TFT어레이 기판의 제조 방법은, 하기의 점을 제외하고 상기 실시예 1과 동일한 제조 방법으로 한다. 즉, 상기 실시예 1에 있어서는, 제1의 레지스트 패턴(41)을 마스크로서, 반도체층(4)과 게이트 절연막(2)을 에칭 처리에 의해 제거하고 있었던 것에 대해, 본 실시예 2에 있어서는, 제1의 레지스트 패턴(41)을 마스크로서, 우선 반도체층(4)만을 에칭 처리하는 점에서 다르다. 또한 제2의 레지스트 패턴(42)을 형성한 후에, 노출한 반도체층(4)을 마스크로서, 노출하고 있는 게이트 절연막(2)을 에칭 처리하고, 그 후에 노출한 반도체층(4)을 에칭 처리하는 점에서 다르다.
도 9a∼ 도 9c에, 본 실시예 2에 관련되는 TFT어레이 기판의 제조 공정을 설명하기 위한 단면도를 나타낸다. 상기 실시예 1과 동일한 방법으로, 절연성 기판(1)위에 게이트 전극(16), 게이트 배선(11), 게이트 절연막(2), 반도체층(4), 제1의 레지스트 패턴(41)을 형성한다(도 6b참조). 이어서, 제1의 레지스트 패턴(41)을 마스크로 하고, 반도체층(4)을 에칭 처리에 의해 제거한다(도 9a참조).
그 후에 제1의 레지스트 패턴(41) 중, 막두께가 얇은 부분을 제거하고, 그 하층에 있는 반도체층(4)이 노출하도록 애싱 처리를 실시한다. 제1의 레지스트 패턴(41)의 애싱 처리에 의해, 도 9b에 나타나 있는 바와 같은 제2의 레지스트 패턴(42)을 얻는다. 제2의 레지스트 패턴(42)은, 반도체층(4)의 섬화하고자 하는 영역에 대응하는 패턴으로 구성된다.
이어서, 노출한 반도체층(4)을 마스크로서, 노출한 게이트 절연막(2)을 에칭에 의해 제거한다(도 9c참조). 그 후에 제2의 레지스트 패턴(42)을 마스크로 하고, 노출한 반도체층(4)을 에칭에 의해 제거한다. 이에 따라 TFT형성 부분의 반도체층(4)은 섬화되어, 원하는 패턴이 형성된다. 노출한 반도체층(4)을 에칭에 의해 제거한 후에, 제2의 레지스트 패턴(42)을 제거한다. 그 후는, 상기 실시예 1과 같은 방법에 의해, 도 5에 나타내는 배선 변환부(53), 도 3에 나타내는 TFT(6)를 형성한 다.
본 실시예 2에 관련되는 TFT어레이 기판의 제조 방법에 의하면, 이상방전에 의한 게이트 전극의 파괴를 효과적으로 방지할 수 있다. 그 이유는, 이하와 같다. 즉, 제1의 레지스트 패턴(41)을 마스크로 하여 반도체층(4)과 게이트 절연막(2)을 에칭하고, 도 6c에 나타나 있는 바와 같은 구조로 했을 경우, 절연층으로 피복된 막안에 도전성 재료인 제1도전막(10)이 극히 일부의 영역만 노출한 구조가 된다. 이러한 경우, 드라이 에칭시에 플라즈마의 상태가 불안정하게 되면, 이상방전이 발생할 우려가 있으며, 상황에 따라서는 제1도전막(10)(공통 용량 전극층(15))이 파괴되어버릴 수 있다.
본 실시예 2에 관련되는 TFT어레이 기판의 제조 방법에 의하면, 게이트 절연막(2)을 에칭할 때에는, 반도체층(4)의 대부분의 표면이 노출하고 있다. 따라서, 제1도전막(10)(공통 용량 전극층(15))의 일부가 노출한 경우에도, 도전성 부분의 면적이 급격하게 변화되는 것은 아니므로, 이상방전에 의한 게이트 전극의 파괴를 방지 할 수 있다.
[실시예 3]
다음에 TFT어레이 기판의 구동회로부에, 제1도전막(10)과 제2도전막(20)을 접촉시켜서 접속하는 도전막 접속 영역이 형성된 예에 관하여 설명한다. 본 실시예 3에 관련되는 TFT어레이 기판은, 기본적인 구조는 상기 실시예 1과 동일하다.
상기한 바와 같이, 게이트 구동회로, 소스 구동회로(이하, 「구동회로」라고 말한다)가 조립된 액정구동용의 반도체칩(이하, 「IC」 (Integrated Circuit)이라 고 적는다)을, TFT어레이 기판의 단자부에 직접 또는 플렉시블 프린트 회로기판(이후, 「FPC(Flexible Printed Circuit)」이라고 말한다)등을 통해 접속함으로써, 원하는 화상을 표시시킬 수 있다. 그러나, IC를 별도 준비해야하므로, 그 비용은 확실히 제조 비용에 반영되게 된다. 그래서, 화소의 TFT를 형성하는 것과 동시에 TFT어레이 기판에 회로를 형성함으로써, 사용하는 IC를 삭감하거나, 또한 새로운 기능을 갖는 회로를 형성함으로써, 표시장치의 부가가치를 높일 수 있다. 본 실시예 3에 있어서는, TFT어레이 기판의 액틀 영역(51)(도 1참조)에 이러한 구동회로를 형성할 경우에, 본 발명을 적용한 예에 대하여 설명한다.
표시장치로서 필요하게 되는 최저한의 기능에 더하여, 한층 더 부가가치가 있는 회로를 탑재할 경우, 도 10a에 나타나 있는 바와 같이, TFT(6a)의 소스 전극/드레인 전극과 게이트 전극 사이에 접속부(8)를 설치한다. 접속부(8)를 설치한 회로를 조합함으로써, 여러가지 논리회로를 구축할 수 있다.
도 14에, 비교예 2에 관련되는 구동회로에 있어서의 TFT(1O6a) 근방의 모식적 상면도를 나타낸다. 또한, 도 14에 있어서는, 설명의 편의상, 게이트 절연막, 층간 절연막의 도시를 생략하고, 접속층을 구성하는 도전막을 실선으로 나타냈다. 또한 콘택홀의 형성 위치를 실선으로 도시했다.
비교예 2에 관련되는 구동회로의 TFT(1O6a)는, 도 14에 나타나 있는 바와 같이, 제1도전막(110)으로 이루어지는 게이트 전극(116)과, 제2도전막(120)으로 이루어지는 소스 전극(125), 드레인 전극(126)이 반도체층(104), 게이트 절연막(도시하지 않음)을 통해 대향배치되어 있다. 그리고, 소스 전극(125), 드레인 전극(126)위 에 층간 절연막(도시하지 않음)이 형성되고, 그 위에 제3도전막(130)으로 이루어지는 접속층(133a)이 설치되어 있다. 접속층(133a)은, 층간 절연막(도시하지 않음)을 관통하는 제1콘택홀(161a)을 통해, 드레인 전극(126)과 전기적으로 접속되어 있다. 마찬가지로 하여 접속층(133a)은, 층간 절연막(도시하지 않음) 및 게이트 절연막(도시하지 않음)을 관통하는 제2콘택홀(162a)을 통해, 게이트 전극(125)과 전기적으로 접속되어 있다. 이에 따라 게이트 전극(125)과, 소스 전극/드레인 전극이 전기적으로 접속된다.
비교예 2에 관련되는 구동회로부에 있어서는, 게이트 전극과, 소스 전극/드레인 전극을 전기적으로 접속시키기 위해서, 도 14에 나타나 있는 바와 같이 드레인 전극(126) 위에 제1콘택홀(161a)을, 게이트 전극(116) 위에 제2콘택홀(162a)을 형성할 필요가 있다. 또한 비교예 1과 마찬가지로, 접속층(133a)으로서, 전 투과형 액정표시장치의 경우, ITO등의 투명 도전막재료가 일반적으로 이용된다. ITO등은 전술한 바와 같이 체적 저항율이 금속에 비해 2자리수 정도 높다. 이 때문에, 접속층(133a)의 재료로서 ITO등을 사용한 경우에는, 콘택 면적을 넓게 취할 필요가 있다.
한편, 본 실시예 3에 있어서는, 도 10b에 나타내는 바와 같이, 드레인 전극(26a)과 게이트 전극(16a)을 접촉시키는 것에 의해, 금속끼리의 접속이 되므로, ITO와 금속의 접속의 경우에 비하여, 접속 부분의 접촉 영역을 작게 하는 것이 가능하게 된다. 따라서, 적은 면적으로 원하는 접속을 행할 수 있고, 협액틀화를 실현할 수 있다.
또한 구동회로에 있어서는, 구동신호의 지연을 가능한 한 적게 하기 위해, 배선이나 콘택의 전기 저항이 작은 것이 바람직하다. 본 실시예 3에 의하면, 전기 저항이 높은 ITO를 개재시키지 않고, 도전율이 높은 금속으로 구성되는 제1도전막의 레이어와, 제2도전막의 레이어를 접촉시키고 있기 때문에, 고성능의 구동회로를 제공 할 수 있다.
또한 본 실시예 3에 관련되는 제조 방법에 의하면, 사진제판공정의 회수를 늘리지 않고, 원하는 위치에 금속배선끼리(제1도전막 및 제2도전막)의 콘택부를 가지는 구동회로를 형성할 수 있다. 또한, 제2도전막(20)으로 구성되는 소스 전극(25a), 드레인 전극(26a)이 노출하지 않도록, 층간 절연막(5)에 의해 피복되어 있기 때문에, 배선이 부식될 염려가 없다. 그 결과, 저원가화를 실현하면서, 신뢰성이 높은 표시장치를 제공할 수 있다.
[실시예 4］
TFT어레이 기판의 단자에, 도전막(10)과 제2도전막(20)을 직접적으로 접속하는 도전막 접속 영역이 형성된 예에 대하여 설명한다. 본 실시예 4에 관련되는 TFT어레이 기판은, 기본적인 구조는 상기 실시예 1과 동일하다.
도 11a에, 본 실시예 4에 따른 액정표시 패널의 모식적 상면도를 나타낸다. 여기에서는, 상기 실시예 3과 마찬가지로 COG(Chip on Glass)기술에 의해 구동회로 등이 실장된 경우에 대하여 설명한다. 액정표시 패널(81)은, 전술한 바와 같이 표시 영역(50) 및 그 외측에 구획되는 액틀 영역(51)(도 1참조)을 구비한다. 그리고, 액틀 영역(51)에는, 도 11a에 나타나 있는 바와 같이, 게이트 배선 에어리어(58), 소스 배선 에어리어(59), 구동회로 실장 에어리어(60), 외부단자 에어리어(71)등이 있다.
게이트 배선(11)은, 표시 영역(50)으로부터 액틀 영역(51)의 게이트 배선 에어리어(58)를 통해 구동회로실장 에어리어(60)까지 연장하여 설치되어 있다. 소스 배선(21)도 마찬가지로 표시 영역(50)으로부터 액틀 영역(51)의 소스 배선 에어리어(59)를 통해 구동회로실장 에어리어(60)까지 연장하여 설치되어 있다.
외부단자 에어리어(71)와 구동회로실장 에어리어(60)는, 도시하지 않은 배선을 통해 접속되고 있다. 외부단자 에어리어(71)에 형성된 단자(도시하지 않음)에는, FPC(Flexible Printed Circuit)등으로부터 외부신호가 공급된다. 그리고, 외부단자 에어리어(71)로부터 구동회로실장 에어리어(60)에 있는 구동회로(도시하지 않음)에 외부에서의 각종 신호가 공급된다. 구동회로실장 에어리어(60)에 있어서는, 게이트 배선(11)의 게이트 단자와, 소스 배선(21)의 소스 단자가 설치되어 있다. 그리고, 외부에서의 제어신호에 의거하여 구동회로는, 게이트 신호를 게이트 배선에, 표시 신호를 소스 배선에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압이 각 화소 전극에 공급된다.
도 15에, 비교예 3에 관련되는 구동회로실장 에어리어에 있어서의 게이트 단자(112) 및 소스 단자(122)의 모식적 단면도를 나타낸다. 도 15에 있어서, 게이트 단자(112)의 영역근방을 도면 안의 좌측에, 소스 단자(122)의 영역근방을 도면 안의 우측에 도시한다.
비교예 3에 있어서, 게이트 단자(112)는, 게이트 전극(116)등과 동일한 레이 어인 제1도전막(110)의 패턴이 형성되고, 게이트 절연막(102)에 형성된 제3콘택홀(163)을 통해 제3도전막(130)인 접속층(133)이 제1도전막(110)과 접속되어 있다. 마찬가지로, 소스 단자(122)는, 소스 전극(126)등과 동일한 레이어인 제2도전막(120)의 패턴이 형성되고, 층간 절연막(105)에 형성된 제4콘택홀(164)을 통해 제3도전막(130)인 접속층(133)과 접속되어 있다. 즉, 게이트 단자(112)에 있어서는, 제1도전막(110)과 제3도전막(130)의 층이 이용되고, 소스 단자(122)에 있어서는, 제2도전막(120)과 제3도전막(130)의 층이 이용된다. 이 때문에, 게이트 단자(112)와 소스 단자(122)에서는, 도 15에 나타내는 바와 같이 게이트 단자(112)의 높이H11과 소스 단자(122)의 높이 H12가 다르다.
게이트 단자(112)와, 소스 단자(122)의 높이가 다르면, 게이트 구동회로와 소스 구동회로를 동일한 칩에 탑재한 구동회로를 사용할 경우, 단자높이가 낮은 쪽에 있어서 접속 불량이 발생할 우려가 있다. 특히, 소형 패널 등의 경우에서는, 게이트 구동회로와 소스 구동회로의 양쪽을 탑재한 단일 IC가 사용되는 경우가 있기 때문에, 접속 불량이 발생하기 쉽다.
도 11b에, 본 실시예 4에 관련되는 구동회로설치 에어리어에 있어서의 게이트 단자(12) 및 소스 단자(22)의 모식적 단면도를 나타낸다. 도 11b에 있어서, 게이트 단자(12)의 영역근방을 도면 중의 좌측에, 소스 단자(22)의 영역근방을 도면 중의 우측에 도시한다.
본 실시예 4에 있어서, 게이트 단자(12)는, 게이트 전극(16) 등과 동일한 레이어인 제1도전막(10)의 패턴이 형성되고, 게이트 절연막(2)에 형성된 콘택홀을 통 해 제2도전막(20)의 패턴이 형성되고, 그 상층에 제3도전막(30)이 제2도전막(20)과 접속되어 있다. 소스 단자(22)도, 같은 방법으로, 게이트 전극(16)등과 동일한 레이어인 제1도전막(10)의 패턴이 형성되고, 게이트 절연막(2)에 형성된 콘택홀을 통해 제2도전막(20)의 패턴이 형성되고, 그 상층에 제3도전막(30)이 제2도전막(20)과 접속되어 있다. 이 때문에, 게이트 단자(12)와 소스 단자(22)에서는 도 11b에 나타내는 바와 같이 게이트 단자(12)의 높이 H1과 소스 단자(22)의 높이 H2가 동일하게 된다.
본 실시예 4에 의하면, 게이트 단자(12)와 소스 단자(22)를 동일구조에 의해 구성하고 있기 때문에, 상기 비교예 3에 관련되는 문제를 해결할 수 있다. 즉, 본 실시예 4에 의하면, 게이트 단자(12)와 소스 단자(22)의 단자높이가 동일하기 때문에, 단자부에 있어서의 접속 불량을 방지할 수 있다.
또한, 상기 비교예 1의 구조를 채용하여, 게이트 단자와 소스 단자의 구조를 동일하게 하는 방법도 생각할 수 있다. 예를 들면 게이트 배선 또는 소스 배선의 어느 한쪽에서, 배선 중간에 변환부를 설치하고, 게이트 단자와 소스 단자의 양쪽 모두를 도 15에 나타내는 게이트 단자(112) 또는 소스 단자(122)의 어느 한쪽의 구조에 통일하여 높이를 맞추는 방법이다. 그러나, 상기 비교예 1과 동일한 구성, 즉, 제3도전막을 통해 제1도전막과 제2도전막을 접속하는 구성으로 하면, 콘택홀 등의 형성 영역에 의해 액틀 영역의 면적이 증가하게 된다. 또한 배선 변환에 따라 배선 토털의 전기 저항이 상승하게 되므로, 표시 특성의 향상에 불리하다.
[실시예 5]
본 실시예 5에 있어서는, 본 발명을 TFT어레이 기판의 보호 회로에 적용한 예에 대하여 설명한다. 본 실시예 5에 관련되는 TFT어레이 기판은, 기본적인 구조는 상기 실시예 1과 동일하다.
보호 회로에 있어서도, 상기 실시예 3에서 설명한 구동회로와 마찬가지로, 보호 회로내의 TFT의 소스 전극/드레인 전극과 게이트 전극 사이에 접속부(8)(도 10a참조)를 설치함으로써, 여러가지 논리회로를 구축할 수 있다. 도 10b에 나타나 있는 바와 같이, 제1도전막(10)과 제2도전막(20)이 접촉하는 영역을 설치함으로써, 본 실시예 5에 관련되는 보호 회로에 있어서도, 상기 실시예 3의 구동회로와 동일한 효과를 얻을 수 있다.
본 실시예 5에 의하면, 도전막 접속 영역(제1도전막(10)과 제2도전막(20))에 있어서의 금속배선의 부식 방지, 콘택의 전기 저항저감, 액틀 영역(51)의 면적을 협소화할 수 있는 등의 효과를 얻을 수 있다.
또한, 본건 발명은, 상기 실시예 1∼5에서 설명한 적용 예에 한정되는 것은 아니다. 예를 들면 검사 회로 등에도 적용할 수 있다. 바꾸어 말하면, 제1도전막과 제2도전막의 접속이 필요한 모든 개소에 있어서 본건 발명을 적용할 수 있다. 또한 상기 실시예 1∼5에 있어서는, TFT어레이 기판을 액정표시장치에 탑재하는 예에 대해서 서술했지만, 이것에 한정되는 것은 아니며, EL표시장치 등의 표시장치 전반에 적용하는 것이 가능하다.
도 1은 실시예 1에 관련되는 TFT어레이 기판의 모식적인 부분 확대 상면도.
도 2는 실시예 1에 관련되는 화소근방의 모식적 회로도.
도 3은 실시예 1에 관련되는 TFT의 단면도.
도 4는 실시예 1에 관련되는 배선 변환부 근방의 상면도.
도 5는 실시예 1에 관련되는 배선 변환부 근방의 단면도.
도 6a∼ 도 6c는 실시예 1에 관련되는 TFT어레이 기판의 제조 공정도.
도 7a∼ 도 7c는 실시예 1에 관련되는 TFT어레이 기판의 제조 공정도.
도 8a∼ 도 8c는, 실시예 1에 관련되는 TFT어레이 기판의 제조 공정도.
도 9a∼ 도 9c는, 실시예 2에 관련되는 TFT어레이 기판의 제조 공정도.
도 10a는 구동 회로부에 형성된 TFT의 회로도이며, 도 10b는 실시예 3에 관련되는 구동회로부의 TFT의 모식적 상면도.
도 11a는, 실시예 4에 관련되는 액정표시 패널의 모식적인 평면도이며, 도 11b는 단자부의 단면도.
도 12는 비교예 1에 관련되는 TFT어레이 기판의 배선 변환부 근방의 상면도.
도 13은 도 12의 XIII-XIII절단부 단면도.
도 14는 비교예 2에 관련되는 TFT어레이 기판의 구동 회로부의 부분 확대 상면도.
도 15는 비교예 3에 관련되는 TFT어레이 기판의 단자부의 단면도.
[부호의 설명]
1 : 절연성 기판 2 : 게이트 절연막
4 : 반도체층 5 : 층간 절연막
6 : TFT 7 : 유지 용량
10 : 제1도전막 11 : 게이트 배선
12 : 게이트 단자 13 : 공통 용량 배선
15 : 공통 용량 전극층 16 : 게이트 전극
20 : 제2도전막 21 : 소스 배선
22 : 소스 단자 23 : COMMON배선
24 : COMMON단자 25 : 소스 전극
26 : 드레인 전극 30 : 제3도전막
31 : 화소 전극 33 : 접속층
41 : 제1의 레지스트 패턴 42 : 제2의 레지스트 패턴
50 : 표시 영역 51 : 액틀 영역
53 : 배선 변환부 54 : TFT형성 영역
55 : 차광 영역 56 : 투과 영역
57 : 반투과 영역 58 : 게이트 배선 에어리어
59 : 소스 배선 에어리어 60 : 구동회로 실장 에어리어
61 : 제1개구부 62 : 제2콘택홀
71 : 외부단자 에어리어 80 : TFT어레이 기판
81 : 액정표시패널

Claims (11)

  1. 박막트랜지스터 어레이 기판의 제조 방법으로서,
    기판 위에 제1도전막으로 이루어지는 패턴을 형성하는 공정과,
    상기 제1도전막 위에 게이트 절연막, 반도체층 및 레지스트를 순서대로 적층하는 공정과,
    상기 레지스트의 상부에 포토마스크를 배치하여 사진제판 프로세스에 의해, 두께 방향에 단차구조를 가지는 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 이용하여 상기 제1도전막의 노출 영역 및 반도체층의 패턴을 형성하는 공정과,
    상기 제1도전막의 노출 영역에 있어서, 상기 제1도전막과 접촉하는 제2도전막으로 이루어지는 패턴을 형성하는 공정과,
    상기 제2도전막의 상층에, 층간 절연막 및 제3도전막으로 이루어지는 각 패턴을 형성하는 공정을 구비하고,
    상기 제1도전막과 상기 제2도전막이, 상기 게이트 절연막에 형성된 개구부를 통해 직접 접촉하는 동시에 상기 제2도전막이 상층막에 의해 피복되어 있는 도전막접속 영역을 가지고,
    박막트랜지스터의 게이트 전극을 상기 제1도전막에 의해 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 상기 제2도전막에 의해 화소 전극을 상기 제3도전막에 의해 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방 법.
  2. 제 1항에 있어서,
    상기 제1도전막의 노출 영역 및 반도체층의 패턴을 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 반도체층과 상기 게이트 절연막을 에칭함으로써 상기 제1도전막의 노출 영역을 얻고,
    상기 레지스트 패턴의 막두께가 두꺼운 부분이 패턴으로서 남도록 제2의 레지스트 패턴을 형성하고,
    상기 제2의 레지스트 패턴을 마스크로 하여 상기 반도체층을 에칭함으로써 상기 반도체층의 패턴을 얻는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1도전막의 노출 영역 및 반도체층의 패턴을 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 반도체층을 에칭하고,
    상기 레지스트 패턴 중 막두께가 두꺼운 부분이 패턴으로서 남도록 제2의 레지스트 패턴을 형성하고,
    계속해서 상기 제2의 레지스트 패턴에 의해 노출한 반도체층을 마스크로 하 여 상기 게이트 절연막의 에칭을 행함으로써 상기 제1도전막의 노출 영역을 얻고,
    상기 제2의 레지스트 패턴을 마스크로 하여, 상기 반도체층을 에칭함으로써 상기 반도체층의 패턴을 얻는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  4. 제 1항에 있어서,
    상기 도전막 접속 영역에 있어서의 상기 제2도전막은, 상기 게이트 절연막에 형성된 개구부내 및 상기 게이트 절연막의 바로 위에 형성되어 있는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  5. 제 1항에 있어서,
    상기 제3도전막은, 투명도전막인 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 도전막 접속 영역이, 상기 제1도전막으로 구성되는 배선과, 상기 제2도전막으로 구성되는 배선의 접속 영역에 형성되어 있는 것을 특징으로 하는 박막트 랜지스터 어레이 기판의 제조 방법.
  7. 제 1항에 있어서,
    상기 도전막 접속 영역이, 구동회로에 형성되어 있는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  8. 제 1항에 있어서,
    상기 도전막 접속 영역이, 단자에 형성되어 있는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  9. 제 1항에 있어서,
    상기 도전막 접속 영역이, 보호 회로에 형성되어 있는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  10. 제 1항에 있어서,
    상기 상층막은, 보호막, 혹은 상기 제3도전막인 것을 특징으로 하는 박막트 랜지스터 어레이 기판의 제조 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 기재된 박막트랜지스터 어레이 기판의 제조방법에 의해 제조된 박막트랜지스터 어레이 기판을 탑재한 것을 특징으로 하는 표시장치.
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