KR20090009613A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents

액정표시장치용 어레이 기판 및 그 제조방법 Download PDF

Info

Publication number
KR20090009613A
KR20090009613A KR1020070073047A KR20070073047A KR20090009613A KR 20090009613 A KR20090009613 A KR 20090009613A KR 1020070073047 A KR1020070073047 A KR 1020070073047A KR 20070073047 A KR20070073047 A KR 20070073047A KR 20090009613 A KR20090009613 A KR 20090009613A
Authority
KR
South Korea
Prior art keywords
gate
electrode
layer
source
substrate
Prior art date
Application number
KR1020070073047A
Other languages
English (en)
Other versions
KR100920483B1 (ko
Inventor
임주수
김환
김효욱
임병호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070073047A priority Critical patent/KR100920483B1/ko
Priority to DE102007061259A priority patent/DE102007061259B4/de
Priority to GB0725159A priority patent/GB2451151B8/en
Priority to FR0709169A priority patent/FR2919113B1/fr
Priority to JP2007339204A priority patent/JP5080239B2/ja
Priority to TW096150998A priority patent/TWI369559B/zh
Priority to CN200710300840XA priority patent/CN101349844B/zh
Priority to US12/003,715 priority patent/US8045078B2/en
Publication of KR20090009613A publication Critical patent/KR20090009613A/ko
Application granted granted Critical
Publication of KR100920483B1 publication Critical patent/KR100920483B1/ko
Priority to JP2011117709A priority patent/JP5363530B2/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 자세하게는 3 마스크 공정의 핵심 공정인 리프트 오프 공정시 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 불량을 최소화하는 것에 관한 것이다.
특히, 본 발명은 3 마스크 공정의 핵심 공정인 리프트 오프 공정의 불량을 최소화하기 위해 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질을 스퍼터링법을 이용한 150℃ 이하의 저온 공정에서 보호막 패턴을 형성하는 것을 특징으로 한다.
이와 같은 구성은 상기 보호막 패턴 하부에 위치하는 감광 특성을 갖는 물질인 감광 패턴의 경우, 그 내열성이 150℃ 정도 밖에 되지 않아 350℃ 이상의 고온 공정을 요구하는 플라즈마 화학 기상증착법으로 상기 감광 패턴을 형성할 시에는 상기 감광 패턴이 눌러 앉거나 변형될 우려가 있었으나, 본 발명에서와 같이 스퍼터링법을 이용하는 것을 통해 전술한 문제가 발생되는 것을 미연에 차단할 수 있는 장점이 있다.
또한, 액티브 및 오믹 콘택층과 몰리브덴으로 이루어진 버퍼 패턴을 포함하는 반도체층을 데이터 배선, 소스 및 드레인 전극과 별개의 마스크를 이용하여 아일랜드 형상으로 게이트 전극과 그 일부가 중첩되도록 구성하는 것을 특징으로 한다.

Description

액정표시장치용 어레이 기판 및 그 제조방법{An Array Substrate of Liquid Crystal Display Device and the method for fabricating thereof}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 자세하게는 3 마스크 공정의 핵심 공정인 리프트 오프 공정시 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 불량을 최소화하는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 첨부한 도면을 참조하여 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판에 대해 설명하도록 한다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 그 끝단에 게이트 패드(52)를 가지는 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)이 구성된다.
상기 게이트 배선(20)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(62)를 가지는 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 구성된다.
이때, 상기 게이트 패드(52)는 게이트 패드 콘택홀(CH2)을 통해 게이트 패드 전극(54)과, 상기 데이터 패드(62)는 데이터 패드 콘택홀(CH3)을 통해 데이터 패드 전극(64)과 각각 접촉된다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T)가 구성되는 바, 상기 박막트랜지스터(T)는 게이트 전극(25)과, 상기 게이트 전극(25)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층과 접촉되고 서로 이격된 소스 및 드레인 전극(32, 34)을 포함하여 이루어진다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 상기 순수 비정질 실리콘에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리 한 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
이때, 상기 반도체층은 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 동일 패턴으로 연장 구성되며, 특히 상기 액티브층(40)은 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 그 일부가 외부로 돌출된 구조를 갖는다.
그리고, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이로 드러난 오믹 콘택층(미도시)을 제거하고 그 하부의 액티브층(40)을 노출함으로써, 이 부분을 채널로 활용한다.
상기 드레인 전극(34)에 대응된 보호막(미도시)의 일부가 제거된 드레인 콘택홀(CH1)을 통해 상기 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 구성된다.
이때, 상기 화소 전극(70)은 전단의 게이트 배선(20)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(20)을 제 1 전극으로 하고, 이와 중첩된 화소 전극(70)을 제 2 전극으로 하는 스토리지 커패시터(Cst)가 구성된다.
이하, 첨부한 도면을 참조하여 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2i와, 도 3a 내지 도 3i와, 도 4a 내지 도 4i는 도 1의 Ⅱ-Ⅱ, Ⅲ-Ⅲ, Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 2a 내지 도 4a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 2a 내지 도 4a에 도시한 바와 같이, 기판(10) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G)과 데이터 영역(D)을 정의하는 단계를 진행한다.
상기 다수의 영역(S, P, G, D)이 정의된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하게 되면, 게이트 영역(G)에 대응하여 일 방향으로 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 배선(20)의 일 끝단에 게이트 패드(52)가 형성된다.
다음으로, 상기 게이트 전극(25), 게이트 배선(20)과 게이트 패드(52)가 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나로 게이트 절연막(45)이 형성된다.
도 2b 내지 도 2g와, 도 3b 내지 도 3g와, 도 4b 내지 도 4g는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 2b 내지 도 4b에 도시한 바와 같이, 상기 게이트 절연막(45)이 형성된 기판(10) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(40a)을 형성하고, 상기 순수 비정질 실리콘층(40a) 상에 다시 순수 비정질 실리콘을 증착한 상태에서 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리하여 불순물 비정질 실리콘층(41a)을 형성한다.
이때, 일 예로 상기 순수 및 불순물 비정질 실리콘층(40a, 41a)은 플라즈마 화학 기상증착법으로 상기 게이트 절연막(45)과 동일한 챔버내에서 연속적으로 형성할 수 있다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(40a, 41a)이 형성된 기판(10) 상에 전술한 도전성 금속 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(75)을 형성한다.
여기서, 상기 게이트 절연막(45) 상에는 순수 및 불순물 비정질 실리콘층(40a, 41a)과 소스 및 드레인 금속층(75)이 연속적으로 적층된 상태이다.
도 2c 내지 도 4c에 도시한 바와 같이, 전술한 순수 및 불순물 비정질 실리콘층(40a, 41a)과 소스 및 드레인 금속층(75)이 형성된 기판(10) 상에 포토레지스트를 도포하여 감광층(80)을 형성하고, 이와 이격된 상부에 투과부(A), 반투과부(B) 및 차단부(C)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 상기 반투과부(B)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층(80)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 상기 반투과부(B)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(A)는 빛을 투과시켜 빛에 노출된 감광층(80)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)에는 양측의 차단부(C) 사이에 반투과부(B)가 위 치하도록 하고, 상기 데이터 영역(D)에는 차단부(C), 그리고 이를 제외한 전 영역은 투과부(A)가 위치하도록 한다.
다음으로, 전술한 하프톤 마스크(HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행한다.
도 2d 내지 도 4d에 도시한 바와 같이, 전술한 노광 및 현상하는 공정을 진행하게 되면, 상기 스위칭 영역(S)의 양 차단부(도 2c의 C)에 대응된 감광층(도 2c의 80)은 그대로 존재하고, 상기 양 차단부(도 2c의 C) 사이에 대응된 감광층(도 2c의 80)은 절반 정도가 제거되어 제 1 감광 패턴(82)이 남겨진다.
그리고, 상기 데이터 영역(D)에 대응된 감광층(도 2c와 도4c의 80)은 그대로 존재하여 제 2 및 제 3 감광 패턴(84, 86)이 각각 남겨지고, 이를 제외한 전 영역의 감광층(도 2c 내지 도 4c의 80)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(75)이 노출된다.
다음으로, 상기 제 1 내지 제 3 감광 패턴(82, 84, 86)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속층(75)을 패턴하는 단계를 진행하는 바, 식각액(etchant)을 이용한 습식식각 공정이 이용될 수 있다.
도 2e 내지 도 4e에 도시한 바와 같이, 전술한 소스 및 드레인 금속층(도 2d 내지 도 4d의 75)을 패턴하는 단계를 진행하게 되면, 상기 스위칭 영역(S)에 대응하여 소스 및 드레인 금속 패턴(72)이 형성되고, 상기 데이터 영역(D)에 대응하여 데이터 배선(30)과 데이터 패드(62)가 형성된다.
그리고, 이를 제외한 전 영역의 소스 및 드레인 금속층(도 2d 내지 도 4d의 75)이 모두 제거되어 그 하부의 불순물 비정질 실리콘층(41a)이 노출된다.
이때, 상기 소스 및 드레인 금속 패턴(72)은 데이터 배선(30)과 전기적으로 연결된다.
다음으로, 상기 노출된 불순물 비정질 실리콘층(41a)과 그 하부의 순수 비정질 실리콘층(40a)은 습식식각 공정으로 제거할 수 없으므로 공정 챔버를 이동하여 건식식각 공정으로 이들을 패턴하는 단계를 진행한다.
도 2f 내지 도 4f에 도시한 바와 같이, 전술한 건식식각 공정을 진행하게 되면, 상기 소스 및 드레인 금속 패턴(72)과 데이터 배선(30)및 데이터 패드(62)와 동일한 폭으로 액티브층(40)과 오믹 콘택층(41)이 적층 형성되고, 이를 제외한 전 영역의 순수 및 불순물 비정질 실리콘층(도 2e 내지 도 4e의 40a, 41a)은 모두 제거된다.
이때, 상기 액티브 및 오믹 콘택층(40, 41)을 포함하여 반도체층(42)이라 한다.
상기 반도체층(42)은 스위칭 영역(S)에 대응하여 상기 게이트 전극(25)과 그 일부가 중첩된 아일랜드 형상으로 구성되는 것이 바람직하나, 마스크 공정 수의 절감을 위해 반도체층(42)과 데이터 배선(30)과 소스 및 드레인 금속 패턴(72)을 연속적으로 적층한 삼중층을 일괄적으로 패턴하는 과정에서 데이터 배선(30)및 데이터 패드(62)의 하부로 상기 반도체층(42)이 연장된 형태로 구성되는 것이 일반적이다.
다음으로, 상기 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 애 슁(ashing)하는 단계를 진행하게 되면, 상기 제 1 내지 제 3 감광 패턴(82, 84, 86)의 두께가 절반 정도로 낮아진다.
특히, 상기 스위칭 영역(S)에는 양측으로 이격된 제 1 감광 패턴(82)의 사이로 소스 및 드레인 금속 패턴(72)이 노출된다.
이때, 상기 데이터 배선(30)과 데이터 패드(62)와 소스 및 드레인 금속 패턴(72)의 양측 끝단(F)을 덮는 제 1 내지 제 3 감광 패턴(82, 84, 86)과, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이 구간(G)을 덮는 제 1 감광 패턴(82)의 일부가 같이 제거되어 이 부분에 대응된 배선들의 일부가 각각 노출된다.
다음으로, 상기 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속 패턴(72)을 패턴하는 단계를 진행하는 바, 전술한 습식식각이 이용될 수 있다.
도 2g 내지 도 4g에 도시한 바와 같이, 전술한 소스 및 드레인 금속 패턴(도 2f 내지 도 4f의 72)을 패턴하는 단계를 진행하게 되면, 상기 스위칭 영역(S)에는 서로 이격된 소스 전극(32)과 드레인 전극(34)이 형성된다.
이때, 상기 노출된 F와 G 부분(도 2f 내지 도 4f 참조)에 대응된 소스 및 드레인 금속 패턴(도 2f 내지 도 4f의 75)이 같이 제거되어 그 하부의 오믹 콘택층(41) 또한 노출된다.
다음으로, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이로 노출된 오믹 콘택층(41)을 건식식각 공정으로 제거하고, 상기 오믹 콘택층(41)의 하부로 노출된 액티브층(40)을 과식각하여 이 부분을 채널(ch)로 활용한다.
이때, 상기 F와 G 부분(도 2f 내지 도 4f 참조)에 대응된 오믹 콘택층(41)이 같이 제거되어 그 하부의 액티브층(40)이 데이터 배선(30)과 소스 및 드레인 전극(32, 34)과 데이터 패드(62)의 외부로 돌출된다.
여기서, 상기 G 부분(도 2f 참조)에 대응된 소스 및 드레인 금속 패턴(도 2f의 72)의 경우 원하는 이격 거리를 벗어난 상태에서 소스 및 드레인 전극(32, 34)이 형성된다.
이때, 상기 소스 및 드레인 전극(32, 34) 하부의 오믹 콘택층(도 2f의 41a)을 건식식각 공정으로 제거하게 되는 바, 이미 원하는 이격 거리를 벗어난 소스 및 드레인 전극(32, 34)과 제 1 감광 패턴(도 2f의 82)의 하부에 대응된 오믹 콘택층(도 2f의 41a) 또한 이와 같은 길이로 제거되어 서로 양분되므로, 결론적으로 채널(ch)의 길이는 길어질 수 밖에 없어 박막트랜지스터(T)의 구동 특성이 저하되는 문제가 있다.
여기서, 상기 게이트 전극(25)과 반도체층(42)과 소스 및 드레인 전극(32, 34)은 박막트랜지스터(T)를 이룬다.
다음으로, 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 스트립 공정으로 제거한다.
도 2h 내지 도 4h는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 2h 내지 도 4h에 도시한 바와 같이, 상기 데이터 배선(30)과 박막트랜지스터(T) 등이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
다음으로, 상기 드레인 전극(34)과 게이트 및 데이터 패드(52, 62)에 대응된 보호막(55)의 일부를 패턴하게 되면, 상기 드레인 전극(34)의 일부가 노출된 드레인 콘택홀(CH1)과, 상기 게이트 및 데이터 패드(52, 62)의 일부가 노출된 게이트 및 데이터 패드 콘택홀(CH2, CH3)이 각각 형성된다.
그러나, 전술한 드레인 콘택홀(CH1)과 게이트 및 데이터 패드 콘택홀(CH2, CH3)을 형성하는 과정에서, 상기 게이트 패드(52) 상부에는 게이트 절연막(45)과 보호막(55)이 적층된 상태이고, 상기 드레인 전극(32)과 데이터 패드(62) 상부에는 보호막(55)이 존재한다. 이때, 상기 드레인 콘택홀(CH1)과 게이트 및 데이터 패드 콘택홀(CH2, CH3)을 동시에 형성하는 과정에서, 각 배선을 덮는 절연막의 상이한 두께 차이로 식각되는 비율이 달라져 어느 한 배선이 완전히 노출되지 않을 시, 후속 공정으로 제작되는 배선과의 접촉 불량을 야기할 수 있다.
도 2i 내지 도 4i는 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 2i 내지 도 4i에 도시한 바와 같이, 상기 드레인 콘택홀(CH1)과 게이트 및 데이터 패드 콘택홀(CH2, CH3)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하면, 상기 드레인 전극(34)과 접촉된 화소 전극(70)과, 상기 게이트 및 데이터 패드(52, 62)와 각각 접 촉된 게이트 및 데이터 패드 전극(54, 64)이 형성된다.
이때, 상기 화소 전극(70)은 전단의 게이트 배선(20)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(20)을 제 1 전극으로 하고, 상기 화소 전극(70)을 제 2 전극으로 하며, 그 사이에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 스토리지 커패시터(Cst)가 형성된다.
이상으로, 전술한 공정을 통해 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판을 제작할 수 있다.
그러나, 4 마스크 공정으로 제작된 액정표시장치용 어레이 기판에서는 데이터 배선(30), 소스 및 드레인 전극(32, 34)과 반도체층(42)을 동일 마스크로 형성하는 과정에서 상기 반도체층(42), 특히 액티브층(40)이 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 그 외부로 돌출된 형태로 구성되는 것이 일반적이다.
이러한 구성은 상기 액티브층(40)이 빛에 노출되어 광전류를 유발할 수 있고, 상기 광전류는 박막트랜지스터(T)에서 누설 전류로 작용하여 박막트랜지스터(T)의 구동에 치명적인 부작용을 야기한다.
상기 데이터 배선(30)의 하부에 위치한 액티브층(40)에 의해 누설 전류가 발생하게 되면, 상기 데이터 배선(30)에 근접한 화소 전극(70)과의 커플링 캡에 의해 액정에 이상 배열이 야기되는 문제로 화면 상에 물결무늬의 가는 선이 나타나는 웨이비 노이즈가 발생한다.
또한, 종래의 4 마스크 공정은 마스크 수의 증가를 가져왔으며, 상기 마스크 수의 증가는 장비 초기 투자비와 제조원가를 상승시키는 문제를 야기한다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 3 마스크 공정에 따른 액정표시장치용 어레이 기판에서 아일랜드 형상으로 반도체층을 구성하는 것을 통해, 마스크 수의 감소와 신뢰성을 향상하는 것을 목적으로 한다.
또한, 마스크 수의 감소를 위해 3 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 과정에서, 리프트 오프 공정에 따른 불량을 최소화할 수 있는 것을 또 다른 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선의 일 끝단에 위치하는 데이터 패드와;
상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에 이들과 중첩된 아일랜드 형태의 반도체층 과, 상기 데이터 배선과 상기 소스 및 드레인 전극을 덮으며, 스퍼터링법으로 구성된 보호막 패턴과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극을 포함하는 것을 특징으로 한다.
이때, 상기 데이터 패드는 상기 게이트 배선 또는 상기 데이터 배선과 동일층 동일 물질로 구성되고, 상기 데이터 배선과 상기 소스 및 드레인 전극은 제 1 금속층과 제 2 금속층이 차례로 적층된 이중층인 것을 특징으로 한다.
상기 제 1 금속층은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 구성되고, 상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 한다.
또한, 상기 화소 전극은 상기 드레인 전극과 동일 패턴으로 연장 구성되고, 상기 화소 영역에 대응된 상기 화소 전극은 상기 제 1 금속층으로 이루어지고, 상기 화소 전극은 전단의 게이트 배선으로 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 구성된 것을 특징으로 한다.
그리고, 상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 몰리브덴으로 이루어진 버퍼 패턴이 차례로 적층 구성된 것을 특징으로 한다. 상기 버퍼 패턴은 상기 소스 및 드레인 전극과 상기 오믹 콘택층의 접촉 특성을 개선하기 위해 몰리브덴으로 구성된다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 스위칭 영역, 화소 영역, 게이트 및 데이터 영역으로 구분된 기판을 준비하는 단계와, 상기 기판 상의 상기 게이트 영역에 대응하여 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 데이터 영역의 일 끝단에 전기적으로 절연된 데이터 패드를 형성하는 제 1 마스크 공정 단계와;
상기 게이트 전극 및 배선과 상기 게이트 및 데이터 패드가 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층과, 상기 게이트 및 데이터 패드의 일부를 각각 노출하는 게이트 및 데이터 패드 콘택홀을 형성하는 제 2 마스크 공정 단계와;
상기 반도체층과 상기 게이트 및 데이터 패드 콘택홀을 포함하는 상기 기판 상에 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 및 데이터 패드 전극을 형성하는 단계, 상기 데이터 배선과 상기 소스 및 드레인 전극 상에 스퍼터링법을 이용하여 보호막 패턴을 형성하는 제 3 마스크 공정 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 2 마스크 공정 단계는, 상기 게이트 전극 및 배선과, 상기 게이트 및 데이터 패드가 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함하는 상기 기판 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 버퍼 금속층을 차례로 적층 형성하고 이들을 일괄적으로 패턴하여, 상기 스위칭 영역에 대응하여 아일랜드 형상의 반도체층을 형성하는 단계와, 상기 게이트 및 데이터 패드 영역에 대응하여 상기 게이트 및 데이터 패드 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 제 3 마스크 공정 단계는, 상기 반도체층이 형성된 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와, 상기 투명한 도전성 금속층과 상기 소스 및 드레인 금속층과 상기 감광층을 포함하는 상기 기판과 이격된 상부에 마스크를 정렬하는 단계와, 상기 마스크와 이격된 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여 제 1 내지 제 5 감광 패턴을 형성하고, 상기 제 1 내지 제 5 감광 패턴을 마스크로 이용하여 데이터 배선과 소스 및 드레인 전극과 화소 전극과, 게이트 및 데이터 패드 전극을 형성하는 단계와;
상기 제 1 내지 제 5 감광 패턴을 애슁하는 단계를 통해, 상기 제 2 내지 제 4 감광 패턴은 높이가 절반 정도로 낮아지고, 상기 제 1 감광 패턴과 상기 제 5 감광 패턴은 모두 제거되는 단계와, 상기 제 2 내지 제 4 감광 패턴을 포함하는 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와, 상기 제 2 내지 제 4 감광 패턴과 상기 제 2 내지 제 4 감광 패턴에 각각 대응된 상기 제 2 내지 제 4 보호막 패턴을 리프트 오프 공정을 통해 제거하는 단계와, 상기 화소 전극과 상기 게이트 및 데이터 패드 전극 각각에 대응된 상기 소스 및 드 레인 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 보호막 패턴은 상기 데이터 배선과 상기 소스 및 드레인 전극에 대응하여 형성된다.
전술한 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극 및, 상기 게이트 배선과 평행하게 이격 구성된 공통 배선과, 상기 게이트 배선 및 상기 공통 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선의 일 끝단에 구성된 데이터 패드와;
상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에서 이들과 중첩되도록 아일랜드 형태로 구성된 반도체층과, 상기 데이터 배선과 상기 소스 및 드레인 전극을 덮으며, 스퍼터링법으로 구성된 보호막 패턴과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 화소 전극과 평행하게 엇갈려 구성된 다수의 공통 전극을 포함하는 것을 특징으로 한다.
이때, 상기 데이터 배선과 상기 소스 및 드레인 전극은 제 1 금속층과 제 2 금속층이 적층된 이중층인 것을 특징으로 한다.
상기 제 1 금속층은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 구성되고, 상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 한다.
상기 화소 전극과 상기 공통 전극은 상기 제 1 금속층으로 구성되고, 상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 몰리브덴으로 이루어진 버퍼 패턴이 차례로 적층 구성된다.
이때, 상기 버퍼 패턴은 상기 소스 및 드레인 전극과 상기 오믹 콘택층의 접촉 특성을 개선하기 위해 몰리브덴으로 구성되고, 상기 화소 전극은 상기 드레인 전극과 동일 패턴으로 연장된 연장부와, 상기 연장부에서 상기 화소 영역으로 수직하게 다수개 분기된 수직부와, 상기 수직부를 하나로 연결하는 수평부를 포함하는 것을 특징으로 한다.
상기 화소 전극 수평부를 전단의 게이트 배선과 중첩되도록 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 화소 전극 수평부를 제 2 전극으로 하는 스토리지 커패시터가 구성된다. 상기 공통 배선의 일부를 노출하는 다수의 공통 콘택홀을 통해, 상기 공통 배선과 상기 공통 전극은 전기적으로 접촉된다.
또한, 상기 데이터 배선, 상기 소스 및 드레인 전극과 상기 화소 전극 및 공통 전극은 제 1 금속층과 제 2 금속층이 적층된 이중층인 것을 특징으로 한다.
이때, 상기 제 1 금속층은 몰리브덴 합금과 같은 블랙 휘도를 낮출 수 있는 도전성 금속 그룹 중에서 선택된 하나로 구성되고, 상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법은 스위칭 영역, 화소 영역, 공통 영역과 게이트 및 데이터 영역으로 구분된 기판을 준비하는 단계와, 상기 기판 상의 상기 게이트 영역에 대응하여 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 공통 영역에 대응된 공통 배선과, 상기 데이터 영역의 일 끝단에 전기적으로 절연된 데이터 패드를 형성하는 제 1 마스크 공정 단계와;
상기 게이트 전극 및 배선과 상기 공통 배선과 상기 게이트 및 데이터 패드가 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층과, 상기 게이트 및 데이터 패드 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀과, 상기 공통 배선 각각의 일부를 노출하는 다수의 공통 콘택홀을 형성하는 제 2 마스크 공정 단계와;
상기 반도체층과 상기 게이트 및 데이터 패드 콘택홀과 상기 공통 콘택홀을 포함하는 상기 기판 상에 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 및 데이터 패드 전극과, 상기 다수의 공통 배선과 접촉하는 다수의 공통 전극을 형성하는 단계와, 상기 데이터 배선과 상기 소스 및 드레인 전극 상에 스퍼터링법을 이용하여 보호막 패턴을 형성하는 제 3 마스크 공정 단계 를 포함하는 것을 특징으로 한다.
이때, 상기 제 2 마스크 공정 단계는, 상기 게이트 전극 및 배선과, 상기 게이트 및 데이터 패드와 상기 공통 배선이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함하는 상기 기판 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 버퍼 금속층을 차례로 적층 형성하고 이를 패턴하여, 상기 스위칭 영역에 대응하여 아일랜드 형상의 반도체층을 형성하는 단계와, 상기 게이트 및 데이터 패드 영역과 상기 공통 영역에 대응하여 상기 게이트 및 데이터 패드와 상기 공통 배선 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀과 공통 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 제 3 마스크 공정 단계는, 상기 반도체층이 형성된 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와, 상기 투명한 도전성 금속층과 상기 소스 및 드레인 금속층과 상기 감광층을 포함하는 상기 기판과 이격된 상부에 마스크를 정렬하는 단계와, 상기 마스크와 이격된 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여 제 1 내지 제 5 감광 패턴을 형성하고, 상기 제 1 내지 제 5 감광 패턴을 마스크로 이용하여 데이터 배선과 소스 및 드레인 전극과 화소 전극과 공통 전극과 게이트 및 데이터 패드 전극을 형성하는 단계와;
상기 제 1 내지 제 5 감광 패턴을 애슁하는 단계를 통해, 상기 제 2 내지 제 4 감광 패턴은 높이가 절반 정도로 낮아지고, 상기 제 1 감광 패턴과 상기 제 5 감광 패턴은 모두 제거되는 단계와, 상기 제 2 내지 제 4 감광 패턴을 포함하는 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와, 상기 제 2 내지 제 4 감광 패턴과 상기 제 2 내지 제 4 감광 패턴에 각각 대응된 상기 제 2 내지 제 4 보호막 패턴을 리프트 오프 공정을 통해 제거하는 단계와, 상기 화소 전극과 상기 공통 전극과 상기 게이트 및 데이터 패드 전극 각각에 대응된 상기 소스 및 드레인 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 보호막 패턴은 상기 데이터 배선과 상기 소스 및 드레인 전극에 대응하여 형성되다.
또한, 상기 드레인 전극, 상기 소스 및 드레인 전극과 상기 화소 전극 및 공통 전극은 제 1 금속층과 제 2 금속층이 차례로 적층 형성된 것을 특징으로 한다.
이때, 상기 제 1 금속층은 몰리브덴 합금과 같은 블랙 휘도를 낮출 수 있는 도전성 금속 그룹 중에서 선택된 하나로 구성되고, 상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
본 발명에서는 첫째, 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 공정에 따른 불량을 최소화할 수 있는 장점이 있다.
둘째, 반도체층을 데이터 배선, 소스 및 드레인 전극과 별개의 마스크를 이용하여 아일랜드 형상으로 구성함으로써, 광 누설 전류에 의한 화질 불량을 미연에 방지하는 것을 통해 화질을 개선할 수 있는 효과가 있다.
셋째, 전술한 반도체층의 구조는 과도하게 설계된 블랙 매트릭스의 선폭을 줄일 수 있어 개구율이 개선되는 장점이 있다.
넷째, 유전체층으로 게이트 절연막 만이 이용되므로 스토리지 커패시터의 면적을 최소화할 수 있는 장점이 있다.
다섯째, 본 발명에서는 데이터 배선과 박막트랜지스터를 감싸는 보호막 패턴에 의해 신뢰성을 향상할 수 있는 효과가 있다.
--- 제 1 실시예 ---
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명하도록 한다.
본 발명의 제 1 실시예에서는 3 마스크 공정으로 제작된 액정표시장치용 어레이 기판에서, 액티브층과 오믹 콘택층과 버퍼 패턴을 포함하는 반도체층을 아일랜드 형상으로 구성하는 것을 특징으로 한다.
또한, 3 마스크 공정 시, 리프트 오프 공정의 불량을 최소화하기 위해 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 특징으로 한다.
도 5는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상에 일 방향으로 그 끝단에 게이트 패드(152) 를 가지는 게이트 배선(120)과 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 구성한다.
상기 게이트 배선(120)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(162)를 가지는 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 U자 형상의 소스 전극(132)과, 상기 소스 전극(132)과 이격하여 서로 맞물리도록 드레인 전극(134)을 구성한다. 이때, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)은 투명한 도전성 금속과 불투명한 도전성 금속이 차례로 적층된 이중층으로 구성된다.
상기 게이트 패드(152)와 데이터 패드(162)는 상기 게이트 배선(120)과 동일층 동일 물질로 구성되고, 상기 게이트 및 데이터 패드(152, 162)는 이들의 일부를 각각 노출하는 게이트 및 데이터 패드 콘택홀(CH4, CH5)을 통해 게이트 패드 전극(154) 및 데이터 패드 전극(164)에 각각 접촉된다. 이때, 상기 게이트 패드 전극(154)과 데이터 패드 전극(164)은 투명한 도전성 금속 물질로 구성된다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 게이트 전극(125)과, 상기 게이트 전극(125)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층(미도시)과 접촉되고 서로 이격된 소스 및 드레인 전극(132, 134)을 포함하여 이루어진다.
상기 반도체층은 데이터 배선(130), 소스 및 드레인 전극(132, 134)과 별도의 마스크를 이용하여 상기 게이트 전극(125)과 그 일부가 중첩되도록 아일랜드 형상으로 구성한다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)과 버퍼 패턴(미도시)을 포함한다.
이때, 상기 소스 및 드레인 전극(132, 134)이 투명한 도전성 금속과 불투명한 도전성 금속이 차례로 적층될 경우, 상기 불투명한 도전성 금속에 비해 일함수가 큰 투명한 도전성 금속이 오믹 콘택층(미도시)과 직접적으로 접촉하기 때문에, 상기 투명한 도전성 금속의 일함수(work function)를 낮추기 위한 목적으로, 상기 소스 및 드레인 전극(132, 134)과 오믹 콘택층(미도시) 사이에 상기 버퍼 패턴(미도시)을 구성한다. 상기 버퍼 패턴은 몰리브덴을 50Å의 두께로 구성하는 것이 바람직하다.
그리고, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 드러난 버퍼 패턴(미도시)과 오믹 콘택층(미도시)을 차례로 제거하고 그 하부의 액티브층(140)을 과식각하여 이 부분을 채널(미도시)로 활용한다.
여기서, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)을 덮는 보호막 패턴(미도시)을 구성하는 바, 상기 보호막 패턴은 스퍼터링법으로 구성된 것을 특징으로 한다.
상기 드레인 전극(134)과 동일 패턴으로 연장된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다. 이때, 상기 화소 전극(170)은 불투명한 도전성 금속은 제거되고 투명한 도전성 금속만이 존재하는 상태이다.
그리고, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
전술한 구성은 3 마스크 공정에 따른 액정표시장치용 어레이 기판에서 반도체층을 아일랜드 형상으로 구성하는 것을 특징으로 한다.
또한, 상기 보호막 패턴을 스퍼터링법으로 구성한 것을 특징으로 하는 바, 이에 대해서는, 이하 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 통해 상세히 설명하도록 한다.
본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은 3 마스크 공정 단계로 진행된다.
도 6a 내지 도 6k와, 도 7a 내지 도 7k와, 도 8a 내지 도 8k는 도 5의 Ⅵ-Ⅵ, Ⅶ-Ⅶ, Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 6a 내지 도 8a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 6a 내지 도 8a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G), 데이터 영역(D), 게이트 패드 영역(GP)과 데이터 패드 영역(DP)을 정의하는 단계를 진행한다.
이때, 상기 게이트 패드 영역(GP)은 게이트 영역(G)의 일부이고, 상기 데이터 패드 영역(DP)은 데이터 영역(D)의 일부이다.
상기 다수의 영역(S, P, G, D, GP, DP)이 정의된 기판(100) 상에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택 된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(G)의 일 방향으로 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 배선(120)의 일 끝단에 위치한 게이트 패드 영역(GP)에 게이트 패드(152)를 형성한다.
이와 동시에, 상기 데이터 영역(D)의 일 끝단에 위치한 데이터 패드 영역(DP)에 대응하여 데이터 패드(162)를 형성한다. 이때, 상기 데이터 패드(162)는 전기적으로 절연된 상태이다.
여기서, 상기 데이터 패드(162)의 경우 후속 공정으로 형성되는 데이터 배선(도 5의 230)과 동일층 동일 물질로 형성할 수도 있다.
다음으로, 상기 게이트 전극(125), 게이트 배선(120)과 게이트 및 데이터 패드(152, 162)가 형성된 기판(100) 상에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나를 증착하여 게이트 절연막(145)을 형성한다.
도 6b 내지 도 6e와, 도 7b 내지 도 7e와, 도 8b 내지 도 8e는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 6b 내지 도 8b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(140a)을 형성하고, 상기 순수 비정질 실리콘층(140a) 상에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리하여 불순물 비정질 실리콘층(141a)을 형성한다.
이때, 일 예로 상기 순수 및 불순물 비정질 실리콘층(140a, 141a)은 플라즈마 화학 기상증착법으로 상기 게이트 절연막(145)과 동일한 챔버내에서 연속적으로 형성할 수 있다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(140a, 141a)이 형성된 기판(100) 상에 몰리브덴(Mo)을 50Å의 두께로 증착하여 버퍼 금속층(142a)을 형성한다.
도 6c 내지 도 8c에 도시한 바와 같이, 상기 버퍼 금속층(142a)이 형성된 기판(100) 상에 포토레지스트를 도포하여 제 1 감광층(180)을 형성하고, 이와는 이격된 상부에 투과부(A)와 반투과부(B)와 차단부(C)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 상기 반투과부(B)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 제 1 감광층(180)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 상기 반투과부(B)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(A)는 빛을 투과시켜 빛에 노출된 제 1 감광층(180)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)의 일부에 대응하여 차단부(C)를, 상기 게이트 패드 영역(GP)과 데이터 패드 영역(DP) 각각에 대응하여 투과부(A)를, 그리고 이들을 제외한 전 영역은 반투과부(B)가 위치하도록 한다.
다음으로, 도 6d 내지 도 8d에 도시한 바와 같이, 상기 하프톤 마스크(도 6c 내지 도 8c의 HTM) 상부에서 기판(100) 방향으로 노광 및 현상하는 단계를 진행한다.
전술한 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)에 대응된 제 1 감광층(180)은 그대로 존재하고, 상기 게이트 및 데이터 패드 영역(GP, DP)에 대응된 제 1 감광층(도 7c와 도 8c의 180)은 모두 제거되어 그 하부의 버퍼 금속층(142a)이 노출되며, 이를 제외한 전 영역에 대응된 제 1 감광층(180)은 그 일부가 제거되어 높이가 절반 정도로 낮아진 상태가 된다.
다음으로, 상기 남겨진 제 1 감광층(180)을 마스크로 이용하여, 상기 게이트 및 데이터 패드 영역(GP, DP) 각각의 일부에 대응하여 노출된 버퍼 금속층(142a)과 불순물 및 순수 비정질 실리콘층(141a, 140a)과 게이트 절연막(145)을 차례로 제거하는 단계를 진행한다.
이때, 상기 게이트 및 데이터 패드 영역(GP, DP) 각각에 대응된 게이트 절연막(145)을 절반 이상은 제거하고 그 하부에 일부는 남겨둔다.
다음으로, 도 6e 내지 도 8e에 도시한 바와 같이, 상기 남겨진 제 1 감광층(도 6d 내지 도 8d의 180)을 애슁하는 단계를 진행하면, 상기 스위칭 영역(S)에 대응된 제 1 감광층(도 6d의 180)은 그 높이가 절반 정도로 낮아지고, 이를 제외한 전 영역에 대응된 제 1 감광층(도 6d 내지 도 8d의 180)은 모두 제거되어 그 하부의 버퍼 금속층(도 6d 내지 도 8d의 142a)이 노출된다.
다음으로, 상기 스위칭 영역(S)에 대응하여 남겨진 제 1 감광층(도 6d의 180)을 마스크로 이용하여, 상기 노출된 버퍼 금속층(142a)과 불순물 비정질 실리콘층(141a)과 순수 비정질 실리콘층(140a)을 일괄적으로 패턴하는 단계를 통해, 상기 스위칭 영역(S)에 대응하여 상기 게이트 전극(125)과 그 일부가 중첩된 아일랜드 형상의 반도체층(143)이 형성된다.
이때, 상기 반도체층(143)은 순수 비정질 실리콘으로 이루어진 액티브층(140)과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층(141)과 몰리브덴으로 이루어진 버퍼 패턴(142)이 적층된 삼중층의 구성을 갖는다.
이와 동시에, 상기 게이트 및 데이터 패드 영역(GP, DP)에 대응하여 남겨둔 게이트 절연막(145)이 같이 제거되어, 상기 게이트 및 데이터 패드(152, 162) 각각의 일부를 노출하는 게이트 패드 콘택홀(CH4)과 데이터 패드 콘택홀(CH5)이 형성된다.
본 발명의 제 1 실시예에서는 제 2 마스크 공정 단계에 상기 게이트 전극(125)과 그 일부가 중첩된 반도체층(143)을 아일랜드 형상으로 구성하는 것을 특징으로 하는 바, 이와 같은 구성은 광 누설 전류에 의한 화질 불량의 발생을 미연에 방지할 수 있는 장점이 있다.
또한, 도 1에 도시한 바와 같이, 종래에는 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서, 이들 외부로 돌출 구성된 액티브층(40)을 가리기 위해 어레이 기판과 대향 합착되는 컬러필터 기판(미도시)에 구성된 블랙 매트릭스(미도시)의 선폭을 과도하게 설계할 수 밖에 없는 구조였으나, 본 발명에서와 같이 스위칭 영역(S)에 대응하여 아일랜드 형상으로 반도체층(143)을 구성하는 것을 통 해 개구율을 개선할 수 있는 장점이 있다.
다음으로, 상기 남겨진 제 1 감광층(도 6d의 180)을 스트립 공정으로 제거하는 것을 통해 제 2 마스크 공정 단계가 완료된다.
도 6f 내지 도 6k와, 도 7f 내지 도 7k와, 도 8f 내지 도 8k는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 6f 내지 도 8f에 도시한 바와 같이, 상기 반도체층(143)과 게이트 및 데이터 패드 콘택홀(도 6e와 도7e의 CH4, CH5)을 포함하는 기판(100) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명한 도전성 금속층(170a)을 형성한다.
연속적으로, 상기 투명한 도전성 금속층(170a)이 형성된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 소스 및 드레인 금속층(175)을 형성하는 바, 저항이 낮고 전기 전도도가 우수한 구리를 이용하는 것이 바람직하다.
다음으로, 상기 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지스트를 도포하여 제 2 감광층(190)을 형성하고, 이와 이격된 상부에 전술한 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
이때, 상기 화소 영역(P)과 게이트 및 데이터 패드 영역(GP, DP)에 대응하여 차단부(C), 상기 스위칭 영역(S)에 대응하여 양측의 반투과부(B) 사이에 투과부(A), 상기 데이터 영역(D)에 대응하여 반투과부(B), 그리고 이를 제외한 전 영역 은 투과부(A)가 위치하도록 정렬한다.
다음으로, 도 6g 내지 도 8g에 도시한 바와 같이, 상기 하프톤 마스크(도 6f 내지 도 8f의 HTM)와 이격된 상부에서 노광 및 현상하는 공정 단계를 진행하면, 상기 스위칭 영역(S)의 상기 양측의 반투과부(도 6f의 B) 사이의 투과부(도 6f의 A)에 대응된 제 2 감광층(도 6f의 190)은 모두 제거되어, 그 하부의 소스 및 드레인 금속층(175)이 노출되고, 상기 양측의 반투과부(도 6f의 B)에 대응된 제 2 감광층(도 6f의 190)은 그 일부가 제거되어, 양측으로 높이가 낮아진 제 1 감광 패턴(192)이 남겨진다.
그리고, 상기 화소 영역(P)과 상기 게이트 및 데이터 패드 영역(GP, DP)에 대응된 제 2 감광층(도 6f 내지 도 8f의 190)은 그대로 존재하여 제 2, 제 3, 제 4 감광 패턴(193, 194, 195)이 각각 남겨지고, 상기 데이터 영역(D)에 대응된 제 2 감광층(도 6f의 190)은 그 일부가 제거되어 높이가 낮아진 제 5 감광 패턴(196)이 남겨지며, 이를 제외한 전 영역의 제 2 감광층(도 6f 내지 도 8f의 190)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(175)이 노출된다.
다음으로, 상기 제 1 내지 제 5 감광 패턴(192, 193, 194, 195, 196)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속층(175)과 이 하부의 투명한 도전성 금속층(170a)을 일괄적으로 패턴하는 단계를 진행한다.
이때, 등방성을 갖는 습식식각을 이용하여 제 1 내지 제 5 감광 패턴(192 내지 196)의 하부에 위치하는 소스 및 드레인 금속층(175)과 투명한 도전성 금속층(170a)이 과식각되도록 하여, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)의 가장자리 하부면이 부분적으로 노출되도록 한다.
위와 같은 구성은, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)의 노출된 하부면 상부에 보호막 패턴(미도시)을 형성한 후, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)과 이를 덮는 상기 보호막 패턴을 동시에 제거하는 리프트 오프(lift-off) 공정을 진행할 때, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)의 노출된 가장자리 하부면으로 스트리퍼(stripper)가 용이하게 침투할 수 있도록 유도하기 위한 것이다.
이에 대해, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 6h 내지 도 8h에 도시한 바와 같이, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)을 마스크로 이용하여, 전술한 등방성을 갖는 습식식각을 이용한 패턴 공정을 진행하여, 상기 스위칭 영역(S)에 대응하여 양측으로 이격된 소스 전극(132)과 드레인 전극(134)을 형성하고, 상기 화소 영역(P)에 대응하여 화소 전극(170)을 형성한다.
이와 동시에, 상기 데이터 영역(D)에 대응하여 데이터 배선(130)을 형성하고, 상기 게이트 패드 영역(GP)과 데이트 패드 영역(DP)에 대응하여 상기 게이트 패드(152)와 접촉된 게이트 패드 전극(154)과, 데이터 패드(162)와 접촉된 데이터 패드 전극(164)을 각각 형성한다.
여기서, 상기 소스 및 드레인 전극(132, 134), 화소 전극(170), 데이터 배선(130)과 게이트 및 데이터 패드 전극(154, 164)은 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 적층된 이중층으로 형성된다. 그리고, 상기 화소 전 극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장된 상태이다.
이때, 상기 소스 및 드레인 전극(132, 134), 화소 전극(170), 데이터 배선(130)과 게이트 및 데이터 패드 전극(154, 164)은 전술한 등방성을 갖는 습식식각 공정에 의해 각 배선의 양측 끝단의 일부가 과식각되고, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)은 상기 양 끝단으로 과식각된 부분에 의해 제 1 내지 제 5 감광 패턴(192 내지 196)의 가장자리 하부면이 부분적으로 노출된 상태이다.
다음으로, 도 6i 내지 도 8i에 도시한 바와 같이, 상기 제 1 내지 제 5 감광 패턴(192 내지 196)을 마스크로 이용하여, 상기 스위칭 영역(S)에 대응하여 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 노출된 버퍼 패턴(142)과 오믹 콘택층(141)을 패턴하는 단계를 진행한다.
전술한 패턴 공정을 진행하면, 상기 소스 및 드레인 전극(132, 134)과 동일한 폭으로 버퍼 패턴(142)과 오믹 콘택층(141)이 양측으로 분리된다. 이때, 상기 양측으로 분리된 오믹 콘택층(141) 하부로 노출된 액티브층(140)의 일부를 과식각하여 이 부분을 채널(ch)로 활용한다.
여기서, 상기 게이트 전극(125)과, 소스 및 드레인 전극(132, 134)과, 버퍼 패턴(142)과 액티브 및 오믹 콘택층(140, 141)은 박막트랜지스터(T)를 이룬다.
이때, 상기 소스 및 드레인 전극(132, 134)과 상기 오믹 콘택층(141) 사이에 형성된 버퍼 패턴(142)은 상기 소스 및 드레인 전극(132, 134)의 투명한 도전성 금속층(170a)과 오믹 콘택층(141)과의 일함수를 낮추는 역할을 하므로, 박막트랜지스터(T)의 구동 특성이 개선되는 장점이 있다.
다음으로, 도 6j 내지 도 8j에 도시한 바와 같이, 상기 남겨진 제 1 내지 제 5 감광 패턴(도 6i 내지 도 8i의 192 내지 196)을 애슁하는 단계를 진행한다.
전술한 애슁 공정을 진행하면, 상기 화소 영역(P)과 게이트 및 데이터 패드 영역(GP, DP)에 대응된 제 2 내지 제 4 감광 패턴(193, 194, 195)은 높이가 절반 정도 낮아진 상태가 되고, 상기 스위칭 영역(S)과 데이터 영역(D)에 대응된 제 1 감광 패턴(도 6i의 192)과 제 5 감광 패턴(도 6i의 196)은 모두 제거되어, 상기 제 1 감광 패턴(도 6i의 192)과 제 5 감광 패턴(도 6i의 196) 하부에 대응된 상기 소스 및 드레인 전극(132, 134)과 데이터 배선(130)이 각각 노출된다.
다음으로, 상기 남겨진 제 2 내지 제 4 감광 패턴(193, 194, 195)을 포함하는 기판(100) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 제 1 내지 제 4 보호막 패턴(155, 156, 157, 158)을 형성하는 단계를 진행한다.
일반적으로, 무기절연물질 그룹 중 선택된 하나를 플라즈마 화학 기상증착법을 이용하여 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)을 형성하고 있다.
그러나, 상기 플라즈마 화학 기상증착법을 이용한 증착 공정시 350℃ 이상의 고온 공정을 필요로 하는 바, 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)의 하부에 감광 특성을 갖는 유기절연물질로 형성된 제 2 내지 제 4 감광 패턴(193, 194, 195)의 경우 내열성이 150℃ 정도까지 밖에 되지 않아 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)이 눌러 앉거나, 변형되는 문제가 발생할 수 있다.
전술한 문제가 발생한 상태에서 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)을 계속해서 증착해 나가다 보면, 결국에는 제 2 내지 제 4 감광 패턴(193, 194, 195)이 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)에 의해 덮여지는 결과를 초래하여, 리프트 오프(lift-off) 공정 시 스트리퍼가 침투하지 못해 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)과 제 1 내지 제 4 보호막 패턴(155 내지 158)이 잔류하는 리프트 오프 불량을 야기할 수 있다.
또한, 액정표시장치용 어레이 기판을 완성한 상태에서, 전술한 문제가 발생할 경우 잔류하는 제 2 내지 제 4 감광 패턴(193, 194, 195)이 액정과 반응하여 잔상과 같은 화질 불량이 발생될 수 있다.
이를 해결하기 위해, 본 발명에서는 스퍼터링법(sputtering method)을 이용하여 제 1 내지 제 4 보호막 패턴(155 내지 158)을 형성하는 것을 특징으로 한다.
상기 스퍼터링법을 이용할 경우 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)을 150℃ 이하의 저온 공정에서 형성할 수 있으므로, 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)이 눌러 앉거나 변형될 염려가 없고, 부차적으로는 유리 기판이 아닌 플라스틱과 같은 플렉시블한 기판에 적용할 수 있는 장점이 있다.
이때, 상기 제 1 내지 제 3 보호막 패턴(155, 156, 157)은 상기 제 2 내지 제 4 감광 패턴(193, 194, 195) 각각에 대응하여 그 상측의 일부분을 덮고, 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)의 단차에 의해 양측 가장자리에 대응된 부분과, 이들의 가장자리 하부면으로는 증착이 이루어지지 않은 상태이다.
그리고, 상기 제 1 내지 제 3 보호막 패턴(155, 156, 157)을 제외한 부분에 제 4 보호막 패턴(158)이 형성되는 바, 특히 상기 제 4 보호막 패턴(158)은 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)을 덮고 있다.
다음으로, 도 6k 내지 도 8k에 도시한 바와 같이, 스트리퍼(stripper)를 이용한 리프트 오프 공정을 진행하면, 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)의 가장자리 하부면의 노출부로 스트리퍼가 침투하여, 상기 제 2 내지 제 4 감광 패턴(193, 194, 195)과, 상기 각각의 제 2 내지 제 4 감광 패턴(193, 194, 195)을 덮는 제 1 내지 제 3 보호막 패턴(155, 156, 157)이 같이 제거되어 화소 전극(170)과 게이트 및 데이터 패드 전극(154, 164)이 각각 노출된다. 그리고, 상기 제 4 보호막 패턴(158)은 그대로 존재한다.
따라서, 본 발명에서는 3 마스크 공정으로 제작되면서, 상기 제 4 보호막 패턴(158)에 의해 상기 데이터 배선(130)과, 소스 및 드레인 전극(132, 134)이 덮여지는 구조로, 이물로부터의 불량을 사전에 방지할 수 있어 신뢰성이 개선되는 장점이 있다.
이때, 상기 화소 전극(170)과 게이트 및 데이터 패드 전극(154, 164)은 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 적층된 상태이다.
다음으로, 상기 드레인 전극(134)에서 연장된 부분에 위치하는 상기 화소 전극(170)의 일부에 대응된 상기 제 4 보호막 패턴(158)을 제거하여, 그 하부의 소스 및 드레인 금속층(175)이 노출되도록 한 다음, 상기 제 4 보호막 패턴(158)을 마스크로 이용하여, 상기 화소 전극(170)과 게이트 및 데이터 패드 전극(154, 164) 각각의 최상층인 소스 및 드레인 금속층(175)을 제거하는 단계를 진행한다.
전술한 소스 및 드레인 금속층(175)을 제거하는 단계를 통해, 상기 화소 전 극(170)과, 게이트 및 데이터 패드 전극(154, 164)은 투명한 도전성 금속으로 이루어진 단일층으로 형성된다.
다시 말해, 상기 드레인 전극(134)은 소스 및 드레인 금속층(175)과 투명한 도전성 금속층(170a)이 적층된 상태이고, 상기 드레인 전극(134)에서 연장된 상기 화소 전극(170)은 투명한 도전성 금속층이 존재하는 상태이다.
이때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이와 중첩된 상기 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(145)을 유전체층으로 하는 스토리지 커패시터(Cst)가 구성된다.
전술한 스토리지 커패시터(Cst)의 구성은 종래와 달리 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(145)이 유전체층으로 이용되므로, 유전체층의 두께 감소에 따른 제 1 및 제 2 전극의 중첩 면적을 축소 설계할 수 있는 장점이 있다.
이상으로, 전술한 공정을 통해 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 제작할 수 있다.
지금까지 살펴본 바와 같이, 본 발명의 제 1 실시예에서는 반도체층을 아일랜드 형상으로 형성하는 것을 통해 박막트랜지스터의 소자 특성과 개구율을 개선할 수 있고, 상기 데이터 배선과 소스 및 드레인 전극의 상부를 덮는 보호막 패턴에 의해 신뢰성을 확보할 수 있다.
또한, 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 공정에 의한 불량을 최소화할 수 있는 장점이 있다.
그러나, 본 발명의 제 1 실시예의 경우 화소 영역에 대응하여 대면적으로 형성된 화소 전극의 경우 스트리퍼가 침투할 수 있는 공간 상의 제약이 따른다.
이에 반해, 횡전계 방식의 경우 어레이 기판 상의 화소 영역에 공통 전극과 화소 전극을 막대 형상으로 엇갈려 구성하는 것이 일반적이므로, 전술한 스퍼터링법을 이용한 리프트 오프 공정에 최적화된 화소 설계라 할 수 있다.
--- 제 2 실시예 ---
이하, 첨부한 도면을 참조하여 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치에 대해 설명하도록 한다.
본 발명의 제 2 실시예에서는 화소 영역에 대응하여 공통 전극과 화소 전극이 막대 형상으로 엇갈려 구성된 화소 설계로 리프트 오프 공정을 더욱 효율적으로 진행할 수 있는 것을 특징으로 한다.
또한, 상기 화소 전극과 공통 전극을 투명한 도전성 금속으로 제작하는 것을 통해 휘도를 개선할 수 있는 것을 또 다른 특징으로 한다.
도 9는 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(200) 상에 일 방향으로 그 끝단에 게이트 패드(252)를 갖는 게이트 배선(220)과 상기 게이트 배선(220)에서 연장된 게이트 전극(225)과, 상기 게이트 배선(220)과 평행하게 이격된 공통 배선(250)을 구성한다.
상기 게이트 배선(220) 및 공통 배선(250)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(262)를 가지는 데이터 배선(230)과, 상기 데이터 배선(230)에서 연장된 U자 형상의 소스 전극(232)과, 상기 소스 전극(232)과 이격하여 서로 맞물리도록 드레인 전극(234)을 구성한다. 이때, 상기 데이터 배선(230)과 소스 및 드레인 전극(232, 234)은 투명한 도전성 금속과 불투명한 도전성 금속이 차례로 적층된 이중층으로 구성된다.
상기 게이트 패드(252)와 데이터 패드(262)는 상기 게이트 배선(220)과 동일층 동일 물질로 구성되고, 상기 게이트 및 데이터 패드(252, 262)는 이들의 일부를 각각 노출하는 게이트 및 데이터 패드 콘택홀(CH6, CH7)을 통해 게이트 패드 전극(254) 및 데이터 패드 전극(264)에 각각 접촉된다. 이때, 상기 게이트 패드 전극(254)과 데이터 패드 전극(264)은 투명한 도전성 금속 물질로 구성된다.
상기 게이트 배선(220)과 데이터 배선(230)의 교차지점에는 박막트랜지스터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 게이트 전극(225)과, 상기 게이트 전극(225)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층(미도시)과 접촉되고 서로 이격된 소스 및 드레인 전극(232, 234)을 포함하여 이루어진다.
상기 반도체층은 데이터 배선(230), 소스 및 드레인 전극(232, 234)과 별도의 마스크를 이용하여 상기 게이트 전극(225)과 그 일부가 중첩되도록 아일랜드 패턴으로 구성한다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(240)과, 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)과 버퍼 패턴(미도시)을 포함한다.
이때, 상기 소스 및 드레인 전극(232, 234)이 투명한 도전성 금속과 불투명한 도전성 금속이 차례로 적층될 경우, 상기 불투명한 도전성 금속에 비해 일함수가 큰 투명한 도전성 금속이 오믹 콘택층(미도시)과 직접적으로 접촉하기 때문에, 상기 투명한 도전성 금속의 일함수(work function)를 낮추기 위한 목적으로, 상기 소스 및 드레인 전극(232, 234)과 오믹 콘택층(미도시) 사이에 상기 버퍼 패턴(미도시)을 구성한다. 상기 버퍼 패턴은 몰리브덴을 50Å의 두께로 구성하는 것이 바람직하다.
그리고, 상기 소스 및 드레인 전극(232, 234)의 이격된 사이로 드러난 버퍼 패턴(미도시)과 오믹 콘택층(미도시)을 차례로 제거하고 그 하부의 액티브층(240)을 과식각하여 이 부분을 채널(미도시)로 활용한다.
여기서, 상기 데이터 배선(230)과 소스 및 드레인 전극(232, 234)의 상부에는 이를 덮는 보호막 패턴(미도시)이 구성되는 바, 상기 보호막 패턴은 스퍼터링법으로 구성된 것을 특징으로 한다.
이때, 상기 드레인 전극(234)과 동일 패턴으로 연장된 화소 전극(270)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(270)은 상기 드레인 전극(234)에서 연장된 연장부(270b)와, 상기 연장부(270b)에서 화소 영역(P)으로 수직하게 다수개 분기된 수직부(270c)와, 상기 다수의 수직부(270c)를 하나로 연결하는 연결부(270d)를 포함한다.
그리고, 상기 공통 배선(250)의 일부를 노출하는 제 1 및 제 2 공통 콘택홀(CMH1, CMH2)을 통해 상기 공통 배선(150)과 접촉된 다수의 공통 전극(260)을 구 성하는 바, 상기 공통 전극(260)은 상기 화소 전극 수직부(270c)와 서로 맞물리도록 일정한 간격으로 평행하게 이격하여 구성한다.
상기 화소 전극(270)과 공통 전극(260)은 투명한 도전성 금속만이 존재하는 상태이다. 그리고, 상기 전단의 게이트 배선(220)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극 연결부(170d)를 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
전술한 구성은 3 마스크 공정에 따른 액정표시장치용 어레이 기판에서 반도체층을 아일랜드 형상으로 구성하는 것을 특징으로 한다.
또한, 전술한 구성은 화소 영역에 대응하여 공통 전극과 화소 전극이 평행하게 이격하여 막대 형상으로 구성되는 바, 이와 같은 구성은 막대 형상의 모서리부로 스트리퍼의 침투가 용이하여 리프트 오프 공정에 최적화된 화소 설계라 할 수 있다.
이에 대해, 이하 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법을 통해 상세히 설명하도록 한다.
본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판은 3 마스크 공정 단계로 제작된다.
도 10a 내지 도 10k와, 도 11a 내지 도 11k와, 도 12a 내지 도 12k는 도 9의 Ⅹ-Ⅹ, ?-?, ?-?선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 10a 내지 도 12a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 10a 내지 도 12a에 도시한 바와 같이, 기판(200) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G), 데이터 영역(D), 공통 영역(CM), 게이트 패드 영역(GP)과 데이터 패드 영역(DP)을 정의하는 단계를 진행한다.
이때, 상기 게이트 패드 영역(GP)은 게이트 영역(G)의 일부이고, 상기 데이터 패드 영역(DP)은 데이터 영역(D)의 일부이다.
상기 다수의 영역(S, P, G, D, CM, GP, DP)이 정의된 기판(200) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(G)에 대응하여 게이트 배선(220)과, 상기 게이트 배선(220)에서 연장된 게이트 전극(225)과, 상기 게이트 배선(220)의 일 끝단에 위치한 게이트 패드 영역(GP)에 게이트 패드(252)를 형성한다.
이와 동시에, 상기 데이터 영역(D)의 일 끝단에 위치한 데이터 패드 영역(DP)에 대응하여 데이터 패드(262)를 형성하고, 상기 공통 영역(CM)에 대응하여 공통 배선(250)을 형성한다. 이때, 상기 공통 배선(250)의 일부분은 화소 영역(P)으로 연장된 상태이다.
여기서, 상기 데이터 패드(262)는 후속 공정으로 형성되는 데이터 배선(도 9의 230)과 동일층 동일 물질로 형성할 수도 있다.
다음으로, 상기 게이트 전극(225), 게이트 배선(220), 공통 배선(250)과 게이트 패드(252)와 데이터 패드(262)가 형성된 기판(200) 상에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나를 증착하여 게이트 절연막(245)을 형성한다.
도 10b 내지 도 10e와, 도 11b 내지 도 11e와, 도 12b 내지 도 12e는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 10b 내지 도 12b에 도시한 바와 같이, 상기 게이트 절연막(245)이 형성된 기판(200) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(240a)을 형성하고, 상기 순수 비정질 실리콘층(240a) 상에 다시 순수 비정질 실리콘을 증착한 상태에서 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리하여 불순물 비정질 실리콘층(241a)을 형성한다.
이때, 일 예로 상기 순수 및 불순물 비정질 실리콘층(240a, 241a)은 플라즈마 화학 기상증착법으로 상기 게이트 절연막(245)과 동일한 챔버내에서 연속적으로 형성할 수 있다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(240a, 241a)이 형성된 기판(200) 상에 몰리브덴(Mo)을 50Å의 두께로 증착하여 버퍼 금속층(242a)을 형성한다.
도 10c 내지 도 12c에 도시한 바와 같이, 상기 버퍼 금속층(242a)이 형성된 기판(200) 상에 포토레지스트를 도포하여 제 1 감광층(280)을 형성하고, 이와는 이격된 상부에 전술한 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
이때, 상기 스위칭 영역(S)의 일부에 대응하여 차단부(C), 상기 게이트 패드 영역(GP)과 데이터 패드 영역(DP)과 공통 영역(CM)의 일부에 대응하여 투과부(A), 그리고 이들을 제외한 전 영역은 반투과부(B)가 위치하도록 한다.
다음으로, 도 10d 내지 도 12d에 도시한 바와 같이, 상기 하프톤 마스크(도 10c 내지 도 12c의 HTM)와 이격된 상부에서 기판(200) 방향으로 노광 및 현상하는 단계를 진행한다.
전술한 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)에 대응된 제 1 감광층(280)은 그대로 존재하고, 상기 게이트 및 데이터 패드 영역(GP, DP)과 상기 공통 영역(CM)의 일부에 대응된 제 1 감광층(도 10c 내지 도 12c의 280)은 모두 제거되어 그 하부의 버퍼 금속층(242a)이 노출되며, 이를 제외한 전 영역에 대응된 제 1 감광층(280)은 그 일부가 제거되어 높이가 절반 정도로 낮아진 상태가 된다.
다음으로, 상기 남겨진 제 1 감광층(280)을 마스크로 이용하여, 상기 게이트 및 데이터 패드 영역(GP, DP)과 상기 공통 영역(CM) 각각의 일부에 대응하여 노출된 버퍼 금속층(242a)과 불순물 및 순수 비정질 실리콘층(241a, 240a)과 게이트 절연막(245)을 차례로 제거하는 단계를 진행한다.
이때, 상기 게이트 및 데이터 패드 영역(GP, DP)과 공통 영역(CM) 각각에 대응된 게이트 절연막(245)을 절반 이상은 제거하고 그 하부에 일부는 남겨둔다.
다음으로, 도 10e 내지 도 12e에 도시한 바와 같이, 상기 남겨진 제 1 감광층(도 10d 내지 도 12d의 180)을 애슁하는 단계를 진행하면, 상기 스위칭 영역(S)에 대응된 제 1 감광층(도 10d의 280)은 그 높이가 절반 정도로 낮아지고, 이를 제 외한 전 영역에 대응된 제 1 감광층(도 10d 내지 도 12d의 280)은 모두 제거되어 그 하부의 버퍼 금속층(도 10d 내지 도 12d의 242a)이 노출된다.
다음으로, 상기 스위칭 영역(S)에 대응하여 남겨진 제 1 감광층(도 10d의 280)을 마스크로 이용하여, 상기 노출된 버퍼 금속층(242a)과 불순물 비정질 실리콘층(241a)과 순수 비정질 실리콘층(240a)을 차례로 제거하는 단계를 통해, 상기 스위칭 영역(S)에 대응하여 상기 게이트 전극(225)과 그 일부가 중첩된 아일랜드 형상의 반도체층(243)이 형성된다.
이때, 상기 반도체층(243)은 순수 비정질 실리콘으로 이루어진 액티브층(240)과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층(241)과 몰리브덴으로 이루어진 버퍼 패턴(242)이 적층된 삼중층의 구성을 갖는다.
이와 동시에, 상기 게이트 및 데이터 패드 영역(GP, DP)과 공통 영역(CM)에 대응하여 남겨둔 게이트 절연막(245)이 같이 제거되어, 상기 게이트 및 데이터 패드(252, 262) 각각의 일부를 노출하는 게이트 패드 콘택홀(CH6)과 데이터 패드 콘택홀(CH7)과, 상기 공통 배선(250)의 일부를 노출하는 제 1 공통 콘택홀(CMH1) 및 제 2 공통 콘택홀(도 9의 CMH2)이 각각 형성된다.
본 발명의 제 2 실시예에서는 제 2 마스크 공정 단계에 상기 게이트 전극(225)과 그 일부가 중첩된 반도체층(243)을 아일랜드 패턴으로 구성하는 것을 특징으로 하는 바, 이와 같은 구성은 종래와 달리 데이터 배선(230)과 소스 및 드레인 전극(234)의 하부에 반도체층(243)이 존재하지 않기 때문에, 이 부분에 대응하여 과도하게 설계된 블랙 매트릭스(미도시)의 선폭을 줄이는 것을 통해 개구율을 개선할 수 있는 장점이 있다.
다음으로, 상기 남겨진 제 1 감광층(도 10d의 280)을 스트립 공정으로 제거하는 것을 통해 제 2 마스크 공정 단계가 완료된다.
도 10f 내지 도 10k와, 도 11f 내지 도 11k와, 도 12f 내지 도 12k는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 10f 내지 도 12f에 도시한 바와 같이, 상기 반도체층(243)과 게이트 및 데이터 패드 콘택홀(도 11e와 도 12e의 CH6, CH7)과 제 1 및 제 2 공통 콘택홀(CMH1, 도 9의 CMH2)이 형성된 기판(200) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명한 도전성 금속층(270a)을 형성한다.
연속적으로, 상기 투명한 도전성 금속층(270a)이 형성된 기판(200) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 소스 및 드레인 금속층(275)을 형성하는 바, 저항이 낮고 전기 전도도가 우수한 구리를 이용하는 것이 바람직하다.
다음으로, 상기 투명한 도전성 금속층(270a)과 소스 및 드레인 금속층(275)이 형성된 기판(200) 상에 포토레지스트를 도포하여 제 2 감광층(290)을 형성하고, 이와 이격된 상부에 전술한 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
이때, 상기 화소 영역(P)에 대응하여 일정한 간격으로 차단부(C)와 투과부(A)를 번갈아 구성하고, 상기 스위칭 영역(S)에 대응하여 양측의 반투과부(B) 사 이에 투과부(A)를 구성한다. 여기서, 상기 스위칭 영역(S)에서 화소 영역(P)으로 연장되는 일부는 반투과부(B)가 위치하도록 한다.
이와 동시에, 상기 데이터 영역(D)에 대응하여 반투과부(B), 상기 게이트 및 데이터 패드 영역(GP, DP)에 대응하여 투과부(A), 상기 공통 영역(CM)에 대응하여 양 차단부(A) 사이에 투과부(C), 그리고 이를 제외한 전 영역은 투과부(A)가 위치하도록 정렬한다.
다음으로, 도 10g 내지 도 12g에 도시한 바와 같이, 상기 하프톤 마스크(도 10f 내지 도 12f의 HTM)와 이격된 상부에서 노광 및 현상하는 공정 단계를 진행하면, 상기 스위칭 영역(S)의 상기 양측의 반투과부(도 10f의 B) 사이의 투과부(도 10f의 A)에 대응된 제 2 감광층(도 10f의 290)은 모두 제거되어, 그 하부의 소스 및 드레인 금속층(275)이 노출되고, 상기 양측의 반투과부(도 10f의 B)에 대응된 제 2 감광층(도 10f의 290)은 그 일부가 제거되어, 양측으로 높이가 낮아진 제 1 감광 패턴(292)이 남겨진다.
그리고, 상기 화소 영역(P)과 공통 영역(CM) 각각의 투과부(A)에 대응된 제 2 감광층(도 10f의 290)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(275)이 노출되고, 그 각각의 차단부(C)에 대응된 제 2 감광층(도 10f의 290)은 그대로 존재하여 일정한 간격으로 이격된 제 2 감광 패턴(293)이 남겨진다.
또한, 상기 게이트 및 데이터 패드 영역(GP, DP)에 대응된 제 2 감광층(도 10f 내지 도 12f의 290)은 그대로 존재하여 제 3 및 제 4 감광 패턴(294, 295)이 각각 남겨지고, 상기 데이터 영역(D)에 대응된 제 2 감광층(도 10f의 290)은 그 일 부가 제거되어 높이가 낮아진 제 5 감광 패턴(296)이 남겨지며, 이를 제외한 전 영역의 제 2 감광층(도 10f 내지 도 12f의 290)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(275)이 노출된다.
다음으로, 상기 제 1 내지 제 5 감광 패턴(292, 293, 294, 295, 296)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속층(275)과 이 하부의 투명한 도전성 금속층(270a)을 일괄적으로 패턴하는 단계를 진행한다.
이때, 등방성을 갖는 습식식각을 이용하여 제 1 내지 제 5 감광 패턴(292 내지 296)의 하부에 위치하는 소스 및 드레인 금속층(275)과 투명한 도전성 금속층(270a)이 과식각되도록 하여, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)의 가장자리 하부면이 부분적으로 노출되도록 한다.
위와 같은 구성은, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)의 노출된 하부면 상부에 보호막 패턴(미도시)을 형성한 후, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)과 이를 덮는 상기 보호막 패턴을 동시에 제거하는 리프트 오프(lift-off) 공정을 진행할 때, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)의 노출된 가장자리 하부면으로 스트리퍼(stripper)가 용이하게 침투할 수 있도록 유도하기 위한 것이다.
이에 대해, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 6h 내지 도 8h에 도시한 바와 같이, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)을 마스크로 이용하여, 전술한 등방성을 갖는 습식식각을 이용한 패턴 공정을 진행하여, 상기 스위칭 영역(S)에 대응하여 양측으로 이격된 소스 전극(232) 과 드레인 전극(234)을 형성하고, 상기 화소 영역(P)에 대응하여 화소 전극(270)과 공통 전극(260)을 번갈아 형성한다.
상세하게는, 도 9에 도시한 바와 같이, 상기 화소 전극(170)은 상기 드레인 전극(134)에서 연장된 연장부(170b)와, 상기 연장부(170b)에서 수직하게 다수개 분기된 수직부(170c)와, 상기 다수의 수직부(170c)를 하나로 연결하는 연결부(170d)를 포함한다. 그리고, 상기 공통 전극(160)은 제 1 및 제 2 공통 콘택홀(CMH1, CMH2)을 통해 공통 배선(150)과 각각 접촉되고, 상기 화소 전극 수직부(170c)와 평행하게 이격하여 서로 엇갈리도록 형성된다.
이와 동시에, 상기 데이터 영역(D)에 대응하여 데이터 배선(230)을 형성하고, 상기 게이트 패드 영역(GP)과 데이트 패드 영역(DP)에 대응하여 상기 게이트 패드(252)와 접촉된 게이트 패드 전극(254)과, 데이터 패드(262)와 접촉된 데이터 패드 전극(264)을 각각 형성한다.
여기서, 상기 소스 및 드레인 전극(232, 234), 화소 전극(270), 데이터 배선(230)과 게이트 및 데이터 패드 전극(252, 264)은 투명한 도전성 금속층(270a)과 소스 및 드레인 금속층(275)이 적층된 이중층으로 형성된다.
이때, 상기 소스 및 드레인 전극(232, 234), 화소 전극(270), 공통 전극(260), 데이터 배선(230)과 게이트 및 데이터 패드 전극(254, 264)은 전술한 등방성을 갖는 습식식각 공정에 의해 각 배선의 양측 끝단의 일부가 과식각되고, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)은 상기 양 끝단으로 과식각된 부분에 의해 제 1 내지 제 5 감광 패턴(292 내지 296)의 가장자리 하부면이 부분적으로 노 출된 상태이다.
다음으로, 도 6i 내지 도 8i에 도시한 바와 같이, 상기 제 1 내지 제 5 감광 패턴(292 내지 296)을 마스크로 이용하여, 상기 스위칭 영역(S)에 대응하여 상기 소스 및 드레인 전극(232, 234)의 이격된 사이로 노출된 버퍼 패턴(242)과 오믹 콘택층(241)을 패턴하는 단계를 진행한다.
전술한 패턴 공정을 진행하면, 상기 소스 및 드레인 전극(232, 234)과 동일한 폭으로 버퍼 패턴(242)과 오믹 콘택층(241)이 양측으로 분리된다. 이때, 상기 양측으로 분리된 오믹 콘택층(241) 하부로 노출된 액티브층(240)의 일부를 과식각하여 이 부분을 채널(ch)로 활용한다.
여기서, 상기 게이트 전극(225)과, 소스 및 드레인 전극(232, 234)과, 버퍼 패턴(242)과 액티브 및 오믹 콘택층(240, 241)은 박막트랜지스터(T)를 이룬다.
이때, 상기 소스 및 드레인 전극(232, 234)과 상기 오믹 콘택층(241) 사이에 형성된 버퍼 패턴(242)은 상기 소스 및 드레인 전극(232, 234)의 투명한 도전성 금속층(170a)과 오믹 콘택층(141)과의 일함수를 낮추는 역할을 하므로, 박막트랜지스터(T)의 구동 특성이 개선되는 장점이 있다.
다음으로, 도 6j 내지 도 8j에 도시한 바와 같이, 상기 남겨진 제 1 내지 제 5 감광 패턴(도 10i 내지 도 12i의 292 내지 296)을 애슁하는 단계를 진행한다.
전술한 애슁 공정을 진행하면, 상기 화소 영역(P) 및 공통 영역(CM)과 게이트 및 데이터 패드 영역(GP, DP)에 대응된 제 2 내지 제 4 감광 패턴(293, 294, 295)은 높이가 절반 정도 낮아진 상태가 되고, 상기 스위칭 영역(S)과 데이터 영 역(D)에 대응된 제 1 감광 패턴(도 10i의 292)과 제 5 감광 패턴(도 10i의 296)은 모두 제거되어, 상기 제 1 감광 패턴(도 10i의 292)과 제 5 감광 패턴(도 10i의 296) 하부에 대응된 상기 소스 및 드레인 전극(232, 234)과 데이터 배선(230)이 각각 노출된다.
다음으로, 상기 남겨진 제 2 내지 제 4 감광 패턴(293, 294, 295)을 포함하는 기판(200) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 제 1 내지 제 4 보호막 패턴(255, 256, 257, 258)을 형성하는 단계를 진행한다.
일반적으로, 무기절연물질 그룹 중 선택된 하나를 플라즈마 화학 기상증착법을 이용하여 상기 제 1 내지 제 4 보호막 패턴(255 내지 258)을 형성하고 있다.
그러나, 상기 플라즈마 화학 기상증착법을 이용한 증착 공정시 350℃ 이상의 고온 공정을 필요로 하는 바, 상기 제 1 내지 제 4 보호막 패턴(255 내지 258)의 하부에 감광 특성을 갖는 유기절연물질로 형성된 제 2 내지 제 4 감광 패턴(293, 294, 295)의 경우 내열성이 150℃ 정도까지 밖에 되지 않아 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)이 눌러 앉거나, 변형되는 문제가 발생할 수 있다.
전술한 문제가 발생한 상태에서 상기 제 1 내지 제 4 보호막 패턴(255 내지 258)을 계속해서 증착해 나가다 보면, 결국에는 제 2 내지 제 4 감광 패턴(293, 294, 295)이 상기 제 1 내지 제 4 보호막 패턴(255 내지 258)에 의해 덮여지는 결과를 초래하여, 리프트 오프(lift-off) 공정시 스트리퍼가 침투하지 못해 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)과 제 1 내지 제 4 보호막 패턴(255 내지 258)이 잔류하는 리프트 오프 불량을 야기할 수 있다.
이러한 리프트 오프 불량의 발생 시, 잔류하는 제 2 내지 제 4 감광 패턴(293, 294, 295)과 액정이 반응하여 잔상과 같은 화질 불량을 유발할 수 있다.
이를 해결하기 위해, 본 발명에서는 스퍼터링법(sputtering method)을 이용하여 제 1 내지 제 4 보호막 패턴(255 내지 258)을 형성하는 것을 특징으로 한다. 상기 스퍼터링법을 이용할 경우 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)의 내열성 보다 낮은 150℃ 이하의 온도에서 증착이 가능하므로, 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)이 변형될 염려가 없고, 부차적으로는 유리 기판이 아닌 플라스틱과 같은 플렉시블한 기판에 적용할 수 있는 장점이 있다.
이때, 상기 제 1 내지 제 3 보호막 패턴(255, 256, 257)은 상기 제 2 내지 제 4 감광 패턴(293, 294, 295) 각각에 대응하여 그 상측의 일부분을 덮고, 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)의 단차에 의해 양측 가장자리에 대응된 부분과, 이들의 가장자리 하부면으로는 증착이 이루어지지 않은 상태이다.
그리고, 상기 제 1 내지 제 3 보호막 패턴(255, 256, 257)을 제외한 부분에 제 4 보호막 패턴(258)이 형성되는 바, 특히 상기 제 4 보호막 패턴(258)은 상기 데이터 배선(230)과 소스 및 드레인 전극(232, 234)을 덮고 있다.
다음으로, 도 10k 내지 도 12k에 도시한 바와 같이, 스트리퍼(stripper)를 이용한 리프트-오프 공정을 진행하면, 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)의 가장자리 하부면의 노출부로 스트리퍼가 침투하여, 상기 제 2 내지 제 4 감광 패턴(293, 294, 295)과, 상기 각각의 제 2 내지 제 4 감광 패턴(293, 294, 295) 을 덮는 제 1 내지 제 3 보호막 패턴(255, 256, 257)이 같이 제거되어 화소 전극(270), 공통 전극(260)과 게이트 및 데이터 패드 전극(254, 264)이 각각 노출된다. 그리고, 상기 제 4 보호막 패턴(258)은 그대로 존재한다.
따라서, 본 발명에서는 3 마스크 공정으로 제작되면서, 상기 제 4 보호막 패턴(258)에 의해 상기 데이터 배선(230)과, 소스 및 드레인 전극(232, 234)이 덮여지는 구조로, 이물로부터의 불량을 사전에 방지할 수 있어 신뢰성이 개선되는 장점이 있다.
또한, 본 발명의 제 2 실시예에서는 화소 영역(도 5의 P)에 대응하여 통으로 화소 전극(도 5의 170)을 형성하는 제 1 실시예와 달리, 상기 공통 전극(260)과 화소 전극(270)을 막대 형상의 패턴으로 평행하게 엇갈려 구성하므로, 리프트 오프 공정 시 스트리퍼의 침투를 더욱 용이하게 유도할 수 있어 리프트 오프 불량을 최소화할 수 있는 장점이 있다.
이때, 상기 화소 전극(270)과 게이트 및 데이터 패드 전극(254, 264)은 투명한 도전성 금속층(270a)과 소스 및 드레인 금속층(275)이 적층된 상태이다.
다음으로, 상기 화소 전극 연장부(270b)에 대응된 제 4 보호막 패턴(258)을 제거하여 그 하부의 소스 및 드레인 금속층(275)이 노출되도록 한 후, 상기 제 4 보호막 패턴(258)을 마스크로 이용하여, 상기 화소 전극(270), 공통 전극(260)과 게이트 및 데이터 패드 전극(254, 264) 각각의 최상층에 위치하는 소스 및 드레인 금속층(275)을 제거하는 단계를 진행한다.
전술한 소스 및 드레인 금속층(275)을 제거하는 단계를 진행하면, 투명한 도 전성 금속으로 이루어진 화소 전극(270)과 공통 전극(260)과 게이트 및 데이터 패드 전극(254, 264)이 각각 형성된다. 특히, 상기 화소 전극(270)은 도 9에 도시한 바와 같이, 상기 드레인 전극(234)에서 동일 패턴으로 연장된 연장부(270b)와, 상기 연장부(270b)에서 수직하게 다수개 분기된 수직부(270c)와, 상기 수직부(270c)를 하나로 연결하는 연결부(270d)에 대응된 불투명한 도전성 금속이 제거되어 투명한 도전성 금속이 존재하는 상태이다.
이때, 상기 전단의 게이트 배선(220)을 제 1 전극으로 하고, 이와 중첩된 상기 화소 전극 연결부(270d)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(245)을 유전체층으로 하는 스토리지 커패시터(Cst)가 형성된다.
전술한 스토리지 커패시터(Cst)의 구성은 종래와 달리 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(245)이 유전체층으로 이용되므로, 유전체층의 두께 감소에 따른 제 1 및 제 2 전극의 중첩 면적을 축소 설계할 수 있는 장점이 있다.
이상으로, 전술한 공정을 통해 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 제작할 수 있다.
따라서, 본 발명의 제 2 실시예는 제 1 실시예와 동일한 효과를 얻을 수 있고, 이에 추가적으로 막대 형상의 공통 전극과 화소 전극의 화소 설계로 리프트 오프 공정을 더욱 효율적으로 진행하는 것을 통해 생산 수율을 개선할 수 있는 장점이 있다.
--- 제 3 실시예 ---
본 발명의 제 3 실시예는 제 2 실시예를 다소 변형한 것으로, 공통 전극과 화소 전극을 불투명한 도전성 금속으로 형성하는 것을 통해 대비비(contrast ratio)를 개선하는 것에 관한 것이다.
도 13은 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(300) 상에 일 방향으로 그 끝단에 게이트 패드(352)를 가지는 게이트 배선(320)과 상기 게이트 배선(320)에서 연장된 게이트 전극(325)과, 상기 게이트 배선(320)과 평행하게 이격된 공통 배선(350)을 구성한다.
상기 게이트 배선(320) 및 공통 배선(350)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(362)를 가지는 데이터 배선(330)과, 상기 데이터 배선(330)에서 연장된 U자 형상의 소스 전극(332)과, 상기 소스 전극(332)과 이격하여 서로 맞물리도록 드레인 전극(334)을 구성한다.
상기 게이트 패드(352)와 데이터 패드(362)는 상기 게이트 배선(320)과 동일층 동일 물질로 구성되고, 상기 게이트 및 데이터 패드(352, 362)는 이들의 일부를 각각 노출하는 게이트 및 데이터 패드 콘택홀(CH8, CH9)을 통해 게이트 패드 전극(354)과 데이터 패드 전극(364)에 각각 접촉된다. 이때, 상기 게이트 패드 전극(354)과 데이터 패드 전극(364)은 몰리브덴 합금(MoTi)으로 이루어진 제 1 금속으로 구성된다.
상기 게이트 배선(320)과 데이터 배선(330)의 교차지점에는 박막트랜지스 터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 게이트 전극(325)과, 상기 게이트 전극(325)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층(미도시)과 접촉되고 서로 이격된 소스 및 드레인 전극(332, 334)을 포함하여 이루어진다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(340)과, 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)과 버퍼 패턴(미도시)을 포함한다.
이때, 상기 소스 및 드레인 전극(332, 334)이 투명한 도전성 금속과 불투명한 도전성 금속이 차례로 적층될 경우, 상기 불투명한 도전성 금속에 비해 일함수가 큰 투명한 도전성 금속이 오믹 콘택층(미도시)과 직접적으로 접촉하기 때문에, 상기 투명한 도전성 금속의 일함수(work function)를 낮추기 위한 목적으로, 상기 소스 및 드레인 전극(332, 334)과 오믹 콘택층(미도시) 사이에 상기 버퍼 패턴(미도시)을 구성한다. 상기 버퍼 패턴은 몰리브덴을 50Å의 두께로 구성하는 것이 바람직하다.
본 발명에서는 상기 반도체층(미도시)을 별도의 마스크를 이용하여 상기 게이트 전극(325)과 그 일부가 중첩되도록 아일랜드 패턴으로 구성하는 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극(332, 334)의 이격된 사이로 드러난 버퍼 패턴(미도시)과 오믹 콘택층(미도시)을 차례로 제거하고 그 하부의 액티브층(340)을 과식각하여 이 부분을 채널(미도시)로 활용한다.
상기 드레인 전극(334)과 동일 패턴으로 연장된 화소 전극(370)을 화소 영 역(P)에 대응하여 구성한다. 이때, 상기 화소 전극(370)은 상기 드레인 전극(334)에서 연장된 연장부(370b)와, 상기 연장부(370b)에서 화소 영역(P)으로 수직하게 다수개 분기된 수직부(370c)와, 상기 다수의 수직부(370c)를 하나로 연결하는 연결부(370d)를 포함한다.
이때, 상기 공통 배선(350)의 일부를 노출하는 제 1 및 제 2 공통 콘택홀(CMH3, CMH4)을 통해 상기 공통 배선(350)과 접촉된 공통 전극(360)을 구성하는 바, 상기 공통 전극(360)은 상기 화소 전극 수직부(370c)와 서로 맞물리도록 일정한 간격으로 평행하게 이격하여 구성한다.
이때, 상기 화소 전극(370), 공통 전극(360), 데이트 배선(330)과 소스 및 드레인 전극(334)은 제 1 금속층과 제 2 금속층이 차례로 적층된 이중층으로 구성된 것을 특징으로 한다. 특히, 상기 화소 영역(P)에 대응된 화소 전극(370)과 공통 전극()은 블랙 휘도를 낮추기 위해 몰리브덴 합금(MoTi)으로 상기 제 1 금속층을 구성한다.
그리고, 상기 제 2 금속층은 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성하는 바, 저항이 낮고 전기 전도도가 우수한 구리를 이용하는 것이 바람직하다.
전술한 구성은 노멀리 블랙으로 구동하는 횡전계 방식에 있어서, 상기 제 1 금속층에 의해 블랙 휘도를 낮출 수 있어 휘도 저하의 보상에 따른 대비비(contrast ratio)를 개선할 수 있는 장점이 있다.
그리고, 상기 전단의 게이트 배선(320)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극 연결부(370d)를 제 2 전극으로 하는 스토리지 커패시터(Cst)가 구성된다.
본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법은 전술한 제 2 실시예의 제조방법과 큰 차이를 보이지 않는 바, 이에 대한 설명은 생략하도록 한다.
따라서, 본 발명의 제 3 실시예에서는 화소 전극과 공통 전극을 투명한 도전성 금속과 불투명한 도전성 금속이 적층 구성된 이중층으로 구성하는 것을 통해 대비비가 개선되는 장점이 있다.
그러나, 본 발명은 상기 실시예들로 한정되지 않으며, 본 발명의 취지를 벗어나지 않는 한도내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2i는 도 1의 Ⅱ-Ⅱ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 3a 내지 도 3i는 도 1의 Ⅲ-Ⅲ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 4a 내지 도 4i는 도 1의 Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 5는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6k는 도 5의 Ⅵ-Ⅵ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 7a 내지 도 7k는 도 5의 Ⅶ-Ⅶ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 8a 내지 도 8k는 도 5의 Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 9는 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 10a 내지 도 10k는 도 9의 Ⅹ-Ⅹ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 11a 내지 도 11k는 도 9의 ?-?선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 12a 내지 도 12k는 도 9의 ?-?선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 13은 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명*
200 : 기판 220 : 게이트 배선
225 : 게이트 전극 230 : 데이터 배선
232 : 소스 전극 234 : 드레인 전극
240 : 액티브층 241 : 오믹 콘택층
242 : 버퍼 패턴 243 : 반도체층
245 : 게이트 절연막 250 : 공통 배선
255 내지 258 : 제 1 내지 제 4 보호막 패턴 260 : 공통 전극
270 : 화소 전극 P : 화소 영역
Cst : 스토리지 커패시터

Claims (33)

  1. 기판과;
    상기 기판 상에 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과;
    상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선의 일 끝단에 위치하는 데이터 패드와;
    상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에 이들과 중첩된 아일랜드 형태의 반도체층과;
    상기 데이터 배선과 상기 소스 및 드레인 전극을 덮으며, 스퍼터링법으로 구성된 보호막 패턴과;
    상기 드레인 전극과 동일 패턴으로 연장된 화소 전극
    을 포함하는 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 데이터 패드는 상기 게이트 배선 또는 상기 데이터 배선과 동일층 동일 물질로 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  3. 제 1 항에 있어서,
    상기 데이터 배선과 상기 소스 및 드레인 전극은 제 1 금속층과 제 2 금속층이 차례로 적층된 이중층인 것을 특징으로 하는 액정표시장치용 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제 1 금속층은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  5. 제 3 항에 있어서,
    상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  6. 제 1 항 및 제 4 항에 있어서,
    상기 화소 전극은 상기 드레인 전극과 동일 패턴으로 연장 구성되고, 상기 화소 영역에 대응된 상기 화소 전극은 상기 제 1 금속층으로 이루어진 것을 특징으로 하는 액정표시장치용 어레이 기판.
  7. 제 1 항에 있어서,
    상기 화소 전극은 전단의 게이트 배선으로 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  8. 제 1 항에 있어서,
    상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 몰리브덴으로 이루어진 버퍼 패턴이 차례로 적층 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  9. 제 5 항에 있어서,
    상기 버퍼 패턴은 상기 소스 및 드레인 전극과 상기 오믹 콘택층의 접촉 특성을 개선하기 위해 몰리브덴으로 구성된 것을 특징으로 하는 액정표시장치용 어레 이 기판.
  10. 스위칭 영역, 화소 영역, 게이트 및 데이터 영역으로 구분된 기판을 준비하는 단계와;
    상기 기판 상의 상기 게이트 영역에 대응하여 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 데이터 영역의 일 끝단에 전기적으로 절연된 데이터 패드를 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 전극 및 배선과 상기 게이트 및 데이터 패드가 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막의 상부에 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층과, 상기 게이트 및 데이터 패드의 일부를 각각 노출하는 게이트 및 데이터 패드 콘택홀을 형성하는 제 2 마스크 공정 단계와;
    상기 반도체층과 상기 게이트 및 데이터 패드 콘택홀을 포함하는 상기 기판 상에 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 및 데이터 패드 전극을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 상에 스퍼터링법을 이용하여 보호막 패턴을 형성하는 제 3 마스크 공정 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 2 마스크 공정 단계는,
    상기 게이트 전극 및 배선과, 상기 게이트 및 데이터 패드가 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 포함하는 상기 기판 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 버퍼 금속층을 차례로 적층 형성하고 이들을 일괄적으로 패턴하여, 상기 스위칭 영역에 대응하여 아일랜드 형상의 반도체층을 형성하는 단계와;
    상기 게이트 및 데이터 패드 영역에 대응하여 상기 게이트 및 데이터 패드 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 3 마스크 공정 단계는,
    상기 반도체층이 형성된 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와;
    상기 투명한 도전성 금속층과 상기 소스 및 드레인 금속층과 상기 감광층을 포함하는 상기 기판과 이격된 상부에 마스크를 정렬하는 단계와;
    상기 마스크와 이격된 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여 제 1 내지 제 5 감광 패턴을 형성하고, 상기 제 1 내지 제 5 감광 패턴을 마스크로 이용하여 데이터 배선과 소스 및 드레인 전극과 화소 전극과, 게이트 및 데이터 패드 전극을 형성하는 단계와;
    상기 제 1 내지 제 5 감광 패턴을 애슁하는 단계를 통해, 상기 제 2 내지 제 4 감광 패턴은 높이가 절반 정도로 낮아지고, 상기 제 1 감광 패턴과 상기 제 5 감광 패턴은 모두 제거되는 단계와;
    상기 제 2 내지 제 4 감광 패턴을 포함하는 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와;
    상기 제 2 내지 제 4 감광 패턴과 상기 제 2 내지 제 4 감광 패턴에 각각 대응된 상기 제 2 내지 제 4 보호막 패턴을 리프트 오프 공정을 통해 제거하는 단계와;
    상기 화소 전극과 상기 게이트 및 데이터 패드 전극 각각에 대응된 상기 소스 및 드레인 금속층을 제거하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 보호막 패턴은 상기 데이터 배선과 상기 소스 및 드레인 전극에 대응하여 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  14. 기판과;
    상기 기판 상에 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극 및, 상기 게이트 배선과 평행하게 이격 구성된 공통 배선과;
    상기 게이트 배선 및 상기 공통 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선의 일 끝단에 구성된 데이터 패드와;
    상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에서 이들과 중첩되도록 아일랜드 형태로 구성된 반도체층과;
    상기 데이터 배선과 상기 소스 및 드레인 전극을 덮으며, 스퍼터링법으로 구성된 보호막 패턴과;
    상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 화소 전극과 평행하게 엇갈려 구성된 다수의 공통 전극
    을 포함하는 횡전계 방식 액정표시장치용 어레이 기판.
  15. 제 14 항에 있어서,
    상기 데이터 배선과 상기 소스 및 드레인 전극은 제 1 금속층과 제 2 금속층이 적층된 이중층인 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  16. 제 15 항에 있어서,
    상기 제 1 금속층은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  17. 제 15 항에 있어서,
    상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  18. 제 14 항 및 제 16 항에 있어서,
    상기 화소 전극과 상기 공통 전극은 상기 제 1 금속층으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  19. 제 14 항에 있어서,
    상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 몰리브덴으로 이루어진 버퍼 패턴이 차례로 적층 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  20. 제 19 항에 있어서,
    상기 버퍼 패턴은 상기 소스 및 드레인 전극과 상기 오믹 콘택층의 접촉 특성을 개선하기 위해 몰리브덴으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  21. 제 14 항에 있어서,
    상기 화소 전극은 상기 드레인 전극과 동일 패턴으로 연장된 연장부와, 상기 연장부에서 상기 화소 영역으로 수직하게 다수개 분기된 수직부와, 상기 수직부를 하나로 연결하는 수평부를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시장치 용 어레이 기판.
  22. 제 21 항에 있어서,
    상기 화소 전극 수평부를 전단의 게이트 배선과 중첩되도록 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 화소 전극 수평부를 제 2 전극으로 하는 스토리지 커패시터가 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  23. 제 14 항에 있어서,
    상기 공통 배선의 일부를 노출하는 다수의 공통 콘택홀을 통해, 상기 공통 배선과 상기 공통 전극은 전기적으로 접촉된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  24. 제 14 항에 의해 구성된 액정표시장치용 어레이 기판에 있어서,
    상기 데이터 배선, 상기 소스 및 드레인 전극과 상기 화소 전극 및 공통 전극은 제 1 금속층과 제 2 금속층이 적층된 이중층인 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  25. 제 24 항에 있어서,
    상기 제 1 금속층은 몰리브덴 합금과 같은 블랙 휘도를 낮출 수 있는 도전성 금속 그룹 중에서 선택된 하나로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  26. 제 24 항에 있어서,
    상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  27. 스위칭 영역, 화소 영역, 공통 영역과 게이트 및 데이터 영역으로 구분된 기판을 준비하는 단계와;
    상기 기판 상의 상기 게이트 영역에 대응하여 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 공통 영역에 대응된 공통 배선과, 상기 데이터 영역의 일 끝단에 전기적으로 절연된 데이터 패드를 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 전극 및 배선과 상기 공통 배선과 상기 게이트 및 데이터 패드가 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막의 상부에 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층과, 상기 게이트 및 데이터 패드 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀과, 상기 공통 배선 각각의 일부를 노출하는 다수의 공통 콘택홀을 형성하는 제 2 마스크 공정 단계와;
    상기 반도체층과 상기 게이트 및 데이터 패드 콘택홀과 상기 공통 콘택홀을 포함하는 상기 기판 상에 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장된 화소 전극과, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 및 데이터 패드 전극과, 상기 다수의 공통 배선과 접촉하는 다수의 공통 전극을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 상에 스퍼터링법을 이용하여 보호막 패턴을 형성하는 제 3 마스크 공정 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  28. 제 27 항에 있어서,
    상기 제 2 마스크 공정 단계는,
    상기 게이트 전극 및 배선과, 상기 게이트 및 데이터 패드와 상기 공통 배선 이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 포함하는 상기 기판 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 버퍼 금속층을 차례로 적층 형성하고 이를 패턴하여, 상기 스위칭 영역에 대응하여 아일랜드 형상의 반도체층을 형성하는 단계와;
    상기 게이트 및 데이터 패드 영역과 상기 공통 영역에 대응하여 상기 게이트 및 데이터 패드와 상기 공통 배선 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀과 공통 콘택홀을 형성하는 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  29. 제 27 항에 있어서,
    상기 제 3 마스크 공정 단계는,
    상기 반도체층이 형성된 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와;
    상기 투명한 도전성 금속층과 상기 소스 및 드레인 금속층과 상기 감광층을 포함하는 상기 기판과 이격된 상부에 마스크를 정렬하는 단계와;
    상기 마스크와 이격된 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여 제 1 내지 제 5 감광 패턴을 형성하고, 상기 제 1 내지 제 5 감광 패턴을 마스크로 이용하여 데이터 배선과 소스 및 드레인 전극과 화소 전극과 공통 전극과 게이트 및 데이터 패드 전극을 형성하는 단계와;
    상기 제 1 내지 제 5 감광 패턴을 애슁하는 단계를 통해, 상기 제 2 내지 제 4 감광 패턴은 높이가 절반 정도로 낮아지고, 상기 제 1 감광 패턴과 상기 제 5 감광 패턴은 모두 제거되는 단계와;
    상기 제 2 내지 제 4 감광 패턴을 포함하는 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와;
    상기 제 2 내지 제 4 감광 패턴과 상기 제 2 내지 제 4 감광 패턴에 각각 대응된 상기 제 2 내지 제 4 보호막 패턴을 리프트 오프 공정을 통해 제거하는 단계와;
    상기 화소 전극과 상기 공통 전극과 상기 게이트 및 데이터 패드 전극 각각에 대응된 상기 소스 및 드레인 금속층을 제거하는 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  30. 제 29 항에 있어서,
    상기 제 1 보호막 패턴은 상기 데이터 배선과 상기 소스 및 드레인 전극에 대응하여 형성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  31. 제 27 항에 의해 제작된 횡전계 방식 액정표시장치용 어레이 기판에 있어서,
    상기 드레인 전극, 상기 소스 및 드레인 전극과 상기 화소 전극 및 공통 전극은 제 1 금속층과 제 2 금속층이 차례로 적층 형성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  32. 제 31 항에 있어서,
    상기 제 1 금속층은 몰리브덴 합금과 같은 블랙 휘도를 낮출 수 있는 도전성 금속 그룹 중에서 선택된 하나로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
  33. 제 31 항에 있어서,
    상기 제 2 금속층은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 및 크롬과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판의 제조방법.
KR1020070073047A 2007-07-20 2007-07-20 액정표시장치용 어레이 기판 및 그 제조방법 KR100920483B1 (ko)

Priority Applications (9)

Application Number Priority Date Filing Date Title
KR1020070073047A KR100920483B1 (ko) 2007-07-20 2007-07-20 액정표시장치용 어레이 기판 및 그 제조방법
DE102007061259A DE102007061259B4 (de) 2007-07-20 2007-12-19 Arraysubstrat für ein Flüssigkristalldisplay sowie Verfahren zum Herstellen desselben
GB0725159A GB2451151B8 (en) 2007-07-20 2007-12-21 Array substrate for liquid crystal display device and method of fabricating the same.
JP2007339204A JP5080239B2 (ja) 2007-07-20 2007-12-28 液晶表示装置用アレイ基板及びその製造方法
FR0709169A FR2919113B1 (fr) 2007-07-20 2007-12-28 Substrat de reseau pour dispositif d'affichage a cristaux liquides et son procede de fabrication
TW096150998A TWI369559B (en) 2007-07-20 2007-12-28 Liquid crystal display device, array substrate for liquid crystal display device and method of fabricating the same
CN200710300840XA CN101349844B (zh) 2007-07-20 2007-12-29 用于液晶显示装置的阵列基板及其制造方法
US12/003,715 US8045078B2 (en) 2007-07-20 2007-12-31 Array substrate for liquid crystal display device and method of fabricating the same
JP2011117709A JP5363530B2 (ja) 2007-07-20 2011-05-26 液晶表示装置用アレイ基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070073047A KR100920483B1 (ko) 2007-07-20 2007-07-20 액정표시장치용 어레이 기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090009613A true KR20090009613A (ko) 2009-01-23
KR100920483B1 KR100920483B1 (ko) 2009-10-08

Family

ID=39048700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070073047A KR100920483B1 (ko) 2007-07-20 2007-07-20 액정표시장치용 어레이 기판 및 그 제조방법

Country Status (8)

Country Link
US (1) US8045078B2 (ko)
JP (2) JP5080239B2 (ko)
KR (1) KR100920483B1 (ko)
CN (1) CN101349844B (ko)
DE (1) DE102007061259B4 (ko)
FR (1) FR2919113B1 (ko)
GB (1) GB2451151B8 (ko)
TW (1) TWI369559B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120115020A (ko) * 2011-04-08 2012-10-17 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
KR101323412B1 (ko) * 2009-12-30 2013-10-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
US8879014B2 (en) 2009-02-18 2014-11-04 Beijing Boe Optoelectronics Technology Co., Ltd. TFT-LCD array substrate manufacturing method
KR20150038827A (ko) * 2013-09-30 2015-04-09 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20150128119A (ko) * 2014-05-08 2015-11-18 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 제조방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7968388B2 (en) * 2007-08-31 2011-06-28 Seiko Epson Corporation Thin-film device, method for manufacturing thin-film device, and display
US9391099B2 (en) 2008-02-15 2016-07-12 Lg Display Co., Ltd. Array substrate and liquid crystal display module including TFT having improved mobility and method of fabricating the same
KR101294235B1 (ko) * 2008-02-15 2013-08-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101033463B1 (ko) * 2008-06-13 2011-05-09 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
JP5525773B2 (ja) * 2009-07-23 2014-06-18 三菱電機株式会社 Ｔｆｔ基板及びその製造方法
JP5395566B2 (ja) * 2009-08-20 2014-01-22 パナソニック液晶ディスプレイ株式会社 表示装置及びその製造方法
CN102148196B (zh) * 2010-04-26 2013-07-10 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN102244034B (zh) * 2010-05-14 2014-02-19 北京京东方光电科技有限公司 阵列基板及其制造方法
KR101844953B1 (ko) 2011-03-02 2018-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101394938B1 (ko) 2011-05-03 2014-05-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101858554B1 (ko) 2011-06-10 2018-05-17 엘지디스플레이 주식회사 경량 박형의 액정표시장치의 제조 방법
KR101921163B1 (ko) * 2011-07-30 2018-11-23 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 이의 제조 방법
TWI440187B (zh) 2011-11-07 2014-06-01 Chunghwa Picture Tubes Ltd 畫素結構、陣列基板及其製作方法
KR101324240B1 (ko) 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN102890378B (zh) * 2012-09-17 2015-01-21 京东方科技集团股份有限公司 一种阵列基板及其制造方法
KR102080065B1 (ko) * 2013-04-30 2020-04-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR102081599B1 (ko) * 2013-06-28 2020-02-26 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
CN103676356B (zh) * 2013-12-10 2016-04-27 京东方科技集团股份有限公司 显示装置
JP6315966B2 (ja) 2013-12-11 2018-04-25 三菱電機株式会社 アクティブマトリックス基板およびその製造方法
CN104465516B (zh) * 2014-12-05 2017-08-11 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置
CN105070765B (zh) * 2015-09-09 2018-11-16 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及制造方法
CN105514032A (zh) * 2016-01-11 2016-04-20 深圳市华星光电技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN109979877A (zh) * 2019-04-22 2019-07-05 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法
KR20210074452A (ko) * 2019-12-11 2021-06-22 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
WO2021179330A1 (zh) * 2020-03-13 2021-09-16 京东方科技集团股份有限公司 阵列基板及其制作方法
CN113345837A (zh) * 2021-05-26 2021-09-03 深圳市华星光电半导体显示技术有限公司 一种显示面板的制作方法及显示面板

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59217331A (ja) * 1983-05-25 1984-12-07 Hitachi Ltd 半導体装置の製造方法
US5828082A (en) * 1992-04-29 1998-10-27 Industrial Technology Research Institute Thin film transistor having dual insulation layer with a window above gate electrode
JPH06160847A (ja) * 1992-11-17 1994-06-07 Hitachi Ltd 液晶表示装置
JPH06208131A (ja) * 1993-01-11 1994-07-26 Hitachi Ltd 液晶表示装置
JPH06314789A (ja) * 1993-04-30 1994-11-08 Sharp Corp 薄膜トランジスタ
JP2639356B2 (ja) * 1994-09-01 1997-08-13 日本電気株式会社 薄膜トランジスタの製造方法
JP3289099B2 (ja) * 1995-07-17 2002-06-04 株式会社日立製作所 アクティブマトリクス型液晶表示装置およびその製造方法
JPH09105908A (ja) * 1995-10-09 1997-04-22 Hitachi Ltd アクティブマトリクス型液晶表示装置
JPH09139503A (ja) * 1995-11-14 1997-05-27 Sharp Corp 逆スタガ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
JP3420201B2 (ja) * 1999-12-22 2003-06-23 日本電気株式会社 液晶表示装置
JP2001311965A (ja) * 2000-04-28 2001-11-09 Nec Corp アクティブマトリクス基板及びその製造方法
TW498178B (en) * 2000-05-02 2002-08-11 Hannstar Display Corp Manufacturing method and structure for in-plane switching mode liquid crystal display unit
JP2007094433A (ja) * 2000-11-30 2007-04-12 Nec Lcd Technologies Ltd アクティブマトリクス型液晶表示装置およびスイッチング素子
KR100705616B1 (ko) * 2000-12-30 2007-04-11 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치의 제조방법
KR100799464B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100866976B1 (ko) * 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP2004302466A (ja) * 2003-03-29 2004-10-28 Lg Philips Lcd Co Ltd 水平電界印加型液晶表示装置及びその製造方法
US7202928B2 (en) * 2003-10-16 2007-04-10 Lg. Philips Lcd Co., Ltd Array substrate for in-plane switching mode liquid crystal display device and method of fabricating the same
KR100984823B1 (ko) * 2003-10-21 2010-10-04 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR100560403B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR20050055384A (ko) * 2003-12-08 2005-06-13 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조 방법
KR101096718B1 (ko) * 2004-12-24 2011-12-22 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판의 제조 방법
KR101107245B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR100614323B1 (ko) * 2004-12-30 2006-08-21 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100661725B1 (ko) * 2004-12-30 2006-12-26 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101127218B1 (ko) * 2005-05-19 2012-03-30 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101244547B1 (ko) * 2005-09-16 2013-03-18 엘지디스플레이 주식회사 횡전계방식 액정표시장치, 그 제조 방법 및 액정패널의구동방법
KR101166842B1 (ko) * 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
KR101263196B1 (ko) * 2006-01-02 2013-05-10 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR20070073047A (ko) 2006-01-03 2007-07-10 삼성전자주식회사 박막 트랜지스터 표시판
KR101257811B1 (ko) * 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101264789B1 (ko) * 2006-06-30 2013-05-15 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR100978266B1 (ko) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8879014B2 (en) 2009-02-18 2014-11-04 Beijing Boe Optoelectronics Technology Co., Ltd. TFT-LCD array substrate manufacturing method
KR101323412B1 (ko) * 2009-12-30 2013-10-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
KR20120115020A (ko) * 2011-04-08 2012-10-17 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
KR20150038827A (ko) * 2013-09-30 2015-04-09 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20150128119A (ko) * 2014-05-08 2015-11-18 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 제조방법

Also Published As

Publication number Publication date
DE102007061259A1 (de) 2009-01-22
CN101349844A (zh) 2009-01-21
FR2919113A1 (fr) 2009-01-23
FR2919113B1 (fr) 2014-05-16
GB2451151B (en) 2011-02-09
DE102007061259B4 (de) 2010-07-22
TW200905345A (en) 2009-02-01
KR100920483B1 (ko) 2009-10-08
GB2451151A (en) 2009-01-21
JP2011170387A (ja) 2011-09-01
GB2451151B8 (en) 2011-03-23
GB0725159D0 (en) 2008-01-30
JP2009025788A (ja) 2009-02-05
US20090032819A1 (en) 2009-02-05
TWI369559B (en) 2012-08-01
JP5080239B2 (ja) 2012-11-21
CN101349844B (zh) 2010-11-10
US8045078B2 (en) 2011-10-25
JP5363530B2 (ja) 2013-12-11

Similar Documents

Publication Publication Date Title
KR100920483B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101250319B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
KR101055011B1 (ko) 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치
KR101058461B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
KR101294232B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및이의 제조 방법
KR101180718B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법
KR101294237B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
US8274616B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US20100245735A1 (en) Array substrate and manufacturing method thereof
KR20010046652A (ko) 컬러필터를 포함한 액정표시장치와 제조방법
KR20110048333A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판
KR101307961B1 (ko) 횡전계형 액정표시장치용 어레이 기판
KR101228538B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR20100021152A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
KR101430510B1 (ko) 씨오티 구조 횡전계형 액정표시장치용 어레이 기판의 제조방법
KR20130067442A (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
KR100923701B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101275068B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
KR20090091250A (ko) 액정표시장치용 어레이 기판
KR101215943B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101396809B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR20130030146A (ko) 어레이 기판 및 이의 제조방법
KR101389466B1 (ko) 씨오티 구조 액정표시장치용 어레이기판 및 그 제조방법
KR20090126890A (ko) 에프에프에스 모드 액정표시장치
KR20130018056A (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 10