KR100705616B1 - 박막트랜지스터 액정표시장치의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 80
- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 15
- 239000010408 film Substances 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000002161 passivation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 239000011521 glass Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000151 deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
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- Physics & Mathematics (AREA)
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- Optics & Photonics (AREA)
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Abstract
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 유리기판 상에 게이트용 금속막을 형성하는 단계; 상기 게이트용 금속막을 제 1 마스크 공정을 이용해서 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 게이트 전극 및 게이트 라인이 형성된 유리기판의 전면 상에 게이트 절연막과 액티브층 및 소오스/드레인 전극용 금속막을 차례로 형성하는 단계; 상기 소오스/드레인 전극용 금속막과 액티브층을 제 2 마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널부 패턴을 포함한 데이터 라인을 형성하는 단계; 상기 기판 결과물 상에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막을 제3마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널 예정 영역 및 소오스 전극 예정 영역의 소오스/드레인 전극용 금속막 부분들을 각각 노출시키는 제 1 홀 및 제 2 홀을 형성하는 단계; 상기 제 1 홀 및 제 2 홀을 포함한 제 1 보호막 상에 투명금속막을 형성하는 단계; 상기 투명금속막을 제 4 마스크 공정을 이용해서 패터닝하여 화소전극을 형성하는 단계; 상기 제 4 마스크 공정시 형성한 식각마스크를 이용해서 제 1 홀에 의해 노출된 소오스/드레인 전극용 금속막 부분 및 그 아래 액티브층의 일부 두께를 식각하여 소오스/드레인 전극 및 채널부를 형성하는 단계; 및 상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계;를 포함한다.
Description
도 1a 내지 1e는 종래기술에 따른 박막트랜지스터 어레이 기판을 제조하기 위한 각 공정별 단면도.
도 2a 내지 2g는 본 발명에 따른 박막트랜지스터 어레이 기판을 제조하기 위한 각 공정별 단면도.
도 3a 및 3b는 본 발명의 일 실시예에 따른 박막트랜지스터 채널부 보호막 형성방법을 도시한 단면도.
도 4a 내지 4b는 본 발명의 다른 실시예에 따른 박막트랜지스터 채널부 보호막 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11: 유리기판 13: 게이트 전극
15: 게이트 절연막 17: 액티브층
19: 소오스/드레인 전극층 21: 제 1 보호막
22: 화소전극용 투명금속막 23 : 화소전극
25: 포토레지스트 27,29: 제 2 보호막
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, 4-마스크 공정을 이용한 박막트랜지스터 액정표시장치의 제조방법에 관한 것이다.
일반적으로, 박막트랜지스터 액정표시장치는 고속응답 특성 및 고화소수 특성을 갖는다, 이에따라, 화면의 고화질화 및 대형화 등을 구현할 수 있으며, 최근에는 휴대용 텔레비전, 노트북 컴퓨터, 자동차 항법장치 등에 많이 이용되고 있다.
이러한 박막트랜지스터 액정표시장치의 제조를 위해, 종래에는 5-마스크 공정을 이용한 백채널에치(Back channel etch)형 박막트랜지스터 어레이 공정을 진행하고 있으며, 이하에서는 도 1a 내지 도 1e를 참조하여 그 공정을 간단히 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 유리기판(100) 상에 금속층을 증착한 후 제 1 마스크 공정을 통하여 게이트 전극(101)을 포함한 게이트 라인(도시안됨)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 게이트 전극(101)을 포함한 게이트 라인이 형성된 유리기판(100) 전면 상에 복합층(게이트 절연막 및 액티브층)(105)을 증착한 후 제 2 마스크 공정을 통하여 액티브층(105)을 박막트랜지스터의 예정영역에 존재하도록 패터닝한다.
이어서, 도 1b에 도시된 바와 같이, 상기 게이트 전극(101)을 포함한 게이트 라인이 형성된 유리기판(100) 전면 상에 복합층(게이트 절연막 및 액티브층)(105)을 증착한 후 제 2 마스크 공정을 통하여 액티브층(105)을 박막트랜지스터의 예정영역에 존재하도록 패터닝한다.
다음으로, 도 1c에 도시된 바와 같이, 소오스/드레인 전극용 금속막을 증착한 후, 제 3 마스크 공정을 통하여 소오스/드레인 전극(107)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 소오스/드레인 전극(107)이 형성된 유리기판(100) 상에 보호막(109)을 형성한 후, 소오스 전극(도면부호 표시않됨)의 일부가 노출되도록 제 4 공정을 통하여 상기 보호막(109)을 식각하여 비아홀(부호표시 않됨)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 소오스/드레인 전극(107)이 형성된 유리기판(100) 상에 보호막(109)을 형성한 후, 소오스 전극(도면부호 표시않됨)의 일부가 노출되도록 제 4 공정을 통하여 상기 보호막(109)을 식각하여 비아홀(부호표시 않됨)을 형성한다.
마지막으로, 도 1e에 도시된 바와 같이, 상기 비아홀(부호표시 않됨)을 통해 노출된 소오스 전극(부호표시 않됨)과 콘택되도록 상기 보호막(109) 상부에 ITO(Indium Tin Oxide)막을 증착한 후, 제 5 마스크 공정을 통하여 상기 ITO막을 소정부분 식각하여 화소전극(111)을 형성한다.
그러나, 종래의 박막트랜지스터 액정표시장치를 제조하기 위한 박막트랜지스터 어레이 공정은 상술한 바와 같이 적어도 5번의 마스크 공정이 요구된다.
이때, 마스크 공정이라 함은 공지된 바와 같이 포토리소그라피 공정으로서, 그 자체 공정만으로도 레지스트 도포공정, 노광공정, 현상공정, 식각공정 및 레지스트 제거공정을 포함한다. 이에 따라, 한 번의 마스크 공정을 진행하는데에도 장시간이 소요된다. 또한, 백채널 형성을 위한 식각 공정 또는 백채널 식각 후의 수소화(Hydrogenation) 처리 공정에 의해 박막트랜지스터의 누설전류가 민감하게 변하여 소자특성의 불균일성이 발생할 수 있다.
이로 인하여, 적어도 5번의 마스크 공정을 포함하는 박막트랜지스터 액정표시장치를 제조하는데 매우 긴 시간이 요구되고, 제조비용의 상승, 수율저하 및 소자특성의 불균일성 등의 문제점이 있다.
한편, 그레이톤 마스크를 이용하여 소오스/드레인 전극과, 오믹층 및 채널층을 동시에 식각하는 4-마스크 공정이 개발되었다. 이 공정은 종래의 5-마스크 공정에서 데이터전극과 복합층을 한단계의 공정으로 제거하여 하나의 마스크 공정을 줄인 것이다.
그러나, 상기 4-마스크 공정에 있어서, 그레이톤 영역을 형성하기 위해서는 마스크 제작시 미세패턴을 형성하여야 하는데, 이러한 미세패턴을 형성하기 위해서는 소요비용이 추가된다, 또한, 미세패턴 형태에 따라 그레이톤 부분의 노광 양상이 매우 민감하게 변화하고, 미세패턴에 의해 형성되는 그레이톤 부분에다 도포하는 감광제 두께를 균일하게 제어하는데 많은 어려움이 있다.
따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하고자 안출된 것으로서, 본 발명의 목적은 그레이톤 마스크를 사용하지 않는 4-마스크 공정을 이용한 박막트랜지스터 액정표시장치의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법은, 유리기판 상에 게이트용 금속막을 형성하는 단계; 상기 게이트용 금속막을 제 1 마스크 공정을 이용해서 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 게이트 전극 및 게이트 라인이 형성된 유리기판의 전면 상에 게이트 절연막과 액티브층 및 소오스/드레인 전극용 금속막을 차례로 형성하는 단계; 상기 소오스/드레인 전극용 금속막과 액티브층을 제 2 마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널부 패턴을 포함한 데이터 라인을 형성하는 단계; 상기 기판 결과물 상에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막을 제3마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널 예정 영역 및 소오스 전극 예정 영역의 소오스/드레인 전극용 금속막 부분들을 각각 노출시키는 제 1 홀 및 제 2 홀을 형성하는 단계; 상기 제 1 홀 및 제 2 홀을 포함한 제 1 보호막 상에 투명금속막을 형성하는 단계; 상기 투명금속막을 제 4 마스크 공정을 이용해서 패터닝하여 화소전극을 형성하는 단계; 상기 제 4 마스크 공정시 형성한 식각마스크를 이용해서 제 1 홀에 의해 노출된 소오스/드레인 전극용 금속막 부분 및 그 아래 액티브층의 일부 두께를 식각하여 소오스/드레인 전극 및 채널부를 형성하는 단계; 및 상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 내지 제 4 마스크 공정은 노르말톤(normal-Tone) 마스크로 수행한다.
또한, 상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계는 플라즈마 처리 또는 리프트오프법으로 수행하며, 상기 제 2 보호막은 산화막 또는 질화막으로 이루어진다.
여기서, 상기 제 1 내지 제 4 마스크 공정은 노르말톤(normal-Tone) 마스크로 수행한다.
또한, 상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계는 플라즈마 처리 또는 리프트오프법으로 수행하며, 상기 제 2 보호막은 산화막 또는 질화막으로 이루어진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명에 따른 박막트랜지스터 액정표시장치의 박막트랜지스터 어레이 기판의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 투명성 절연기판, 예를들어, 유리기판(11)상에 게이트 전극용 금속막을 증착한 후 제 1 마스크 공정을 통해 패터닝하여 게이트 전극(13)을 포함한 게이트 라인(도시안됨)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 게이트 전극(13)이 형성된 유리기판(11)의 전면 상에 게이트 절연막(15), 액티브층(17) 및 소오스/드레인 전극용 금속막(19)을 순차적으로 증착한다.
그런 다음, 도 2c에 도시된 바와 같이, 제 2 마스크 공정을 통해 소오스/드레인 전극용 금속막(19)과 액티브층(17)을 1차로 패터닝하고, 이를 통해, 박막트랜지스터 채널부 패턴을 포함한 데이터 라인(도시하지 않음)을 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 제 2 마스크 공정을 통해 소오스/드레인 전극용 금속막(19)과 액티브층(17)을 1차로 패터닝하고, 이를 통해, 박막트랜지스터 채널부 패턴을 포함한 데이터 라인(도시하지 않음)을 형성한다.
이때, 상기 제 2 마스크 공정에 있어서는, 종래 5-마스크 공정에서와 달리 하나의 마스크만을 필요로 하며, 또한, 그레이톤 마스크가 아닌 일반적인 노르말톤(normal tone) 마스크를 적용하므로, 공정시간면이나 공정비용면에서 종래 보다 유리하다.
이어서, 도 2d에 도시된 바와 같이, 상기 패터닝된 소오스/드레인 전극용 금속막(19)을 비롯하여 게이트 절연막(17) 상에 제 1 보호막(21)을 증착하고, 제 3 마스크 공정으로 상기 패터닝된 소오스/드레인 전극용 금속막(19)의 일부분을 노출시키도록 상기 제 1 보호막(21)을 식각한다. 이 결과, 소오스/드레인 전극용 금속막의 박막트랜지스터 채널부 예정 영역 상에 제 1 홀(H1)이 형성되며, 또한, 후속에서 화소전극과 소오스 전극이 접속되는 제 2 홀(H2)이 형성된다.
그 다음, 도 2e에 도시된 바와 같이, 제 1 및 제 2 홀(H1, H2)이 형성된 상기 제 1 보호막(21) 상에 화소전극용 투명금속막(22)을 증착한다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 화소전극용 투명금속막 상에 제 4 마스크 공정에 따라 화소영역을 가리는 포토레지스트(25)를 형성한 후, 상기 포토레지스트(25)를 식각 장벽으로 이용해서 화소전극용 투명금속막을 식각하여 화소전극(23)을 형성한다.
연속해서, 도 2g에 도시된 바와 같이, 상기 포토레지스트(25)를 식각 장벽으로 이용해서 제 1 홀(H1)에 의해 노출된 박막트랜지스터 채널부 패턴의 소오스/드레인 전극용 금속층 부분과 그 아래의 액티브층 부분의 일부 두께를 식각하여 소오스 전극(19b) 및 드레인 전극(19a) 형성함과 동시에 오믹층을 형성하여 박막트랜지스터의 채널부를 형성한다. 이때, 상기 제 4 마스크 공정은 하나의 일반적인 노르말톤 마스크를 사용하여 진행한다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 화소전극용 투명금속막 상에 제 4 마스크 공정에 따라 화소영역을 가리는 포토레지스트(25)를 형성한 후, 상기 포토레지스트(25)를 식각 장벽으로 이용해서 화소전극용 투명금속막을 식각하여 화소전극(23)을 형성한다.
연속해서, 도 2g에 도시된 바와 같이, 상기 포토레지스트(25)를 식각 장벽으로 이용해서 제 1 홀(H1)에 의해 노출된 박막트랜지스터 채널부 패턴의 소오스/드레인 전극용 금속층 부분과 그 아래의 액티브층 부분의 일부 두께를 식각하여 소오스 전극(19b) 및 드레인 전극(19a) 형성함과 동시에 오믹층을 형성하여 박막트랜지스터의 채널부를 형성한다. 이때, 상기 제 4 마스크 공정은 하나의 일반적인 노르말톤 마스크를 사용하여 진행한다.
여기서, 상기 박막트랜지스터 채널부가 형성된 후에는 제 1 홀(H1)에 의해 백채널영역이 외부로 노출되는데, 상기 외부에 노출되는 백채널영역은 하기와 같은 방법으로 제 2 보호막을 형성하여 보호한다.
상기 제 2 보호막을 형성하는데 있어서, 본 발명의 일 실시예에 따른 제 2 보호막 형성공정은, 도 3a에 도시된 바와 같이, 백채널영역의 실리콘을 산소 또는 질소 가스를 이용하여 플라즈마 처리하는 것에 의해 이루어지며, 이 결과로, 실리콘과 산소 또는 질소가 반응해서 박막트랜지스터의 채널부 상에 산화막 또는 질화막으로 이루어진 제 2 보호막(27)이 형성된다. 이때, 도시하지는 않았으나, 박막트랜지스터의 채널부 이외에 다른 노출된 부분에서도 플라즈마 처리에 의해 산화막 또는 질화막이 형성될 수 있다.
이후, 도 3b에 도시된 바와 같이, 제 4 마스크 공정시 제거되지 않고 남겨진 상기 화소전극(23) 상의 포토레지스트(25)를 제거하면 박막트랜지스터가 구비된 하부 어레이 기판을 완성하게 된다.
이후, 도 3b에 도시된 바와 같이, 제 4 마스크 공정시 제거되지 않고 남겨진 상기 화소전극(23) 상의 포토레지스트(25)를 제거하면 박막트랜지스터가 구비된 하부 어레이 기판을 완성하게 된다.
한편, 상기 제 2 보호막을 형성하는데 있어서, 본 발명의 다른 실시예에 따른 제 2 보호막 형성공정은, 도 4a 및 4b에 도시된 바와 같이, 저온 증착공정을 통해 이루어진다. 즉, 포토레지스트(25)가 변형되지 않을 온도, 바람직하게는 섭씨 200도 이하에서 스퍼터링 또는 화학기상증착법을 적용하여 상기 채널부를 포함한 기판 결과물의 전면 상에 산화막 또는 질화막을 증착한 후, 소위 리프트오프(Lift-off) 방법에 따라 상기 화소전극(23) 상의 포토레지스트(25)를 제거하여 그 위에 증착된 산화막 또는 질화막을 함께 제거함으로써 제 2 보호막(29)을 형성하는 것이다.
상기의 실시예는 본 발명의 실시양태를 예시하는 것으로서, 본 발명을 제한하는 것은 아니다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법은 다음과 같은 효과가 있다.
본 발명에 있어서는 종래의 5-마스크 공정을 4-마스크 공정으로 대체하여 생산성을 향상시킬 수 있다. 또한, 종래의 그레이톤(gray-tone)에 의한 4-마스크 공정에서 그레이톤 영역을 형성하기 위하여 추가적으로 마스크 제작에 들어가는 비용을 절약할 수 있으며, 그레이톤을 이용한 4-마스크 공정에 비해 공정이 단순하여 공정 마진(margin)을 넓힐 수 있다. 또한, 본 발명에 의한 4-마스크 공정은 추가적인 설계기술 또는 공정기술이 없어도 현재의 공정기술로도 응용이 가능하다.
결과적으로, 본 발명에서 제안된 4-마스크 박막트랜지스터 어레이 기판의 제조기술을 통해, 재료비, 공정시간, 장비투자, 결함발생을 저감시켜 생산성을 향상시켜 생산원가를 낮추는데 기여하게 된다.
Claims (6)
- 유리기판 상에 게이트용 금속막을 형성하는 단계;상기 게이트용 금속막을 제 1 마스크 공정을 이용해서 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계;상기 게이트 전극 및 게이트 라인이 형성된 유리기판의 전면 상에 게이트 절연막과 액티브층 및 소오스/드레인 전극용 금속막을 차례로 형성하는 단계;상기 소오스/드레인 전극용 금속막과 액티브층을 제 2 마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널부 패턴을 포함한 데이터 라인을 형성하는 단계;상기 기판 결과물 상에 제 1 보호막을 형성하는 단계;상기 제 1 보호막을 제3마스크 공정을 이용해서 패터닝하여 박막트랜지스터의 채널 예정 영역 및 소오스 전극 예정 영역의 소오스/드레인 전극용 금속막 부분들을 각각 노출시키는 제 1 홀 및 제 2 홀을 형성하는 단계;상기 제 1 홀 및 제 2 홀을 포함한 제 1 보호막 상에 투명금속막을 형성하는 단계;상기 투명금속막을 제 4 마스크 공정을 이용해서 패터닝하여 화소전극을 형성하는 단계;상기 제 4 마스크 공정시 형성한 식각마스크를 이용해서 제 1 홀에 의해 노출된 소오스/드레인 전극용 금속막 부분 및 그 아래 액티브층의 일부 두께를 식각하여 소오스/드레인 전극 및 채널부를 형성하는 단계; 및상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 내지 제 4 마스크 공정은 노르말톤(normal-Tone) 마스크로 수행하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 박막트랜지스터의 채널부 상에 제 2 보호막을 형성하는 단계는플라즈마 처리 또는 리프트오프법으로 수행하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 5 항에 있어서,상기 제 2 보호막은 산화막 또는 질화막으로 이루어진 것을 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000087264A KR100705616B1 (ko) | 2000-12-30 | 2000-12-30 | 박막트랜지스터 액정표시장치의 제조방법 |
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| KR1020000087264A KR100705616B1 (ko) | 2000-12-30 | 2000-12-30 | 박막트랜지스터 액정표시장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020057032A KR20020057032A (ko) | 2002-07-11 |
| KR100705616B1 true KR100705616B1 (ko) | 2007-04-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000087264A KR100705616B1 (ko) | 2000-12-30 | 2000-12-30 | 박막트랜지스터 액정표시장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100705616B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051586B1 (ko) * | 2009-06-11 | 2011-07-22 | 한양대학교 산학협력단 | 2개의 포토 마스크를 이용한 박막 트랜지스터의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100558985B1 (ko) | 2003-06-27 | 2006-03-10 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판의 제조 방법 |
| KR100980020B1 (ko) | 2003-08-28 | 2010-09-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 |
| KR100920483B1 (ko) | 2007-07-20 | 2009-10-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
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2000
- 2000-12-30 KR KR1020000087264A patent/KR100705616B1/ko active IP Right Grant
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| Title |
|---|
| 1019970023624 |
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| Publication number | Publication date |
|---|---|
| KR20020057032A (ko) | 2002-07-11 |
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