KR20080096417A - 반도체 장치 - Google Patents

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KR20080096417A
KR20080096417A KR1020080038290A KR20080038290A KR20080096417A KR 20080096417 A KR20080096417 A KR 20080096417A KR 1020080038290 A KR1020080038290 A KR 1020080038290A KR 20080038290 A KR20080038290 A KR 20080038290A KR 20080096417 A KR20080096417 A KR 20080096417A
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electrode
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interlayer insulating
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사토시 카게야마
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로무 가부시키가이샤
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Abstract

본 발명의 반도체 장치에서는 하부 전극과 상부 전극이 용량막(容量膜)을 사이에 두고 그들 적층 방향과 직교 방향으로 상대적으로 위치를 옮겨서 배치되어 있다. 이에 의해, 상부 전극 및 하부 전극은 각각 용량막을 사이에 두고 적층 방향으로 서로 대향하는 부분과, 서로 대향하지 않는 부분을 갖고 있다. 그리고, 상부 전극 플러그는 상부 전극상의 절연막을 관통하는 상부 전극 컨택트 홀을 통하여, 상부 전극에 있어서 하부 전극과 대향하지 않는 부분에 접속되어 있다. 또, 하부 전극 플러그는 절연막을 관통하는 하부 전극 컨택트 홀을 통하여, 하부 전극에 있어서 상부 전극과 대향하지 않는 부분에 접속되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 MIM(Metal-Insulator-Metal) 구조의 용량 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
절연성의 용량막을 하부 전극 및 상부 전극에 끼운 구조(MIM 구조)의 용량 소자는 저항 성분이 작고 고용량 밀도화가 가능하기 때문에, 특히 무선 통신용 시스템 LSI에 탑재되는 용량 소자로서 주목받고 있다.
MIM 구조의 용량 소자로는 Al(알루미늄)을 함유한 금속막으로 하부 전극 및 상부 전극을 형성한 것이 일반적이지만, 저항의 저감화를 한층 더 도모하기 위해, 하부 전극의 재료에 Al 대신에 보다 도전성이 높은 Cu(동)를 적용하는 것이 검토되고 있다.
도 3a ~ 3h는 하부 전극 재료에 Cu를 사용한 반도체 장치의 제조 공정을 공정순으로 나타내는 모식적인 단면도이다.
우선, 최표면에 층간 절연막(51)을 갖는 반도체 기판이 준비된다. 그리고, 다마신(damascene)법에 의해, 층간 절연막(51)의 표층부에 Cu로 이루어진 하부 전극(52)이 형성된다. 그 후, 도 3a에 나타내는 바와 같이, 층간 절연막(51)상에, SiN(질화 실리콘)으로 이루어진 용량막(53) 및 TiN(질화 티탄)으로 이루어진 금속막(54)이 순서대로 형성된다.
다음에, 금속막(54)상에 레지스트 패턴이 형성되고, 이 레지스트 패턴을 마스크로 하여 금속막(54)이 에칭된다. 이에 의해, 도 3b에 나타내는 바와 같이, 상부 전극(55)이 형성된다. 에칭 종료후, 상부 전극(55)(금속막(54))상의 레지스트 패턴은 제거된다.
그 후, 도 3c에 나타내는 바와 같이, 용량막(53) 및 상부 전극(55)상에, 그것들을 덮도록 층간 절연막(56)이 적층된다. 계속해서, 층간 절연막(56)상에 레지스트 패턴이 형성되고, 이 레지스트 패턴을 마스크로 하여 층간 절연막(56)이 에칭된다. 이에 의해, 층간 절연막(56)에 용량막(53) 및 상부 전극(55)을 각각 부분적으로 노출시키는 관통 구멍(57, 58)이 형성된다.
또한, 도 3d에 나타내는 바와 같이, 레지스트 패턴을 마스크로 한 에칭이 계속되어, 용량막(53)에 하부 전극(52)에 대한 컨택트를 위한 개구(59)가 형성된다. 이 때, 용량막(53)뿐만 아니라, 상부 전극(55)의 관통 구멍(58)을 통하여 노출하는 부분의 에칭도 진행된다.
다음에, 도 3e에 나타내는 바와 같이, 층간 절연막(56)상에 레지스트 패턴(60)이 형성된다. 이 레지스트 패턴(60)은 관통 구멍(57) 및 층간 절연막(56)에 있어서 관통 구멍(57) 주위의 영역을 노출시키는 개구(66)와, 관통 구멍(58) 및 층간 절연막(56)에 있어서 관통 구멍(58)의 주위의 영역을 노출시키는 개구(67)를 갖고 있다.
그 후, 레지스트 패턴(60)을 마스크로 하여 층간 절연막(56)이 에칭됨으로써, 도 3f에 나타내는 바와 같이, 층간 절연막(56)에 배선을 매설(埋設)하기 위한 홈(61, 62)이 형성된다. 에칭 종료후, 층간 절연막(56)상의 레지스트 패턴(60)은 제거된다.
그리고, 전해 도금법에 의해, 도 3g에 나타내는 바와 같이, 층간 절연막(56)위, 관통 구멍(57)으로부터 노출하는 하부 전극(52)위 및 관통 구멍(58)으로부터 노출하는 상부 전극(55)위에 동(63)이 퇴적된다. 동(63)은 홈(61, 62), 관통 구멍(57, 58) 및 개구(59)를 다 메우고, 층간 절연막(56)의 표면 전역을 다 덮는다.
이 후, CMP 법에 의해, 홈(61, 62)으로부터 튀어나온 동(63)이 제거되고, 동(63)의 표면이 층간 절연막(56)의 표면과 하나의 면을 이룬다. 이에 의해, 홈(61), 관통 구멍(57) 및 개구(59)를 통하여 하부 전극(52)에 접속되는 하부 전극 컨택트 플러그(64)와, 홈(62) 및 관통 구멍(58)을 통하여 상부 전극(55)에 접속되는 상부 전극 컨택트 플러그(65)가 형성되어, 도 3h에 나타내는 구조의 반도체 장치가 얻어진다.
그런데, 관통 구멍(57, 58) 및 개구(59)를 형성할 때에, 관통 구멍(57, 58)의 지름이 작고, 또한 층간 절연막(56)의 표면으로부터 하부 전극(52)의 표면(상면)까지의 거리와, 층간 절연막(56)의 표면으로부터 상부 전극(55)의 표면(상면)까지의 거리가 서로 다르기 때문에, 용량막(53) 및 층간 절연막(56)을 에칭할 시간(에칭 시간)에 따라서는 개구(59)가 형성되지 않거나, 상부 전극(55)의 에칭이 진행되어, 상부 전극(55)에 구멍이 뚫릴 우려가 있다.
예를 들어 에칭 시간을 길게 설정하면, 상부 전극(55)의 에칭이 지나치게 진행됨에 따라, 상부 전극(55)에 관통 구멍이 형성되고, 나아가서는 용량막(53)에까지 관통 구멍이 형성될 우려가 있다. 용량막(53)에 관통 구멍이 형성되면, 하부 전극(52)과 상부 전극(55)(상부 전극 컨택트 플러그(65)) 사이에, 캐패시터 리크의 원인이 되는 패스가 형성되어 버린다. 반대로, 에칭 시간을 짧게 설정하면, 용량막(53)에 개구(59)를 형성하지 못하여, 하부 전극(52)과 하부 전극 컨택트 플러그(64)의 도통을 달성할 수 없을 우려가 있다.
본 발명의 목적은 하부 전극과 상부 전극 사이에 캐패시터 리크의 원인이 되는 패스가 형성되는 것을 확실하게 방지할 수 있으면서, 하부 전극과 하부 전극 플러그의 확실한 도통을 달성할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 한 국면에 관한 반도체 장치는, 평판 형상의 하부 전극과; 상기 하부 전극상에 적층된 용량막과; 상기 용량막상에 적층되어 있고, 상기 하부 전극에 대해 적층 방향과 직교하는 방향으로 위치를 옮겨서 배치되고, 그 일부가 상기 용량막을 사이에 두고 상기 하부 전극의 일부와 대향하는 평판 형상의 상부 전극과; 상기 상부 전극상에 적층된 상부 절연막과; 상기 상부 절연막을 상기 적층 방향으로 관통하는 상부 전극 컨택트 홀을 통하여, 상기 상부 전극에 있어서 상기 하부 전극과 대향하지 않는 부분에 접속된 상부 전극 플러그와; 상기 상부 절연막을 상기 적층 방향으로 관통하는 하부 전극 컨택트 홀을 통하여, 상기 하부 전극에 있어서 상기 상부 전극과 대향하지 않는 부분에 접속된 하부 전극 플러그를 포함한다.
이 반도체 장치에서는 하부 전극과 상부 전극이 용량막을 사이에 두고 그들 적층 방향과 직교 방향으로 상대적으로 위치를 옮겨서 배치되어 있다. 이에 의해, 상부 전극 및 하부 전극은 각각 용량막을 사이에 두고 적층 방향으로 서로 대향하는 부분과, 서로 서로 대향하지 않는 부분을 갖고 있다. 그리고, 상부 전극 플러그는 상부 전극상의 절연막을 관통하는 상부 전극 컨택트 홀을 통하여, 상부 전극에 있어서 하부 전극과 대향하지 않는 부분에 접속되어 있다. 또, 하부 전극 플러그는 절연막을 관통하는 하부 전극 컨택트 홀을 통하여, 하부 전극에 있어서 상부 전극과 대향하지 않는 부분에 접속되어 있다.
상부 전극 컨택트 홀 및 하부 전극 컨택트 홀은 절연막상의 상부 전극 컨택트 홀 및 하부 전극 컨택트 홀을 형성해야 할 부분에 대향하는 개구를 갖는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 절연막(및 용량막)을 에칭 하는 것에 의해, 동일 공정으로 형성할 수 있다.
상부 전극 컨택트 홀은 적층 방향에 있어서 하부 전극과 대향하지 않는 위치에 형성된다. 하부 전극 컨택트 홀은 적층 방향에 있어서 상부 전극과 대향하지 않는 위치에 형성된다. 그렇기 때문에, 에칭 시간을 하부 전극 컨택트 홀의 형성에 필요하며, 또 충분한 시간(절연막에 하부 전극 컨택트 홀이 확실하게 관통 형성되는 시간)으로 설정하는 것에 의해, 비록 상부 전극 컨택트 홀이 상부 전극을 관통해도, 그 상부 전극 컨택트 홀을 통하여 하부 전극이 노출되는 일이 없다. 따라서, 하부 전극과 상부 전극 사이에 캐패시터 리크의 원인이 되는 패스가 형성되는 것을 확실하게 방지할 수 있으면서, 하부 전극과 하부 전극 플러그의 확실한 도통을 달성할 수 있다.
상기 반도체 장치는 상기 용량막에 대해 상기 상부 전극이 형성되어 있는 측과는 반대측에 마련되고, 상기 용량막을 향하는 홈을 갖는 하부 절연막을 추가로 포함하고 있어도 된다. 그리고, 상기 하부 전극은 동을 주성분으로 하는 금속으로 이루어지며, 상기 홈에 매설되어 있어도 된다.
이와 같이, 하부 전극의 재료가 동을 주성분으로 하는 경우, 하부 절연막에 홈을 형성하고, 홈에 상기 재료를 매입하는 것에 의해 하부 전극을 형성할 수 있다.
본 발명에 있어서 상술한, 또는 또다른 목적, 특징 및 효과는 첨부 도면을 참조하여 다음에 기술할 실시 형태의 설명에 의해 밝혀진다.
이하에서는 본 발명의 실시 형태를 첨부 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 구조를 모식적으로 나타내는 단면도이다.
이 반도체 장치(1)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 기능 소자가 형성된 반도체 기판(도시하지 않음)상에, SiO2(산화 실리콘)로 이루어진 층간 절연막(2)을 구비하고 있다. 층간 절연막(2)의 재료로는 예를 들어 SiOC(탄소가 첨가된 산화 실리콘)나 SiOF(불소가 첨가된 산화 실리콘) 등의 Low－k막 재료가 사용되어도 된다.
층간 절연막(2)의 표층부에는 Cu를 주성분으로 하는 금속으로 이루어진 평판 형상의 하부 전극(3)이 홈(16)내에 매설되어 있다. 하부 전극(3)의 표면은 층간 절연막(2)의 표면과 거의 하나의 면을 이루고 있다.
층간 절연막(2) 및 하부 전극(3)상에는 SiN으로 이루어진 용량막(4)이 적층되어 있다.
용량막(4)상에는 TiN으로 이루어진 평판 형상의 상부 전극(5)이 형성되어 있다. 이 상부 전극(5)은 하부 전극(3)에 대해 적층 방향과 직교하는 방향으로 위치를 옮겨서 배치되어 있다. 이에 의해, 상부 전극(5)은 그 일부가 용량막(4)을 사이에 두고 하부 전극(3)의 일부와 대향하고, 잔여 부분이 하부 전극(3)과 대향하지 않는 비대향 부분(17)으로 되어 있다. 또, 하부 전극(3)은 그 일부가 용량막(4)을 사이에 두고 상부 전극(5)의 일부와 대향하고, 잔여 부분이 상부 전극(5)과 대향하지 않는 비대향 부분(18)으로 되어 있다.
그리고, 용량막(4) 및 상부 전극(5)상에는 SiO2로 이루어진 층간 절연막(6)이 적층되어 있다. 이 층간 절연막(6)의 재료로는 층간 절연막(2)과 동양(同樣)으로, 예를 들어 SiOC나 SiOF 등의 Low－k막 재료가 사용되어도 된다.
용량막(4) 및 층간 절연막(6)을 그들 적층 방향으로 관통하여, 하부 전극(3)의 비대향 부분(18)을 용량막(4) 및 층간 절연막(6)으로부터 부분적으로 노출시키기 위한 하부 전극 컨택트 홀(9)이 형성되어 있다. 또, 층간 절연막(6)의 표층부에는 하부 전극 컨택트 홀(9)을 연통하여, 하부 전극 컨택트 홀(9)보다 큰 개구 면적을 갖는 하부 전극 홈(12)이 형성되어 있다. 그리고, 하부 전극 컨택트 홀(9) 및 하부 전극 홈(12)에는 W(텅스텐) 또는 Cu 등의 금속으로 이루어진 하부 전극 컨택트 플러그(15)가 매설되어 있다.
또, 층간 절연막(6)을 상부 전극(5)에 대한 적층 방향으로 관통하여, 상부 전극(5)의 비대향 부분(17)을 층간 절연막(6)으로부터 부분적으로 노출시키기 위한 상부 전극 컨택트 홀(8)이 형성되어 있다. 또, 층간 절연막의 표층부에는 상부 전극 컨택트 홀(8)과 연통하여, 상부 전극 컨택트 홀(8)보다 큰 개구 면적을 갖는 상부 전극 홈(11)이 형성되어 있다. 그리고, 상부 전극 컨택트 홀(8) 및 상부 전극 홈(11)에는 W 또는 Cu 등의 금속으로 이루어진 상부 전극 컨택트 플러그(14)가 매 설되어 있다.
도 2a ~ 2g는 반도체 장치(1)의 제조 공정을 공정순으로 나타내는 모식적인 단면도이다.
우선, 최표면에 층간 절연막(2)을 갖는 반도체 기판이 준비된다. 그리고, 다마신법에 의해, 층간 절연막(2)의 표층부에 매입된 하부 전극(3)이 형성된다. 그 후, 도 2a에 나타내는 바와 같이, 층간 절연막(2)상에, 용량막(4)과 상부 전극(5)의 재료로 이루어진 금속 재료 퇴적층(19)이 순서대로 적층되어 형성된다. 용량막(4)은 예를 들어 플라즈마 CVD(Chemical Vapor Deposition)에 의해 형성할 수 있다. 금속 재료 퇴적층(19)은 예를 들어 스퍼터(sputter)법에 의해 형성할 수 있다.
다음에, 금속 재료 퇴적층(19)상에, 상부 전극(5)에 대응한 형상의 레지스트 패턴(도시하지 않음)이 형성된다. 그리고, 그 레지스트 패턴을 마스크로 하여 금속 재료 퇴적층(19)이 에칭된다. 이에 의해, 도 2b에 나타내는 바와 같이, 상부 전극(5)이 형성된다. 에칭의 종료후, 상부 전극(5)상의 레지스트 패턴은 제거된다.
그 후, 도 2c에 나타내는 바와 같이, 용량막(4) 및 상부 전극(5)상에 층간 절연막(6)이 형성된다. 층간 절연막(6)은 예를 들어 스퍼터법에 의해 형성할 수 있다. 계속해서, 층간 절연막(6)상에, 상부 전극 컨택트 홀(8) 및 하부 전극 컨택트 홀(9)에 각각 대응하는 제1 개구(21) 및 제2 개구(22)를 갖는 레지스트 패턴(7)이 형성된다.
그리고, 레지스트 패턴(7)을 마스크로 하여 층간 절연막(6)이 에칭된다. 이에 의해, 도 2d에 나타내는 바와 같이, 층간 절연막(6)에 상부 전극 컨택트 홀(8) 이 관통하여 형성된다. 또한, 레지스트 패턴(7)의 제2 개구(22)로부터 노출하는 부분에서, 용량막(4)까지 에칭이 진행되어, 층간 절연막(6) 및 용량막(4)을 연속하여 관통하는 하부 전극 컨택트 홀(9)이 형성된다. 상부 전극 컨택트 홀(8) 및 하부 전극 컨택트 홀(9)의 형성 후, 레지스트 패턴(7)은 제거된다.
이 후, 도 2e에 나타내는 바와 같이, 상부 전극 홈(11) 및 하부 전극 홈(12)에 각각 대응하는 개구를 갖는 레지스트 패턴(10)이 형성된다. 그리고, 그 레지스트 패턴을 마스크로 하여 층간 절연막(6)이 에칭된다. 이에 의해, 도 2f에 나타내는 바와 같이, 층간 절연막(6)에 상부 전극 홈(11) 및 하부 전극 홈(12)이 형성된다. 에칭의 종료후, 레지스트 패턴(10)은 제거된다.
그리고, 전해 도금법에 의해, 도 2g에 나타내는 바와 같이, 상부 전극 홈(11)내, 하부 전극 홈(12)내, 상부 전극 컨택트 홀(8)내 및 하부 전극 컨택트 홀(9)내를 다 메우고, 또한 층간 절연막(6)의 표면 전역을 다 덮도록, 상부 전극 컨택트 플러그(14) 및 하부 전극 컨택트 플러그(15)의 재료(13)가 퇴적된다.
이 후, CMP 법에 의해, 재료(13)의 퇴적층의 표면이 층간 절연막(6)의 표면과 평활해진다. 이에 의해, 하부 전극 홈(12) 및 하부 전극 컨택트 홀(9)을 통하여 하부 전극(3)에 접속되는 하부 전극 컨택트 플러그(15)와, 상부 전극 홈(11) 및 상부 전극 컨택트 홀(8)을 통하여 상부 전극(5)에 접속되는 상부 전극 컨택트 플러그(14)가 형성되어, 도 1에 나타내는 구조의 반도체 장치가 얻어진다.
이상과 같이, 반도체 장치(1)에서는 하부 전극(3)과 상부 전극(5)이 용량막(4)을 사이에 두고 그들 적층 방향과 직교 방향으로 상대적으로 위치를 옮겨서 배치되어 있다. 이에 의해, 상부 전극(5) 및 하부 전극(3)은 각각 용량막(4)을 사이에 두고 적층 방향으로 서로 대향하는 부분과, 서로 대향하지 않는 비대향 부분(17, 18)을 갖고 있다. 그리고, 상부 전극 플러그(14)는 상부 전극(5)상의 층간 절연막(6)을 관통하는 상부 전극 컨택트 홀(8)을 통하여, 상부 전극(5)에 있어서 하부 전극(3)과 대향하지 않는 비대향 부분(17)에 접속되어 있다. 또, 하부 전극 플러그(15)는 층간 절연막(6)을 관통하는 하부 전극 컨택트 홀(9)을 통하여, 하부 전극(3)에 있어서 상부 전극(5)과 대향하지 않는 비대향 부분(18)에 접속되어 있다.
상부 전극 컨택트 홀(8) 및 하부 전극 컨택트 홀(9)은 층간 절연막(6)상의 상부 전극 컨택트 홀(8) 및 하부 전극 컨택트 홀(9)을 형성해야 할 부분에 대향하는 개구를 갖는 레지스트 패턴(7)을 형성하고, 이 레지스트 패턴(7)을 마스크로 하여 층간 절연막(6)(및 용량막(4))을 에칭하는 것에 의해, 동일 공정으로 형성할 수 있다.
상부 전극 컨택트 홀(8)은 적층 방향에 있어서 하부 전극(3)과 대향하지 않는 위치에 형성되고, 하부 전극 컨택트 홀(9)은 적층 방향에 있어서 상부 전극(5)과 대향하지 않는 위치에 형성된다. 그렇기 때문에, 에칭 시간을 하부 전극 컨택트 홀(9)의 형성에 필요하며, 또 충분한 시간(층간 절연막(6)에 하부 전극 컨택트 홀(9)이 확실하게 관통 형성되는 시간)으로 설정하는 것에 의해, 비록 상부 전극 컨택트 홀(8)이 상부 전극(5)을 관통해도, 그 상부 전극 컨택트 홀(8)을 통하여 하부 전극(3)이 노출되는 일이 없다. 따라서, 하부 전극(3)과 상부 전극(5) 사이에 캐패시터 리크의 원인이 되는 패스가 형성되는 것을 확실하게 방지할 수 있으면서, 하부 전극(3)과 하부 전극 플러그(14)의 확실한 도통을 달성할 수 있다.
또한, 본 실시 형태에서는 용량막(4)의 재료로서 SiN을 예시하였으나, 용량막(4)의 재료로는 SiC(탄화 실리콘), SiOC, SiCN(탄화질화 실리콘), Ta2O5 등을 사용할 수도 있다.
또한, 상부 전극(5)의 재료로서 TiN을 예시하였으나, 상부 전극(5)의 재료로서는 Al, Al 합금, Ti(티탄), Ti 화합물, Ta(탄탈), Ta 화합물 등을 채용할 수 있다.
본 발명의 실시 형태에 대해 상세하게 설명하였으나, 이것들은 본 발명의 기술적 내용을 분명히 하기 위해서 이용된 구체적인 예에 지나지 않으며, 본 발명은 이들 구체적인 예에 한정하여 해석되어야 하는 것이 아니라, 본 발명의 정신 및 범위는 첨부한 청구의 범위에 의해서만 한정된다.
본 출원은 2007년 4월 27일에 일본국 특허청에 제출된 특원 2007－119387호에 대응하고 있으며, 본 출원의 모든 개시는 이에 인용에 의해 포함되는 것으로 한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 구조를 모식적으로 나타내는 단면도이다.
도 2a는 반도체 장치의 제조 공정을 나타내는 모식적인 단면도이다.
도 2b는 도 2a의 다음 공정을 나타내는 모식적인 단면도이다.
도 2c는 도 2b의 다음 공정을 나타내는 모식적인 단면도이다.
도 2d는 도 2c의 다음 공정을 나타내는 모식적인 단면도이다.
도 2e는 도 2d의 다음 공정을 나타내는 모식적인 단면도이다.
도 2f는 도 2e의 다음 공정을 나타내는 모식적인 단면도이다.
도 2g는 도 2f의 다음 공정을 나타내는 모식적인 단면도이다.
도 3a는 종래의 반도체 장치의 제조 공정을 모식적인 단면도이다.
도 3b는 도 3a의 다음 공정을 나타내는 모식적인 단면도이다.
도 3c는 도 3b의 다음 공정을 나타내는 모식적인 단면도이다.
도 3d는 도 3c의 다음 공정을 나타내는 모식적인 단면도이다.
도 3e는 도 3d의 다음 공정을 나타내는 모식적인 단면도이다.
도 3f는 도 3e의 다음 공정을 나타내는 모식적인 단면도이다.
도 3g는 도 3f의 다음 공정을 나타내는 모식적인 단면도이다.
도 3h는 도 3g의 다음 공정을 나타내는 모식적인 단면도이다.

Claims (2)

  1. 반도체 장치에 있어서,
    평판 형상의 하부 전극과,
    상기 하부 전극상에 적층된 용량막(容量膜)과,
    상기 용량막상에 적층되어 있고, 상기 하부 전극에 대하여 적층 방향과 직교하는 방향으로 위치를 옮겨서 배치되고, 그 일부가 상기 용량막을 사이에 두고 상기 하부 전극의 일부와 대향하는 평판 형상의 상부 전극과,
    상기 상부 전극상에 적층된 상부 절연막과,
    상기 상부 절연막을 상기 적층 방향으로 관통하는 상부 전극 컨택트 홀을 통하여, 상기 상부 전극에 있어서 상기 하부 전극과 대향하지 않는 부분에 접속된 상부 전극 플러그와,
    상기 상부 절연막을 상기 적층 방향으로 관통하는 하부 전극 컨택트 홀을 통하여, 상기 하부 전극에 있어서 상기 상부 전극과 대향하지 않는 부분에 접속된 하부 전극 플러그를 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 용량막에 대하여 상기 상부 전극이 형성되어 있는 측과는 반대측에 마련되고, 상기 용량막에 임하는 홈을 갖는 하부 절연막을 추가로 포함하고,
    상기 하부 전극은 동을 주성분으로 하는 금속으로 이루어지고, 상기 홈에 매 설되어 있는 반도체 장치.
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