JP4118202B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ（Metal-Insulator-Metal）容量素子を備えた半導体装置及びその製造方法に関するものである。本明細書において容量絶縁膜とは第１電極と第２電極の間に設けられた絶縁膜をいう。
【０００２】
【従来の技術】
半導体製品は、ますます高集積化が進み、微細化が要求される。このため、配線において、抵抗の増加やＥＭ（エレクトロマイグレーション）劣化により歩留まりや信頼性の低下が懸念される。そこで、従来から用いられているアルミニウム（Ａｌ）に代わって、銅（Ｃｕ）を主成分とした配線が用いられるようになってきた。
【０００３】
アルミニウム配線を形成する工程ではドライエッチングにより配線パターンを形成している。しかし、銅配線を形成する工程では、銅はアルミニウムのようには反応生成物の気化性が良くないことから、ドライエッチングを用いることができない。そのため、層間絶縁膜に配線用の溝を形成し、その溝に銅を埋め込んで銅配線を形成するダマシン（damascene）法が用いられている。
【０００４】
一方、半導体製品の性能向上やアナログ対応のために、配線間の正規容量が使われ、ＭＩＭ容量素子やＰＩＰ（Poly silicon-Insulator-Poly silicon）容量素子が用いられている。
【０００５】
図１０に従来のＭＩＭ容量素子の断面図を示す。
半導体基板（図示は省略）上に形成された層間絶縁膜１０１の表面側にＭＩＭ容量素子の第１電極を構成する第１電極パターン１０３が形成されている。第１電極パターン１０３は平板状の金属材料からなり、図１０ではダマシン法により銅が埋め込まれて形成された例を示している。
【０００６】
層間絶縁膜１０１上及び第１電極パターン１０３上にＭＩＭ容量素子の容量を構成する酸化膜や窒化シリコン膜などの絶縁膜１０５が形成されている。第１電極パターン１０３の形成領域と一部重なって絶縁膜１０５上にＭＩＭ容量素子の第２電極を構成する第２電極パターン１０７が形成されている。第２電極パターン１０７は平板状の金属材料からなり、図１０ではアルミニウムにより形成された例を示している。第１電極パターン１０３と第２電極パターン１０７は絶縁膜１０５を介して配置されており、第１電極パターン１０３と第２電極パターン１０７の重なっている領域が容量となる。
【０００７】
第２電極パターン１０７上を覆うように絶縁膜１０５に層間絶縁膜１０９が形成されている。第２電極パターン１０７とは重なっていない領域の第１電極パターン１０３上の所定の領域において、層間絶縁膜１０９及び絶縁膜１０５にスルーホール１１１が形成されている。層間絶縁膜１０９には第２電極パターン１０７上の所定の領域に対応してスルーホール１１３も形成されている。スルーホール１１１内及び層間絶縁膜１０９上に第１電極パターン１０３と電気的接続を取るためのアルミニウム配線１１５が形成されている。スルーホール１１３内及び層間絶縁膜１０９上に第２電極パターン１０７と電気的接続を取るためのアルミニウム配線１１７が形成されている。
【０００８】
層間絶縁膜１０９は、図示しない領域に第１電極パターン１０３と同時に形成された下層メタル配線と、第２電極パターン１０７と同時に形成された上層メタル配線の間の寄生容量を低減するために絶縁膜１０５に比べて十分厚い膜厚に形成されている。
図１０に示したように、従来のＭＩＭ容量素子は、大きな一対の平行平板電極（第１電極パターン１０３及び第２電極パターン１０７）を必要とし、高集積化の妨げとなっている。
【０００９】
図１０では第２電極がアルミニウムにより形成されている例を示したが、ダマシン法により形成された第１電極及び第２電極を備えたＭＩＭ容量素子がある（例えば、特許文献１参照。）。特許文献１では、ＭＩＭ容量素子として用いられる上層の銅配線と下層の銅配線の形状を、四角以外の格子状、すのこ状又はくし形の形状にし、その上層に銅の拡散防止膜を形成することにより、容量素子での電気的なリークを効果的に抑えることを特徴としている。しかし、この従来技術でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【００１０】
また、銅を用いたダマシン法により形成された第１電極（下層電極）と、ＭＩＭ容量素子形成領域以外の領域ではパッシベーション膜も兼ねる容量絶縁膜と、ＭＩＭ容量素子形成領域以外の領域ではボンディングパッドも兼ねるアルミニウムからなる第２電極を備えたＭＩＭ容量素子がある（特許文献２参照）。しかし、この従来技術でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【００１１】
【特許文献１】
特開２００１−２３７３７５号公報
【特許文献２】
特開２００１−２２３３３９号公報
【００１２】
【発明が解決しようとする課題】
そこで本発明は、容量素子部の縮小化を図ることができるＭＩＭ容量素子を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
半導体装置の参考例は、金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置であって、上記第１電極は異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなり、上記第２電極は上記下層側第１電極パターンと上記上層側第１電極パターンの間に容量絶縁膜を介して配置された第２電極パターンからなるものである。
【００１４】
第２電極を構成する第２電極パターンを、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなる第１電極によって挟んだ構造にすることにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。この構造により、容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。本明細書において容量素子部とは容量素子が形成される領域をいう。
【００１５】
本発明の半導体装置の製造方法の第１局面は、金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に下層側第１電極パターンを形成する下層側第１電極パターン形成工程、
（Ｂ）上記下層側第１電極パターンの表面に下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）上記下層側第１電極パターンの形成領域の少なくとも一部分と重なるように上記下層側容量絶縁膜上に第２電極パターンを形成し、上記第２電極パターンの表面に上層側容量絶縁膜を形成する第２電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）上記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）上記第２層間絶縁膜に、上記第１電極パターンを上層側に電気的に接続するための第１接続孔、上記第２電極パターンを上層側に電気的に接続するための第２接続孔、並びに、上記上層側容量絶縁膜及び上記第１接続孔の形成領域を含む領域に開口部を形成した後、上記開口部、上記第１接続孔及び上記第２接続孔に金属材料を埋め込んで、上記第２電極パターン上に上記上層側容量絶縁膜を介して上層側第１電極パターンを形成する接続孔及び上層側第１電極パターン形成工程。
【００１６】
本発明の半導体装置の製造方法の第１局面によれば、第２電極パターンからなる第２電極を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなる第１電極によって挟んだ構造をもつＭＩＭ容量素子を形成することができる。これにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができ、容量素子部の縮小化及び半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、上記構造のＭＩＭ容量素子を容易に形成することができる。
【００１７】
本発明の半導体装置は、ＭＩＭ容量素子を備えた半導体装置であって、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備え、下層側ＭＩＭ容量素子は、第１電極となる下層側電極パターンと、上記上層側電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンにより構成され、上層側ＭＩＭ容量素子は、第１電極となる上記共通電極パターンと、上記共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンにより構成されているものである。
【００１８】
同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備えることにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
本発明の半導体装置において、下層側ＭＩＭ容量素子と上層側ＭＩＭ容量素子の平面面積が同じである場合、下層側容量絶縁膜と上層側容量絶縁膜の膜厚を同じにすれば下層側ＭＩＭ容量素子と上層側ＭＩＭ容量素子の容量値を同じにすることができ、両膜厚を異ならせれば両容量素子の容量値を異ならせることができる。
さらに、本発明の半導体装置では、異なる平面領域に同じ平面面積で形成された、上記下層側ＭＩＭ容量素子及び上記上層側ＭＩＭ容量素子の組を２組備え、一方の組の上記上層側電極パターンと他方の組の上記下層側電極パターンは互いに電気的に接続されており、一方の組の上記下層側電極パターンと他方の組の上記上層側電極パターンは互いに電気的に接続されており、一方の組の上記共通電極パターンと他方の組の上記共通電極パターンは互いに電気的に接続されている。
例えば、一方の組の上層側ＭＩＭ容量素子をＣ１、下層側ＭＩＭ容量素子をＣ２、他方の組の上層側ＭＩＭ容量素子をＣ１’、下層側ＭＩＭ容量素子をＣ２’とし、上層側ＭＩＭ容量素子Ｃ１の上層側電極パターン及び下層側ＭＩＭ容量素子Ｃ２’の下層側電極パターンが端子Ａに電気的に接続され、上層側ＭＩＭ容量素子Ｃ１’の上層側電極パターン及び下層側ＭＩＭ容量素子Ｃ２の下層側電極パターンが端子Ｂに電気的に接続され、両組の共通電極パターンが端子Ｃに電気的に接続されているとすると、端子Ａと端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続された回路構成となる。
ここで、両組において下層側容量絶縁膜は同じ膜厚に形成され、上層側容量絶縁膜は同じ膜厚に形成されているとすると、両組のＭＩＭ容量素子の形成面積は同じなので、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の容量値は同じになり、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の容量値は同じになる。
したがって、下層側容量絶縁膜と上層側容量絶縁膜の膜厚が同じ場合はもちろん、両膜厚が異なっていても、端子Ａと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１及びＣ２’の合計容量値と、端子Ｂと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１’及びＣ２の合計容量値は同じになる。
これにより、端子Ａと端子Ｃの間及び端子Ｂと端子Ｃの間に、精度の高いペア性をもつマッチングキャパシタ（ matching capacitor ）を形成することができる。
【００１９】
本発明の半導体装置の製造方法の第２局面は、ＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に、下層側ＭＩＭ容量素子の第１電極となる下層側電極パターンを形成する下層側電極パターン形成工程、
（Ｂ）上記下層側電極パターンの表面に下層側ＭＩＭ容量素子の容量絶縁膜となる下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）上記下層側電極パターンの形成領域の少なくとも一部分と重なるように上記下層側容量絶縁膜上に、下層側ＭＩＭ容量素子の第１電極及び上層側ＭＩＭ容量素子の第２電極となる共通電極パターンと、上記共通電極パターンの表面に上層側ＭＩＭ容量素子の容量絶縁膜となる上層側容量絶縁膜を形成する共通電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）上記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）上記下層側電極パターン及び上記共通電極パターンの形成領域の少なくとも一部分と重なるように上記第２層間絶縁膜に開口部を形成した後、上記開口部に金属材料を埋め込んで、上記上層側容量絶縁膜上に、上層側ＭＩＭ容量素子の第２電極となる上層側電極パターンを形成する上層側電極パターン形成工程。
【００２０】
本発明の半導体装置の製造方法の第２局面によれば、同じ平面領域に縦方向に重畳して、第１電極となる下層側電極パターン、上記第１電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンからなる下層側ＭＩＭ容量素子と、第１電極となる上記共通電極パターンと、上記共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンからなる上層側ＭＩＭ容量素子を形成することができる。これにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、上記構造の２つのＭＩＭ容量素子を容易に形成することができる。
【００２１】
【発明の実施の形態】
半導体装置の参考例において、上記第１電極は、上記上層側第１電極パターンの上層に上記下層側第１電極パターン及び上記上層側第１電極パターンと電気的に接続された１層又は複数層の電極パターンをさらに備え、上記第２電極は、互いに電気的に接続された上記第２電極パターンを含む複数の電極パターンからなり、上記第１電極を構成する複数の電極パターンの間ごとに、上記第１電極を構成する電極パターンとは容量絶縁膜を介して配置されているようにしてもよい。その結果、単位面積あたりの電気容量をさらに大きくすることができる。
【００２２】
また、半導体装置の参考例において、上記容量絶縁膜の一例として窒化シリコン膜を挙げることができる。例えば下層側第１電極パターンと、下層側第１電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、窒化シリコン膜は、ＭＩＭ容量素子の容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。
【００２３】
また、半導体装置の参考例において、上記第１電極を構成する電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、上記第２電極を構成する電極パターンはアルミニウムを主成分とする金属材料からなるものを挙げることができる。これにより、銅を主成分とする金属材料からなる上層側第１電極及び下層側第２電極の間に、従来から用いられているアルミニウム層の形成技術により第２電極を配置することができ、製造プロセスが容易になる。
【００２４】
本発明の半導体装置において、上記下層側容量絶縁膜及び上記上層側容量絶縁膜の一例として窒化シリコン膜を挙げることができる。例えば下層側電極パターンと、下層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、下層側電極パターン上に配置される下層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は下層側容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。また、上層側電極パターンと、上層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、共通電極パターン上に配置される上層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は上層側容量絶縁膜としてだけでなく、上層側電極パターン用の溝を層間絶縁膜（配線間絶縁膜）に形成する際のエッチングストッパー層を兼ねることができる。
【００２５】
本発明の半導体装置において、上記下層側電極パターン及び上記上層側電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、上記共通電極パターンはアルミニウムを主成分とする金属材料からなるものを挙げることができる。これにより、銅を主成分とする金属材料からなる上層側電極パターン及び下層側電極パターンの間に、従来から用いられているアルミニウム層の形成技術により共通電極パターンを配置することができ、製造プロセスが容易になる。
【００２７】
本発明の半導体装置の製造方法の第１局面において、上記第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上記上層側容量絶縁膜として上記第２層間絶縁膜とはエッチング選択比があるものを形成し、上記上層側第１電極パターン形成工程（Ｅ）は、上記開口部を形成する際に上記上層側容量絶縁膜をエッチングストッパー層として用いることが好ましい。上記上層側容量絶縁膜と上記第２層間絶縁膜の組合せの一例として、上記容量絶縁膜は窒化シリコン膜、上記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜を挙げることができる。ここでｌｏｗ−ｋ膜とは低誘電率材料からなる絶縁膜を言う。上層側容量絶縁膜をエッチングストッパー層として用いることにより、ＭＩＭ容量素子の容量絶縁膜に影響なく、上層側第１電極を形成するための開口部を容易に形成することができ、さらに、上層側第１電極と同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【００２８】
本発明の半導体装置の製造方法の第２局面において、上記共通電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上記上層側容量絶縁膜として上記第２層間絶縁膜とはエッチング選択比があるものを形成し、上記上層側電極パターン形成工程（Ｅ）は、上記開口部を形成する際に上記上層側容量絶縁膜をエッチングストッパー層として用いることが好ましい。上記上層側容量絶縁膜と上記第２層間絶縁膜の組合せの一例として、上記上層側容量絶縁膜は窒化シリコン膜、上記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜を挙げることができる。上層側容量絶縁膜をエッチングストッパー層として用いることにより、上層側ＭＩＭ容量素子の上層側容量絶縁膜に影響なく、上層側電極パターンを形成するための開口部を容易に形成することができ、さらに、上層側電極パターンと同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【００２９】
【実施例】
図１は半導体装置の参考例のＭＩＭ容量素子形成領域を示す断面図である。図２はその参考例のＭＩＭ容量素子形成領域及びＭＯＳ（metal oxide semiconductor）トランジスタ形成領域を示す断面図である。図１及び図２では、金属材料の拡散を防止するためのバリア層の図示は省略されている。
【００３０】
半導体基板１の表面に素子分離用のフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれた領域の半導体基板１の表面側にＬＤＤ（lightly doped drain）構造のソース及びドレインを構成する２つの不純物拡散領域５が間隔をもって形成されている。２つの不純物拡散領域５間の半導体基板１上にゲート酸化膜７を介してゲート電極９が形成されている。ゲート電極９は例えばポリシリコン膜により形成されている。ゲート電極９の側面に、ＬＤＤ構造を形成する際に用いられる酸化シリコン膜からなるサイドウォールスペーサ１１が形成されている。
【００３１】
フィールド酸化膜３上、不純物拡散領域５上、ゲート電極９上及びサイドウォールスペーサ１１上を含む半導体基板１上全面に第１層間絶縁膜の下層側を構成する絶縁膜、例えば酸化シリコン膜１３が形成されている。酸化シリコン膜１３の膜厚は例えば３０００〜１００００Å（オングストローム）、ここでは５０００Åである。酸化シリコン膜１３には、各不純物拡散領域５に対応してコンタクトホール１５がそれぞれ形成されている。コンタクトホール１５内には導電材料、例えばタングステン１７が充填されている。
【００３２】
酸化シリコン膜１３上に第１層間絶縁膜の上層側を構成する絶縁膜、例えばｌｏｗ−ｋ膜１９が形成されている。ｌｏｗ−ｋ膜１９の膜厚は例えば１０００〜５０００Å、ここでは３０００Åである。ｌｏｗ−ｋ膜１９にはＭＩＭ容量素子の形成領域に対応して開口部が形成されており、その開口部に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の下層側第１電極パターン２１が形成されている。下層側第１電極パターン２１の膜厚はｌｏｗ−ｋ膜１９の膜厚と同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００３３】
また、ｌｏｗ−ｋ膜１９にはコンタクトホール１５の形成領域を含む配線形成領域に溝が形成されており、その溝に金属材料、例えば銅が埋め込まれて第１層目のメタル配線２３が形成されている。不純物拡散領域５と第１層目のメタル配線２３はコンタクトホール１５内に充填されたタングステン１７を介して電気的に接続されている。
【００３４】
ｌｏｗ−ｋ膜１９上、下層側第１電極パターン２１上及びメタル配線２３上に、ＭＩＭ容量素子の形成領域においてＭＩＭ容量素子の下層側容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜２５が形成されている。窒化シリコン膜２５の膜厚は例えば１００〜１０００Å、ここでは５００Åである。
【００３５】
ＭＩＭ容量素子の形成領域の窒化シリコン膜２５上に、下層側第１電極パターン２１の形成領域と一部重なるように、ＭＩＭ容量素子の第２電極を構成する第２電極パターン２７が形成されている。第２電極パターン２７は例えば膜厚が１０００〜５０００Å、ここでは２０００Åのアルミニウムにより形成されている。
【００３６】
第２電極パターン２７の上面にＭＩＭ容量素子の上層側容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜２９が形成されている。窒化シリコン膜２９の膜厚は窒化シリコン膜２５と同じであり、例えば１００〜１０００Å、ここでは５００Åである。
【００３７】
第２電極パターン２７及び窒化シリコン膜２９を覆うように、窒化シリコン膜２５上に第２層間絶縁膜を構成する絶縁膜、例えばｌｏｗ−ｋ膜３１が形成されている。ｌｏｗ−ｋ膜３１の膜厚は例えば２０００〜１００００Å、ここでは５５００Åである。下層側第１電極パターン２１の形成領域の第２電極パターン２７とは重なっていない領域のうち所定の領域の窒化シリコン膜２５及びｌｏｗ−ｋ膜３１にスルーホール（接続孔）３３が形成されている。
【００３８】
ｌｏｗ−ｋ膜３１には下層側第１電極パターン２１の形成領域に対応して、スルーホール３３と連通する開口部３５が形成されている。開口部３５は窒化シリコン膜２９上では窒化シリコン膜２９が露出するように形成されている。開口部３５の深さはｌｏｗ−ｋ膜３１の膜厚から第２電極パターン２７の膜厚及び窒化シリコン膜２９の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００３９】
スルーホール３３内及び開口部３５内に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の上層側第１電極パターン３７が形成されている。上層側第１電極パターン３７の膜厚は開口部３５の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。下層側第１電極パターン２１と上層側第１電極パターン３７はスルーホール３３を介して電気的に接続されている。
【００４０】
第２電極パターン２７の形成領域の上層側第１電極パターン３７とは重なっていない領域のうち所定の領域の窒化シリコン膜２９及びｌｏｗ−ｋ膜３１にスルーホール３９が形成されている。スルーホール３９内に金属材料、例えば銅が埋め込まれて第２層目のメタル配線４１が形成されている。
【００４１】
また、窒化シリコン膜２９及びｌｏｗ−ｋ膜３１には第１層目のメタル配線２３上の所定の領域に対応してスルーホール４３が形成されている。スルーホール４３の形成領域を含むｌｏｗ−ｋ膜３１の表面側の配線形成領域に溝が形成されており、その溝及びスルーホール４３内に金属材料、例えば銅が埋め込まれて第２層目のメタル配線４５が形成されている。第１層目のメタル配線２３と第２層目のメタル配線４５はスルーホール４３を介して電気的に接続されている。
【００４２】
このように、ＭＩＭ容量素子において、第２電極を構成する第２電極パターン２７を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１及び上層側第１電極パターン３７からなる第１電極によって容量絶縁膜２５，２９を介して挟んだ構造にすることにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。この構造により、容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
【００４３】
また、ＭＩＭ容量素子の形成領域以外の領域において、窒化シリコン膜２５は第１層目のメタル配線２３を形成する銅がｌｏｗ−ｋ膜３１へ拡散するのを防ぐキャップ層として機能している。
【００４４】
図３は半導体装置の製造方法の第１局面の一実施例を示す工程断面図であり、ＭＩＭ容量素子形成領域を示す。図１と同じ機能を果たす部分には同じ符号を付す。図１及び図３を参照してこの実施例を説明する。図３では金属材料の拡散を防止するためのバリア層の図示は省略されており、バリア層の形成工程の説明は省略する。
【００４５】
（１）例えばＣＶＤ（chemical vapor deposition）法により、ＭＯＳトランジスタなどの半導体素子が形成された半導体基板（図示は省略）上に酸化シリコン膜１３を５０００Åの膜厚に形成する。例えばＣＶＤ法又は回転塗布法により、酸化シリコン膜１３上にｌｏｗ−ｋ膜１９を３０００Åの膜厚に形成する。ｌｏｗ−ｋ膜１９は後工程で表面側の一部が研磨削除されるので、あらかじめ厚く形成されている。
【００４６】
写真製版技術及びエッチング技術によりＭＩＭ容量素子形成領域のｌｏｗ−ｋ膜１９を選択的に除去して開口部を形成し、メッキ技術によりその開口部内に銅を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により開口部外の銅を研磨削除して、例えば膜厚が３０００Åの下層側第１電極パターン２１を形成する。
【００４７】
このように開口部や溝構造を形成し、金属材料を埋め込んで配線や電極パターンなどを形成する方法はダマシン法と呼ばれる。
その後、ＣＶＤ法により、ｌｏｗ−ｋ膜１９上及び下層側第１電極パターン２１上に窒化シリコン膜２５を５００Åの膜厚に形成する（図３（ａ）参照）。
【００４８】
（２）例えばスパッタ法により窒化シリコン膜２５上にアルミニウム層を２０００Åの膜厚に形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜を窒化シリコン膜２５と同じ膜厚（５００Å）に形成する。写真製版技術及びエッチング技術により、窒化シリコン膜及びアルミニウム層を順次パターニングして、窒化シリコン膜２５上に下層側第１電極パターン２１の形成領域と一部重なるように、アルミニウム層から第２電極パターン２７を形成し、第２電極パターン２７の上面に窒化シリコン膜２９を形成する（図３（ｂ）参照）。
【００４９】
（３）例えばＣＶＤ法又は回転塗布法により、半導体基板上全面にｌｏｗ−ｋ膜３１を形成し、ＣＭＰ法により平坦化して５５００Åの膜厚にする。ｌｏｗ−ｋ膜３１は後工程で表面側の一部が研磨削除されることを考慮してあらかじめ厚く形成されている（図３（ｃ）参照）。
【００５０】
（４）写真製版技術により、下層側第１電極パターン２１と第２電極パターン２７を上層側に電気的に接続するためのスルーホールの形成領域に対応して開口部をもつフォトレジストパターン４７を形成する。エッチング技術により、フォトレジストパターン４７をマスクにしてｌｏｗ−ｋ膜３１及び窒化シリコン膜２５，２９の一部分を選択的に除去し、下層側第１電極パターン２１に対応してスルーホール３３を形成し、第２電極パターン２７に対応してスルーホール３９を形成する（図３（ｄ）参照）。
【００５１】
（５）フォトレジストパターン４７を除去した後、写真製版技術により、スルーホール３３の形成領域を含む下層側第１電極パターン２１の形成領域に対応して開口部をもつフォトレジストパターン４９を形成する。エッチング技術により、フォトレジストパターン４９をマスクにしてｌｏｗ−ｋ膜３１の一部分を選択的に除去して例えば３０００Åの深さをもつ開口部３５を形成する。このとき、窒化シリコン膜２９はエッチングストッパー層として機能する。開口部３５とスルーホール３３は連通している（図３（ｅ）参照）。
【００５２】
（６）フォトレジストパターン４９を除去した後、メッキ技術により開口部３５内、スルーホール３３内及びスルーホール３９内に銅を埋め込み、ＣＭＰ法により開口部３５外及びスルーホール３９外の銅を研磨削除して、膜厚が３０００Åの上層側第１電極パターン３７と、第２層目のメタル配線４１を形成する（図１参照）。
このように、配線や電極パターンと、スルーホールを同時に形成する方法はデュアルダマシン法と呼ばれる。
【００５３】
この実施例によれば、第２電極を構成する第２電極パターン２７を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１及び上層側第１電極パターン３７からなる第１電極によって容量絶縁膜２５，２９を介して挟んだ構造をもつＭＩＭ容量素子を形成することができ、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。さらに、従来技術と同じ写真製版回数で上記ＭＩＭ容量素子を形成することができる。
【００５４】
図４は、半導体装置の他の参考例のＭＩＭ容量素子部分を示す断面図である。図４では、金属材料の拡散を防止するためのバリア層の図示は省略されている。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５５】
半導体基板（図示は省略）上に形成された酸化シリコン膜１３上にｌｏｗ−ｋ膜１９と下層側第１電極パターン２１が形成されている。ｌｏｗ−ｋ膜１９上及び下層側第１電極パターン２１上に下層側容量絶縁膜を構成する窒化シリコン膜２５が形成されている。ＭＩＭ容量素子の形成領域の窒化シリコン膜２５上に、下層側第１電極パターン２１の形成領域と一部重なるように第２電極パターン２７が形成されている。
【００５６】
第２電極パターン２７の上面に上層側容量絶縁膜を構成する窒化シリコン膜２９が形成されている。第２電極パターン２７及び窒化シリコン膜２９を覆うように、窒化シリコン膜２５上にｌｏｗ−ｋ膜３１が形成されている。
【００５７】
下層側第１電極パターン２１の形成領域の第２電極パターン２７とは重なっていない領域のうち所定の領域の窒化シリコン膜２５及びｌｏｗ−ｋ膜３１にスルーホール３３が形成されている。下層側第１電極パターン２１の形成領域に対応してｌｏｗ−ｋ膜３１の表面側に開口部３５が形成されている。開口部３５内及びスルーホール３３内に銅が埋め込まれて上層側第１電極パターン３７が形成されている。
【００５８】
第２電極パターン２７の形成領域の上層側第１電極パターン３７とは重なっていない領域のうち所定の領域の窒化シリコン膜２９及びｌｏｗ−ｋ膜３１にスルーホール３９が形成されている。スルーホール３９内に銅が埋め込まれて第２層目のメタル配線４１が形成されている。
【００５９】
ｌｏｗ−ｋ膜３１上、上層側第１電極パターン３７上及び第２層目のメタル配線４１上に、ＭＩＭ容量素子の形成領域においてＭＩＭ容量素子の容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜５１が形成されている。窒化シリコン膜５１の膜厚は窒化シリコン膜２５，２９と同じ膜厚であり、例えば５００Åである。窒化シリコン膜５１には第２層目のメタル配線４１の形成領域に対応して開口部５３が形成されている。
【００６０】
第２電極パターン２７の形成領域に対応して、窒化シリコン膜５１上及び開口部５３内にＭＩＭ容量素子の第２電極を構成する上層側第２電極パターン５５が形成されている。上層側第２電極パターン５５は例えば膜厚が２０００Åのアルミニウムにより形成されている。上層側第２電極パターン５５は開口部５３及びスルーホール３９を介して第２電極パターン２７に電気的に接続されている。
【００６１】
上層側第２電極パターン５５の上面にＭＩＭ容量素子の容量絶縁膜を構成する窒化シリコン膜５７が形成されている。窒化シリコン膜５７の膜厚は窒化シリコン膜２５，２９，５１と同じであり、例えば１００〜１０００Å、ここでは５００Åである。
【００６２】
上層側第２電極パターン５５及び窒化シリコン膜５７を覆うように、窒化シリコン膜５１上に第３の層間絶縁膜を構成するｌｏｗ−ｋ膜５９が形成されている。ｌｏｗ−ｋ膜５９の膜厚は例えば２０００〜１００００Å、ここでは５５００Åである。上層側第１電極パターン３７の形成領域の上層側第２電極パターン５５とは重なっていない領域のうち所定の領域の窒化シリコン膜５１及びｌｏｗ−ｋ膜５９にスルーホール６１が形成されている。
【００６３】
ｌｏｗ−ｋ膜５９には上層側第１電極パターン３７の形成領域に対応して、スルーホール６１と連通する開口部６３が形成されている。開口部６３は窒化シリコン膜５７上では窒化シリコン膜５７が露出するように形成されている。開口部３５の深さはｌｏｗ−ｋ膜５９の膜厚から上層側第２電極パターン５５の膜厚及び窒化シリコン膜５７の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００６４】
スルーホール６１内及び開口部６３内に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の上層側第１電極パターン６５が形成されている。上層側第１電極パターン６５の膜厚は開口部６３の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。下層側第１電極パターン２１、上層側第１電極パターン３７及び上層側第１電極パターン６５はスルーホール３３，６１を介して電気的に接続されている。
【００６５】
上層側第２電極パターン５５の形成領域の上層側第１電極パターン６５とは重なっていない領域のうち所定の領域の窒化シリコン膜５７及びｌｏｗ−ｋ膜５９にスルーホール６７が形成されている。スルーホール６７内に金属材料、例えば銅が埋め込まれて第３層目のメタル配線６９が形成されている。
【００６６】
このように、異なる２層に形成され、かつ互いに電気的に接続された第２電極パターン２１及び上層側第２電極パターン５５からなる第２電極を、異なる３層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１、上層側第１電極パターン３７及び上層側第１電極パターン６５からなる第１電極の間に容量絶縁膜２５，２９，５１，５５を介して配置した構造にすることにより、単位面積あたりの電気容量をさらに大きくすることができる。
【００６７】
窒化シリコン膜５１、開口部５３、上層側第２電極パターン５５、窒化シリコン膜５７、ｌｏｗｌ−ｋ膜５９、スルーホール６１、開口部６３、上層側第１電極パターン６５、スルーホール６７及び第３層目のメタル配線６９の形成は、ｌｏｗ−ｋ膜３１、上層側第１電極パターン３７及び第２層目のメタル配線４１上に窒化シリコン膜５１を形成し、窒化シリコン膜５１に開口部５３を形成した後、図３（Ｂ）を参照して説明した上記工程（２）から図１を参照して説明した上記工程（６）と同様の工程により形成することができる。
このような構造は、理論上、メタル配線の層数と同じ層数まで重ねることが可能である。
【００６８】
図１から図４に示した実施例及び参考例では、上層側第１電極パターン３７及び６５はデュアルダマシン法により形成されているが、本発明はこれに限定されるものではなく、上層側第１電極パターン３７及び６５はスルーホール３３又は６１を導電材料により埋め込んだ後、ダマシン法により形成されたものであってもよい。
【００６９】
また、上記の実施例では層間絶縁膜としてｌｏｗ−ｋ膜を用いているが、本発明はこれに限定されるものではなく、ｌｏｗ−ｋ膜と称される絶縁膜以外の酸化シリコン膜など、他の材料であってもよい。
【００７０】
また、本発明の半導体装置及びその製造方法は、例えば電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に適用することができる。そのような半導体装置では、例えば図５に示すように、ＭＩＭ容量素子７１は電源Ｖｃｃに接続されている電源ライン７３と、グランド（ＧＮＤ）に接続されているグランドライン７５の間に接続されている。これにより、電源Ｖｃｃから来るノイズをＭＩＭ容量素子７１で鈍らせ、安定した電圧を供給することができる。
【００７１】
ただし、本発明が適用される半導体装置及びその製造方法は電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に限定されるものではなく、ＭＩＭ容量素子を備えた半導体装置及びその製造方法であれば本発明を適用することができる。
【００７２】
図６は半導体装置の一実施例のＭＩＭ容量素子形成領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。図７はその実施例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。図６及び図７では、金属材料の拡散を防止するためのバリア層の図示は省略されている。また、図６（Ａ）では窒化シリコン膜及び層間絶縁膜の図示は省略されている。また、図７におけるＭＩＭ容量素子の断面図は図６（Ａ）のＢ−Ｂ位置に対応している。図１及び図２と同じ機能を果たす部分には同じ符号を付す。
【００７３】
半導体基板１の表面に素子分離用のフィールド酸化膜３が形成され、フィールド酸化膜３で囲まれた領域に２つの不純物拡散領域５、ゲート酸化膜７、ゲート電極９及びサイドウォールスペーサ１１をもつＭＯＳトランジスタが形成されている。
【００７４】
ＭＯＳトランジスタ上を含む半導体基板１上全面に酸化シリコン膜１３が形成されている。酸化シリコン膜１３には各不純物拡散領域５に対応してコンタクトホール１５がそれぞれ形成されている。コンタクトホール１５内にはタングステン１７が充填されている。
【００７５】
酸化シリコン膜１３上にｌｏｗ−ｋ膜１９が形成されている。ｌｏｗ−ｋ膜１９にはＭＩＭ容量素子の形成領域に対応して開口部が２つ形成されており、その開口部に銅が埋め込まれてＭＩＭ容量素子の下層側電極パターン７７ａ，７７ｂが間隔をもって形成されている。下層側電極パターン７７ａ，７７ｂの膜厚はｌｏｗ−ｋ膜１９の膜厚と同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００７６】
また、ｌｏｗ−ｋ膜１９にはコンタクトホール１５の形成領域を含む配線形成領域に溝が形成されており、その溝に銅が埋め込まれて第１層目のメタル配線２３が形成されている。不純物拡散領域５と第１層目のメタル配線２３はコンタクトホール１５内に充填されたタングステン１７を介して電気的に接続されている。
【００７７】
ｌｏｗ−ｋ膜１９上、下層側電極パターン７７ａ，７７ｂ上及びメタル配線２３上に、ＭＩＭ容量素子の形成領域において下層側ＭＩＭ容量素子の下層側容量絶縁膜７９を構成する絶縁膜、例えば窒化シリコン膜が形成されている。下層側容量絶縁膜７９の膜厚は例えば１００〜１０００Å、ここでは５００Åである。
【００７８】
ＭＩＭ容量素子の形成領域の下層側容量絶縁膜７９上に、下層側電極パターン７７ａ，７７ｂの形成領域と一部重なるように、下層側ＭＩＭ容量素子の第２電極及び上層側ＭＩＭ容量素子の第１電極を構成する共通電極パターン８１が形成されている。共通電極パターン８１は例えば膜厚が１０００〜５０００Å、ここでは２０００Åのアルミニウムにより形成されている。
【００７９】
下層側電極パターン７７ａ、下層側容量絶縁膜７９及び共通電極パターン８１により下層側ＭＩＭ容量素子Ｃ２が形成されている。下層側電極パターン７７ｂ、下層側容量絶縁膜７９及び共通電極パターン８１により下層側ＭＩＭ容量素子Ｃ２’が形成されている。
共通電極パターン８１は下層側電極パターン７７ａ上及び７７ｂ上に同じ平面面積で重畳して形成されている。さらに下層側ＭＩＭ容量素子Ｃ２及びＣ２’の形成領域において下層側容量絶縁膜７９の膜厚は同じである。したがって、下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値は同じになる。
【００８０】
共通電極パターン８１の上面に上層側ＭＩＭ容量素子の上層側容量絶縁膜８３を構成する絶縁膜、例えば窒化シリコン膜が形成されている。上層側容量絶縁膜８３の膜厚は下層側容量絶縁膜７９と同じであり、例えば１００〜１０００Å、ここでは５００Åである。上層側容量絶縁膜８３には、後述する上層側電極パターンとは異なる領域にスルーホール８５ｃが形成されている。
【００８１】
共通電極パターン８１及び上層側容量絶縁膜８３を覆うように、下層側容量絶縁膜７９上にｌｏｗ−ｋ膜３１が形成されている。下層側電極パターン７７ａの形成領域の共通電極パターン８１とは重なっていない領域のうち所定の領域の下層側容量絶縁膜７９及びｌｏｗ−ｋ膜３１にスルーホール８５ｂが形成されている。下層側電極パターン７７ｂの形成領域の共通電極パターン８１とは重なっていない領域のうち所定の領域の下層側容量絶縁膜７９及びｌｏｗ−ｋ膜３１にスルーホール８５ａが形成されている。
【００８２】
ｌｏｗ−ｋ膜３１には、下層側ＭＩＭ容量素子Ｃ２の形成領域及びスルーホール８５ａの形成領域を含む領域に開口部８７ａと、下層側ＭＩＭ容量素子Ｃ２’の形成領域及びスルーホール８５ｂの形成領域を含む領域に開口部８７ｂが形成されている。また、ｌｏｗ−ｋ膜３１には、開口部８７ａ，８７ｂとは異なる領域でスルーホール８５ｃを含む領域と、開口部８７ａに連続する領域と、及び開口部８７ｂに連続する領域に、それぞれ配線用溝が形成されている。
開口部８７ａ，８７ｂ及び配線用溝は上層側容量絶縁膜８３上では上層側容量絶縁膜８３が露出するように形成されている。開口部８７ａ，８７ｂ及び配線用溝の深さはｌｏｗ−ｋ膜３１の膜厚から共通電極パターン８１の膜厚及び上層側容量絶縁膜８３の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００８３】
スルーホール８５ａ内、開口部８７ａ内及び開口部８７ａに連続する配線用溝内に金属材料、例えば銅が埋め込まれて上層ＭＩＭ容量素子Ｃ１の上層側電極パターン８９ａ及びメタル配線９１ａが形成されている。スルーホール８５ｂ内、開口部８７ｂ内及び開口部８７ｂに連続する配線用溝内に金属材料、例えば銅が埋め込まれて上層ＭＩＭ容量素子Ｃ１’の上層側電極パターン８９ｂ及びメタル配線９１ｂが形成されている。スルーホール８５ｃ内及びスルーホール８５ｃに連続する配線用溝内に金属材料、例えば銅が埋め込まれてメタル配線９１ｃが形成されている。上層側電極パターン８９ａ，８９ｂ及びメタル配線９１ａ，９１ｂ，９１ｃの膜厚は開口部８７ａ，８７ｂ及び配線用溝の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
下層側電極パターン７７ａと上層側電極パターン８９ｂはスルーホール８５ｂを介して電気的に接続されている。下層側電極パターン７７ｂと上層側電極パターン８９ａはスルーホール８５ａを介して電気的に接続されている。共通電極パターン８１はスルーホール８５ｃを介してメタル配線９１ｃに電気的に接続されている。
【００８４】
上層ＭＩＭ容量素子Ｃ１は共通電極パターン８１、上層側容量絶縁膜８３及び上層側電極パターン８９ａにより形成され、上層ＭＩＭ容量素子Ｃ１’は共通電極パターン８１、上層側容量絶縁膜８３及び上層側電極パターン８９ｂにより形成されている。
上層側電極パターン８９ａ，８９ｂは上層ＭＩＭ容量素子Ｃ１及びＣ１’の平面面積が同じになるように形成されている。さらに上層側ＭＩＭ容量素子Ｃ１及びＣ１’の形成領域において上層側容量絶縁膜８３の膜厚は同じである。したがって、上層側ＭＩＭ容量素子Ｃ１及びＣ１’の容量値は同じになる。
【００８５】
さらに、上層ＭＩＭ容量素子Ｃ１は下層側ＭＩＭ容量素子Ｃ２と同じ平面面積になるように形成されており、上層ＭＩＭ容量素子Ｃ１’は下層側ＭＩＭ容量素子Ｃ２’と同じ平面面積になるように設計されおり、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’は同じ容量値をもつように設計されている。
【００８６】
ＭＩＭ容量素子の形成領域とは異なる領域では、上層側容量絶縁膜８３及びｌｏｗ−ｋ膜３１に、第１層目のメタル配線２３上の所定の領域に対応してスルーホール４３が形成されている。スルーホール４３の形成領域を含むｌｏｗ−ｋ膜３１の表面側の配線形成領域に溝が形成されており、その溝及びスルーホール４３内に銅が埋め込まれて第２層目のメタル配線４５が形成されている。第１層目のメタル配線２３と第２層目のメタル配線４５はスルーホール４３を介して電気的に接続されている。
【００８７】
このように、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子Ｃ１，Ｃ２又はＣ１’，Ｃ２’を備えることにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
また、ＭＩＭ容量素子の形成領域以外の領域において、下層側容量絶縁膜７９は第１層目のメタル配線２３を形成する銅がｌｏｗ−ｋ膜３１へ拡散するのを防ぐキャップ層として機能している。
【００８８】
図８にこの実施例の４つのＭＩＭ容量素子の等価回路を示す。
上層側ＭＩＭ容量素子Ｃ１の上層側電極パターン８９ａと下層側ＭＩＭ容量素子Ｃ２’の下層側電極パターン７７ｂは端子Ａに電気的に接続され、上層側ＭＩＭ容量素子Ｃ１’の上層側電極パターン８９ｂと下層側ＭＩＭ容量素子Ｃ２の下層側電極パターン７７ａは端子Ｂに電気的に接続され、共通電極パターン８１は共通端子Ｃに接続され、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’はマッチングキャパシタとして用いられている。すなわち、端子Ａと共通端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと共通端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続されている。
【００８９】
上述したように、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’の形成面積は同じであり、さらに、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の下層側容量絶縁膜７９は同じ膜厚で形成され、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の上層側容量絶縁膜８３は同じ膜厚で形成されているので、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の容量値は同じになり、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の容量値は同じになる。
【００９０】
一方、下層側容量絶縁膜７９と上層側容量絶縁膜８３は同じ膜厚に設定されているが、製造プロセスのばらつき等により、両容量絶縁膜７９，８３の膜厚が異なり、上層側ＭＩＭ容量素子Ｃ１及びＣ１’の容量値と下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値に差が生じることがある。膜厚の制御に比べ、比較的大きな平面面積にてＭＩＭ容量素子を形成することから、上層側ＭＩＭ容量素子Ｃ１及びＣ１’と下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値差は下層側容量絶縁膜７９及び上層側容量絶縁膜８３の膜厚の差に大きく依存する。
【００９１】
しかし、この実施例では、端子Ａと共通端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと共通端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続されている回路構成であるので、下層側容量絶縁膜７９と上層側容量絶縁膜８３の膜厚が同じ場合はもちろん、両膜厚が異なっていても、端子Ａと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１及びＣ２’の合計容量値と、端子Ｂと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１’及びＣ２の合計容量値は同じになる。
これにより、端子Ａと端子Ｃの間及び端子Ｂと端子Ｃの間に、精度の高いペア性をもつマッチングキャパシタを形成することができる。
【００９２】
図９は半導体装置の製造方法の第２局面の一実施例を示す工程断面図であり、ＭＩＭ容量素子形成領域を示し、図６（Ａ）のＢ−Ｂ位置に対応している。図６と同じ機能を果たす部分には同じ符号を付す。図６及び図９を参照してこの実施例を説明する。図９では金属材料の拡散を防止するためのバリア層の図示は省略されており、バリア層の形成工程の説明は省略する。
【００９３】
（１）例えばＣＶＤ法により、ＭＯＳトランジスタなどの半導体素子が形成された半導体基板（図示は省略）上に酸化シリコン膜１３を５０００Åの膜厚に形成する。例えばＣＶＤ法又は回転塗布法により、酸化シリコン膜１３上にｌｏｗ−ｋ膜１９を３０００Åの膜厚に形成する。ｌｏｗ−ｋ膜１９は後工程で表面側の一部が研磨削除されるので、あらかじめ厚く形成されている。
【００９４】
写真製版技術及びエッチング技術によりＭＩＭ容量素子形成領域のｌｏｗ−ｋ膜１９を選択的に除去して開口部を形成し、メッキ技術によりその開口部内に銅を埋め込み、ＣＭＰ法により開口部外の銅を研磨削除して、例えば膜厚が３０００Åの下層側電極パターン７７ａ，７７ｂを形成する。
その後、ＣＶＤ法により、ｌｏｗ−ｋ膜１９上及び下層側電極パターン７７ａ，７７ｂ上に下層側容量絶縁膜７９を５００Åの膜厚に形成する（図９（ａ）参照）。
【００９５】
（２）例えばスパッタ法により下層側容量絶縁膜７９上にアルミニウム層を２０００Åの膜厚に形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜を下層側容量絶縁膜７９と同じ膜厚（５００Å）に形成する。写真製版技術及びエッチング技術により、窒化シリコン膜及びアルミニウム層を順次パターニングして、下層側容量絶縁膜７９上に下層側電極パターン７７ａ，７７ｂの形成領域と一部重なるように、アルミニウム層から共通電極パターン８１を形成し、共通電極パターン８１の上面に窒化シリコン膜からなる上層側容量絶縁膜８３を形成する。下層側電極パターン７７ａと共通電極パターン８１が重複する領域は下層側ＭＩＭ容量素子Ｃ２を形成し、下層側電極パターン７７ｂと共通電極パターン８１が重複する領域は下層側ＭＩＭ容量素子Ｃ２’を形成する（図９（ｂ）参照）。
【００９６】
（３）例えばＣＶＤ法又は回転塗布法により、半導体基板上全面にｌｏｗ−ｋ膜３１を形成し、ＣＭＰ法により平坦化して５５００Åの膜厚にする。ｌｏｗ−ｋ膜３１は後工程で表面側の一部が研磨削除されることを考慮してあらかじめ厚く形成されている（図９（ｃ）参照）。
【００９７】
（４）写真製版技術により、下層側電極パターン７７ａ，７７ｂを上層側に電気的に接続するためのスルーホール（図６の符号８５ａ，８５ｂ参照）及び共通電極パターン８１を上層側に電気的に接続するためのスルーホール８５ｃの形成領域に対応して開口部をもつフォトレジストパターン９３を形成する。エッチング技術により、フォトレジストパターン９３をマスクにしてｌｏｗ−ｋ膜３１及び下層側容量絶縁膜７９及び上層側容量絶縁膜８３の一部分を選択的に除去し、下層側電極パターン７７ａ，７７ｂに対応してスルーホール（図６の符号８５ａ，８５ｂ参照）を形成し、共通電極パターン８１に対応してスルーホール８５ｃを形成する（図９（ｄ）参照）。
【００９８】
（５）フォトレジストパターン９３を除去した後、写真製版技術により、上層側電極パターン及びメタル配線の形成領域に対応して開口部をもつフォトレジストパターン９５を形成する。エッチング技術により、フォトレジストパターン９５をマスクにしてｌｏｗ−ｋ膜３１の一部分を選択的に除去して例えば３０００Åの深さをもつ開口部８７ａ，８７ｂ及び配線用溝を形成する。このとき、上層側容量絶縁膜８３はエッチングストッパー層として機能する（図９（ｅ）参照）。
【００９９】
（６）フォトレジストパターン９５を除去した後、メッキ技術により開口部８７ａ，８７ｂ、配線用溝内及びスルーホール内に銅を埋め込み、ＣＭＰ法により開口部８７ａ，８７ｂの外及び配線用溝外の銅を研磨削除して、膜厚が３０００Åの上層側電極パターン８９ａ，８９ｂ及びメタル配線９１ａ，９１ｂ，９１ｃを形成する（図６参照）。
【０１００】
この実施例によれば、同じ平面領域に縦方向に重畳して、ＭＩＭ容量素子Ｃ１とＣ２、及びＭＩＭ容量素子Ｃ１’とＣ２’を形成することができる。これにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’を容易に形成することができる。
【０１０１】
以上、本発明の半導体装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０６】
【発明の効果】
請求項１に記載された半導体装置では、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備え、下層側ＭＩＭ容量素子は、第１電極となる下層側電極パターンと、上層側電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンにより構成され、上層側ＭＩＭ容量素子は、第１電極となる共通電極パターンと、共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンにより構成されているようにしたので、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
さらに、異なる平面領域に同じ平面面積で形成された、下層側ＭＩＭ容量素子及び上層側ＭＩＭ容量素子の組を２組備え、一方の組の上層側電極パターンと他方の組の下層側電極パターンは互いに電気的に接続されており、一方の組の下層側電極パターンと他方の組の上層側電極パターンは互いに電気的に接続されており、一方の組の共通電極パターンと他方の組の共通電極パターンは互いに電気的に接続されているようにしたので、精度の高いペア性をもつマッチングキャパシタを形成することができる。
【０１０７】
請求項２に記載された半導体装置では、請求項１に記載された半導体装置において、下層側容量絶縁膜及び上層側容量絶縁膜として窒化シリコン膜を用いるようにしたので、例えば下層側電極パターンと、下層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、窒化シリコン膜は下層側容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。また、上層側電極パターンと、上層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、共通電極パターン上に配置される上層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は上層側容量絶縁膜としてだけでなく、上層側電極パターン用の開口部を層間絶縁膜に形成する際のエッチングストッパー層を兼ねることができる。
【０１０８】
請求項３に記載された半導体装置では、請求項１又は２に記載された半導体装置において、下層側電極パターン及び上層側電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、共通電極パターンはアルミニウムを主成分とする金属材料からなるものを備えているようにしたので、銅を主成分とする金属材料からなる上層側電極パターン及び下層側電極パターンの間に、従来から用いられているアルミニウム層の形成技術により共通電極パターンを配置することができ、製造プロセスが容易になる。
【０１１０】
請求項４に記載された半導体装置の製造方法では、ＭＩＭ容量素子を備えた半導体装置の製造方法において、半導体基板上に形成された第１層間絶縁膜上に下層側第１電極パターンを形成する工程（Ａ）、下層側第１電極パターンの表面に下層側容量絶縁膜を形成する工程（Ｂ）、下層側第１電極パターンの形成領域の少なくとも一部分と重なるように下層側容量絶縁膜上に第２電極パターンを形成し、第２電極パターンの表面に上層側容量絶縁膜を形成する第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）、上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する工程（Ｄ）、第２層間絶縁膜に、第１電極パターンを上層側に電気的に接続するための第１接続孔、第２電極パターンを上層側に電気的に接続するための第２接続孔、並びに、上層側容量絶縁膜及び第１接続孔の形成領域を含む領域に開口部を形成した後、開口部、第１接続孔及び第２接続孔に金属材料を埋め込んで、第２電極パターン上に上層側容量絶縁膜を介して上層側第１電極パターンを形成する接続孔及び上層側第１電極パターン形成工程（Ｅ）を含むようにしたので、ＭＩＭ容量素子を形成することができ、ＭＩＭ容量素子について単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができ、容量素子部の縮小化及び半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、構造のＭＩＭ容量素子を容易に形成することができる。
【０１１１】
請求項５及び６に記載された半導体装置の製造方法では、第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上層側容量絶縁膜として第２層間絶縁膜とはエッチング選択比があるものを形成し、上層側第１電極パターン形成工程（Ｅ）は、開口部を形成する際に上層側容量絶縁膜をエッチングストッパー層として用いるようにしたので、上層側容量絶縁膜をエッチングストッパー層として用いることにより、ＭＩＭ容量素子の容量絶縁膜に影響なく、上層側第１電極を形成するための開口部を容易に形成することができ、さらに、上層側第１電極と同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【０１１２】
請求項７に記載された半導体装置の製造方法では、ＭＩＭ容量素子を備えた半導体装置の製造方法において、第１層間絶縁膜上に下層側ＭＩＭ容量素子の第１電極となる下層側電極パターンを形成する工程（Ａ）、下層側電極パターンの表面に下層側ＭＩＭ容量素子の容量絶縁膜となる下層側容量絶縁膜を形成する工程（Ｂ）、下層側電極パターンの形成領域の少なくとも一部分と重なるように下層側容量絶縁膜上に下層側ＭＩＭ容量素子の第１電極及び上層側ＭＩＭ容量素子の第２電極となる共通電極パターンと、共通電極パターンの表面に上層側ＭＩＭ容量素子の容量絶縁膜となる上層側容量絶縁膜を形成する工程（Ｃ）、上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する工程（Ｄ）、及び、下層側電極パターン及び共通電極パターンの形成領域の少なくとも一部分と重なるように第２層間絶縁膜に開口部を形成した後、開口部に金属材料を埋め込んで、上層側容量絶縁膜上に、上層側ＭＩＭ容量素子の第２電極となる上層側電極パターンを形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を構成するＭＩＭ容量素子を形成することができ、容量素子部の縮小化を図って半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、本発明の半導体装置の２つのＭＩＭ容量素子を容易に形成することができる。
【０１１３】
請求項８及び９に記載された半導体装置の製造方法では、請求項１２に記載された半導体装置の製造方法において、共通電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上層側容量絶縁膜として第２層間絶縁膜とはエッチング選択比があるものを形成し、上層側電極パターン形成工程（Ｅ）は、開口部を形成する際に上層側容量絶縁膜をエッチングストッパー層として用いるようにしたので、上層側ＭＩＭ容量素子の上層側容量絶縁膜に影響なく、上層側電極パターンを形成するための開口部を容易に形成することができ、さらに、上層側電極パターンと同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【図面の簡単な説明】
【図１】 半導体装置の参考例のＭＩＭ容量素子形成領域を示す断面図である。
【図２】 同参考例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。
【図３】 半導体装置の製造方法の第１局面の一実施例を示す工程断面図である。
【図４】 半導体装置の他の参考例のＭＩＭ容量素子形成領域を示す断面図である。
【図５】 本発明が適用される半導体装置の一部分を示す回路図である。
【図６】 半導体装置の一実施例のＭＩＭ容量素子形成領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図７】 同実施例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。
【図８】 同実施例の４つのＭＩＭ容量素子の等価回路である。
【図９】 半導体装置の製造方法の第２局面の一実施例を示す工程断面図である。
【図１０】 従来のＭＩＭ容量素子の構造を示す断面図である。
【符号の説明】
１ 半導体基板
３ フィールド酸化膜
５ 不純物拡散領域
７ ゲート酸化膜
９ ゲート電極
１１ サイドウォールスペーサ
１３ 酸化シリコン膜
１５ コンタクトホール
１７ タングステン
１９，３１ ｌｏｗ−ｋ膜
２１ 下層側第１電極パターン
２３ 第１層目のメタル配線
２５，２９ 窒化シリコン膜
２７ 第２電極パターン
２９ 窒化シリコン膜
３３，３９，４３ スルーホール
３５ 開口部
３７ 上層側第１電極パターン
４１，４５ 第２層目のメタル配線
４７，４９ フォトレジストパターン
５１，５７ 窒化シリコン膜
５３，６３ 開口部
５５ 上層側第２電極パターン
５９ ｌｏｗ−ｋ膜
６１，６７ スルーホール
６５ 上層側第１電極パターン
６９ メタル配線
７１ ＭＩＭ容量素子
７３ 電源ライン
７５ グランドライン
７７ａ，７７ｂ 下層側電極パターン
７９ 下層側容量絶縁膜
８１ 共通電極パターン
８３ 上層側容量絶縁膜
８５ａ，８５ｂ，８５ｃ スルーホール
８７ａ，８７ｂ 開口部
８９ａ，８９ｂ 上層側電極パターン
９１ａ，９１ｂ，９１ｃ メタル配線
９３，９５ フォトレジストパターン
Ａ，Ｂ，Ｃ 端子
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ（Metal-Insulator-Metal）容量素子を備えた半導体装置及びその製造方法に関するものである。本明細書において容量絶縁膜とは第１電極と第２電極の間に設けられた絶縁膜をいう。
【０００２】
【従来の技術】
半導体製品は、ますます高集積化が進み、微細化が要求される。このため、配線において、抵抗の増加やＥＭ（エレクトロマイグレーション）劣化により歩留まりや信頼性の低下が懸念される。そこで、従来から用いられているアルミニウム（Ａｌ）に代わって、銅（Ｃｕ）を主成分とした配線が用いられるようになってきた。
【０００３】
アルミニウム配線を形成する工程ではドライエッチングにより配線パターンを形成している。しかし、銅配線を形成する工程では、銅はアルミニウムのようには反応生成物の気化性が良くないことから、ドライエッチングを用いることができない。そのため、層間絶縁膜に配線用の溝を形成し、その溝に銅を埋め込んで銅配線を形成するダマシン（damascene）法が用いられている。
【０００４】
一方、半導体製品の性能向上やアナログ対応のために、配線間の正規容量が使われ、ＭＩＭ容量素子やＰＩＰ（Poly silicon-Insulator-Poly silicon）容量素子が用いられている。
【０００５】
図１０に従来のＭＩＭ容量素子の断面図を示す。
半導体基板（図示は省略）上に形成された層間絶縁膜１０１の表面側にＭＩＭ容量素子の第１電極を構成する第１電極パターン１０３が形成されている。第１電極パターン１０３は平板状の金属材料からなり、図１０ではダマシン法により銅が埋め込まれて形成された例を示している。
【０００６】
層間絶縁膜１０１上及び第１電極パターン１０３上にＭＩＭ容量素子の容量を構成する酸化膜や窒化シリコン膜などの絶縁膜１０５が形成されている。第１電極パターン１０３の形成領域と一部重なって絶縁膜１０５上にＭＩＭ容量素子の第２電極を構成する第２電極パターン１０７が形成されている。第２電極パターン１０７は平板状の金属材料からなり、図１０ではアルミニウムにより形成された例を示している。第１電極パターン１０３と第２電極パターン１０７は絶縁膜１０５を介して配置されており、第１電極パターン１０３と第２電極パターン１０７の重なっている領域が容量となる。
【０００７】
第２電極パターン１０７上を覆うように絶縁膜１０５に層間絶縁膜１０９が形成されている。第２電極パターン１０７とは重なっていない領域の第１電極パターン１０３上の所定の領域において、層間絶縁膜１０９及び絶縁膜１０５にスルーホール１１１が形成されている。層間絶縁膜１０９には第２電極パターン１０７上の所定の領域に対応してスルーホール１１３も形成されている。スルーホール１１１内及び層間絶縁膜１０９上に第１電極パターン１０３と電気的接続を取るためのアルミニウム配線１１５が形成されている。スルーホール１１３内及び層間絶縁膜１０９上に第２電極パターン１０７と電気的接続を取るためのアルミニウム配線１１７が形成されている。
【０００８】
層間絶縁膜１０９は、図示しない領域に第１電極パターン１０３と同時に形成された下層メタル配線と、第２電極パターン１０７と同時に形成された上層メタル配線の間の寄生容量を低減するために絶縁膜１０５に比べて十分厚い膜厚に形成されている。
図１０に示したように、従来のＭＩＭ容量素子は、大きな一対の平行平板電極（第１電極パターン１０３及び第２電極パターン１０７）を必要とし、高集積化の妨げとなっている。
【０００９】
図１０では第２電極がアルミニウムにより形成されている例を示したが、ダマシン法により形成された第１電極及び第２電極を備えたＭＩＭ容量素子がある（例えば、特許文献１参照。）。特許文献１では、ＭＩＭ容量素子として用いられる上層の銅配線と下層の銅配線の形状を、四角以外の格子状、すのこ状又はくし形の形状にし、その上層に銅の拡散防止膜を形成することにより、容量素子での電気的なリークを効果的に抑えることを特徴としている。しかし、この従来技術でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【００１０】
また、銅を用いたダマシン法により形成された第１電極（下層電極）と、ＭＩＭ容量素子形成領域以外の領域ではパッシベーション膜も兼ねる容量絶縁膜と、ＭＩＭ容量素子形成領域以外の領域ではボンディングパッドも兼ねるアルミニウムからなる第２電極を備えたＭＩＭ容量素子がある（特許文献２参照）。しかし、この従来技術でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【００１１】
【特許文献１】
特開２００１−２３７３７５号公報
【特許文献２】
特開２００１−２２３３３９号公報
【００１２】
【発明が解決しようとする課題】
そこで本発明は、容量素子部の縮小化を図ることができるＭＩＭ容量素子を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
半導体装置の参考例は、金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置であって、上記第１電極は異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなり、上記第２電極は上記下層側第１電極パターンと上記上層側第１電極パターンの間に容量絶縁膜を介して配置された第２電極パターンからなるものである。
【００１４】
第２電極を構成する第２電極パターンを、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなる第１電極によって挟んだ構造にすることにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。この構造により、容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。本明細書において容量素子部とは容量素子が形成される領域をいう。
【００１５】
本発明の半導体装置の製造方法の第１局面は、金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に下層側第１電極パターンを形成する下層側第１電極パターン形成工程、
（Ｂ）上記下層側第１電極パターンの表面に下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）上記下層側第１電極パターンの形成領域の少なくとも一部分と重なるように上記下層側容量絶縁膜上に第２電極パターンを形成し、上記第２電極パターンの表面に上層側容量絶縁膜を形成する第２電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）上記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）上記第２層間絶縁膜に、上記第１電極パターンを上層側に電気的に接続するための第１接続孔、上記第２電極パターンを上層側に電気的に接続するための第２接続孔、並びに、上記上層側容量絶縁膜及び上記第１接続孔の形成領域を含む領域に開口部を形成した後、上記開口部、上記第１接続孔及び上記第２接続孔に金属材料を埋め込んで、上記第２電極パターン上に上記上層側容量絶縁膜を介して上層側第１電極パターンを形成する接続孔及び上層側第１電極パターン形成工程。
【００１６】
本発明の半導体装置の製造方法の第１局面によれば、第２電極パターンからなる第２電極を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン及び上層側第１電極パターンからなる第１電極によって挟んだ構造をもつＭＩＭ容量素子を形成することができる。これにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができ、容量素子部の縮小化及び半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、上記構造のＭＩＭ容量素子を容易に形成することができる。
【００１７】
本発明の半導体装置は、ＭＩＭ容量素子を備えた半導体装置であって、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備え、下層側ＭＩＭ容量素子は、第１電極となる下層側電極パターンと、上記上層側電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンにより構成され、上層側ＭＩＭ容量素子は、第１電極となる上記共通電極パターンと、上記共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンにより構成されているものである。
【００１８】
同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備えることにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
本発明の半導体装置において、下層側ＭＩＭ容量素子と上層側ＭＩＭ容量素子の平面面積が同じである場合、下層側容量絶縁膜と上層側容量絶縁膜の膜厚を同じにすれば下層側ＭＩＭ容量素子と上層側ＭＩＭ容量素子の容量値を同じにすることができ、両膜厚を異ならせれば両容量素子の容量値を異ならせることができる。
さらに、本発明の半導体装置では、異なる平面領域に同じ平面面積で形成された、上記下層側ＭＩＭ容量素子及び上記上層側ＭＩＭ容量素子の組を２組備え、一方の組の上記上層側電極パターンと他方の組の上記下層側電極パターンは互いに電気的に接続されており、一方の組の上記下層側電極パターンと他方の組の上記上層側電極パターンは互いに電気的に接続されており、一方の組の上記共通電極パターンと他方の組の上記共通電極パターンは互いに電気的に接続されている。
例えば、一方の組の上層側ＭＩＭ容量素子をＣ１、下層側ＭＩＭ容量素子をＣ２、他方の組の上層側ＭＩＭ容量素子をＣ１’、下層側ＭＩＭ容量素子をＣ２’とし、上層側ＭＩＭ容量素子Ｃ１の上層側電極パターン及び下層側ＭＩＭ容量素子Ｃ２’の下層側電極パターンが端子Ａに電気的に接続され、上層側ＭＩＭ容量素子Ｃ１’の上層側電極パターン及び下層側ＭＩＭ容量素子Ｃ２の下層側電極パターンが端子Ｂに電気的に接続され、両組の共通電極パターンが端子Ｃに電気的に接続されているとすると、端子Ａと端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続された回路構成となる。
ここで、両組において下層側容量絶縁膜は同じ膜厚に形成され、上層側容量絶縁膜は同じ膜厚に形成されているとすると、両組のＭＩＭ容量素子の形成面積は同じなので、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の容量値は同じになり、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の容量値は同じになる。
したがって、下層側容量絶縁膜と上層側容量絶縁膜の膜厚が同じ場合はもちろん、両膜厚が異なっていても、端子Ａと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１及びＣ２’の合計容量値と、端子Ｂと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１’及びＣ２の合計容量値は同じになる。
これにより、端子Ａと端子Ｃの間及び端子Ｂと端子Ｃの間に、精度の高いペア性をもつマッチングキャパシタ（ matching capacitor ）を形成することができる。
【００１９】
本発明の半導体装置の製造方法の第２局面は、ＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に、下層側ＭＩＭ容量素子の第１電極となる下層側電極パターンを形成する下層側電極パターン形成工程、
（Ｂ）上記下層側電極パターンの表面に下層側ＭＩＭ容量素子の容量絶縁膜となる下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）上記下層側電極パターンの形成領域の少なくとも一部分と重なるように上記下層側容量絶縁膜上に、下層側ＭＩＭ容量素子の第１電極及び上層側ＭＩＭ容量素子の第２電極となる共通電極パターンと、上記共通電極パターンの表面に上層側ＭＩＭ容量素子の容量絶縁膜となる上層側容量絶縁膜を形成する共通電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）上記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）上記下層側電極パターン及び上記共通電極パターンの形成領域の少なくとも一部分と重なるように上記第２層間絶縁膜に開口部を形成した後、上記開口部に金属材料を埋め込んで、上記上層側容量絶縁膜上に、上層側ＭＩＭ容量素子の第２電極となる上層側電極パターンを形成する上層側電極パターン形成工程。
【００２０】
本発明の半導体装置の製造方法の第２局面によれば、同じ平面領域に縦方向に重畳して、第１電極となる下層側電極パターン、上記第１電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンからなる下層側ＭＩＭ容量素子と、第１電極となる上記共通電極パターンと、上記共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンからなる上層側ＭＩＭ容量素子を形成することができる。これにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、上記構造の２つのＭＩＭ容量素子を容易に形成することができる。
【００２１】
【発明の実施の形態】
半導体装置の参考例において、上記第１電極は、上記上層側第１電極パターンの上層に上記下層側第１電極パターン及び上記上層側第１電極パターンと電気的に接続された１層又は複数層の電極パターンをさらに備え、上記第２電極は、互いに電気的に接続された上記第２電極パターンを含む複数の電極パターンからなり、上記第１電極を構成する複数の電極パターンの間ごとに、上記第１電極を構成する電極パターンとは容量絶縁膜を介して配置されているようにしてもよい。その結果、単位面積あたりの電気容量をさらに大きくすることができる。
【００２２】
また、半導体装置の参考例において、上記容量絶縁膜の一例として窒化シリコン膜を挙げることができる。例えば下層側第１電極パターンと、下層側第１電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、窒化シリコン膜は、ＭＩＭ容量素子の容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。
【００２３】
また、半導体装置の参考例において、上記第１電極を構成する電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、上記第２電極を構成する電極パターンはアルミニウムを主成分とする金属材料からなるものを挙げることができる。これにより、銅を主成分とする金属材料からなる上層側第１電極及び下層側第２電極の間に、従来から用いられているアルミニウム層の形成技術により第２電極を配置することができ、製造プロセスが容易になる。
【００２４】
本発明の半導体装置において、上記下層側容量絶縁膜及び上記上層側容量絶縁膜の一例として窒化シリコン膜を挙げることができる。例えば下層側電極パターンと、下層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、下層側電極パターン上に配置される下層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は下層側容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。また、上層側電極パターンと、上層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、共通電極パターン上に配置される上層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は上層側容量絶縁膜としてだけでなく、上層側電極パターン用の溝を層間絶縁膜（配線間絶縁膜）に形成する際のエッチングストッパー層を兼ねることができる。
【００２５】
本発明の半導体装置において、上記下層側電極パターン及び上記上層側電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、上記共通電極パターンはアルミニウムを主成分とする金属材料からなるものを挙げることができる。これにより、銅を主成分とする金属材料からなる上層側電極パターン及び下層側電極パターンの間に、従来から用いられているアルミニウム層の形成技術により共通電極パターンを配置することができ、製造プロセスが容易になる。
【００２７】
本発明の半導体装置の製造方法の第１局面において、上記第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上記上層側容量絶縁膜として上記第２層間絶縁膜とはエッチング選択比があるものを形成し、上記上層側第１電極パターン形成工程（Ｅ）は、上記開口部を形成する際に上記上層側容量絶縁膜をエッチングストッパー層として用いることが好ましい。上記上層側容量絶縁膜と上記第２層間絶縁膜の組合せの一例として、上記容量絶縁膜は窒化シリコン膜、上記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜を挙げることができる。ここでｌｏｗ−ｋ膜とは低誘電率材料からなる絶縁膜を言う。上層側容量絶縁膜をエッチングストッパー層として用いることにより、ＭＩＭ容量素子の容量絶縁膜に影響なく、上層側第１電極を形成するための開口部を容易に形成することができ、さらに、上層側第１電極と同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【００２８】
本発明の半導体装置の製造方法の第２局面において、上記共通電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上記上層側容量絶縁膜として上記第２層間絶縁膜とはエッチング選択比があるものを形成し、上記上層側電極パターン形成工程（Ｅ）は、上記開口部を形成する際に上記上層側容量絶縁膜をエッチングストッパー層として用いることが好ましい。上記上層側容量絶縁膜と上記第２層間絶縁膜の組合せの一例として、上記上層側容量絶縁膜は窒化シリコン膜、上記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜を挙げることができる。上層側容量絶縁膜をエッチングストッパー層として用いることにより、上層側ＭＩＭ容量素子の上層側容量絶縁膜に影響なく、上層側電極パターンを形成するための開口部を容易に形成することができ、さらに、上層側電極パターンと同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【００２９】
【実施例】
図１は半導体装置の参考例のＭＩＭ容量素子形成領域を示す断面図である。図２はその参考例のＭＩＭ容量素子形成領域及びＭＯＳ（metal oxide semiconductor）トランジスタ形成領域を示す断面図である。図１及び図２では、金属材料の拡散を防止するためのバリア層の図示は省略されている。
【００３０】
半導体基板１の表面に素子分離用のフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれた領域の半導体基板１の表面側にＬＤＤ（lightly doped drain）構造のソース及びドレインを構成する２つの不純物拡散領域５が間隔をもって形成されている。２つの不純物拡散領域５間の半導体基板１上にゲート酸化膜７を介してゲート電極９が形成されている。ゲート電極９は例えばポリシリコン膜により形成されている。ゲート電極９の側面に、ＬＤＤ構造を形成する際に用いられる酸化シリコン膜からなるサイドウォールスペーサ１１が形成されている。
【００３１】
フィールド酸化膜３上、不純物拡散領域５上、ゲート電極９上及びサイドウォールスペーサ１１上を含む半導体基板１上全面に第１層間絶縁膜の下層側を構成する絶縁膜、例えば酸化シリコン膜１３が形成されている。酸化シリコン膜１３の膜厚は例えば３０００〜１００００Å（オングストローム）、ここでは５０００Åである。酸化シリコン膜１３には、各不純物拡散領域５に対応してコンタクトホール１５がそれぞれ形成されている。コンタクトホール１５内には導電材料、例えばタングステン１７が充填されている。
【００３２】
酸化シリコン膜１３上に第１層間絶縁膜の上層側を構成する絶縁膜、例えばｌｏｗ−ｋ膜１９が形成されている。ｌｏｗ−ｋ膜１９の膜厚は例えば１０００〜５０００Å、ここでは３０００Åである。ｌｏｗ−ｋ膜１９にはＭＩＭ容量素子の形成領域に対応して開口部が形成されており、その開口部に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の下層側第１電極パターン２１が形成されている。下層側第１電極パターン２１の膜厚はｌｏｗ−ｋ膜１９の膜厚と同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００３３】
また、ｌｏｗ−ｋ膜１９にはコンタクトホール１５の形成領域を含む配線形成領域に溝が形成されており、その溝に金属材料、例えば銅が埋め込まれて第１層目のメタル配線２３が形成されている。不純物拡散領域５と第１層目のメタル配線２３はコンタクトホール１５内に充填されたタングステン１７を介して電気的に接続されている。
【００３４】
ｌｏｗ−ｋ膜１９上、下層側第１電極パターン２１上及びメタル配線２３上に、ＭＩＭ容量素子の形成領域においてＭＩＭ容量素子の下層側容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜２５が形成されている。窒化シリコン膜２５の膜厚は例えば１００〜１０００Å、ここでは５００Åである。
【００３５】
ＭＩＭ容量素子の形成領域の窒化シリコン膜２５上に、下層側第１電極パターン２１の形成領域と一部重なるように、ＭＩＭ容量素子の第２電極を構成する第２電極パターン２７が形成されている。第２電極パターン２７は例えば膜厚が１０００〜５０００Å、ここでは２０００Åのアルミニウムにより形成されている。
【００３６】
第２電極パターン２７の上面にＭＩＭ容量素子の上層側容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜２９が形成されている。窒化シリコン膜２９の膜厚は窒化シリコン膜２５と同じであり、例えば１００〜１０００Å、ここでは５００Åである。
【００３７】
第２電極パターン２７及び窒化シリコン膜２９を覆うように、窒化シリコン膜２５上に第２層間絶縁膜を構成する絶縁膜、例えばｌｏｗ−ｋ膜３１が形成されている。ｌｏｗ−ｋ膜３１の膜厚は例えば２０００〜１００００Å、ここでは５５００Åである。下層側第１電極パターン２１の形成領域の第２電極パターン２７とは重なっていない領域のうち所定の領域の窒化シリコン膜２５及びｌｏｗ−ｋ膜３１にスルーホール（接続孔）３３が形成されている。
【００３８】
ｌｏｗ−ｋ膜３１には下層側第１電極パターン２１の形成領域に対応して、スルーホール３３と連通する開口部３５が形成されている。開口部３５は窒化シリコン膜２９上では窒化シリコン膜２９が露出するように形成されている。開口部３５の深さはｌｏｗ−ｋ膜３１の膜厚から第２電極パターン２７の膜厚及び窒化シリコン膜２９の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００３９】
スルーホール３３内及び開口部３５内に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の上層側第１電極パターン３７が形成されている。上層側第１電極パターン３７の膜厚は開口部３５の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。下層側第１電極パターン２１と上層側第１電極パターン３７はスルーホール３３を介して電気的に接続されている。
【００４０】
第２電極パターン２７の形成領域の上層側第１電極パターン３７とは重なっていない領域のうち所定の領域の窒化シリコン膜２９及びｌｏｗ−ｋ膜３１にスルーホール３９が形成されている。スルーホール３９内に金属材料、例えば銅が埋め込まれて第２層目のメタル配線４１が形成されている。
【００４１】
また、窒化シリコン膜２９及びｌｏｗ−ｋ膜３１には第１層目のメタル配線２３上の所定の領域に対応してスルーホール４３が形成されている。スルーホール４３の形成領域を含むｌｏｗ−ｋ膜３１の表面側の配線形成領域に溝が形成されており、その溝及びスルーホール４３内に金属材料、例えば銅が埋め込まれて第２層目のメタル配線４５が形成されている。第１層目のメタル配線２３と第２層目のメタル配線４５はスルーホール４３を介して電気的に接続されている。
【００４２】
このように、ＭＩＭ容量素子において、第２電極を構成する第２電極パターン２７を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１及び上層側第１電極パターン３７からなる第１電極によって容量絶縁膜２５，２９を介して挟んだ構造にすることにより、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。この構造により、容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
【００４３】
また、ＭＩＭ容量素子の形成領域以外の領域において、窒化シリコン膜２５は第１層目のメタル配線２３を形成する銅がｌｏｗ−ｋ膜３１へ拡散するのを防ぐキャップ層として機能している。
【００４４】
図３は半導体装置の製造方法の第１局面の一実施例を示す工程断面図であり、ＭＩＭ容量素子形成領域を示す。図１と同じ機能を果たす部分には同じ符号を付す。図１及び図３を参照してこの実施例を説明する。図３では金属材料の拡散を防止するためのバリア層の図示は省略されており、バリア層の形成工程の説明は省略する。
【００４５】
（１）例えばＣＶＤ（chemical vapor deposition）法により、ＭＯＳトランジスタなどの半導体素子が形成された半導体基板（図示は省略）上に酸化シリコン膜１３を５０００Åの膜厚に形成する。例えばＣＶＤ法又は回転塗布法により、酸化シリコン膜１３上にｌｏｗ−ｋ膜１９を３０００Åの膜厚に形成する。ｌｏｗ−ｋ膜１９は後工程で表面側の一部が研磨削除されるので、あらかじめ厚く形成されている。
【００４６】
写真製版技術及びエッチング技術によりＭＩＭ容量素子形成領域のｌｏｗ−ｋ膜１９を選択的に除去して開口部を形成し、メッキ技術によりその開口部内に銅を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により開口部外の銅を研磨削除して、例えば膜厚が３０００Åの下層側第１電極パターン２１を形成する。
【００４７】
このように開口部や溝構造を形成し、金属材料を埋め込んで配線や電極パターンなどを形成する方法はダマシン法と呼ばれる。
その後、ＣＶＤ法により、ｌｏｗ−ｋ膜１９上及び下層側第１電極パターン２１上に窒化シリコン膜２５を５００Åの膜厚に形成する（図３（ａ）参照）。
【００４８】
（２）例えばスパッタ法により窒化シリコン膜２５上にアルミニウム層を２０００Åの膜厚に形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜を窒化シリコン膜２５と同じ膜厚（５００Å）に形成する。写真製版技術及びエッチング技術により、窒化シリコン膜及びアルミニウム層を順次パターニングして、窒化シリコン膜２５上に下層側第１電極パターン２１の形成領域と一部重なるように、アルミニウム層から第２電極パターン２７を形成し、第２電極パターン２７の上面に窒化シリコン膜２９を形成する（図３（ｂ）参照）。
【００４９】
（３）例えばＣＶＤ法又は回転塗布法により、半導体基板上全面にｌｏｗ−ｋ膜３１を形成し、ＣＭＰ法により平坦化して５５００Åの膜厚にする。ｌｏｗ−ｋ膜３１は後工程で表面側の一部が研磨削除されることを考慮してあらかじめ厚く形成されている（図３（ｃ）参照）。
【００５０】
（４）写真製版技術により、下層側第１電極パターン２１と第２電極パターン２７を上層側に電気的に接続するためのスルーホールの形成領域に対応して開口部をもつフォトレジストパターン４７を形成する。エッチング技術により、フォトレジストパターン４７をマスクにしてｌｏｗ−ｋ膜３１及び窒化シリコン膜２５，２９の一部分を選択的に除去し、下層側第１電極パターン２１に対応してスルーホール３３を形成し、第２電極パターン２７に対応してスルーホール３９を形成する（図３（ｄ）参照）。
【００５１】
（５）フォトレジストパターン４７を除去した後、写真製版技術により、スルーホール３３の形成領域を含む下層側第１電極パターン２１の形成領域に対応して開口部をもつフォトレジストパターン４９を形成する。エッチング技術により、フォトレジストパターン４９をマスクにしてｌｏｗ−ｋ膜３１の一部分を選択的に除去して例えば３０００Åの深さをもつ開口部３５を形成する。このとき、窒化シリコン膜２９はエッチングストッパー層として機能する。開口部３５とスルーホール３３は連通している（図３（ｅ）参照）。
【００５２】
（６）フォトレジストパターン４９を除去した後、メッキ技術により開口部３５内、スルーホール３３内及びスルーホール３９内に銅を埋め込み、ＣＭＰ法により開口部３５外及びスルーホール３９外の銅を研磨削除して、膜厚が３０００Åの上層側第１電極パターン３７と、第２層目のメタル配線４１を形成する（図１参照）。
このように、配線や電極パターンと、スルーホールを同時に形成する方法はデュアルダマシン法と呼ばれる。
【００５３】
この実施例によれば、第２電極を構成する第２電極パターン２７を、異なる２層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１及び上層側第１電極パターン３７からなる第１電極によって容量絶縁膜２５，２９を介して挟んだ構造をもつＭＩＭ容量素子を形成することができ、単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができる。さらに、従来技術と同じ写真製版回数で上記ＭＩＭ容量素子を形成することができる。
【００５４】
図４は、半導体装置の他の参考例のＭＩＭ容量素子部分を示す断面図である。図４では、金属材料の拡散を防止するためのバリア層の図示は省略されている。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５５】
半導体基板（図示は省略）上に形成された酸化シリコン膜１３上にｌｏｗ−ｋ膜１９と下層側第１電極パターン２１が形成されている。ｌｏｗ−ｋ膜１９上及び下層側第１電極パターン２１上に下層側容量絶縁膜を構成する窒化シリコン膜２５が形成されている。ＭＩＭ容量素子の形成領域の窒化シリコン膜２５上に、下層側第１電極パターン２１の形成領域と一部重なるように第２電極パターン２７が形成されている。
【００５６】
第２電極パターン２７の上面に上層側容量絶縁膜を構成する窒化シリコン膜２９が形成されている。第２電極パターン２７及び窒化シリコン膜２９を覆うように、窒化シリコン膜２５上にｌｏｗ−ｋ膜３１が形成されている。
【００５７】
下層側第１電極パターン２１の形成領域の第２電極パターン２７とは重なっていない領域のうち所定の領域の窒化シリコン膜２５及びｌｏｗ−ｋ膜３１にスルーホール３３が形成されている。下層側第１電極パターン２１の形成領域に対応してｌｏｗ−ｋ膜３１の表面側に開口部３５が形成されている。開口部３５内及びスルーホール３３内に銅が埋め込まれて上層側第１電極パターン３７が形成されている。
【００５８】
第２電極パターン２７の形成領域の上層側第１電極パターン３７とは重なっていない領域のうち所定の領域の窒化シリコン膜２９及びｌｏｗ−ｋ膜３１にスルーホール３９が形成されている。スルーホール３９内に銅が埋め込まれて第２層目のメタル配線４１が形成されている。
【００５９】
ｌｏｗ−ｋ膜３１上、上層側第１電極パターン３７上及び第２層目のメタル配線４１上に、ＭＩＭ容量素子の形成領域においてＭＩＭ容量素子の容量絶縁膜を構成する絶縁膜、例えば窒化シリコン膜５１が形成されている。窒化シリコン膜５１の膜厚は窒化シリコン膜２５，２９と同じ膜厚であり、例えば５００Åである。窒化シリコン膜５１には第２層目のメタル配線４１の形成領域に対応して開口部５３が形成されている。
【００６０】
第２電極パターン２７の形成領域に対応して、窒化シリコン膜５１上及び開口部５３内にＭＩＭ容量素子の第２電極を構成する上層側第２電極パターン５５が形成されている。上層側第２電極パターン５５は例えば膜厚が２０００Åのアルミニウムにより形成されている。上層側第２電極パターン５５は開口部５３及びスルーホール３９を介して第２電極パターン２７に電気的に接続されている。
【００６１】
上層側第２電極パターン５５の上面にＭＩＭ容量素子の容量絶縁膜を構成する窒化シリコン膜５７が形成されている。窒化シリコン膜５７の膜厚は窒化シリコン膜２５，２９，５１と同じであり、例えば１００〜１０００Å、ここでは５００Åである。
【００６２】
上層側第２電極パターン５５及び窒化シリコン膜５７を覆うように、窒化シリコン膜５１上に第３の層間絶縁膜を構成するｌｏｗ−ｋ膜５９が形成されている。ｌｏｗ−ｋ膜５９の膜厚は例えば２０００〜１００００Å、ここでは５５００Åである。上層側第１電極パターン３７の形成領域の上層側第２電極パターン５５とは重なっていない領域のうち所定の領域の窒化シリコン膜５１及びｌｏｗ−ｋ膜５９にスルーホール６１が形成されている。
【００６３】
ｌｏｗ−ｋ膜５９には上層側第１電極パターン３７の形成領域に対応して、スルーホール６１と連通する開口部６３が形成されている。開口部６３は窒化シリコン膜５７上では窒化シリコン膜５７が露出するように形成されている。開口部３５の深さはｌｏｗ−ｋ膜５９の膜厚から上層側第２電極パターン５５の膜厚及び窒化シリコン膜５７の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００６４】
スルーホール６１内及び開口部６３内に金属材料、例えば銅が埋め込まれてＭＩＭ容量素子の上層側第１電極パターン６５が形成されている。上層側第１電極パターン６５の膜厚は開口部６３の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。下層側第１電極パターン２１、上層側第１電極パターン３７及び上層側第１電極パターン６５はスルーホール３３，６１を介して電気的に接続されている。
【００６５】
上層側第２電極パターン５５の形成領域の上層側第１電極パターン６５とは重なっていない領域のうち所定の領域の窒化シリコン膜５７及びｌｏｗ−ｋ膜５９にスルーホール６７が形成されている。スルーホール６７内に金属材料、例えば銅が埋め込まれて第３層目のメタル配線６９が形成されている。
【００６６】
このように、異なる２層に形成され、かつ互いに電気的に接続された第２電極パターン２１及び上層側第２電極パターン５５からなる第２電極を、異なる３層に形成され、かつ互いに電気的に接続された下層側第１電極パターン２１、上層側第１電極パターン３７及び上層側第１電極パターン６５からなる第１電極の間に容量絶縁膜２５，２９，５１，５５を介して配置した構造にすることにより、単位面積あたりの電気容量をさらに大きくすることができる。
【００６７】
窒化シリコン膜５１、開口部５３、上層側第２電極パターン５５、窒化シリコン膜５７、ｌｏｗｌ−ｋ膜５９、スルーホール６１、開口部６３、上層側第１電極パターン６５、スルーホール６７及び第３層目のメタル配線６９の形成は、ｌｏｗ−ｋ膜３１、上層側第１電極パターン３７及び第２層目のメタル配線４１上に窒化シリコン膜５１を形成し、窒化シリコン膜５１に開口部５３を形成した後、図３（Ｂ）を参照して説明した上記工程（２）から図１を参照して説明した上記工程（６）と同様の工程により形成することができる。
このような構造は、理論上、メタル配線の層数と同じ層数まで重ねることが可能である。
【００６８】
図１から図４に示した実施例及び参考例では、上層側第１電極パターン３７及び６５はデュアルダマシン法により形成されているが、本発明はこれに限定されるものではなく、上層側第１電極パターン３７及び６５はスルーホール３３又は６１を導電材料により埋め込んだ後、ダマシン法により形成されたものであってもよい。
【００６９】
また、上記の実施例では層間絶縁膜としてｌｏｗ−ｋ膜を用いているが、本発明はこれに限定されるものではなく、ｌｏｗ−ｋ膜と称される絶縁膜以外の酸化シリコン膜など、他の材料であってもよい。
【００７０】
また、本発明の半導体装置及びその製造方法は、例えば電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に適用することができる。そのような半導体装置では、例えば図５に示すように、ＭＩＭ容量素子７１は電源Ｖｃｃに接続されている電源ライン７３と、グランド（ＧＮＤ）に接続されているグランドライン７５の間に接続されている。これにより、電源Ｖｃｃから来るノイズをＭＩＭ容量素子７１で鈍らせ、安定した電圧を供給することができる。
【００７１】
ただし、本発明が適用される半導体装置及びその製造方法は電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に限定されるものではなく、ＭＩＭ容量素子を備えた半導体装置及びその製造方法であれば本発明を適用することができる。
【００７２】
図６は半導体装置の一実施例のＭＩＭ容量素子形成領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。図７はその実施例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。図６及び図７では、金属材料の拡散を防止するためのバリア層の図示は省略されている。また、図６（Ａ）では窒化シリコン膜及び層間絶縁膜の図示は省略されている。また、図７におけるＭＩＭ容量素子の断面図は図６（Ａ）のＢ−Ｂ位置に対応している。図１及び図２と同じ機能を果たす部分には同じ符号を付す。
【００７３】
半導体基板１の表面に素子分離用のフィールド酸化膜３が形成され、フィールド酸化膜３で囲まれた領域に２つの不純物拡散領域５、ゲート酸化膜７、ゲート電極９及びサイドウォールスペーサ１１をもつＭＯＳトランジスタが形成されている。
【００７４】
ＭＯＳトランジスタ上を含む半導体基板１上全面に酸化シリコン膜１３が形成されている。酸化シリコン膜１３には各不純物拡散領域５に対応してコンタクトホール１５がそれぞれ形成されている。コンタクトホール１５内にはタングステン１７が充填されている。
【００７５】
酸化シリコン膜１３上にｌｏｗ−ｋ膜１９が形成されている。ｌｏｗ−ｋ膜１９にはＭＩＭ容量素子の形成領域に対応して開口部が２つ形成されており、その開口部に銅が埋め込まれてＭＩＭ容量素子の下層側電極パターン７７ａ，７７ｂが間隔をもって形成されている。下層側電極パターン７７ａ，７７ｂの膜厚はｌｏｗ−ｋ膜１９の膜厚と同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００７６】
また、ｌｏｗ−ｋ膜１９にはコンタクトホール１５の形成領域を含む配線形成領域に溝が形成されており、その溝に銅が埋め込まれて第１層目のメタル配線２３が形成されている。不純物拡散領域５と第１層目のメタル配線２３はコンタクトホール１５内に充填されたタングステン１７を介して電気的に接続されている。
【００７７】
ｌｏｗ−ｋ膜１９上、下層側電極パターン７７ａ，７７ｂ上及びメタル配線２３上に、ＭＩＭ容量素子の形成領域において下層側ＭＩＭ容量素子の下層側容量絶縁膜７９を構成する絶縁膜、例えば窒化シリコン膜が形成されている。下層側容量絶縁膜７９の膜厚は例えば１００〜１０００Å、ここでは５００Åである。
【００７８】
ＭＩＭ容量素子の形成領域の下層側容量絶縁膜７９上に、下層側電極パターン７７ａ，７７ｂの形成領域と一部重なるように、下層側ＭＩＭ容量素子の第２電極及び上層側ＭＩＭ容量素子の第１電極を構成する共通電極パターン８１が形成されている。共通電極パターン８１は例えば膜厚が１０００〜５０００Å、ここでは２０００Åのアルミニウムにより形成されている。
【００７９】
下層側電極パターン７７ａ、下層側容量絶縁膜７９及び共通電極パターン８１により下層側ＭＩＭ容量素子Ｃ２が形成されている。下層側電極パターン７７ｂ、下層側容量絶縁膜７９及び共通電極パターン８１により下層側ＭＩＭ容量素子Ｃ２’が形成されている。
共通電極パターン８１は下層側電極パターン７７ａ上及び７７ｂ上に同じ平面面積で重畳して形成されている。さらに下層側ＭＩＭ容量素子Ｃ２及びＣ２’の形成領域において下層側容量絶縁膜７９の膜厚は同じである。したがって、下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値は同じになる。
【００８０】
共通電極パターン８１の上面に上層側ＭＩＭ容量素子の上層側容量絶縁膜８３を構成する絶縁膜、例えば窒化シリコン膜が形成されている。上層側容量絶縁膜８３の膜厚は下層側容量絶縁膜７９と同じであり、例えば１００〜１０００Å、ここでは５００Åである。上層側容量絶縁膜８３には、後述する上層側電極パターンとは異なる領域にスルーホール８５ｃが形成されている。
【００８１】
共通電極パターン８１及び上層側容量絶縁膜８３を覆うように、下層側容量絶縁膜７９上にｌｏｗ−ｋ膜３１が形成されている。下層側電極パターン７７ａの形成領域の共通電極パターン８１とは重なっていない領域のうち所定の領域の下層側容量絶縁膜７９及びｌｏｗ−ｋ膜３１にスルーホール８５ｂが形成されている。下層側電極パターン７７ｂの形成領域の共通電極パターン８１とは重なっていない領域のうち所定の領域の下層側容量絶縁膜７９及びｌｏｗ−ｋ膜３１にスルーホール８５ａが形成されている。
【００８２】
ｌｏｗ−ｋ膜３１には、下層側ＭＩＭ容量素子Ｃ２の形成領域及びスルーホール８５ａの形成領域を含む領域に開口部８７ａと、下層側ＭＩＭ容量素子Ｃ２’の形成領域及びスルーホール８５ｂの形成領域を含む領域に開口部８７ｂが形成されている。また、ｌｏｗ−ｋ膜３１には、開口部８７ａ，８７ｂとは異なる領域でスルーホール８５ｃを含む領域と、開口部８７ａに連続する領域と、及び開口部８７ｂに連続する領域に、それぞれ配線用溝が形成されている。
開口部８７ａ，８７ｂ及び配線用溝は上層側容量絶縁膜８３上では上層側容量絶縁膜８３が露出するように形成されている。開口部８７ａ，８７ｂ及び配線用溝の深さはｌｏｗ−ｋ膜３１の膜厚から共通電極パターン８１の膜厚及び上層側容量絶縁膜８３の膜厚を差し引いたものであり、例えば１０００〜５０００Å、ここでは３０００Åである。
【００８３】
スルーホール８５ａ内、開口部８７ａ内及び開口部８７ａに連続する配線用溝内に金属材料、例えば銅が埋め込まれて上層ＭＩＭ容量素子Ｃ１の上層側電極パターン８９ａ及びメタル配線９１ａが形成されている。スルーホール８５ｂ内、開口部８７ｂ内及び開口部８７ｂに連続する配線用溝内に金属材料、例えば銅が埋め込まれて上層ＭＩＭ容量素子Ｃ１’の上層側電極パターン８９ｂ及びメタル配線９１ｂが形成されている。スルーホール８５ｃ内及びスルーホール８５ｃに連続する配線用溝内に金属材料、例えば銅が埋め込まれてメタル配線９１ｃが形成されている。上層側電極パターン８９ａ，８９ｂ及びメタル配線９１ａ，９１ｂ，９１ｃの膜厚は開口部８７ａ，８７ｂ及び配線用溝の深さと同じであり、例えば１０００〜５０００Å、ここでは３０００Åである。
下層側電極パターン７７ａと上層側電極パターン８９ｂはスルーホール８５ｂを介して電気的に接続されている。下層側電極パターン７７ｂと上層側電極パターン８９ａはスルーホール８５ａを介して電気的に接続されている。共通電極パターン８１はスルーホール８５ｃを介してメタル配線９１ｃに電気的に接続されている。
【００８４】
上層ＭＩＭ容量素子Ｃ１は共通電極パターン８１、上層側容量絶縁膜８３及び上層側電極パターン８９ａにより形成され、上層ＭＩＭ容量素子Ｃ１’は共通電極パターン８１、上層側容量絶縁膜８３及び上層側電極パターン８９ｂにより形成されている。
上層側電極パターン８９ａ，８９ｂは上層ＭＩＭ容量素子Ｃ１及びＣ１’の平面面積が同じになるように形成されている。さらに上層側ＭＩＭ容量素子Ｃ１及びＣ１’の形成領域において上層側容量絶縁膜８３の膜厚は同じである。したがって、上層側ＭＩＭ容量素子Ｃ１及びＣ１’の容量値は同じになる。
【００８５】
さらに、上層ＭＩＭ容量素子Ｃ１は下層側ＭＩＭ容量素子Ｃ２と同じ平面面積になるように形成されており、上層ＭＩＭ容量素子Ｃ１’は下層側ＭＩＭ容量素子Ｃ２’と同じ平面面積になるように設計されおり、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’は同じ容量値をもつように設計されている。
【００８６】
ＭＩＭ容量素子の形成領域とは異なる領域では、上層側容量絶縁膜８３及びｌｏｗ−ｋ膜３１に、第１層目のメタル配線２３上の所定の領域に対応してスルーホール４３が形成されている。スルーホール４３の形成領域を含むｌｏｗ−ｋ膜３１の表面側の配線形成領域に溝が形成されており、その溝及びスルーホール４３内に銅が埋め込まれて第２層目のメタル配線４５が形成されている。第１層目のメタル配線２３と第２層目のメタル配線４５はスルーホール４３を介して電気的に接続されている。
【００８７】
このように、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子Ｃ１，Ｃ２又はＣ１’，Ｃ２’を備えることにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
また、ＭＩＭ容量素子の形成領域以外の領域において、下層側容量絶縁膜７９は第１層目のメタル配線２３を形成する銅がｌｏｗ−ｋ膜３１へ拡散するのを防ぐキャップ層として機能している。
【００８８】
図８にこの実施例の４つのＭＩＭ容量素子の等価回路を示す。
上層側ＭＩＭ容量素子Ｃ１の上層側電極パターン８９ａと下層側ＭＩＭ容量素子Ｃ２’の下層側電極パターン７７ｂは端子Ａに電気的に接続され、上層側ＭＩＭ容量素子Ｃ１’の上層側電極パターン８９ｂと下層側ＭＩＭ容量素子Ｃ２の下層側電極パターン７７ａは端子Ｂに電気的に接続され、共通電極パターン８１は共通端子Ｃに接続され、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’はマッチングキャパシタとして用いられている。すなわち、端子Ａと共通端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと共通端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続されている。
【００８９】
上述したように、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’の形成面積は同じであり、さらに、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の下層側容量絶縁膜７９は同じ膜厚で形成され、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の上層側容量絶縁膜８３は同じ膜厚で形成されているので、上層側ＭＩＭ容量素子Ｃ１，Ｃ１’の容量値は同じになり、下層側ＭＩＭ容量素子Ｃ２，Ｃ２’の容量値は同じになる。
【００９０】
一方、下層側容量絶縁膜７９と上層側容量絶縁膜８３は同じ膜厚に設定されているが、製造プロセスのばらつき等により、両容量絶縁膜７９，８３の膜厚が異なり、上層側ＭＩＭ容量素子Ｃ１及びＣ１’の容量値と下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値に差が生じることがある。膜厚の制御に比べ、比較的大きな平面面積にてＭＩＭ容量素子を形成することから、上層側ＭＩＭ容量素子Ｃ１及びＣ１’と下層側ＭＩＭ容量素子Ｃ２及びＣ２’の容量値差は下層側容量絶縁膜７９及び上層側容量絶縁膜８３の膜厚の差に大きく依存する。
【００９１】
しかし、この実施例では、端子Ａと共通端子Ｃの間にＭＩＭ容量素子Ｃ１及びＣ２’が接続され、端子Ｂと共通端子Ｃの間にＭＩＭ容量素子Ｃ１’及びＣ２が接続されている回路構成であるので、下層側容量絶縁膜７９と上層側容量絶縁膜８３の膜厚が同じ場合はもちろん、両膜厚が異なっていても、端子Ａと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１及びＣ２’の合計容量値と、端子Ｂと端子Ｃの間に設けられたＭＩＭ容量素子Ｃ１’及びＣ２の合計容量値は同じになる。
これにより、端子Ａと端子Ｃの間及び端子Ｂと端子Ｃの間に、精度の高いペア性をもつマッチングキャパシタを形成することができる。
【００９２】
図９は半導体装置の製造方法の第２局面の一実施例を示す工程断面図であり、ＭＩＭ容量素子形成領域を示し、図６（Ａ）のＢ−Ｂ位置に対応している。図６と同じ機能を果たす部分には同じ符号を付す。図６及び図９を参照してこの実施例を説明する。図９では金属材料の拡散を防止するためのバリア層の図示は省略されており、バリア層の形成工程の説明は省略する。
【００９３】
（１）例えばＣＶＤ法により、ＭＯＳトランジスタなどの半導体素子が形成された半導体基板（図示は省略）上に酸化シリコン膜１３を５０００Åの膜厚に形成する。例えばＣＶＤ法又は回転塗布法により、酸化シリコン膜１３上にｌｏｗ−ｋ膜１９を３０００Åの膜厚に形成する。ｌｏｗ−ｋ膜１９は後工程で表面側の一部が研磨削除されるので、あらかじめ厚く形成されている。
【００９４】
写真製版技術及びエッチング技術によりＭＩＭ容量素子形成領域のｌｏｗ−ｋ膜１９を選択的に除去して開口部を形成し、メッキ技術によりその開口部内に銅を埋め込み、ＣＭＰ法により開口部外の銅を研磨削除して、例えば膜厚が３０００Åの下層側電極パターン７７ａ，７７ｂを形成する。
その後、ＣＶＤ法により、ｌｏｗ−ｋ膜１９上及び下層側電極パターン７７ａ，７７ｂ上に下層側容量絶縁膜７９を５００Åの膜厚に形成する（図９（ａ）参照）。
【００９５】
（２）例えばスパッタ法により下層側容量絶縁膜７９上にアルミニウム層を２０００Åの膜厚に形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜を下層側容量絶縁膜７９と同じ膜厚（５００Å）に形成する。写真製版技術及びエッチング技術により、窒化シリコン膜及びアルミニウム層を順次パターニングして、下層側容量絶縁膜７９上に下層側電極パターン７７ａ，７７ｂの形成領域と一部重なるように、アルミニウム層から共通電極パターン８１を形成し、共通電極パターン８１の上面に窒化シリコン膜からなる上層側容量絶縁膜８３を形成する。下層側電極パターン７７ａと共通電極パターン８１が重複する領域は下層側ＭＩＭ容量素子Ｃ２を形成し、下層側電極パターン７７ｂと共通電極パターン８１が重複する領域は下層側ＭＩＭ容量素子Ｃ２’を形成する（図９（ｂ）参照）。
【００９６】
（３）例えばＣＶＤ法又は回転塗布法により、半導体基板上全面にｌｏｗ−ｋ膜３１を形成し、ＣＭＰ法により平坦化して５５００Åの膜厚にする。ｌｏｗ−ｋ膜３１は後工程で表面側の一部が研磨削除されることを考慮してあらかじめ厚く形成されている（図９（ｃ）参照）。
【００９７】
（４）写真製版技術により、下層側電極パターン７７ａ，７７ｂを上層側に電気的に接続するためのスルーホール（図６の符号８５ａ，８５ｂ参照）及び共通電極パターン８１を上層側に電気的に接続するためのスルーホール８５ｃの形成領域に対応して開口部をもつフォトレジストパターン９３を形成する。エッチング技術により、フォトレジストパターン９３をマスクにしてｌｏｗ−ｋ膜３１及び下層側容量絶縁膜７９及び上層側容量絶縁膜８３の一部分を選択的に除去し、下層側電極パターン７７ａ，７７ｂに対応してスルーホール（図６の符号８５ａ，８５ｂ参照）を形成し、共通電極パターン８１に対応してスルーホール８５ｃを形成する（図９（ｄ）参照）。
【００９８】
（５）フォトレジストパターン９３を除去した後、写真製版技術により、上層側電極パターン及びメタル配線の形成領域に対応して開口部をもつフォトレジストパターン９５を形成する。エッチング技術により、フォトレジストパターン９５をマスクにしてｌｏｗ−ｋ膜３１の一部分を選択的に除去して例えば３０００Åの深さをもつ開口部８７ａ，８７ｂ及び配線用溝を形成する。このとき、上層側容量絶縁膜８３はエッチングストッパー層として機能する（図９（ｅ）参照）。
【００９９】
（６）フォトレジストパターン９５を除去した後、メッキ技術により開口部８７ａ，８７ｂ、配線用溝内及びスルーホール内に銅を埋め込み、ＣＭＰ法により開口部８７ａ，８７ｂの外及び配線用溝外の銅を研磨削除して、膜厚が３０００Åの上層側電極パターン８９ａ，８９ｂ及びメタル配線９１ａ，９１ｂ，９１ｃを形成する（図６参照）。
【０１００】
この実施例によれば、同じ平面領域に縦方向に重畳して、ＭＩＭ容量素子Ｃ１とＣ２、及びＭＩＭ容量素子Ｃ１’とＣ２’を形成することができる。これにより、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、ＭＩＭ容量素子Ｃ１，Ｃ２，Ｃ１’，Ｃ２’を容易に形成することができる。
【０１０１】
以上、本発明の半導体装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０６】
【発明の効果】
請求項１に記載された半導体装置では、同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備え、下層側ＭＩＭ容量素子は、第１電極となる下層側電極パターンと、上層側電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンにより構成され、上層側ＭＩＭ容量素子は、第１電極となる共通電極パターンと、共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンにより構成されているようにしたので、２つのＭＩＭ容量素子が異なる平面領域に配置されている従来技術に比べて容量素子部の縮小化を図ることができ、半導体装置の高集積化を図ることができる。
さらに、異なる平面領域に同じ平面面積で形成された、下層側ＭＩＭ容量素子及び上層側ＭＩＭ容量素子の組を２組備え、一方の組の上層側電極パターンと他方の組の下層側電極パターンは互いに電気的に接続されており、一方の組の下層側電極パターンと他方の組の上層側電極パターンは互いに電気的に接続されており、一方の組の共通電極パターンと他方の組の共通電極パターンは互いに電気的に接続されているようにしたので、精度の高いペア性をもつマッチングキャパシタを形成することができる。
【０１０７】
請求項２に記載された半導体装置では、請求項１に記載された半導体装置において、下層側容量絶縁膜及び上層側容量絶縁膜として窒化シリコン膜を用いるようにしたので、例えば下層側電極パターンと、下層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、窒化シリコン膜は下層側容量絶縁膜としてだけでなく、ＭＩＭ容量素子の形成領域以外の領域において、銅の絶縁膜への拡散を防ぐためのキャップ層を兼ねることができる。また、上層側電極パターンと、上層側電極パターンと同時に形成されるメタル配線の材料として銅を主成分とする金属材料を用いる場合に、共通電極パターン上に配置される上層側容量絶縁膜として窒化シリコン膜を用いることにより、その窒化シリコン膜は上層側容量絶縁膜としてだけでなく、上層側電極パターン用の開口部を層間絶縁膜に形成する際のエッチングストッパー層を兼ねることができる。
【０１０８】
請求項３に記載された半導体装置では、請求項１又は２に記載された半導体装置において、下層側電極パターン及び上層側電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、共通電極パターンはアルミニウムを主成分とする金属材料からなるものを備えているようにしたので、銅を主成分とする金属材料からなる上層側電極パターン及び下層側電極パターンの間に、従来から用いられているアルミニウム層の形成技術により共通電極パターンを配置することができ、製造プロセスが容易になる。
【０１１０】
請求項４に記載された半導体装置の製造方法では、ＭＩＭ容量素子を備えた半導体装置の製造方法において、半導体基板上に形成された第１層間絶縁膜上に下層側第１電極パターンを形成する工程（Ａ）、下層側第１電極パターンの表面に下層側容量絶縁膜を形成する工程（Ｂ）、下層側第１電極パターンの形成領域の少なくとも一部分と重なるように下層側容量絶縁膜上に第２電極パターンを形成し、第２電極パターンの表面に上層側容量絶縁膜を形成する第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）、上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する工程（Ｄ）、第２層間絶縁膜に、第１電極パターンを上層側に電気的に接続するための第１接続孔、第２電極パターンを上層側に電気的に接続するための第２接続孔、並びに、上層側容量絶縁膜及び第１接続孔の形成領域を含む領域に開口部を形成した後、開口部、第１接続孔及び第２接続孔に金属材料を埋め込んで、第２電極パターン上に上層側容量絶縁膜を介して上層側第１電極パターンを形成する接続孔及び上層側第１電極パターン形成工程（Ｅ）を含むようにしたので、ＭＩＭ容量素子を形成することができ、ＭＩＭ容量素子について単位面積あたりの電気容量を従来技術に比べて２倍程度に大きくすることができ、容量素子部の縮小化及び半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、構造のＭＩＭ容量素子を容易に形成することができる。
【０１１１】
請求項５及び６に記載された半導体装置の製造方法では、第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上層側容量絶縁膜として第２層間絶縁膜とはエッチング選択比があるものを形成し、上層側第１電極パターン形成工程（Ｅ）は、開口部を形成する際に上層側容量絶縁膜をエッチングストッパー層として用いるようにしたので、上層側容量絶縁膜をエッチングストッパー層として用いることにより、ＭＩＭ容量素子の容量絶縁膜に影響なく、上層側第１電極を形成するための開口部を容易に形成することができ、さらに、上層側第１電極と同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【０１１２】
請求項７に記載された半導体装置の製造方法では、ＭＩＭ容量素子を備えた半導体装置の製造方法において、第１層間絶縁膜上に下層側ＭＩＭ容量素子の第１電極となる下層側電極パターンを形成する工程（Ａ）、下層側電極パターンの表面に下層側ＭＩＭ容量素子の容量絶縁膜となる下層側容量絶縁膜を形成する工程（Ｂ）、下層側電極パターンの形成領域の少なくとも一部分と重なるように下層側容量絶縁膜上に下層側ＭＩＭ容量素子の第１電極及び上層側ＭＩＭ容量素子の第２電極となる共通電極パターンと、共通電極パターンの表面に上層側ＭＩＭ容量素子の容量絶縁膜となる上層側容量絶縁膜を形成する工程（Ｃ）、上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する工程（Ｄ）、及び、下層側電極パターン及び共通電極パターンの形成領域の少なくとも一部分と重なるように第２層間絶縁膜に開口部を形成した後、開口部に金属材料を埋め込んで、上層側容量絶縁膜上に、上層側ＭＩＭ容量素子の第２電極となる上層側電極パターンを形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を構成するＭＩＭ容量素子を形成することができ、容量素子部の縮小化を図って半導体装置の高集積化を図ることができる。さらに、従来技術と同じ写真製版回数で、本発明の半導体装置の２つのＭＩＭ容量素子を容易に形成することができる。
【０１１３】
請求項８及び９に記載された半導体装置の製造方法では、請求項１２に記載された半導体装置の製造方法において、共通電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、上層側容量絶縁膜として第２層間絶縁膜とはエッチング選択比があるものを形成し、上層側電極パターン形成工程（Ｅ）は、開口部を形成する際に上層側容量絶縁膜をエッチングストッパー層として用いるようにしたので、上層側ＭＩＭ容量素子の上層側容量絶縁膜に影響なく、上層側電極パターンを形成するための開口部を容易に形成することができ、さらに、上層側電極パターンと同時に形成するメタル配線を形成するための溝を容易に形成することができる。
【図面の簡単な説明】
【図１】 半導体装置の参考例のＭＩＭ容量素子形成領域を示す断面図である。
【図２】 同参考例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。
【図３】 半導体装置の製造方法の第１局面の一実施例を示す工程断面図である。
【図４】 半導体装置の他の参考例のＭＩＭ容量素子形成領域を示す断面図である。
【図５】 本発明が適用される半導体装置の一部分を示す回路図である。
【図６】 半導体装置の一実施例のＭＩＭ容量素子形成領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図７】 同実施例のＭＩＭ容量素子形成領域及びＭＯＳトランジスタ形成領域を示す断面図である。
【図８】 同実施例の４つのＭＩＭ容量素子の等価回路である。
【図９】 半導体装置の製造方法の第２局面の一実施例を示す工程断面図である。
【図１０】 従来のＭＩＭ容量素子の構造を示す断面図である。
【符号の説明】
１ 半導体基板
３ フィールド酸化膜
５ 不純物拡散領域
７ ゲート酸化膜
９ ゲート電極
１１ サイドウォールスペーサ
１３ 酸化シリコン膜
１５ コンタクトホール
１７ タングステン
１９，３１ ｌｏｗ−ｋ膜
２１ 下層側第１電極パターン
２３ 第１層目のメタル配線
２５，２９ 窒化シリコン膜
２７ 第２電極パターン
２９ 窒化シリコン膜
３３，３９，４３ スルーホール
３５ 開口部
３７ 上層側第１電極パターン
４１，４５ 第２層目のメタル配線
４７，４９ フォトレジストパターン
５１，５７ 窒化シリコン膜
５３，６３ 開口部
５５ 上層側第２電極パターン
５９ ｌｏｗ−ｋ膜
６１，６７ スルーホール
６５ 上層側第１電極パターン
６９ メタル配線
７１ ＭＩＭ容量素子
７３ 電源ライン
７５ グランドライン
７７ａ，７７ｂ 下層側電極パターン
７９ 下層側容量絶縁膜
８１ 共通電極パターン
８３ 上層側容量絶縁膜
８５ａ，８５ｂ，８５ｃ スルーホール
８７ａ，８７ｂ 開口部
８９ａ，８９ｂ 上層側電極パターン
９１ａ，９１ｂ，９１ｃ メタル配線
９３，９５ フォトレジストパターン
Ａ，Ｂ，Ｃ 端子
Claims (9)
- 金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置において、
同じ平面領域に縦方向に重畳して２つのＭＩＭ容量素子を備え、
下層側ＭＩＭ容量素子は、第１電極となる下層側電極パターンと、前記下層側電極パターン上に下層側容量絶縁膜を介して形成された、第２電極となる共通電極パターンにより構成され、
上層側ＭＩＭ容量素子は、第１電極となる前記共通電極パターンと、前記共通電極パターン上に上層側容量絶縁膜を介して形成された、第２電極となる上層側電極パターンにより構成されており、
異なる平面領域に同じ平面面積で形成された、前記下層側ＭＩＭ容量素子及び前記上層側ＭＩＭ容量素子の組を２組備え、
一方の組の前記上層側電極パターンと他方の組の前記下層側電極パターンは互いに電気的に接続されており、
一方の組の前記下層側電極パターンと他方の組の前記上層側電極パターンは互いに電気的に接続されており、
一方の組の前記共通電極パターンと他方の組の前記共通電極パターンは互いに電気的に接続されていることを特徴とする半導体装置。 - 前記下層側容量絶縁膜及び前記上層側容量絶縁膜は窒化シリコン膜からなる請求項１に記載の半導体装置。
- 前記下層側電極パターン及び前記上層側電極パターンは絶縁膜に形成された溝に埋め込まれて形成された銅を主成分とする金属材料からなり、前記共通電極パターンはアルミニウムを主成分とする金属材料からなる請求項１又は２に記載の半導体装置。
- 金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に下層側第１電極パターンを形成する下層側第１電極パターン形成工程、
（Ｂ）前記下層側第１電極パターンの表面に下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）前記下層側第１電極パターンの形成領域の少なくとも一部分と重なるように前記下層側容量絶縁膜上に第２電極パターンを形成し、前記第２電極パターンの表面に上層側容量絶縁膜を形成する第２電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）前記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）前記第２層間絶縁膜に、前記第１電極パターンを上層側に電気的に接続するための第１接続孔、前記第２電極パターンを上層側に電気的に接続するための第２接続孔、並びに、前記上層側容量絶縁膜及び前記第１接続孔の形成領域を含む領域に開口部を形成した後、前記開口部、前記第１接続孔及び前記第２接続孔に金属材料を埋め込んで、前記第２電極パターン上に前記上層側容量絶縁膜を介して上層側第１電極パターンを形成する接続孔及び上層側第１電極パターン形成工程。 - 前記第２電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、前記上層側容量絶縁膜として前記第２層間絶縁膜とはエッチング選択比があるものを形成し、
前記上層側第１電極パターン形成工程（Ｅ）は、前記開口部を形成する際に前記上層側容量絶縁膜をエッチングストッパー層として用いる請求項４に記載の半導体装置の製造方法。 - 前記上層側容量絶縁膜は窒化シリコン膜であり、前記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜である請求項５に記載の半導体装置の製造方法。
- 金属材料からなる第１電極及び第２電極が容量絶縁膜を介して配置されてなるＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上に形成された第１層間絶縁膜上に、下層側ＭＩＭ容量素子の第１電極となる下層側電極パターンを形成する下層側電極パターン形成工程、
（Ｂ）前記下層側電極パターンの表面に下層側ＭＩＭ容量素子の容量絶縁膜となる下層側容量絶縁膜を形成する下層側容量絶縁膜形成工程、
（Ｃ）前記下層側電極パターンの形成領域の少なくとも一部分と重なるように前記下層側容量絶縁膜上に、下層側ＭＩＭ容量素子の第１電極及び上層側ＭＩＭ容量素子の第２電極となる共通電極パターンと、前記共通電極パターンの表面に上層側ＭＩＭ容量素子の容量絶縁膜となる上層側容量絶縁膜を形成する共通電極パターン及び上層側容量絶縁膜形成工程、
（Ｄ）前記上層側容量絶縁膜上を含む半導体基板上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程、
（Ｅ）前記下層側電極パターン及び前記共通電極パターンの形成領域の少なくとも一部分と重なるように前記第２層間絶縁膜に開口部を形成した後、前記開口部に金属材料を埋め込んで、前記上層側容量絶縁膜上に、上層側ＭＩＭ容量素子の第２電極となる上層側電極パターンを形成する上層側電極パターン形成工程。 - 前記共通電極パターン及び上層側容量絶縁膜形成工程（Ｃ）は、前記上層側容量絶縁膜として前記第２層間絶縁膜とはエッチング選択比があるものを形成し、
前記上層側電極パターン形成工程（Ｅ）は、前記開口部を形成する際に前記上層側容量絶縁膜をエッチングストッパー層として用いる請求項７に記載の半導体装置の製造方法。 - 前記上層側容量絶縁膜は窒化シリコン膜であり、前記第２層間絶縁膜は酸化シリコン膜又はｌｏｗ−ｋ膜である請求項８に記載の半導体装置の製造方法。
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