KR20080095009A - 컬럼 리던던시 회로 - Google Patents

컬럼 리던던시 회로 Download PDF

Info

Publication number
KR20080095009A
KR20080095009A KR1020070039251A KR20070039251A KR20080095009A KR 20080095009 A KR20080095009 A KR 20080095009A KR 1020070039251 A KR1020070039251 A KR 1020070039251A KR 20070039251 A KR20070039251 A KR 20070039251A KR 20080095009 A KR20080095009 A KR 20080095009A
Authority
KR
South Korea
Prior art keywords
signal
control signal
refresh
pull
redundancy circuit
Prior art date
Application number
KR1020070039251A
Other languages
English (en)
Inventor
지성수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070039251A priority Critical patent/KR20080095009A/ko
Priority to US12/005,480 priority patent/US7570536B2/en
Priority to JP2008110580A priority patent/JP2008269772A/ja
Publication of KR20080095009A publication Critical patent/KR20080095009A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프래시 신호보다 큰 인에이블 구간폭을 갖는 리프래시 플래그 신호와 제어신호를 입력받아 풀업 제어신호를 생성하는 제1 제어신호 생성부; 상기 리프래시 플래그 신호와 어드레스 신호를 입력받아 풀다운 제어신호를 생성하는 제2 제어신호 생성부; 및 상기 풀업 제어신호 및 상기 풀다운 제어신호를 입력받아 리던던트 셀 엑세스 신호를 생성하는 컬럼 리페어 퓨즈부를 포함하는 컬럼 리던던시 회로에 관한 것이다.
컬럼 리던던시 회로, 리프래시

Description

컬럼 리던던시 회로{Column Redundancy Circuit}
도 1은 본 발명에 의한 일 실시예에 따른 컬럼 리던던시 회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 포함된 리프래시 신호 생성부의 회로도이다.
도 3은 도 1에 포함된 풀업 제어신호 생성부의 회로도이다.
도 4는 도 1에 포함된 풀다운 제어신호 생성부의 회로도이다.
도 5는 도 1에 포함된 컬럼 리페어 퓨즈부의 회로도이다.
도 6은 본 발명에 의한 일 실시예에 따른 컬럼 리던던시 회로의 내부신호 타이밍도이다.
도 7은 본 발명에 의한 일 실시예에 따른 컬럼 리던던시 회로의 시뮬레이션도이다.
도 8은 종래 기술에 따른 컬럼 리페어 방식의 일례를 보여주는 도면이다.
도 9는 종래 기술에 따른 컬럼 리페어 방식의 다른 예를 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 리프래시 신호 생성부 12: 풀업 제어신호 생성부
14:풀다운 제어신호 생성부 16: 컬럼 리페어 퓨즈부
본 발명은 컬럼 리던던시 회로에 관한 것으로, 더욱 구체적으로는 인에이블 구간폭이 조절된 리프래시 신호를 이용하여 로우 경로와 관련된 제어신호가 토글링되는 것을 방지함으로써, 리프래시 모드에서 전류소모를 감소시킬 수 있도록 한 컬럼 리던던시 회로에 관한 것이다.
디램의 단위셀은 하나의 스위칭 트랜지스터와 하나의 저장용 캐패시터로 구성되어 있기때문에 SRAM이나 플래쉬 메모리와 달리 누설전류로 인하여 시간이 지남에 따라 셀에 저장된 데이터를 잃어 버리는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 데이터를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 동작을 리프래시(Refresh)라 한다. 리프래시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 해당 워드라인에 연결된 셀의 데이터를 감지 및 증폭시킨 후 셀에 재기록하는 방식으로 수행된다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프래시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
일반적으로 리프래시는 리프래시 커맨드에 응답하여 내부 카운터에서 생성된 로우 어드레스에 대해 수행된다. 따라서, 리프래시는 로우 어드레스의 변경만으로 수행 가능하므로, 리프래시 모드에서 컬럼 경로의 동작은 필요하지 않다.
한편, 메모리 소자에서 일부 메모리 셀에 결함(detect)이 발생하는 경우 칩이 정상적으로 동작하지 않으므로, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 후에 결함이 발생한 셀을 여분으로 두었던 셀로 치환하는 리페어 동작이 수행된다. 이와 같은 리페어 동작 중 컬럼 리던던시 회로를 통해 수행되는 컬럼 리페어 동작에는 도8에서와 같이 특정 셀에 페일이 발생한 경우 페일이 발생되지 않은 모든 셀까지 포함시켜 리페어하는 방식과, 도9에서와 같이 페일이 발생된 블럭의 셀만 컬럼 리페어하는 방식이 사용된다.
그런데, 전술한 바와 같이 리프래시 모드에서는 컬럼 경로의 동작이 필요하지 않으므로 컬럼 리던던시 회로 또한 동작할 필요가 없다. 그러나, 종래의 컬럼 리던던시 회로에서는 리프래시 모드에서 로우 경로와 관련된 제어신호(WLCB_YF, XMAT_YF)가 불필요하게 토글링(tolling)되어 전류 경로를 형성함으로써 전류 소모가 증가하는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 인에이블 구간폭이 조절된 리프래시 신호를 이용하여 로우 경로와 관련된 제어신호가 토글링되는 것을 방지함으로써, 리프래시 모드에서 전류소모를 감소시킬 수 있도록 한 컬럼 리던던시 회로 를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리프래시 신호보다 큰 인에이블 구간폭을 갖는 리프래시 플래그 신호와 제어신호를 입력받아 풀업 제어신호를 생성하는 제1 제어신호 생성부; 상기 리프래시 플래그 신호와 어드레스 신호를 입력받아 풀다운 제어신호를 생성하는 제2 제어신호 생성부; 및 상기 풀업 제어신호 및 상기 풀다운 제어신호를 입력받아 리던던트 셀 엑세스 신호를 생성하는 컬럼 리페어 퓨즈부를 포함하는 컬럼 리던던시 회로를 제공한다.
본 발명의 컬럼 리던던시 회로는 상기 리프래시 신호를 입력받아 소정 구간 지연시키는 지연부; 및 상기 리프래시 신호와 상기 지연부의 출력신호를 입력받아 상기 리프래시 플래그 신호를 생성하는 논리소자를 더 포함한다.
본 발명에서, 상기 풀업 제어신호는 상기 리프래시 신호에 응답하여 인에이블되지 않는 것이 바람직하다.
본 발명에서, 상기 제1 제어신호 생성부는 상기 제어신호 및 상기 리프래시 플래그 신호를 입력받아, 논리연산을 수행하는 논리소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 제어신호 생성부는 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 더 포함한다.
본 발명에서, 상기 풀다운 제어신호는 상기 리프래시 신호에 응답하여 인에 이블되지 않는 것이 바람직하다.
본 발명에서, 상기 제2 제어신호 생성부는 상기 어드레스 신호 및 상기 리프래시 플래그 신호를 입력받아, 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 제2 제어신호 생성부는 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 더 포함한다.
본 발명에서, 상기 컬럼 리페어 퓨즈부는 전원전압과 출력노드 사이에 연결되어, 상기 풀업 제어신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자; 상기 출력노드에 병렬 연결된 다수의 퓨즈; 접지단과 상기 퓨즈 각각에 연결되어, 상기 풀다운 제어신호에 응답하여 상기 출력노드를 풀다운 구동하는 다수의 풀다운소자; 및 상기 출력노드의 신호를 래치하는 래치를 포함한다.
본 발명에서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 컬럼 리던던시 회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예의 컬럼 리던던시 회로는 리프래시 신호(REF)를 입력받아, 리프래시 신호(REF)보다 큰 인에이블 구간폭을 갖는 리프래시 플래그 신호(REFFLAG)를 생성하는 리프래시 신호 생성부(10)와, 리프래시 플래그 신호(REFFLAG)와 제어신호(PCGDLY1)를 입력받아 풀업 제어신호(WLCB_YF)를 생성하는 풀업 제어신호 생성부(12)와, 리프래시 플래그 신호(REFFLAG)와 어드레스 신호(XMAT<0:15>)를 입력받아 풀다운 제어신호(XMAT_YF<0:15>)를 생성하는 풀다운 제어신호 생성부(14), 및 풀업 제어신호(WLCB_YF) 및 풀다운 제어신호(XMAT_YF<0:15>)를 입력받아 리던던트 셀 엑세스 신호(YRA)를 생성하는 컬럼 리페어 퓨즈부(16)를 포함한다.
도2에 도시된 바와 같이, 리프래시 신호 생성부(10)는 리프래시 신호(REF)를 반전시키는 인버터(IV20)와, 인버터(IV20)의 출력신호를 기설정된 구간 동안 지연시키는 지연부(20)와, 리프래시 신호(REF)와 지연부(20)의 출력신호를 입력받아 부정논리곱 연산을 통해 리프래시 플래그 신호(REFFLAG)를 생성하는 낸드게이트(ND20)를 포함한다. 여기서, 리프래시 신호(REF)는 리프래시 명령이 입력되면 인에이블되는 신호이다.
리프래시 신호 생성부(10)는 리프래시 신호(REF)를 입력받아, 리프래시 신호(REF)보다 큰 인에이블 구간을 갖는 리프래시 신호인 리프래시 플래그 신호(REFFLAG)를 생성한다. 이를 좀 더 구체적으로 설명하면, 낸드게이트(ND20)의 일단에는 리프래시 신호(REF)의 반전 신호가 입력되고, 낸드게이트(ND20)의 타단에는 지연부(20)의 출력신호, 즉 리프래시 신호(REF)의 지연신호가 입력된다. 따라서, 낸드게이트(ND20)에서 출력되는 리프래시 플래그 신호(REFFLAG)는 리프래시 신 호(REF)보다 인에이블 구간폭(하이레벨을 유지하는 구간)이 커진다. 본 실시예에서 리프래시 신호(REF) 및 리프래시 신호 생성부(10)에서 생성되는 리프래시 플래그 신호(REFFLAG)의 파형은 도6을 통해 확인할 수 있다.
풀업 제어신호 생성부(12)는, 도3에 도시된 바와 같이, 제어신호(PCGDLY1)를 버퍼링하는 인버터(IV31)와, 인버터(IV31)의 출력신호와 리프래시 플래그 신호(REFFLAG)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR30)와, 노어게이트(NR30)의 출력신호를 버퍼링하여 풀업 제어신호(WLCB_YF)를 생성하는 인버터체인(IV32, IV33)을 포함한다. 여기서, 제어신호(PCGDLY1)는 리드, 라이트, 리프래시 명령 등에 의해 메모리 셀이 액티브된 후 일정한 지연구간 경과 후 인에이블되는 신호이다. 풀업 제어신호 생성부(12)는 리프래시 플래그 신호(REFFLAG)가 로우레벨인 상태에서는 제어신호(PCGDLY1)와 동일한 레벨의 풀업 제어신호(WLCB_YF)를 생성하고, 리프래시 모드에서 리프래시 플래그 신호(REFFLAG)가 하이레벨로 천이한 상태에서는 제어신호(PCGDLY1)와 관계없이 로우레벨의 풀업 제어신호(WLCB_YF)를 생성한다. 여기서, 리프래시 플래그 신호(REFFLAG)는 적어도 제어신호(PCGDLY1)가 리프래시 명령에 의해 하이레벨을 유지하는 구간 동안 하이레벨을 유지하도록 리프래시 신호 생성부(10)에서 인에이블 구간폭이 조절된다. 따라서, 제어신호(PCGDLY1)의 레벨과 관계없이 리프레시 모드에서 풀업 제어신호(WLCB_YF)는 로우레벨을 유지한다.
풀다운 제어신호 생성부(14)는, 도4에 도시된 바와 같이, 어드레스 신호(XMAT<0:15>) 및 리프래시 플래그 신호(REFFLAG)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR40)와, 노어게이트(NR40)의 출력신호를 버퍼링하여 풀다운 제어신호(XMAT_YF<0:15>)를 생성하는 인버터체인(IV40, IV41)을 포함한다. 여기서, 풀다운 제어신호 생성부(14)는 인가되는 어드레스 신호(XMAT<0:15>)의 수만큼 구비된다. 풀다운 제어신호 생성부(14)는 어드레스 신호(XMAT<0:15>) 및 리프래시 플래그 신호(REFFLAG) 중 적어도 하나가 하이레벨로 인에이블되는 경우 로우레벨을 유지하는 풀다운 제어신호(XMAT_YF<0:15>)를 생성한다. 여기서, 리프래시 플래그 신호(REFFLAG)는 리프래시 모드에서는 하이레벨을 유지하므로, 풀다운 제어신호(XMAT_YF<0:15>)는 리프래시 구간동안 로우레벨을 유지한다.
컬럼 리페어 퓨즈부(16)는, 도5에 도시된 바와 같이, 전원전압(VDD)과 노드(A) 사이에 연결되어, 풀업 제어신호(WLCB_YF)에 응답하여 노드(A)를 풀업구동하는 PMOS 트랜지스터(P50)와, 노드(A)에 병렬 연결된 다수의 퓨즈(F50~F59)와, 접지단(VSS)과 다수의 퓨즈(F50~F59) 각각에 연결되어, 풀다운 제어신호(XMAT<0:15>)에 응답하여 노드(A)를 풀다운 구동하는 다수의 NMOS 트랜지스터(N50~57), 및 노드(A)의 신호를 래치하여 해당 어드레스에 할당된 리던던트 셀을 엑세스하기 위해 인에이블되는 리던던트 셀 액세스 신호(YRA)를 생성하는 인버터쌍(IV50, IV51)로 구성된 래치를 포함한다. 노드(A)와 접지단(VSS)사이에 연결된 커패시터(C50)는 회로의 기생커패시턴스 성분을 모델링한 것으로, NMOS 트랜지스터(N50~57)가 턴온되는 경우 커패시터(C50)에 축전된 전하가 접지단(VSS)으로 유출된다. 즉, 전류 경로가 형성된다.
이와 같이 구성된 본 실시예에 따른 컬럼 리던던시 회로의 동작을 도6에 도 시된 타이밍도를 참고하여 구체적으로 설명하면 다음과 같다.
우선, 리프래시 신호 생성부(10)는 리프래시 모드에서 하이레벨로 인에이블되는 리프래시 신호(REF)를 입력받아 리프래시 플래그 신호(REFFLAG)를 생성한다. 리프래시 플래그 신호(REFFLAG)는 적어도 제어신호(PCGDLY1)가 리프래시 명령에 의해 하이레벨인 구간동안에는 하이레벨을 유지하도록 인에이블 구간폭이 조절된 신호이다. 리프래시 구간동안 하이레벨을 유지하는 리프래시 플래그 신호(REFFLAG)를 입력받은 풀업 제어신호 생성부(12)는 제어신호(PCGDLY1)의 레벨에 관계없이 리프래시 모드에서 로우레벨을 유지하는 풀업 제어신호(WLCB_YF)를 생성하여 출력한다. 아울러, 풀다운 제어신호 생성부(14)도 어드레스 신호(XMAT<0:15>)에 상관없이 리프래시 모드에서 로우레벨을 유지하는 풀다운 제어신호(XMAT_YF<0:15>)를 생성하여 출력한다.
로우레벨의 풀업 제어신호(WLCB_YF)에 의해 PMOS 트랜지스터(P50)는 턴온되고, 로우레벨의 풀다운 제어신호(XMAT_YF<0:15>)에 의해 NMOS 트랜지스터(N50~57)는 턴오프되므로, 노드(A)는 하이레벨로 프리차지되어 리던던트 셀 액세스 신호(YRA)를 로우레벨로 디스에이블 시킨다. 이와 같이 리프레시 모드에서는 어드레스 신호(XMAT<0:15>)의 레벨에 상관없이 로우레벨을 유지하는 풀다운 제어신호(XMAT_YF<0:15>)에 의해 NMOS 트랜지스터(N50~57) 모두 턴오프되므로, 리프래시 모드에서 NMOS 트랜지스터(N50~57)를 통해 형성된 전류 경로를 통해 전류가 소모되는 것을 방지할 수 있다.
한편, 노멀 모드에서에서는 리프래시 신호(REF)가 로우레벨로 디스에이블된다. 도6에 도시된 바와 같이 제어신호(PCGDLY1)는 프리차지 구간에서는 로우레벨로 디스에이블되고, 액티브 구간에서는 하이레벨로 인에이블된다. 따라서, 프리차지 구간에서는 풀업 제어신호(WLCB_YF)가 로우레벨이 되어 PMOS 트랜지스터(P50)를 턴온시켜 노드(A)를 프리차지하고, 액티브 구간에서는 풀업 제어신호(WLCB_YF)가 하이레벨이 되어 PMOS 트랜지스터(P50)를 턴오프시켜 노드(A)에 대한 프리차지를 중단한다.
이후, 인가된 어드레스 신호(XMAT<0:15>) 중 하이레벨인 비트에 대응하는 퓨즈(F50~F52)가 절단되지 않은 상태인 경우, 즉 해당 어드레스가 리페어 어드레스가 아닌 경우에는 NMOS 트랜지스터(N50~57)가 턴온되어 노드(A)를 로우레벨로 풀다운 구동한다. 한편, 인가된 어드레스 신호(XMAT<0:15>) 중 하이레벨인 비트에 대응하는 퓨즈(F50~F52)가 절단된 상태인 경우, 즉 해당 어드레스가 리페어 어드레스인 경우에는 NMOS 트랜지스터(N50~57)가 턴오프되어 노드(A)를 하이레벨로 유지시키고, 리던던트 셀 액세스 신호(YRA)를 로우레벨로 인에이블시킨다. 이에 따라 해당 어드레스에 할당된 리던던트 셀을 엑세스 하게 된다.
이상 살펴본 바와 같이, 본 실시예에서는 리프래시 모드에서 하이레벨을 유지하는 리프래시 플래그 신호(REFFLAG)를 이용하여, 풀업 제어신호(WLCB_YF) 및 풀다운 제어신호(XMAT_YF<0:15>)가 리프래시 모드에서 로우레벨을 유지하도록 하고 있다. 특히, 리프래시 모드에서 로우 경로와 관련된 풀다운 제어신 호(XMAT_YF<0:15>)가 하이레벨로 천이하는 것을 방지하여 리프래시 모드에서 전류소모를 저감하고 있다.
이상 설명한 바와 같이, 본 발명에 따른 컬럼 리던던시 회로는 인에이블 구간폭이 조절된 리프래시 신호를 이용하여 로우 경로와 관련된 제어신호가 토글링되는 것을 방지함으로써, 리프래시 모드에서 전류소모를 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 리프래시 신호보다 큰 인에이블 구간폭을 갖는 리프래시 플래그 신호와 제어신호를 입력받아 풀업 제어신호를 생성하는 제1 제어신호 생성부;
    상기 리프래시 플래그 신호와 어드레스 신호를 입력받아 풀다운 제어신호를 생성하는 제2 제어신호 생성부; 및
    상기 풀업 제어신호 및 상기 풀다운 제어신호를 입력받아 리던던트 셀 엑세스 신호를 생성하는 컬럼 리페어 퓨즈부를 포함하는 컬럼 리던던시 회로.
  2. 제1항에 있어서, 상기 리프래시 신호를 입력받아 소정 구간 지연시키는 지연부; 및
    상기 리프래시 신호와 상기 지연부의 출력신호를 입력받아 상기 리프래시 플래그 신호를 생성하는 논리소자를 더 포함하는 컬럼 리던던시 회로.
  3. 제2항에 있어서, 상기 논리소자는 부정논리곱 연산을 수행하는 컬럼 리던던시 회로.
  4. 제1항에 있어서, 상기 풀업 제어신호는 상기 리프래시 신호에 응답하여 인에이블되지 않는 컬럼 리던던시 회로.
  5. 제1항에 있어서, 상기 제1 제어신호 생성부는
    상기 제어신호 및 상기 리프래시 플래그 신호를 입력받아, 논리연산을 수행하는 논리소자를 포함하는 컬럼 리던던시 회로.
  6. 제5항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 컬럼 리던던시 회로.
  7. 제5항에 있어서, 상기 제1 제어신호 생성부는 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 더 포함하는 컬럼 리던던시 회로.
  8. 제1항에 있어서, 상기 풀다운 제어신호는 상기 리프래시 신호에 응답하여 인에이블되지 않는 컬럼 리던던시 회로.
  9. 제1항에 있어서, 상기 제2 제어신호 생성부는
    상기 어드레스 신호 및 상기 리프래시 플래그 신호를 입력받아, 논리연산을 수행하는 논리소자를 포함하는 컬럼 리던던시 회로.
  10. 제9항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 컬럼 리던던시 회로.
  11. 제9항에 있어서, 상기 제2 제어신호 생성부는 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 더 포함하는 컬럼 리던던시 회로.
  12. 제1항에 있어서, 상기 컬럼 리페어 퓨즈부는
    전원전압과 출력노드 사이에 연결되어, 상기 풀업 제어신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자;
    상기 출력노드에 병렬 연결된 다수의 퓨즈;
    접지단과 상기 퓨즈 각각에 연결되어, 상기 풀다운 제어신호에 응답하여 상기 출력노드를 풀다운 구동하는 다수의 풀다운소자; 및
    상기 출력노드의 신호를 래치하는 래치를 포함하는 컬럼 리던던시 회로.
  13. 제12항에 있어서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 컬럼 리던던시 회로.
KR1020070039251A 2007-04-23 2007-04-23 컬럼 리던던시 회로 KR20080095009A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070039251A KR20080095009A (ko) 2007-04-23 2007-04-23 컬럼 리던던시 회로
US12/005,480 US7570536B2 (en) 2007-04-23 2007-12-27 Column redundancy circuit
JP2008110580A JP2008269772A (ja) 2007-04-23 2008-04-21 カラムリダンダンシ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070039251A KR20080095009A (ko) 2007-04-23 2007-04-23 컬럼 리던던시 회로

Publications (1)

Publication Number Publication Date
KR20080095009A true KR20080095009A (ko) 2008-10-28

Family

ID=39872032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070039251A KR20080095009A (ko) 2007-04-23 2007-04-23 컬럼 리던던시 회로

Country Status (3)

Country Link
US (1) US7570536B2 (ko)
JP (1) JP2008269772A (ko)
KR (1) KR20080095009A (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925373B1 (ko) * 2008-01-15 2009-11-09 주식회사 하이닉스반도체 반도체 집적 회로의 퓨즈 회로
KR101177968B1 (ko) * 2009-03-04 2012-08-28 에스케이하이닉스 주식회사 고집적 반도체 장치를 위한 퓨즈
US20120106016A1 (en) * 2010-10-27 2012-05-03 Thermaltherapeutic Systems, Inc. Fuse Link System For A Hyperthermia Apparatus
US20120105136A1 (en) * 2010-10-27 2012-05-03 Thermaltherapeutic Systems, Inc. Fuse link system for disposable component
JP2012174297A (ja) * 2011-02-18 2012-09-10 Elpida Memory Inc 半導体装置
US8976604B2 (en) 2012-02-13 2015-03-10 Macronix International Co., Lt. Method and apparatus for copying data with a memory array having redundant memory
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
KR102031147B1 (ko) * 2013-04-04 2019-10-14 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
US9583219B2 (en) * 2014-09-27 2017-02-28 Qualcomm Incorporated Method and apparatus for in-system repair of memory in burst refresh
US9773571B2 (en) 2014-12-16 2017-09-26 Macronix International Co., Ltd. Memory repair redundancy with array cache redundancy
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
KR20170008083A (ko) 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 리프레쉬 검증 회로, 반도체 장치 및 반도체 시스템
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795393B2 (ja) * 1985-06-21 1995-10-11 株式会社日立製作所 ダイナミツク型ｒａｍ
JPH04358412A (ja) * 1991-06-04 1992-12-11 Sony Corp パルス幅可変回路
JP2773533B2 (ja) * 1992-04-20 1998-07-09 日本電気株式会社 アドレス判定回路
US5870341A (en) * 1997-06-19 1999-02-09 Sun Microsystems, Inc. Memory column redundancy circuit
JP3367404B2 (ja) * 1997-12-05 2003-01-14 日本電気株式会社 ヒューズ回路及び半導体記憶装置
JP3401522B2 (ja) * 1998-07-06 2003-04-28 日本電気株式会社 ヒューズ回路及び冗長デコーダ回路
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置
FR2888660B1 (fr) * 2005-07-13 2007-10-05 St Microelectronics Sa Systeme redondance colonne pour une memoire en circuit integre
KR100722771B1 (ko) * 2005-12-03 2007-05-30 삼성전자주식회사 반도체 메모리 장치의 리페어 회로 및 방법

Also Published As

Publication number Publication date
US20080259709A1 (en) 2008-10-23
US7570536B2 (en) 2009-08-04
JP2008269772A (ja) 2008-11-06

Similar Documents

Publication Publication Date Title
KR20080095009A (ko) 컬럼 리던던시 회로
US10147472B2 (en) Apparatuses and methods for targeted refreshing of memory
US7940581B2 (en) Method for low power sensing in a multi-port SRAM using pre-discharged bit lines
US7321517B2 (en) Semiconductor memory device
US20060262617A1 (en) Page access circuit of semiconductor memory device
JP4534141B2 (ja) 半導体記憶装置
US9013936B2 (en) Memory and memory system including the same
US20120051160A1 (en) Multiple bitcells tracking scheme for semiconductor memories
JP2008210443A (ja) 半導体記憶装置
US8116152B2 (en) Nonvolatile semiconductor memory device capable of preventing write-disturb and method of programming
US11176977B2 (en) Apparatuses and methods for controlling word line discharge
US10854272B1 (en) Apparatuses and methods for controlling word line discharge
US8144523B2 (en) Semiconductor storage device
JP2009134840A (ja) 半導体記憶装置
US20030214870A1 (en) Refresh control circuit and method for semiconductor memory device
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
JP4563694B2 (ja) 半導体メモリ装置及びワードライン駆動方法。
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
US7684231B2 (en) Methods and apparatus for low power SRAM based on stored data
TW202234395A (zh) 記憶體裝置及其控制方法
KR100802074B1 (ko) 리프레쉬명령 생성회로를 포함하는 메모리장치 및리프레쉬명령 생성방법.
KR100695512B1 (ko) 반도체 메모리 장치
JP5130570B2 (ja) 半導体記憶装置
US8885436B2 (en) Semiconductor memory device and method of driving the same
KR100629693B1 (ko) 반도체 메모리 소자의 컬럼 리던던시 회로

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081205

Effective date: 20090730