JP4534141B2 - 半導体記憶装置 - Google Patents
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Landscapes
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- Computer Hardware Design (AREA)
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Description
101〜104 メモリアレイ
110 多重選択回路
110a,110b プリデコード信号
111,112,162 論理和回路
113,142 インバータ
121〜124 ロウデコーダ
140 リフレッシュカウンタ
141 フリップフロップ回路
143〜145,169 論理積回路
146 排他的論理和回路
150 コントローラ
151 アドレスセレクタ
152 I/O回路
153 カラムデコーダ
154 アドレスバッファ
160 ROM回路群
161 ROM回路
163 ROM素子
164〜167 トランジスタ
168 遅延素子
170 多重リフレッシュ制御回路
201 トランジスタ
202 キャパシタ
ADD アドレスピン
COM 制御信号ピン
DQ データピン
WL1〜WLn ワード線
BL1〜BLm ビット線
SA1〜SAm センスアンプ
MC メモリセル
HIT ヒット信号
HOLD カウント停止信号
MULTI 多重リフレッシュ信号
S1〜S3 タイミング信号
LA プリチャージ配線
LB 引き抜き配線
Claims (13)
- 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
活性化すべきワード線のアドレスを出力する第1の手段と、
少なくとも、欠陥のあるメモリセルに対応するワード線に関連づけられた所定のワード線のアドレスを前記第1の手段が出力したことに応答して、前記欠陥のあるメモリセルに対応するワード線及び前記関連づけられた所定のワード線を1リフレッシュサイクル内で同時若しくは連続的に活性化する多重リフレッシュを行う第2の手段と、
前記多重リフレッシュの出現パターンを制限する第3の手段と、を備え、
前記第3の手段は、前記多重リフレッシュの出現パターンがあらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、次のリフレッシュサイクルにおける多重リフレッシュを禁止し、
前記第3の手段は、前記多重リフレッシュが一定期間、或いは、一定回数行われない場合、次のリフレッシュサイクルにおける多重リフレッシュを許可することを特徴とする半導体記憶装置。 - 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
活性化すべきワード線のアドレスを出力する第1の手段と、
少なくとも、欠陥のあるメモリセルに対応するワード線に関連づけられた所定のワード線のアドレスを前記第1の手段が出力したことに応答して、前記欠陥のあるメモリセルに対応するワード線及び前記関連づけられた所定のワード線を1リフレッシュサイクル内で同時若しくは連続的に活性化する多重リフレッシュを行う第2の手段と、
前記多重リフレッシュの出現パターンを制限する第3の手段と、を備え、
前記第3の手段は、前記多重リフレッシュの出現パターンがあらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、次のリフレッシュサイクルにおける多重リフレッシュを禁止し、
前記第3の手段は、リード動作又はライト動作が行われた場合、次のリフレッシュサイクルにおける多重リフレッシュを許可することを特徴とする半導体記憶装置。 - 前記第1の手段は、外部より供給されるリフレッシュコマンドに応答してインクリメント又はデクリメントされるリフレッシュカウンタを含んでいることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第2の手段は、前記第1の手段が前記欠陥のあるメモリセルに対応するワード線のアドレスを出力した場合にも、前記多重リフレッシュを行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
- 前記第2の手段は、前記欠陥のあるメモリセルに対応するワード線のアドレスの少なくとも一部のビットを記憶するROM回路を含んでいることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
- 前記ROM回路は、前記第1の手段が出力するアドレスの少なくとも最下位ビットを含む一部のビットのみを記憶することを特徴とする請求項5に記載の半導体記憶装置。
- 前記第3の手段は、リード動作又はライト動作が行われた場合、次のリフレッシュサイクルにおける多重リフレッシュを許可することを特徴とする請求項1に記載の半導体記憶装置。
- 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
通常状態においては、第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1のアドレス及びこれに対応する第2のアドレスを同一リフレッシュサイクル内で多重リフレッシュし、
前記多重リフレッシュが所定回数以上連続的に行なわれた、或いは、所定時間内に所定回数以上行われた後の禁止状態においては、前記第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1及び第2のアドレスをそれぞれ別個のリフレッシュサイクルにてリフレッシュすることを特徴とする半導体記憶装置。 - 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
通常状態においては、第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1のアドレス及びこれに対応する第2のアドレスを同一リフレッシュサイクル内でリフレッシュし、
禁止状態においては、前記第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1及び第2のアドレスをそれぞれ別個のリフレッシュサイクルにてリフレッシュし、
前記第1及び第2のアドレスを同一リフレッシュサイクル内でリフレッシュする多重リフレッシュの出現パターンが、あらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、前記通常状態から前記禁止状態へ遷移し、
前記多重リフレッシュが一定期間、或いは、一定回数行われない場合、前記禁止状態から前記通常状態へ遷移することを特徴とする半導体記憶装置。 - 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
通常状態においては、第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1のアドレス及びこれに対応する第2のアドレスを同一リフレッシュサイクル内でリフレッシュし、
禁止状態においては、前記第1のアドレスに対するリフレッシュが指示されたことに応答して、前記第1及び第2のアドレスをそれぞれ別個のリフレッシュサイクルにてリフレッシュし、
前記第1及び第2のアドレスを同一リフレッシュサイクル内でリフレッシュする多重リフレッシュの出現パターンが、あらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、前記通常状態から前記禁止状態へ遷移し、
リード動作又はライト動作が行われた場合、前記禁止状態から前記通常状態へ遷移することを特徴とする半導体記憶装置。 - 前記第1及び第2のアドレスを同一リフレッシュサイクル内でリフレッシュする多重リフレッシュの出現パターンが、あらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、前記通常状態から前記禁止状態へ遷移することを特徴とする請求項8に記載の半導体記憶装置。
- 前記多重リフレッシュが一定期間、或いは、一定回数行われない場合、前記禁止状態から前記通常状態へ遷移することを特徴とする請求項11に記載の半導体記憶装置。
- リード動作又はライト動作が行われた場合、前記禁止状態から前記通常状態へ遷移することを特徴とする請求項11又は12に記載の半導体記憶装置。
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