JP2012174297A

JP2012174297A - 半導体装置

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Publication number: JP2012174297A
Application number: JP2011032839A
Authority: JP
Inventors: Yoshiro Riho; 吉郎利穂; Yoshio Mizukane; 良雄水兼; Hiromasa Noda; 浩正野田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-02-18
Filing date: 2011-02-18
Publication date: 2012-09-10
Also published as: US20120213021A1; US8638625B2; US20140140155A1; US8837242B2

Abstract

【課題】リフレッシュ動作時における無駄なカラム救済回路の動作を禁止する。
【解決手段】ロウアドレスＸＡｄｄに基づいて複数のメモリマットのいずれかを選択するとともに、選択されたメモリマットに含まれるワード線ＷＬのいずれかを選択するロウデコーダ１２と、カラムアドレスＹＡｄｄに基づいて選択されたメモリマットに含まれるビット線ＢＬのいずれかを選択するカラムデコーダ１３と、カラムアドレスＹＡｄｄが不良ビット線のアドレスＹＲＡｄｄと一致したことに応答して冗長ビット線ＲＢＬを選択するカラム救済回路３３とを備える。ロウアドレスＸＡｄｄがアクティブコマンドに応答して供給された場合にはカラム救済回路３３の動作を許可し、リフレッシュコマンドに応答して供給された場合にはカラム救済回路３３の動作を禁止することにより、無駄なカラム救済回路の動作による消費電流を低減する。
【選択図】図５

Description

本発明は半導体装置に関し、特に、アクセスすべきカラムアドレスが不良ビット線のアドレスと一致した場合、冗長ビット線に対して代替アクセスを行う半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリにおいては、ロウアドレスに基づいてワード線を選択し、カラムアドレスに基づいてビット線を選択することにより、これらの交点に配置されたメモリセルに対してアクセスが行われる。しかしながら近年における記憶容量の大容量化に伴い、多数のワード線やビット線の中に、正常に動作しないいくつかの不良ワード線や不良ビット線が含まれることは避けられない。このため、不良ワード線や不良ビット線をスペアである冗長ワード線や冗長ビット線に置換することによって、このような不良を救済するロウ救済回路及びカラム救済回路の搭載が必須である。

冗長ワード線は、ロウアドレスが不良のあるワード線のアドレスと一致した場合に、ロウ救済回路の制御によって選択される。同様に、冗長ビット線は、カラムアドレスが不良のあるビット線のアドレスと一致した場合に、カラム救済回路の制御によって選択される。したがって、ロウ救済回路はロウアドレスが供給されたことに応答してアドレス比較動作を開始し、カラム救済回路はカラムアドレスが供給されたことに応答してアドレス比較動作を開始することになる。

しかしながら、１本のワード線や１本のビット線に接続可能なメモリセルの数には限界があるため、近年における半導体メモリではメモリセルアレイが複数のメモリマット（メモリブロック）に分割されている。メモリマットとは、ワード線及びビット線を共有する範囲を指す。メモリセルアレイが複数のメモリマットに分割されていると、選択されるメモリマットがロウアドレスによって確定するため、カラム救済回路の一部動作をロウアドレスの供給時から開始することが可能となる（特許文献１参照）。

特開平５−２８７９４号公報

しかしながら、ロウアドレスが供給されても、その後カラムアドレスが常に供給されるとは限らない。つまり、通常のアクセス時においては、アクティブコマンドに応答してロウアドレスが供給され、次に、リードコマンド又はライトコマンドに応答してカラムアドレスが供給されるのであるが、リフレッシュ動作時においては、リフレッシュカウンタからロウアドレス（リフレッシュアドレス）が供給されるだけであり、その後カラムアドレスは供給されない。

このため、リフレッシュ動作時においては、ロウアドレスの供給に応答してカラム救済回路の動作を開始させる必要はなく、むしろ、このような動作は無駄な消費電流を発生させてしまう。かかる問題は、リフレッシュ動作時のみならず、ロウアクセスの後にカラムアクセスが不要な全ての動作を行う場合において共通に生じる問題である。

本発明による半導体装置は、複数のワード線と、複数のビット線と、少なくとも一つの冗長ビット線と、前記ワード線と前記ビット線との交点及び前記ワード線と前記冗長ビット線との交点に配置された複数のメモリセルとをそれぞれ有する複数のメモリマットと、ロウアドレスに基づいて、前記複数のメモリマットのいずれかを選択するとともに、前記選択されたメモリマットに含まれる前記複数のワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて、前記選択されたメモリマットに含まれる前記複数のビット線のいずれかを選択するカラムデコーダと、前記カラムアドレスが不良ビット線のアドレスと一致したことに応答して、前記カラムアドレスに基づき選択されるべきビット線の代わりに前記冗長ビット線を選択するカラム救済回路と、前記ロウアドレスが第１のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を許可し、前記ロウアドレスが第２のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を禁止する判定回路と、を備えることを特徴とする。

本発明によれば、コマンドの種類に応じてカラム救済回路の動作を許可又は禁止していることから、リフレッシュ動作時のようにカラムアクセスが不要な場合にカラム救済回路が無駄な消費電流を発生させることがない。

本発明の好ましい実施形態による半導体装置１０のレイアウトを説明するための略平面図である。各バンクのメモリマット構成を説明するための模式図である。ワード線の置換動作を説明するための模式図である。ビット線の置換動作を説明するための模式図である。半導体装置１０の構成を機能的に説明するためのブロック図である。カラム救済回路３３の回路構成を示すブロック図である。アドレス比較回路ＣＭＰの回路図である。アクティブコマンド発行時における動作を説明するためのタイミング図である。リフレッシュコマンド発行時における動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０のレイアウトを説明するための略平面図である。

図１に示すように、本実施形態による半導体装置１０は、メモリセルアレイが８つのバンク０〜バンク７に分割されている。バンクとは、コマンドを個別に受付可能な単位であり、したがってバンク間においては非排他的な並列動作が可能である。図１に示す例では、バンク０，１，４，５がＸ方向に一列に配列され、バンク２，３，６，７がＸ方向に一列に配列されている。

各バンクには、ロウアクセスを行うためのロウアクセス回路ＲＯＷと、カラムアクセスを行うためのカラムアクセス回路ＣＯＬが設けられている。ロウアクセス回路ＲＯＷは、ロウアドレスを受けてメモリセルアレイに含まれるワード線を選択するための回路である。カラムアクセス回路ＣＯＬは、カラムアドレスを受けてメモリセルアレイに含まれるビット線を選択するための回路である。

本実施形態では、図１において矢印Ａで示すように、ロウアドレスの一部がカラムアクセス回路ＣＯＬに供給されている。これは、メモリセルアレイが複数のメモリマットに分割されているためである。つまり、不良のあるビット線はメモリマットごとに異なることから、ロウアクセスによってメモリマットが選択されると、選択されたメモリマットに対応する不良ビット線のアドレス（カラム救済アドレス）の読み出し開始を行う必要があるためである。図１に示すように、カラムアクセス回路ＣＯＬには、デコード回路３３ａ、カラムヒューズＣＦ、レジスタ回路ＲＥＧ、アドレス比較回路ＣＭＰ及びカラムプリデコーダ３２などが含まれている。これらについては追って詳述する。

図２は、各バンクのメモリマット構成を説明するための模式図である。

図２に示すように、各バンクは、メモリマットＭＡＴ０〜ＭＡＴｍからなるｍ＋１個のメモリマットを有している。これらのメモリマットは、ロウアクセス時に供給されるロウアドレスの一部によって選択される。つまり、ロウアドレスには、複数のメモリマットのいずれかを選択する部分と、選択されたメモリマットに含まれる複数のワード線のいずれかを選択する部分とが含まれている。図２に示す例では、ロウアクセス時にメモリマットＭＡＴ０内の所定のワード線ＷＬｉが選択された例が示されている。カラムアクセス時に供給されるカラムアドレスは、選択されたメモリマットに含まれる複数のビット線のいずれかを選択するために用いられる。図２に示す例では、カラムアクセス時にメモリマットＭＡＴ０内の所定のビット線ＢＬｊが選択されており、これによってワード線ＷＬｉとビット線ＢＬｊとの交点に位置するメモリセルＭＣｉｊに対してアクセスが行われることになる。

ここで、図２に示すメモリマットＭＡＴ０〜ＭＡＴｍのうち、ハッチングの施されていないメモリマットは冗長ワード線が設けられていないメモリマットであり、ハッチングの施されているメモリマットは冗長ワード線が設けられているメモリマットである。図２に示す例では、冗長ワード線を有するメモリマットが３マットに１つの割合で設けられているが、本発明がこれに限定されるものではない。

図３は、ワード線の置換動作を説明するための模式図である。

図３に示すように、ロウアドレスによって選択されるべきワード線ＷＬｉが不良ワード線である場合、当該ワード線ＷＬｉはスペアである冗長ワード線ＲＷＬに置換される。図３に示す例では、ロウアドレスによって選択されるべきワード線ＷＬｉが冗長ワード線を持たないメモリマットＭＡＴ０に属しているため、置換先として他のメモリマットＭＡＴ５内の冗長ワード線ＲＷＬが指定されている例が示されている。このように、ロウ冗長動作が行われると、選択されるメモリマットが変更されることがある。尚、不良ワード線とは、当該ワード線自体に断線などの欠陥がある場合のみならず、当該ワード線自体には欠陥がないものの、これにつながるメモリセルに不良がある結果、選択することができない場合も含む。

図４は、ビット線の置換動作を説明するための模式図である。

図４に示すように、カラムアドレスによって選択されるべきビット線ＢＬｊが不良ビット線である場合、当該ビット線ＢＬｊはスペアである冗長ビット線ＲＢＬに置換される。ビット線の置換は常に同じメモリマット内にて行われるため、カラム冗長動作が行われることによって、選択されるメモリマットが変更されることはない。このことは、メモリマットの選択は、常にロウアクセス時に確定することを意味する。尚、不良ビット線とは、当該ビット線自体に断線などの欠陥がある場合のみならず、当該ビット線自体には欠陥がないものの、これにつながるメモリセルに不良がある結果、選択することができない場合も含む。

尚、図１に示すように、本実施形態ではロウアドレスの最上位ビットＸ１４によって上位マット及び下位マットのいずれかが選択されるが、この点は本発明において必須ではない。

図５は、本実施形態による半導体装置１０の構成を機能的に説明するためのブロック図である。

図５に示すように、各バンクは、メモリセルアレイ１１内のワード線ＷＬを選択するためのロウデコーダ１２と、ビット線ＢＬを選択するためのカラムデコーダ１３とを備えている。ワード線ＷＬとビット線ＢＬとの交点にはメモリセルＭＣが配置される。図５においては、１本のワード線ＷＬ、１本のビット線ＢＬ及びこれらの交点に配置された１個のメモリセルＭＣのみを図示しているが、実際には多数のワード線ＷＬ、多数のビット線ＢＬ及びこれらの交点に配置された複数のメモリセルＭＣが設けられていることは言うまでもない。

各ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡに接続されており、カラムデコーダ１３によって選択されたビット線ＢＬは、対応するセンスアンプＳＡを介してデータ入出力部１５に接続される。データ入出力部１５は、リード動作時においてはメモリセルアレイ１１から読み出されたリードデータをデータ入出力端子ＤＱ０〜ＤＱｎへ出力し、ライト動作時においてはデータ入出力端子ＤＱ０〜ＤＱｎを介して入力されたライトデータをメモリセルアレイ１１に供給する。

さらに、各バンクは、カラム冗長セルアレイ１１ａを備えている。カラム冗長セルアレイ１１ａは冗長ビット線ＲＢＬを備え、冗長ビット線ＲＢＬとワード線ＷＬとの交点には冗長メモリセルＲＭＣが配置される。冗長ビット線ＲＢＬは冗長センス回路１４ａ内の冗長センスアンプＳＡに接続されており、冗長カラムデコーダ１３ａによって選択される。その他、各バンクには、冗長ワード線ＲＷＬを含むロウ冗長セルアレイが備えられているが、これについては図示を省略してある。

ロウデコーダ１２の動作は、ロウ系制御回路２１、ロウプリデコーダ２２及びリフレッシュカウンタ２３によって制御される。これらロウデコーダ１２、ロウ系制御回路２１、ロウプリデコーダ２２及びリフレッシュカウンタ２３は、図１に示したロウアクセス回路ＲＯＷに相当する。

カラムデコーダ１３及び冗長カラムデコーダ１３ａの動作は、カラム系制御回路３１、カラムプリデコーダ３２及びカラム救済回路３３によって制御される。これらカラムデコーダ１３、冗長カラムデコーダ１３ａ、カラム系制御回路３１、カラムプリデコーダ３２及びカラム救済回路３３は、図１に示したカラムアクセス回路ＣＯＬに相当する。

ロウ系制御回路２１及びカラム系制御回路３１の動作は、コマンドデコーダ４０によって制御される。コマンドデコーダ４０は、コマンド端子ＣＭＤを介して外部から入力されるコマンド信号をデコードし、その結果に基づいて各種内部信号を生成する回路である。例えば、コマンド信号がアクティブコマンドを示している場合には、内部アクティブクロックＲＡＳＣＬＫＢを一定期間ローレベルに活性化させる。内部アクティブクロックＲＡＳＣＬＫＢがローレベルに活性化すると、ロウ系制御回路２１は、内部ロウアドレスＸＡｄｄを受けてこれをロウプリデコーダ２２に供給する。これにより、内部ロウアドレスＸＡｄｄが示すワード線に対してロウアクセスが行われる。

ここで、内部ロウアドレスＸＡｄｄは、リフレッシュカウンタ２３より供給されるアドレスであり、通常動作時においてはアドレス端子ＡＤＤに入力されるアドレス信号がそのまま内部ロウアドレスＸＡｄｄとして用いられ、リフレッシュ動作時においてはリフレッシュカウンタ２３の内部で保持されたリフレッシュアドレスが内部ロウアドレスＸＡｄｄとして用いられる。したがって、図５に示すリフレッシュカウンタ２３は、アドレス端子ＡＤＤを介して入力されるアドレス信号と内部で保持されたリフレッシュアドレスのいずれか一方を出力するセレクタの役割を有している。その選択は、コマンドデコーダ４０より供給される内部リフレッシュクロックＲＥＦＣＬＫに基づいて行われる。

また、コマンド信号がリフレッシュコマンドを示している場合、コマンドデコーダ４０は、内部アクティブクロックＲＡＳＣＬＫＢを複数回に亘ってローレベルに活性化させるとともに、内部リフレッシュクロックＲＥＦＣＬＫをハイレベルに活性化させる。これにより、リフレッシュカウンタ２３から出力される内部ロウアドレスＸＡｄｄは、リフレッシュカウンタ２３に備えられた内部カウンタの値となり、その値が示すワード線が選択される。ここで、内部アクティブクロックＲＡＳＣＬＫＢを複数回に亘って活性化させているのは、リフレッシュ動作においては選択されるワード線の数が多いため、ワード線の選択を時間的に分散させることによってピーク電流を低減するためである。さらに、コマンドデコーダ４０は、リフレッシュカウンタ２３に対して内部リフレッシュ信号ＲＥＦを供給し、これによってリフレッシュカウンタ２３に備えられた内部カウンタの値が更新される。

図５に示すように、内部アクティブクロックＲＡＳＣＬＫＢ及び内部リフレッシュクロックＲＥＦＣＬＫは、ＮＯＲゲート回路５０に供給される。ＮＯＲゲート回路５０は、本発明における判定回路として機能し、その出力は内部アクティブクロックＲＡＳＣＬＫ２としてロウ系制御回路２１及びロウプリデコーダ２２に供給される。内部アクティブクロックＲＡＳＣＬＫ２の機能については後述する。

一方、コマンド信号がリードコマンド又はライトコマンドを示している場合、コマンドデコーダ４０はライトリード信号Ｗ／Ｒを活性化させる。ライトリード信号Ｗ／Ｒが活性化すると、カラム系制御回路３１は、アドレス端子ＡＤＤに入力されるアドレス信号を内部カラムアドレスＹＡｄｄとして取り込み、これをカラムプリデコーダ３２及びカラム救済回路３３に供給する。カラム救済回路３３は、カラム系制御回路３１より供給される内部カラムアドレスＹＡｄｄが不良ビット線のアドレスである場合、救済判定出力信号ＨＩＴを出力する回路である。救済判定出力信号ＨＩＴが活性化すると、カラムプリデコーダ３２は、当該救済判定出力信号ＨＩＴにあらかじめ関連づけられた冗長カラムアドレスを冗長カラムデコーダ１３ａに供給する。これにより、カラム冗長動作が実行される。

図６は、カラム救済回路３３の回路構成を示すブロック図である。

図６に示すように、カラム救済回路３３は、Ｐセットのカラム救済回路セットを有している。各カラム救済セットは、アドレス記憶回路であるｍ＋１個のヒューズセットＣＦ０〜ＣＦｍと、これらヒューズセットＣＦ０〜ＣＦｍのいずれかを選択するセレクタＳＥＬ０〜ＳＥＬｍと、セレクタＳＥＬ０〜ＳＥＬｍによって選択されたヒューズセットの記憶内容（カラム救済アドレス）を保持するレジスタＲＥＧと、レジスタＲＥＧに保持されたカラム救済アドレスと内部カラムアドレスＹＡｄｄとを比較するアドレス比較回路ＣＭＰとを備えている。尚、図１では、Ｐ＝４である場合、つまり、４セットのカラム救済回路セットが設けられている場合が例示されている。

ｍ＋１個のヒューズセットは、ｍ＋１個のメモリマットＭＡＴ０〜ＭＡＴｍにそれぞれ対応している。各ヒューズセットには、不良のあるビットの線のアドレスが１アドレスだけ記憶されている。特に限定されるものではないが、本実施形態では内部カラムアドレスＹＡｄｄが７ビットの信号であり、したがって、各ヒューズセットに記憶されるアドレスも７ビットの信号である。但し、当該ヒューズセットに有効なアドレスが記憶されているか否かを示すイネーブルビットが１ビット必要であり、合計で８ビットの信号が記憶される。

これらｍ＋１個のヒューズセットＣＦ０〜ＣＦｍは、セレクタＳＥＬ０〜ＳＥＬｍによってそのいずれか一つのみが選択される。セレクタＳＥＬ０〜ＳＥＬｍによる選択は、ロウアクセスに基づくメモリマットの選択に連動している。つまり、ロウアクセスに基づいてメモリマットＭＡＴ０が選択されればこれに対応するヒューズセットＣＦ０が選択され、ロウアクセスに基づいてメモリマットＭＡＴ１が選択されればこれに対応するヒューズセットＣＦ１が選択される。したがって、その選択はメモリマットの選択に用いるマットアドレスＭＡＴＡがそのまま使用される。ロウプリデコーダ２２から供給されるマットアドレスＭＡＴＡはプリデコードされた状態であるため、カラム救済回路３３内のデコーダ３３ａによってこれをデコードし、デコード結果に基づいてセレクタＳＥＬ０〜ＳＥＬｍを動作させる。

また、図３を用いて説明したように、ロウ冗長動作によってワード線の置換が行われた場合、本来のマットアドレスＭＡＴＡが示すメモリマットとは異なるメモリメットがアクセスされるため、このようなロウ冗長動作が行われた場合には、救済先のマットアドレス（救済マットアドレス）ＭＡＴＲＡが優先される。救済マットアドレスＭＡＴＲＡは、図３などに示したハッチングの施されたメモリマットをそれぞれ示すデコードされた信号であり、その１ビットが活性化している場合、ＯＲゲート回路５１によってセレクタ３３ｂが切り替えられ、デコーダ３３ａの出力の代わりに救済マットアドレスＭＡＴＲＡによってセレクタ３３ｂが制御される。

図６に示すように、プリデコードされたマットアドレスＭＡＴＡ及びデコードされた救済マットアドレスＭＡＴＲＡは、ロウプリデコーダ２２に含まれるＡＮＤゲート回路２２ａ〜２２ｃを介してカラム救済回路３３に供給される。これらＡＮＤゲート回路２２ａ〜２２ｃには、ＮＯＲゲート回路５０の出力である内部アクティブクロックＲＡＳＣＬＫ２が供給される。したがって、内部アクティブクロックＲＡＳＣＬＫ２がローレベルであれば、ＡＮＤゲート回路２２ａ〜２２ｃの出力は全てローレベルに固定される。

内部アクティブクロックＲＡＳＣＬＫ２は、ロウ系制御回路２１に含まれるＡＮＤゲート回路２１ａにも供給される。ＡＮＤゲート回路２１ａの他方の入力ノードには、内部アクティブクロックＲＡＳＣＬＫＢと連動する内部アクティブクロックＲＡＳＣＬＫ１が供給される。内部アクティブクロックＲＡＳＣＬＫ１は、カラム救済回路３３に含まれるレジスタＲＥＧ及びアドレス比較回路ＣＭＰを起動するための起動信号であり、したがって、内部アクティブクロックＲＡＳＣＬＫ２がローレベルであれば、これらの回路が起動しないことになる。

ＡＮＤゲート回路２１ａを通過した内部アクティブクロックＲＡＳＣＬＫ１は、カラム救済回路３３に含まれる制御回路ＣＴＬに供給される。制御回路ＣＴＬは、内部アクティブクロックＲＡＳＣＬＫ１がハイレベルに活性化すると、カラムヒューズロード信号ＬＯＡＤ及び救済判定起動信号ＳＴを活性化させ、これによってレジスタＲＥＧ及びアドレス比較回路ＣＭＰを起動する。

レジスタＲＥＧは、カラムヒューズロード信号ＬＯＡＤが活性化すると、セレクタＳＥＬ０〜ＳＥＬｍによって選択されたヒューズセットＣＦに電流を流し、これによって当該ヒューズセットＣＦを構成する８個のヒューズ素子に対してデータの読み出しを実行する。ヒューズ素子の種類については特に限定されないが、レーザビームによって切断可能な光学ヒューズ素子、又は、高電圧の印加によって絶縁破壊可能なアンチヒューズ素子を用いることができる。いずれのタイプのヒューズ素子においても、いわゆるラッチ回路からデータを読み出すケースとは異なり、電流印加及びセンス動作などが必要であり、読み出しにある程度の時間がかかるとともに、読み出しに際して消費電流が発生する。但し、本発明において不良ビット線のアドレス記憶にヒューズ素子を用いることは必須でなく、不揮発性記憶素子であればどのような素子を用いても構わない。

カラムヒューズロード信号ＬＯＡＤに同期して読み出されたヒューズセットＣＦの情報は、アドレス比較回路ＣＭＰにおいて内部カラムアドレスＹＡｄｄと比較される。

図７は、アドレス比較回路ＣＭＰの回路図である。

図７に示すように、アドレス比較回路は、レジスタに読み出されたカラム救済アドレスＹＲＡｄｄの各ビットと、内部カラムアドレスＹＡｄｄの各ビットとをそれぞれ比較する７個のＸＮＯＲ回路と、イネーブルビットＥＮと救済判定起動信号ＳＴを受けるＡＮＤゲート回路と、これら７個のＸＮＯＲ回路及びＡＮＤゲート回路の出力を受ける８入力のＡＮＤゲート回路とを備える。かかる回路構成により、カラム救済アドレスＹＲＡｄｄの各ビットと内部カラムアドレスＹＡｄｄの各ビットが全て一致し、且つ、イネーブルビットＥＮ及び救済判定起動信号ＳＴがいずれもハイレベルに活性化していることを条件として、救済判定出力信号ＨＩＴがハイレベルに活性化することになる。したがって、救済判定起動信号ＳＴがローレベルであれば、救済判定出力信号ＨＩＴもローレベルに固定されるため、アドレス比較動作に伴う消費電流が低減される。

次に、本実施形態による半導体装置１０の動作について説明する。

図８は、アクティブコマンド発行時における動作を説明するためのタイミング図である。

図８に示すように、アクティブコマンドの発行に応答して内部アクティブクロックＲＡＳＣＬＫＢがローレベルに活性化すると、アクティブコマンドに同期して供給されたロウアドレスに基づき、マットアドレスＭＡＴＡ又は救済マットアドレスＭＡＴＲＡがロウプリデコーダ２２からカラム救済回路３３に供給される。これにより、図６に示したセレクタＳＥＬ０〜ＳＥＬｍによって、ｍ＋１個のヒューズセットＣＦ０〜ＣＦｍのいずれかが選択される。その後、カラムヒューズロード信号ＬＯＡＤが活性化し、これによって選択されたヒューズセットＣＦに対して読み出し動作が行われる。さらに、救済判定起動信号ＳＴが活性化し、これによってアドレス比較回路ＣＭＰによる比較動作が許可される。

したがって、その後、リードコマンド又はライトコマンドに同期してカラムアドレスが入力されると、これがカラム救済アドレスＹＲＡｄｄと一致していなければカラムデコーダ１３が動作し、一致していれば冗長カラムデコーダ１３ａが動作する。このように、アクティブコマンドに応答してカラム冗長動作の準備を開始していることから、カラムアドレスが入力されると、直ちに比較動作を実行することが可能となる。

図９は、リフレッシュコマンド発行時における動作を説明するためのタイミング図である。

リフレッシュコマンド発行時においては、内部アクティブクロックＲＡＳＣＬＫＢがローレベルに活性化するとともに、内部リフレッシュクロックＲＥＦＣＬＫがハイレベルに活性化する。このため、図５及び図６に示したＮＯＲゲート回路５０の出力である内部アクティブクロックＲＡＳＣＬＫ２がローレベルとなる。その結果、リフレッシュアドレスに同期して供給されたロウアドレスの値にかかわらず、図９に示すように、マットアドレス及び救済マットアドレスは所定値に固定され、さらに、実線で示すように、カラムヒューズロード信号ＬＯＡＤも救済判定起動信号ＳＴも活性化しない。このため、マットアドレスＭＡＴＡ及び救済マットアドレスＭＡＴＲＡの変化に伴うスイッチング電流が削減されるとともに、ヒューズセットＣＦ０〜ＣＦｍからデータを読み出す際に生じる消費電流、さらには、アドレス比較動作において生じる消費電流も削減される。

図９において破線で示しているのは、上記の対策を施さなかった場合の波形であり、内部アクティブクロックＲＡＳＣＬＫＢがローレベルに活性化する度に、カラムヒューズロード信号ＬＯＡＤ及び救済判定起動信号ＳＴが活性化することになる。しかしながら、リフレッシュ動作時においてはカラムアクセスが不要であり、このような動作は本来必要のない動作である。これに対し、本実施形態による半導体装置１０では、リフレッシュ動作時において不要なカラムアクセスの準備動作を停止していることから、無駄な消費電流を削減することが可能となる。

このように、本実施形態による半導体装置１０では、アクティブコマンドに応答してロウアドレスが供給された場合にはカラム救済回路３３の動作が許可され、リフレッシュコマンドに応答してロウアドレスが供給された場合にはカラム救済回路３３の動作が禁止されることから、無駄なカラム冗長動作による消費電流を削減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０半導体装置
１１メモリセルアレイ
１１ａカラム冗長セルアレイ
１２ロウデコーダ
１３カラムデコーダ
１３ａ冗長カラムデコーダ
１４センス回路
１４ａ冗長センス回路
１５データ入出力部
２１ロウ系制御回路
２２ロウプリデコーダ
２３リフレッシュカウンタ
３１カラム系制御回路
３２カラムプリデコーダ
３３カラム救済回路
３３ａデコード回路
３３ｂセレクタ
４０コマンドデコーダ
５０ＮＯＲゲート回路（判定回路）
ＢＬビット線
ＣＦ０〜ＣＦｍヒューズセット
ＣＭＰアドレス比較回路
ＣＯＬカラムアクセス回路
ＣＴＬ制御回路
ＭＡＴ０〜ＭＡＴｍメモリマット
ＭＣメモリセル
ＲＢＬ冗長ビット線
ＲＥＧレジスタ回路
ＲＭＣ冗長メモリセル
ＲＯＷロウアクセス回路
ＲＷＬ冗長ワード線
ＳＥＬ０〜ＳＥＬｍセレクタ
ＷＬワード線

Claims

複数のワード線と、複数のビット線と、少なくとも一つの冗長ビット線と、前記ワード線と前記ビット線との交点及び前記ワード線と前記冗長ビット線との交点に配置された複数のメモリセルとをそれぞれ有する複数のメモリマットと、
ロウアドレスに基づいて、前記複数のメモリマットのいずれかを選択するとともに、前記選択されたメモリマットに含まれる前記複数のワード線のいずれかを選択するロウデコーダと、
カラムアドレスに基づいて、前記選択されたメモリマットに含まれる前記複数のビット線のいずれかを選択するカラムデコーダと、
前記カラムアドレスが不良ビット線のアドレスと一致したことに応答して、前記カラムアドレスに基づき選択されるべきビット線の代わりに前記冗長ビット線を選択するカラム救済回路と、
前記ロウアドレスが第１のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を許可し、前記ロウアドレスが第２のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を禁止する判定回路と、を備えることを特徴とする半導体装置。
前記第１のコマンドはアクティブコマンドであり、前記第２のコマンドはリフレッシュコマンドであることを特徴とする請求項１に記載の半導体装置。
前記カラム救済回路は、前記不良ビット線のアドレスを記憶するアドレス記憶回路を含み、
前記判定回路は、前記第２のコマンドに応答して前記アドレス記憶回路からの前記不良ビット線のアドレスの読み出しを禁止する、ことを特徴とする請求項１又は２に記載の半導体装置。
前記アドレス記憶回路は、複数の不揮発性記憶素子からなることを特徴とする請求項３に記載の半導体装置。
前記アドレス記憶回路は、前記複数のメモリマットごとに設けられており、
前記判定回路は、前記第２のコマンドに応答して、前記選択されたメモリマットに応じた前記アドレス記憶回路の選択動作を無効化する、ことを特徴とする請求項３又は４に記載の半導体装置。
前記カラム系制御回路は、前記カラムアドレスと前記不良ビット線のアドレスとを比較するアドレス比較回路をさらに含み、
前記判定回路は、前記第２のコマンドに応答して前記アドレス比較回路による比較動作を無効化する、ことを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。