KR20070101857A - 나노스케일 와이어 기반 데이터 스토리지 - Google Patents

나노스케일 와이어 기반 데이터 스토리지 Download PDF

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KR20070101857A
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찰스 엠. 리에버
웨 우
하오 옌
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더 프레지던트 앤드 펠로우즈 오브 하바드 칼리지
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Abstract

본 발명은 일반적으로 회로에 사용될 수 있는 나노기술 및 서브마이크로나노일렉트로닉 장치에 관한 것이며, 어떤 경우에는 데이터를 부호화할 수 있는 나노스케일 와이어 및 다른 나노구조에 관한 것이다. 본 발명의 일 양태는 전기적으로 분극가능한 영역을 갖는 나노스케일 와이어 또는 다른 나노구조를 제공하는 것으로, 예를 들면, 나노스케일 와이어는 코어 및 전기적으로 분극가능한 쉘을 포함할 수도 있다. 어떤 경우에 있어서, 전기적으로 분극가능한 영역은 외부 전계 없이도 그의 분극 상태를 유지할 수 있다. 전기적으로 분극가능한 영역의 모든 부분 또는 일부분만이, 예를 들면, 하나 이상의 데이터 비트를 부호화하기 위하여 분극될 수 있다. 한 집합의 실시예에서, 전기적으로 분극가능한 영역은 기능성 산화물 또는 강유전성 산화물 재료, 예를 들면, BaTiO3, 또는 티탄산 지루콘산 납 등을 포함한다. 어떤 실시에에서, 나노와이어(또는 다른 나노구조)는 다른 재료, 예를 들면, 전기적으로 분극가능한 영역을 나노스케일 와이어의 다른 영역과 분리하는 분리 영역을 더 포함할 수도 있다. 예를 들면, 나노스케일 와이어에서, 하나 이상의 중간 쉘이 코어를 전기적으로 분극가능한 쉘로부터 분리시킬 수도 있다.
나노기술, 나노구조, 나노스케일 와이어, 분극, 소극, 전계

Description

나노스케일 와이어 기반 데이터 스토리지{NANOSCALE WIRE-BASED DATA STORAGE}
관련 출원
본 출원은 2004년 12월 6일, 라이에버 등(Lieber et al.)에 의해 "나노스케일 와이어 기반 데이터 스토리지(Nanoscale Wire Based Data Storage)" 라는 명칭으로 출원된 미국 가출원 제 60/633,733 호의 이익을 주장하며, 이 가출원은 본 명세서에서 참조문헌으로 인용된다.
미국 연방정부의 연구 지원
본 발명의 각종 양태는 DARPA에 의해, Grant Nos. N-00014-01-1-0651 및 N00014-04-1-0591 로 지원되었다. 미국정부는 본 발명에 대해 소정의 권리를 가질 수도 있다.
본 발명은 회로에서 사용될 수 있는 나노기술(nanotechnology) 및 서브마이크로일렉트로닉(sub-microelectronic) 장치에 관한 것으로, 특히, 데이터를 부호화할 수 있는 나노스케일 와이어 및 기타 나노구조(nanostructures)에 관한 것이다.
나노기술, 특히 반도체 양자점(semiconductor quantum dots) 및 나노와이어(noanowires)와 같은 서브마이크로일렉트로닉스 기술에서의 관심사는 나노스케일에서 화학과 물리의 도전으로 동기부여되어 왔으며, 또한 이들 구조체를 전자, 광학 및 관련 장치에서 이용할 가능성 때문에도 동기부여되어 왔다. 나노스코픽 물품(nanoscopic articles)은 전하 캐리어 및 엑시톤 (예를 들면, 전자, 전자-홀 쌍, 전자 쌍 등)의 이송에 아주 적합할 수도 있고 그래서 나노스케일 전자공학 및 광학, 및 기타 응용에서 빌딩 블록으로서 유용할 수도 있지만, 많은 나노기술과 나노일렉트로닉스는 잘 개발되어 있지 않다. 따라서, 이 기술에서 나노스케일 소자를 포함하는 새롭고 개선된 물품 및 기술이 필요하다.
본 발명은 일반적으로 데이터를 부호화할 수 있는 것을 포함하는 나노스케일 와이어 및 다른 나노구조에 관한 것이다. 본 발명의 주제는, 어떤 경우에는, 서로 관계가 있는 제품, 특정한 문제에 대한 대안의 해결책, 및/또는 하나 이상의 시스템 및/또는 물품의 다수의 상이한 용도를 포함한다.
일 양태에서, 본 발명은 전자 데이터 스토리지 장치를 제공한다. 한 집합의 실시예에 따르면, 본 장치는 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에서 전기 경로를 규정하는 반도체 재료와, 상기 반도체 재료에 근접하고, 적어도 제1 분극 상태와 제2 분극 상태 사이에서 스위치가능한 재료를 포함한다. 일 실시예에서, 상기 반도체 재료는 강유전성 재료(ferroelectric material)의 제1 또는 제2 분극 상태에 응답하여 각기 제1 전도성 상태와 제2 전도성 상태 사이에서 스위치가능하고, 상기 제1 전극과 제2 전극 사이에서 제1 전도도와 상기 제1 전도도의 적어도 1000 배의 제2 전도도의 전도도를 제공한다.
다른 집합의 실시예에서, 전자 데이터 스토리지 장치는 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에서 전기 경로를 규정하는 반도체 재료를 포함한다. 일 실시예에서, 상기 반도체 재료는 상기 전기 경로를 따라서 존재하는 적어도 제1 스위치 영역과 제2 스위치 영역을 포함하며, 각각의 제1 및 제2 스위치 영역은 제1 전도성 상태와 제2 전도성 상태 사이에서 개별적으로 그리고 독립적으로 스위치가능하며, 상기 제2 상태는 각각의 영역에서 제1 상태의 전도도 보다 적어도 1000 배가 되는 각각의 영역에서 전기 경로를 따라서 전도도를 제공한다.
또 다른 집합의 실시예에서, 전자 데이터 스토리지 장치는 오프 상태, 및 오프 상태의 전도도 보다 적어도 1000 배의 전도도를 제공하는 온 상태를 갖는 반도체 데이터 스토리지 소자를 포함한다. 상기 데이터 스토리지 소자는 상기 소자를 온 상태에서 오프 상태 및/또는 그 반대로 스위치할 수 있는 기록 전압, 및 상기 소자의 상태가 결정될 수 있는 판독 전압을 가질 수도 있다. 어떤 실시예에서, 상기 판독 및 기록 전압은 1 또는 2 V 만큼만 다르다.
또 다른 양태에 따르면, 본 발명은 물품이다. 한 집합의 실시예에서, 상기 물품은 제1 전극과, 제2 전극과, 상기 제1 전극과 제2 전극 사이에서 전기 경로를 규정하는 반도체 재료, 및 적어도 두 개의 제어 단자를 포함하며, 각각의 제어 터미널은 상기 제1 및 제2 전극 사이의 전기 경로를 따라서 상기 반도체 재료와 전기 통신한다.
다른 집합의 실시예에서, 상기 물품은 전기적으로 분극가능한 영역을 포함하는 나노스케일 와이어를 포함한다. 일 실시예에서, 전기적으로 분극가능한 영역은 전계가 없을 때 그의 분극 상태를 유지할 수 있다. 또 다른 집합의 실시예에 따르면, 상기 물품은 코어와 상기 코어를 적어도 부분적으로 둘러싸는 쉘(shell)을 포함하는 나노스케일 와이어를 포함한다. 일 실시예에서, 상기 코어는 반도체성 또는 전도성이다. 어떤 경우에는, 상기 쉘은 강유전성 산화물 재료를 포함한다.
또 다른 집합의 실시예에서, 상기 물품은 비휘발성 메모리 소자의 어레이를 포함하는 장치를 포함한다. 일 실시예에서, 상기 물품은 다수의 메모리 소자를 포함하며, 각각의 메모리 소자는 트랜지스터 아키텍처를 포함하는 나노스케일 와이어를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 코어와 적어도 두 개의 쉘을 포함하는 나노스케일 와이어를 포함하며, 각각의 쉘은 상기 코어의 적어도 일부분을 둘러싸고 있다. 일 실시예에서 상기 나노스케일 와이어는 강유전성 산화물 재료를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 트랜지스터 아키텍처를 포함하는 나노스케일 와이어를 포함한다. 상기 나노스케일 와이어는 적어도 일실시예에서 강유전성 산화물 재료를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 코어와 쉘을 포함하는 나노스케일 와이어를 포함하며, 상기 나노스케일 와이어는 Ba를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 코어와 적어도 두 개의 쉘을 포함하는 나노스케일 와이어를 포함하며, 상기 쉘 중적어도 하나는 적어도 약 15의 유전 상수를 갖는다.
한 집합의 실시예에서, 상기 물품은 한 비트 이상의 데이터를 부호화하는 나노스케일 와이어를 포함한다. 또 다른 집합의 실시예에 따르면, 상기 물품은 데이터 비트를 부호화하는 영역을 포함하는 나노스케일 와이어를 포함하며, 상기 영역은 제2의 이동가능한 나노스케일 와이어의 위치로 규정되지 않는다.
한 집합의 실시예에서 상기 물품은 메모리 소자의 어레이를 포함하는 장치를 포함하며, 각각의 메모리 소자는 약 20 nm2/bit 보다 적은 면적을 갖는다. 또다른 집합의 실시예에 따르면, 물품은 적어도 1000의 온/오프 전류차 비에서 약 1 Vabsolute 보다 적은 판독 전압을 갖는 메모리 소자를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 적어도 1000의 온/오프 전류차 비에서 약 1 Vabsolute 보다 적은 기록 전압을 갖는 메모리 소자를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 적어도 1000의 온/오프 전류차 비에서 약 1:1.5 보다 적은 판독/기록 전압비를 갖는 메모리 소자를 포함한다. 또 다른 집합의 실시예에서, 상기 물품은 제1 전도도를 갖는 제1 안정 상태와 제2 전도도를 갖는 제2 안정 상태를 갖는 메모리 소자를 포함하며, 상기 제1 전도도는 상기 제2 전도도보다 적어도 1000배 크다.
또 다른 양태에서, 본 발명은 방법을 제공한다. 한 집합의 실시예에서, 상기 방법은 코어 및 쉘을 포함하는 나노스케일 와이어에서 상기 쉘의 적어도 일부분을 분극하는 액트(act)를 포함한다.
한 집합의 실시예는 나노스케일 와이어상의 제1 데이터 비트를 부호화하는 동작, 및 상기 제1 데이터 비트를 실질적으로 변경시킴 없이 상기 나노스케일 와이어상의 제2 데이터 비트를 부호화하는 동작을 포함하는 방법을 제공한다. 다른 집합의 실시예에서, 상기 방법은 나노스케일 와이어로부터 제1 데이터 비트를 판독하는 액트, 및 상기 나노스케일 와이어로부터 상기 제1 비트와 무관한 제2 데이터 비트를 판독하는 액트를 포함한다. 또 다른 집합의 실시예에서, 상기 방법은 고정 나노스케일 와이어에서 적어도 하나의 데이터 비트를 부호화하는 동작을 포함한다.
또 다른 집합의 실시예에서, 상기 방법은 소스 전극, 드레인 전극 및 상기 소스 및 드레인 전극 양측과 전기 통신하는 반도체 재료를 제공하는 액트, 및 상기 반도체 재료에 대해 적어도 두 개의 분리된 데이터 비트를 독립적으로 기록 및 판독하는 액트를 포함한다.
본 발명의 또 다른 집합의 실시예는 강유전성 산화물 재료를 코어 및 제1 쉘을 포함하는 나노스케일 와이어의 적어도 일부분에 증착하여 상기 제1 쉘과 상이한 제2 쉘을 형성하는 동작을 포함하는 방법을 제공한다. 또 다른 집합의 실시예에서, 상기 방법은 강유전성 산화물 재료를 기판에 대해 고정되지 않은 나노스케일 와이어의 적어도 일부분에 증착하는 동작을 포함한다. 또 다른 집합의 실시예는 적어도 약 15의 유전 상수를 갖는 재료를 기판에 대해 고정되지 않은 나노스케일 와이어의 적어도 일부분에 증착하는 액트를 포함한다.
또 다른 양태에 있어서, 본 발명은 본 명세서에서 기술된 하나 이상의 실시예를 만드는 방법에 관련된다. 또 다른 양태에서, 본 발명은 본 명세서에 기술된 하나 이상의 실시예를 사용하는 방법에 관련된다.
본 발명의 다른 장점과 신규한 특징은 첨부 도면과 함께 고려할 때 다음의 본 발명의 비제한적인 여러 실시예들의 상세한 설명으로부터 명확해질 것이다. 본 명세서 및 인용된 참조문헌이 충돌 및/또는 불일치하는 개시를 포함하는 경우에는 본 명세서를 조절할 것이다. 인용된 둘 이상의 참조문헌이 서로 충돌 및/또는 불일치하는 개시를 포함하는 경우에는 유효일이 늦은 서류를 조절할 것이다.
비제한적인 본 발명의 실시예는 개략적이면서 의도적으로 축척하여 그리지 않은 첨부 도면을 참조하여 예를 들어 설명될 것이다. 도면에서 예시된 동일 또는 거의 동일한 구성요소(component)는 전형적으로 하나의 번호로 표시된다. 명료성을 기하기 위하여, 매 도면마다 모든 구성성분에 대해 명명하지 않으며, 본 기술 분야에서 통상의 지식을 가진자에게 본 발명을 이해시키는데 반드시 필요하지 않은 경우에는 도시된 본 발명의 각 실시예의 모든 구성요소에 대해서도 명명하지 않는다.
도 1A 내지 도 1F는 본 발명의 실시예의 소정의 나노스케일 와이어의 여러가지 물리적 특성을 예시한다.
도 2는 본 발명의 다른 실시예에 따른 나노스케일 와이어의 분극(polarization)을 예시한다.
도 3A 내지 도 3G는 본 발명의 또 다른 실시예에 따른 1 비트 이상의 데이터를 부호화할 수 있는 나노스케일 와이어를 예시한다.
도 4A 내지 도 4C는 본 발명의 여러 실시예들을 예시하는 개략적인 도면이다.
도 5A 내지 도 5C는 본 발명의 소정 실시예와 함께 사용하는데 적합한 전극의 구조물을 예시하는 개략적인 도면이다.
도 6A 및 도 6B는 본 발명의 실시예에 따른 소정의 나노스케일 와이어 소자의 여러가지 특성을 예시하는 개략적인 도면이다.
도 7A 내지 도 7D는 본 발명의 소정 실시예에서 유용한 여러가지 메모리 아키텍처를 예시한다.
도 8A 내지 도 8C는 본 발명의 또 다른 실시예에 따른 소정의 나노스케일 와이어를 이용하는 메모리 아키텍처의 일예를 예시한다.
도 9A 내지 도 9E는 본 발명의 실시예의 소정의 나노스케일 와이어를 예시한다.
도 10A 내지 도 10F는 본 발명의 또 다른 실시예에 따른 데이터 비트를 저장하는 소정의 나노스케일 와이어의 사용을 예시한다.
도 11은 본 발명의 또 다른 실시예에 따른 소정의 나노스케일 와이어를 제조하는 방법을 예시한다.
도 12A 내지 도 12J는 또 다른 실시예에 따른, 본 발명의 소정의 나노스케일 와이어를 예시한다.
도 13A 내지 도 13C는 본 발명의 다른 실시예에 따를 소정의 나노스케일 와이어의 2DFT 구성을 예시한다.
도 14A 내지 도 14G는 본 발명의 또 다른 집합의 실시예들에서, 본 발명의 소정의 나노스케일의 여러가지 전기적 특징을 예시하는 도면이다.
도 15A 내지 도 15B는 본 발명의 소정의 나노스케일 와이어의 특성을 측정하는데 사용된 기구의 소정 응답 제한(response limits)을 예시한다.
도 16A 내지 도 16F는 본 발명의 또 다른 집합의 실시예들에서, 게이트 폭이 상이한 본 발명의 여러가지 소자들을 예시한다.
도 17A 내지 도 17E는 본 발명의 또 다른 실시예에 따라서, 게이트가 다수개인 본 발명의 소정의 소자들을 예시한다.
본 발명은 일반적으로 회로에서 사용될 수 있는 나노기술 및 서브마이크로일렉트로닉스 소자 및 어떤 경우에는 데이터를 부호화할 수 있는 나노스케일 와이어 및 다른 나노구조에 관한 것이다. 본 발명의 일 양태는 전기적으로 분극가능한(electrically-polarizable) 영역을 갖는 나노스케일 와이어 또는 기타 나노구조를 제공한다. 예를 들면, 나노스케일 와이어는 코어(core)와 전기적으로 분극가능한 쉘(shell)을 포함할 수도 있다. 어떤 경우, 전기적으로 분극가능한 영역은 외부 전계 없이도 그의 분극 상태를 유지할 수 있다. 전기적으로 분극가능한 영역의 전부 또는 그의 일부만이, 예를 들면, 하나 이상의 데이터 비트를 부호화하기 위하여 분극될 수도 있다. 한 집합의 실시예에서, 전기적으로 분극가능한 영역은 기능성 산화물(functional oxide) 또는 강유전성 산화물 재료(ferroelectric oxide material), 예를 들면, BaTiO3, 또는 티탄산 지루콘산 납(lead zirconium titanate) 등을 포함한다. 어떤 실시예에서, 나노스케일 와이어(또는 다른 나노구조)는 다른 재료들, 예를 들면, 전기적으로 분극가능한 영역을 나노스케일 와이어의 다른 영역과 분리하는 분리 영역을 더 포함할 수도 있다. 예를 들면, 나노스케일 와이어에서, 하나 이상의 중간 쉘(intermediate shells)이 코어를 전기적으로 분극가능한 쉘과 분리시킬 수도 있다.
본 발명의 일 양태는 코어와 쉘을 갖는 나노스케일 와이어를 제공하는 것으로, 상기 쉘은, 예를 들면, 코어(10)와 쉘(20)을 갖는 나노스케일 와이어(5)를 도 시한 도 4A에 도시된 바와 같이, 티탄산 바륨(barium titanate)(예를 들면, BaTiO3)과 같은 기능성 산화물 및/또는 강유전성 산화물 재료를 포함한다. 적어도 부분적으로 코어의 적어도 일부분을 둘러싸는 쉘(20)의 하나 이상의 부분들은 그 부분에 전계(50)를 인가함으로써 독립적으로 분극될 수도 있으며, 분극 후 이 부분(부분들)은 외부 전계가 없어도 분극 상태를 유지할 수도 있다. 코어는 전기적으로 전도성(즉, 전류를 통과시킬 수 있는)일 수도 있으며, 전계를 쉘에 인가하는데 이용될 수 있다. 예를 들면, 코어는 실리콘과 같은 반도체, 또는 전도체를 포함할 수도 있다. 반도체의 다른 예는 단원소 반도체(elemental semiconductor), IV족 반도체, III족-V족 반도체, 또는 II족-IV족 반도체 등 뿐만 아니라, 도우핑 레벨이 상이한 반도체를 포함한다. 또 다른 예는 아래에서 추가 설명된다. 따라서, 본 발명은 p-형 도우프된 실리콘으로 제한되지 않으며, 형태 및/또는 도우핑 레벨이 상이한 다른 형태의 반도체 재료에도 적용가능하다는 것을 주목하여야 한다.
소정의 실시예에서, 그러한 나노스케일 와이어는 비휘발성 메모리 소자와 같 은 소자에서 유용하다. 어떤 경우에는 1비트 이상의 데이터가 나노스케일 와이어 내에서, 예를 들면, 독립적으로 분극된 쉘의 상이한 부분들 내에서 부호화될 수도 있다. 데이터(즉, 비트)는 전계를 (예를 들면, "기록 전압(writing voltage)"을 이용하여) 그 부분들에 인가함으로써 쉘의 일부분 내에 부호화될 수 있다. 예를 들면, 와이어는 쉘의 그 부분과 코어(예컨대 "1"로 표시됨) 사이에서 제1 전압 그레디언트(first voltage gradient)를 생성함으로써 분극될 수도 있으며, 쉘의 그 부분과 코어(예컨대 "0"로 표시됨) 사이에서, 제1 전압 그레디언트에 대해 더 적거나 반대일 수도 있는 제2 전압 그레디언트를 생성함으로써 소극(depolarized)될 수도 있다. 전압 그레디언트를 제거할 때, 쉘의 그 부분은 그의 분극 상태를, 어떤 경우에는, 적어도 수시간, 수일, 수주, 또는 그 이상 동안 유지할 수 있다. 어떤 경우에 있어서, 어떠한 이론으로도 구속됨이 없이, 퀀텀 스케일 (예를 들면, "업 전기 쌍극자 모멘트(up electric diepole moment) 및 "다운(down)" 전기 다이폴 모멘트)에서 전기적으로 분극가능한 영역의 "이진(binary)" 특성에 기인하여, 본 명세서에서 기술한 바와 같이, 전기적으로 분극가능한 영역의 부분의 퀀텀 상태 (예를 들면, "업 전기 쌍극자 모멘트 및 "다운" 전기 쌍극자 모멘트)에 의해 실질적인 누출(leakage) 또는 중간 값이 방지될 때, 그리고 나노스케일 와이어의 나노스케일 치수가 전기적으로 분극가능한 영역으로 하여금 나노스케일 와이어의 전도도 및/또는 다른 전기적 특성을 제어하도록 할 때, 쉘의 그 부분은 그의 분극 상태를 매우 오랜 기간 동안 감지가능한 정도의 쇠퇴 또는 "누출" 없이도 유지할 수 있다. 분극된 상태의 경우 "1" 및 소극된 상태 또는 반대로 분극된 상태의 경우 "0"의 지정 은 임의로 선택되며, 본 발명의 다른 실시예에서, "0"은 분극 상태인 것으로 그리고 "1"은 소극 상태 또는 반대로 분극된 상태인 것으로 선택될 수도 있다는 것을 주목하여야 한다. 본 명세서의 이득에 따라서, 본 기술 분야에서 통상의 지식을 가진 자는 임의의 분극 부호화 방식을 이용하여 나노스케일 와이어에 대하여 데이터를 판독/기록하는데 적합한 기술을 알게 될 것이다.
일 실시예에서, 분극된 쉘은 소극된 쉘에 대하여 분극된 영역에 접근하는(즉, 접하고 있거나 적어도 근접하는) 코어의 컨덕턴스(conductance)를 바뀌게 할 수도 있으며, 어떤 경우(다른 실시예는 아래에서 보다 상세히 설명된다)에서는 분극의 양이 많을 수록 그에 대응하여 전도도(conductivity)에 더욱 큰 영향을 미칠 수 있다. 그래서, 쉘의 분극 상태는 코어의 컨덕턴스를 측정함으로써 결정될 수도 있다. 예를 들면, 코어가 p-형 도우프된 실리콘을 포함한다면, 코어를 향하고 있는 쉘의 일부분에서의 분극 상태(즉, "다운" 쌍극자 모멘트)는 코어의 컨덕턴스를 감소시킬 수도 있는 반면, 쉘에서 떨어져나가는 쉘의 그 부분에서의 분극 상태(즉, "업" 쌍극자 모멘트)는 코어의 컨덕턴스를 증가시킬 것이다. 부가적으로, 코어의 컨덕턴스는 쉘의 그 부분의 분극 상태를 변화시키지 않고도 결정될 수도 있는데, 예를 들면, 이것은 전압을 그 전압에 대하여 반대인 쉘의 그 부분에 인가함으로써 결정되며, 그에 따라 분극은 기록되지만 그 값은 더 적어진다. 그러한 전압을 인가하기 위하여 하나 이상의 전극이 쉘의 하나 이상의 부분에 적용될 수도 있다. 그래서, 쉘의 각 부분에 근접한 코어의 컨덕턴스를 결정함으로써, 쉘의 그 부분의 분극 상태가 개별적으로 결정될 수 있다. 예를 들어, (예컨대, 판독 전압(reading voltage)이 인가되기 전의 나노스케일 와이어에 대하여) 컨덕턴스가 더 높다는 것은 (소극된 쉘 부분이 전형적으로 추가적인 소극에 의해 실질적으로 변경되지 않기 때문에) 쉘의 그 부분에서 분극이 부족함을 나타내는 것일 수도 있는 반면, 컨덕턴스가 더 낮다면 쉘의 그 부분에서의 분극을 나타내는 것일 수도 있다. 그래서, 나노스케일 와이어는 어떤 경우에는 트랜지스터 또는 스위치로서 취급될 수도 있는데, 이 경우 코어는 소스 및 드레인으로서 작용하고, 쉘 부분들은 각기 게이트로서 작용한다. 나노스케일 와이어의 쉘의 각 부분에 판독 전압을 차례로 인가함으로써, 데이터를 부호화하는 나노스케일 와이어의 각 부분의 상태가 결정될 수 있다.
본 발명은 티탄산 바륨만으로 제한하는 것이 아니고, 강유전성 산화물 재료 및 또는 다른 전기적으로 분극가능한 재료 또는 기능성 산화물 재료와 같은 다른 재료를 포함한다는 것을 주목하여야 한다. 예를 들면, 일 양태에서, 본 발명은 외부의 전계 없이도 그의 분극 상태를 유지할 수 있는 재료를 포함한다.
본 명세서에서 사용된 "기능성 산화물" 재료는 나노스케일 와이어의 적어도 일부분 상의 피복 또는 쉘을 형성하는 산화물을 포함하는 재료이다. 전형적으로 기능성 산화물은, 나노와이어의 전자 특성 및/또는 방출 특성 및/또는 다른 특성에 영향을 미침으로써, 또는 나노와이어 또는 그의 기능 등에 영향을 미치는 분자 재료를 부착시키는 플랫폼으로서 작용함으로써, 이 산화물과 연관된 나노와이어에 기능적으로 영향을 미칠 것이다. 기능적 산화물 재료의 예는 본 명세서에 개시된 바와 같은 고(high)-K 유전체 재료, 강유전성 산화물 재료, 또는 강자성 산화물 재료 등 재료를 들 수 있지만, 이들 재료로 제한하지는 않는다. 본 발명의 어떤 실시 예에서는 이들 재료 및/또는 다른 재료들의 조합 또한 고려대상이 된다. 어떤 경우에 있어서, 기능성 산화물 재료는 본 명세서에서 개시된 원자층 증착(automic layer deposition) 또는 다른 기술과 같은 기술을 이용하여 나노와이어 위에 증착될 수도 있다.
본 명세서에서 사용된 바와 같은, "강유전성 산화물 재료"은 외부 자극, 예컨대, 전계 및/또는 기계적 응력에 의해 가역적이지만 안정하게 분극될 수 있는 재료로서, 이 재료는 외주 자극이 제거되더라도 그의 분극 상태를 유지한다. (본 기술 분야에서 통상의 지식을 가진 자가 이해하고 있는 것처럼, "강유전성 산화물" 재료는 그의 명칭에도 불구하고 철-함유 재료 및/또는 산소를 함유하는 재료로 제한되지 않음을 주목하여야 할 것이다). 전형적으로, 강유전성 산화물 재료는 두가지 상태를 갖는데, 이 두 상태는 "분극된" 상태와 "소극된" 상태 (또는 "반대로 분극된" 상태), "업(up)" 전기 쌍극자 모멘트와 "다운(down)" 전기 쌍극자 모멘트, 비교적 높은 전도도 상태와 비교적 낮은 전도도 상태, 쌍극자 모멘트를 갖는 제1 상태와 쌍극자 모멘트를 갖지 않은 제2 상태와 같이 여러가지로 지칭될 수도 있다. 본 명세서의 설명에서, "분극된" 상태와 "소극된" 상태와 같은 강유전성 산화물 재료의 두가지 상태에 대한 언급은 예들 든 것일 뿐이며, 다른 실시예에서 강유전성 산화물 재료의 상태는 "업" 전기 쌍극자 모멘트와 "다운" 전기 쌍극자 모멘트, 비교적 높은 전도도 상태와 비교적 낮은 전도도 상태 등으로서 언급될 수도 있음은 물론이다. 강유전성 산화물 재료의 비제한적인 예는 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 지루콘산 납(Pb(Zr1 - xTix)O3), 탄탈산 스트론튬 비스므스(SrBi2Ta2O6), 비스무스 란타늄 티타네이트(Bi(LaxTi1 -x)4O12), 스트론튬 티탄산 바륨(BaxSr1 - xTiO3), 또는 게르마늄 텔루라이드(GeTe) 등을 포함한다.
한 집합의 실시예에서, 강유전성 산화물 재료는 페로브스카이트 결정 구조(perovskite crystal structure), 또는 일메나이트 결정 구조(ilmenite crystal structure)를 갖는 재료를 포함한다. 그러한 결정 구조는 둘 이상의 한가지 안정한 원자 상태들, 예를 들면, 그 결정 구조의 단위 셀 내 원자들이 제1 위치에 있는 제1 안정 상태와, 그 결정 구조의 단위 셀 내 원자들이 제1 위치와 다른 제2 위치에 있는 제2 안정 상태를 가질 수도 있다. 그래서 페로브스카이트 결정 구조는 인가되는 전계가 상이한 제1 상태 또는 제2 상태에서 분극될 수 있는 전기적으로 분극가능한 재료일 수 있다. 본 기술 분야에서 통상의 지식을 가진 자는 페로브스카이트 결정 구조 또는 일메나이트 결정 구조를 갖는 재료를 식별할 수 있을 것이다. 소정 페로브스카이트 재료 내에 존재할 수도 있는 원자의 예는 바륨, 지르코늄, 티타늄, 납, 게르마늄, 스트론튬 등뿐만 아니라 이들의 소정 산화물을 포함하지만, 이들 재료로 제한되지 않는다. 어떤 경우에 있어서, 강유전성 산화물 재료는 한가지 형태 이상의 단위 셀을 포함할 수도 있다. 예를 들면, 강유전성 산화물 재료는 티탄산 바륨 및 티탄산 납, 바륨 타타네이트 및 티탄산 지루콘산 납, 티탄산 납 및 티탄산 지루콘산 납 등을 포함할 수도 있다.
본 명세서에서 사용된 바와 같이, "전기적으로 분극가능한" 재료 또는 영역 은 그의 분극 상태가 전계의 인가 시 변할 수도 있는 재료이다. 본 발명의 어떤 실시예에서, 예들 들면, 전기적으로 분극가능한 재료 또는 영역이 강유전성 산화물 재료 및/또는 기능성 산화물 재료를 포함하는 실시예에서, 전기적으로 분극가능한 재료 또는 영역은 전계가 제거될 때 그의 분극 상태를 유지할 수도 있다. 그래서, 예를 들면, 강유전성 산화물 재료에 인가된 제1 전계는 그 재료(또는 적어도 그의 일부분)이 "분극된" 상태로 진행하게 할 수도 있으며, 제2 전계는 그 재료(또는 적어도 그의 일부분)이 "소극된" 또는 "반대로 분극된" 상태로 진행되게 할 수도 있다. 어떤 경우에는, 제1 전계 및 제2 전계는 반대 부호 (즉, 정극성 및 부극성 전계)를 가질 수도 있다. 그 재료 또는 영역에 인가된 전계는 적어도 그 재료 또는 영역의 분극 상태를 변경시키기에 적어도 충분한 세기(intensity) 및/또는 지속기간(duration)을 가질 수도 있다. 아래에서 더욱 상세히 논의되는 바와 같이, 어떤 경우에 있어서, 전기적으로 분극가능한 부분은 독립적으로 분극될 수 있는 둘 이상의 부분들을 포함할 수도 있다. 즉, 전기적으로 분극가능한 영역의 제2 부분의 분극 상태를 실질적으로 변경시킴이 없이 분극 또는 소극될 수 있는 전기적으로 분극가능한 영역의 제1 부분과, 제2 부분의 전기적으로 분극가능한 영역의 전도도를 실질적으로 변경시킴 없이 전도도가 향상될 수 있는 전기적으로 분극가능한 제1 부분의 영역을 포함할 수도 있다.
본 발명은 코어와 쉘을 갖는 나노스케일 와이어에 국한된 것이 아니고, 나노스케일 와이어 및 다른 나노구조의 다른 배열 또한 포함한다는 것을 이해하여야 할 것이다. 예를 들면, 일 실시예에서, 나노구조는, 예컨대, 도 6A에서 반도체성 또 는 전도성 영역(71) 및 전기적으로 분극가능한 영역(72)으로 예시된 바와 같이, 전기적으로 분극가능한 제1 층 또는 영역, 및 반도체성 또는 전도성인 제2 층 또는 영역을 포함할 수도 있다. 또 다른 비제한적인 예로서, 나노구조는 반도체성 또는 전도성 영역을 샌드위치하는 전기적으로 분극가능한 두 개의 영역을 포함할 수도 있다. 그래서, 아래의 설명에서, 나노스케일 와이어에 대한 언급은 편의를 위해서일 뿐이며, 어떤 사례에서는 다른 나노구조도 또한 사용될 수도 있음을 이해하여야 할 것이다.
한 집합의 실시예는 (예컨대, 전술한 바와 같이) 강유전성 산화물 재료를 포함하는 제1 영역 및 강유전성 산화물 재료가 없을 수도 있는 제2 영역을 갖는 나노스케일 와이어를 제공한다. 예를 들면, 제2 영역은 실리콘과 같은 반도체, 전도체, 고-K 유전체 재료, 금속 등을 포함할 수도 있다. 또 다른 집합의 실시예는 페로브스카이트 결정 구조 및/또는 일메나이트 결정 구조, 및 페로브스카이트 결정 구조 및/또는 일메나이트 결정 구조가 없는 제2 영역을 갖는 나노스케일 와이어를 제공한다. 또 다른 집합의 실시예는 전기적으로 분극가능한 제1 영역과, 전기적으로 분극가능하지 않은 제2 영역을 갖는 나노스케일 와이어를 제공한다. 또 다른 집합의 실시예는 유전 상수가 적어도 약 15인 제1 영역과, 유전 상수가 제1 영역보다 적은 제2 영역을 갖는 나노스케일 와이어를 제공한다. 본 발명의 또 다른 집합의 실시예는 기능성 산화물 재료를 구비하는 제1 영역과, 기능성 산화물 재료가 없을 수도 있는 제2 영역을 갖는 나노스케일 와이어를 제공한다. 다른 경우에는 이들 실시예들의 조합이 또한 가능하다. 나노스케일 와이어 내 둘 이상의 영역이 또 한 가능하며 (예를 들면, 나노스케일 와이어는 둘, 셋, 넷, 다섯, 또는 그 이상의 영역을 가질 수도 있다), 이들 영역은 독특한 조성을 가질 수도 있으며/있거나 이들 영역 중의 일부는, 예를 들면, 도 4B 및 도 4C에 도시된 바와 같이 동일한 조성을 구비할 수도 있다.
이 영역은 서로에 대하여, 예를 들면, (예컨대, 코어/쉘 구조체에서와 같이, 코어/쉘 구조체의 쉘과 같이, 등등) 방사방향으로 또는 세로(longitudinal) 방향으로 어느 배열로도 배치될 수도 있다 (예컨대, 이 영역은 나노스케일 와이어의 세로 축(longitudinal axis)을 따라서 인접하게 배치될 수도 있다). 이들 배열의 조합 역시 가능하다. 예를 들면, 나노스케일 와이어는 제1 영역과, 나노스케일 와이어의 세로 축을 따라서 제1 영역에 인접하게 배치되고, 적어도 하나의 쉘에 의해 둘러싸인 제2 영역을 가질 수도 있으며; 나노스케일 와이어는 적어도 부분적으로 코어 등을 둘러싸는 둘, 셋, 또는 그 이상의 쉘을 가질 수도 있다. 각각의 영역은 어느 형태 또는 치수를 가질 수도 있다. 예를 들면, 영역은 1 마이크로미터 보다 적은 최소 치수, 100 nm 보다 적은 최소 치수, 10 nm 보다 적은 최소 치수, 또는 1 nm 보다 적은 최소 치수를 가질 수도 있다. 어떤 경우에 있어서, 하나 이상의 영역은 원자의 단일 단분자층(monolayer)을 포함할 수도 있다. 어떤 배열에서, 이 영역은 (예를 들면, 단분자층 내에서 일부 원자들이 없는 경우) 단일 단분자층의 두께보다 적을 수도 있다. 나노스케일 와이어의 영역은 최소의 교차 오염(cross-contamination)으로 서로 구별될 수도 있고 (예를 들면, 두 개의 상이한 영역들 간의 접점부는 "원자적으로 붕괴(atomically-abrupted)"될 수도 있으며, 이 경우 조 성이 다른 두 인접하는 두 영역들 사이에서 원자 스케일의 급격한 변화가 있다.), 또는 나노스케일 와이어의 조성은 한 영역에서 다른 영역으로 점진적으로 변할 수도 있다. 예로써, 인접한 영역들 간의 "중첩 영역"은, 예를 들면, 약 10 nm 보다 적은, 약 20 nm 보다 적은, 약 40 nm 보다 적은, 약 50 nm 보다 적은, 약 100 nm 보다 적은, 또는 500 nm 보다 적은 수 나노미터 폭일 수도 있다. 어떤 경우에 있어서, 이들 영역을 분리하기 위하여, 부가적인 분리 영역이 나노스케일 와이어에 추가될 수도 있다. 예를 들면, 분리 영역은 나노스케일 와이어의 다른 영역들 사이의 원자 확산(atomic diffusion)을 방지 또는 적어도 감소시킬 수도 있다.
본 발명의 어떤 실시예에 따르면, 나노스케일 와이어는 코어를 적어도 부분적으로 둘러싸는 (예를 들면, "코어/쉘 배열") 둘, 셋, 또는 그 이상의 쉘을 가질 수도 있다. 예를 들면, 도 4B에서, 나노스케일 와이어(5)는 (동심원적으로 배열된) 코어(10) 및 쉘(20 및 30)을 포함하며, 반면에, 도 4C에서, 나노스케일 와이어(5)는 (동심원적으로 배열된) 코어(10) 및 쉘(20, 30 및 40))을 포함한다. 쉘은 방사방향으로 (즉, 동심원적으로) 코어의 적어도 일부를 에워싸 배치되며/배치되거나, 서로에 관련하여 (예를 들면, 서로 접촉하면서, 예컨대, 공기, 절연체, 유체, 또는 예비의 비-나노와이어(non-nanowire) 성분 등에 의해 서로에 대해 세로방향으로 분리된 단일의 쉘 구조체의 조성 또는 농도에서의 변화를 규정하면서) 세로 방향으로 배치될 수도 있다. 쉘 부분은 코어 위에 직접 배치될 수 있거나, 세로방향으로 조성이 일치될 수 있거나 세로방향으로 조성이 변경되면서 하나 이상의 중간 쉘 부분에 의해 코어와 분리될 수도 있다. 쉘은 반드시 동심원적으로 배열될 필요 는 없으며, 예를 들면, 하나 이상의 쉘은 코어에 대하여 중심을 벗어나 배치될 수도 있다.
본 발명의 한 집합의 실시예는, 예를 들면, 쉘로서 또는 나노스케일 와이어 또는 다른 나노구조의 다른 영역으로서 배열된 고-K 유전체 재료를 부가적으로 포함한다. 고-K 유전체 재료는 나노스케일 와이어 내 어느 곳이라도 배치될 수도 있다. 본 명세서에서 사용된 바와 같은, "고-K 유전체 재료"은 일반적으로 전기가 약한 전도체이지만, 전계가 비교적 효율적인 서포터(supporter) 재료이다. 즉, 이 재료는 자신을 통해 전계를 전달시켜 주지만, 전류는 쉽게 통과시키지 못하게 한다. 이러한 특성은, 예를 들면, 본 기술 분야에서 통상의 지식을 가진 자에게 알려진 기술을 이용하여 이 재료의 유전 상수("K")를 정함으로써 결정될 수도 있다. 고-K 유전체 재료는 비교적 높은 유전 상수, 예컨대, 적어도 약 10의 유전 상수를 가질 수도 있으며, 어떤 경우에 있어서, 유전 상수는 적어도 약 15, 적어도 약 20, 적어도 약 25, 적어도 약 30, 적어도 약 40, 또는 적어도 약 50일 수도 있다. 비교적 높은 유전 상수를 갖는 재료의 비제한적 예는 소정의 세라믹 재료, 운모, 유리, 또는 소정의 중합체를 들 수 있다. 어떤 실시예에서, 고-K 유전체 재료는 지르코늄, 하프늄, 알루미늄 등과 같이 비교적 높은 유전 상수를 갖는 화합물을 포함하는 재료를 구비할 수도 있다. 일실시예에서, 높은-K 유전체 재료는 하나 이상의 산화물(예를 들면, 하나 이상의 산소 원자를 포함하는 무기 재료)을 포함한다. 본 기술 분야에서 통상의 지식을 가진 자는 적합한 유전 상수를 갖는 산화물을 알고 있을 것이다. 비제한적인 예로는, 예를 들면, 지르코늄 또는 하프늄을 포함하는 금속 산화물을 들 수 있으며; 특정 예는 ZrO2, ZrSiO4,HfO2, HfSiO4, 또는 Al2O3 등을 들 수 있다. 어떤 경우에는 유전 상수가 높은 하나 이상의 재료가 사용될 수도 있다.
어떤 실시예에서, 고-K 유전체 재료는 나노스케일 와이어의 반도체성 또는 전도성 영역과 나노스케일 와이어의 전기적으로 분극가능한 영역 사이에 배치될 수도 있다. 어떤 실시예에 따르면, 고-K 유전체 재료는 유전 상수를 갖도록 선택되어서, 그 재료이, 예를 들면, 반도체성 또는 전도성 영역과 전기적으로 분극가능한 영역 사이에서 전류 흐름을 방지 또는 적어도 제한함으로써, 전기적으로 분극가능한 영역이 그의 분극 상태를 유지하는 능력을 향상시킬 수도 있다. 어떤 경우에 있어서, 예컨대, 나노스케일 와이어가 반도체성 또는 전도성 영역이 코어이고 전기적으로 분극가능한 영역이 나노스케일 와이어의 쉘인 코어/쉘 배열을 갖는다면, 고-K 유전체 재료는 나노스케일 와이어의 또 다른 쉘로서 배치, 예를 들면, 나노스케일 와이어의 전기적으로 분극가능한 쉘의 일부분과 코어의 적어도 일부분 사이에 배치될 수도 있다. 예로서, 도 4B에서, 나노스케일 와이어(5)는 반도체성 또는 전도성 코어(5), 고-K 유전체 재료를 포함하는 내부 쉘(30), 및 전기적으로 분극가능한 재료를 포함하는 외부 쉘(20)을 포함할 수도 있다.
고-K 유전체 재료는 반도체성 또는 전도성 영역과 전기적으로 분극가능한 영역 사이에서 생성된 전계가 (예컨대, 측정할 수 있는 정도까지) 고-K 유전체 재료의 적어도 일부와 접촉하도록 반도체성 또는 전도성 영역, 및/또는 전기적으로 분 극가능한 영역에 바로 인접하게, 또는 우회하여 배치될 수도 있다. 예를 들면, (예를 들면, 아래에서 기술되는 금속을 포함하는) 재료의 또 다른 영역은 고-K 유전체 재료와 전기적으로 분극가능한 영역 사이에 배치될 수도 있다.
다른 예로서, 어떤 실시예에서, 고-K 유전체 재료는 나노스케일 와이어의 둘 이상의 영역들 사이, 예를 들면, 앞에서 기술한 바와 같은 둘 이상의 영역들 사이에서 직접 또는 우회하여 배치될 수도 있다. 예를 들면, 고-K 유전체 재료는 강유전성 산화물 재료를 구비하는 제1 영역과 강유전성 산화물 재료가 없는 제2 영역 사이에, 페로브스카이트 결정 구조 및/또는 일메나이트 결정 구조를 구비하는 제1 영역과 페로브스카이트 결정 구조 및/또는 일메나이트 결정 구조가 없는 제2 영역 사이에, 유전 상수가 적어도 약 15인 제1 영역과 유전 상수가 제1 영역보다 적은 제2 영역 사이에, 기능성 산화물 재료를 구비하는 제1 영역과 기능성 산화물 재료가 없는 제2 영역 사이 등에 배치될 수도 있다.
본 발명의 또다른 집합의 실시예는 나노스케일 와이어 또는 다른 나노구조 내 둘 이상의 영역, 예를 들면, 반도체성 또는 전도성 영역, 및/또는 전기적으로 분극가능한 영역, 또는 상기 기술된 어느 다른 영역들을 분리하는 분리 영역을 부가적으로 포함한다. 분리 영역은 나노스케일 와이어의 다른 영역으로의 원자 확산을 방지(또는 적어도 저감)할 수도 있다. 어떤 실시예에서, 분리 영역은 그 분리 영역에 인접한 영역들보다 원자내 확산계수(intraatomic diffusion coefficient)가 적은 재료에 의해 규정될 수 있다. 다른 실시예에서, 분리 영역은 금속(예를 들 면, 금 또는 플라티늄과 같은 귀금속), 또는 산화물(예를 들면, SiO2)을 포함한다. 또 다른 실시예에서, 분리 영역은 고-K 유전체 재료를 포함하거나 그 재료에 의해 규정된다. 그래서, 도 4B를 참조하면, 나노스케일 와이어(5)는 반도체성 또는 전도성 코어(5), 전기적으로 분극가능한 재료를 구비하는 외부 쉘(20), 및 반도체성 또는 전도성 코어 및 전기적으로 분극가능한 재료를 분리하는 분리 영역(30)을 포함할 수도 있다.
본 발명의 또 다른 실시예에서, 나노스케일 와이어 또는 다른 나노구조는, 예를 들면, 나노스케일 와이어 내 둘 이상의 다른 영역들, 예컨대, 반도체성 또는 전도성 영역, 및/또는 전기적으로 분극가능한 영역, 또는 상기 기술된 어느 다른 영역들을 분리하는 금속을 구비하는 영역을 포함한다. 금속을 포함하는 영역은, 예를 들면, 상이한 영역들 사이의 원자 이격의 차에 기인하여 응력이 감소하기 때문에, 나노스케일 와이어의 영역들 사이에서 보다 양호한 접속이 이루어지게 할 수도 있다. 어떤 경우에서, 금속 영역은 나노스케일 와이어의 다른 영역으로의 원자 확산을 방지 또는 적어도 저감시키는데 이용될 수도 있다. 그 예는, 제한하는 것은 아니지만, 금과 같은 귀금속, 플라티늄, 팔라듐, 로듐, 은, 또는 이리듐 등을 포함한다.
본 발명의 어떤 실시예에서는 상기 기술된 어느 영역들의 조합이 고려된다는 것을 알아야 한다. 그래서, 예를 들면, 나노스케일 와이어 또는 또다른 나노구조는 반도체성 또는 전도성 영역, 고-K 유전체 재료, 금속을 포함하는 영역, 및 전기 적으로 분극가능한 영역을 포함할 수도 있으며, 어떤 경우에 이들 영역은 코어/쉘 배열로 분포될 수도 있다. 따라서, 예로서 도 4C에 예시된 바와 같이, 나노스케일 와이어(5)는 반도체성 또는 전도성 코어(5), 코어의 적어도 일부분을 둘러싸고 고-K 유전체 재료를 구비하는 제1 쉘(30), 제1 쉘의 적어도 일부를 둘러싸고 금속을 구비하는 제2 쉘(40), 및 제2 쉘의 적어도 일부를 둘러싸고 전기적으로 분극가능한 재료를 구비하는 외부 쉘(20)을 포함할 수도 있다. 어떤 경우, 쉘들은 코어 둘레에 동심원적으로 배열될 수도 있다.
한 집합의 실시예에서, 나노스케일 와이어 또는 다른 나노구조는 독립적으로 분극될 수 있는 둘 이상의 부분을 포함하는 전기적으로 분극가능한 영역을 구비한다. 예를 들면, 전기적으로 분극가능한 영역의 제1 부분은 나노스케일 와이어의 인접 부분의 분극 상태를 실질적으로 변경시키지 않고 분극 또는 소극될 수 있다. 그래서, 전기적으로 분극가능한 영역의 제1 부분을 전기적으로 분극 또는 소극시킬 때, 전기적으로 분극가능한 영역의 제2 부분의 분극 상태는 실질적으로 변경되지 않는다 (예를 들면, 제2 부분은 동시에 분극 또는 소극되지 않는다), (아래에서 기술되는 바와 같이) 판독될 때는, 제1 부분의 분극 또는 소극되기 이전과 동일한 데이터가 판독된다.
일 실시예에서, 독립적으로 분극 또는 소극될 수 있는 전기적으로 분극가능한 영역의 부분은 적어도 3 단위 셀(unit cell)의 (중심부터 중심까지의) 거리만큼 분리되며, 어떤 경우에서, 이 부분은 적어도 4 단위 셀, 적어도 5 단위 셀, 적어도 7 단위 셀, 적어도 10 단위 셀, 적어도 15 단위 셀, 적어도 20 단위 셀, 적어도 25 단위 셀, 적어도 50 단위 셀 등의 거리 만큼 분리될 수도 있다. 본 명세서에서 사용된 바와 같은, "단위 셀"은 전기적으로 분극가능한 영역의 결정 구조에서 가장 단순하게 반복하는 단위이다. 본 기술 분야에서 통상의 지식을 가진자는 재료의 단위 셀 크기를 결정하는데 적합한 기술을 알고 있을 것이다. 특정 예로서, 전기적으로 분극가능한 영역이 BaTiO3 페로브스카이트 결정 구조를 포함한다면, 단위 셀 크기는 약 0.4 nm일 수도 있다.
또 다른 실시예에서, 독립적으로 분극 또는 소극될 수 있는 전기적으로 분극가능한 영역의 부분은 하나 이상의 전극들에 의해 규정되며, 각각의 전극은 전기적으로 분극가능한 영역과 접촉 또는 근접하여 (즉, 전극을 이용하여 적당한 세기와 지속기간의 전계가 인가될 때, 그 전극에 근접한 전기적으로 분극가능한 영역의 부분은 실질적으로 변경되는 나노스케일 와이어의 인접 영역 없이도 분극 또는 소극되도록 하는 거리에서) 독립적으로 배치되어 있다. 어떤 경우에는, 적어도 하나의 전극은 전기적으로 분극가능한 영역과 접촉하거나 그에 근접하며, 어떤 경우에는 적어도 2, 3, 5, 10, 20, 50, 75, 또는 100 개의 전극이 각기 전기적으로 분극가능한 영역과 접촉 및/또는 그 영역에 근접하여, 예를 들면, 전기적으로 분극가능한 영역의 다른 부분과 접촉 또는 그 부분에 근접한다. 전부는 아니지만, 어떤 경우에는, 예를 들면, 실제 고려할 사항 때문에, 단지 100, 50, 20, 또는 10개의 전극만이 각기 전기적으로 분극가능한 영역과 접촉 또는 그에 근접한다. 아래에서 더 기술되는 바와 같이, 어떤 경우에는 나노스케일 와이어는 1 비트 데이터 보다 많이 부호화하는데 사용될 수도 있으며, 본 발명의 어떤 실시예에서, 각 전극은 나노스케일 와이어에서 데이터 비트를 부화화 및/또는 판독하는데 사용될 수도 있다.
어떤 실시예에서, 전극들은 전기적으로 분극가능한 영역의 적어도 3 단위 셀 이격의 거리만큼 분리되도록 배치될 수도 있다. 그러나, 다른 실시예에서, 전극들은 더 큰 거리만큼 분리되도록 배치될 수도 있다. 예를 들면, 어떤 경우에 전극들은 전기적으로 분극가능한 영역에 대하여 적어도 4 단위 셀, 적어도 5 단위 셀, 적어도 7 단위 셀, 적어도 10 단위 셀, 적어도 15 단위 셀, 적어도 20 단위 셀, 적어도 25 단위 셀, 적어도 50 단위 셀 등의 거리만큼 분리되도록 배치된다. 다른 경우에, 전극들은 적어도 1 nm, 적어도 2 nm, 적어도 3 nm, 적어도 5 nm, 적어도 10 nm, 적어도 15 nm, 적어도 20 nm, 적어도 25 nm, 적어도 30 nm, 적어도 40 nm, 적어도 50 nm, 적어도 75 nm, 적어도 100 nm, 적어도 150 nm, 적어도 200 nm, 적어도 250 nm, 적어도 300 nm, 적어도 500 nm, 또는 적어도 1 미크론의 거리만큼 분리될 수도 있다.
일 실시예에서, 도 5에 개략적으로 도시된 바와 같이, 전극들 간의 이격은 코어-쉘 나노스케일 와이어(도 5A)를 제조함으로써, 나노스케일 와이어를 정렬시킴으로써, 그리고 이들을 소정 피치로 이격시킴으로써 및/또는 나노스케일 와이어들이 (예를 들면, 본 명세서에서 참조문헌으로 인용된, 2003년 11월 20일, "나노스케일 어레이 및 관련 장치(Nanoscale Arrays and Related Devices)"라는 명칭으로 출원된 제60/524,301호에 개시된 바와 같은 랭뮤어-블로젯(Langmuir-Blodgett) 기술을 이용하여) 접촉하도록하고(도 5B), 그 다음에 나노스케일 와이어의 쉘의 적어도 일부를 적합한 에칭 기술을 이용하여 식각하여 제거하여 코어가 전극들을 규정하도록 결정된다(도 5C). 전극은 본 기술 분야에서 통상의 지식을 가진 자에게 알려진 전사 기술(transfer technique)을 이용하여, 예를 들면, 본 명세서에서 참조문헌으로 인용되는, 2003년 11월 20일 "나노스케일 어레이 및 관련 장치(Nanoscale Arrays and Related Devices)"라는 명칭으로 출원된 제 60/524,301 호, 또는 2004년 11월 22일 "나노스케일 어레이 및 관련 장치(Nanoscale Arrays and Related Devices)"라는 명칭으로 출원된 제 10/995,075 호에 개시된 스탬핑 기술 또는 임프린팅 기술을 이용하여 나노스케일 와이어와 접촉하여 또는 적어도 그에 근접하여 배치될 수도 있으며, 전극은 제조 공정 중에, 예를 들면, 쉘이 에칭되기 전 또는 그 이후 어느 적합한 지점에 배치될 수도 있다. 본 명세서에서 사용된 바와 같은 나노스케일 와이어의 어레이의 "피치"는 인접한 나노스케일 와이어의 중심들 간의 이격이다. 예를 들면, 어떤 경우 피치는 약 500 nm 이하, 약 200 nm 이하, 약 100 nm 이하, 약 50 nm 이하, 또는 약 20 nm 이하일 수도 있다. 다른 실시예에서, 나노스케일 와이어의 피치는 적어도 약 100 nm, 적어도 약 200 nm, 적어도 약 300 nm, 적어도 약 400 nm, 적어도 약 500 nm, 적어도 약 600 nm, 적어도 약 750 nm, 적어도 약 1 미크론, 약 2 미크론, 약 3 미크론, 약 5 미크론, 적어도 약 10 미크론, 적어도 약 15 미크론, 적어도 약 20 미크론 또는 적어도 약 25 미크론 또는 그 이상일 수도 있다. 어떤 실시예에서는 정렬된 나노스코픽 와이어가 서로 접촉하도록 배열되지만, 다른 실시예에서는 정렬된 나노스코픽 와이어가 실질적으로 물리적 접촉하지 않도록 하는 피치를 가질 수도 있다.
전극은 전압을 나노스케일 와이어, 예를 들면, 전기적으로 분극가능한 영역으로 전달할 수 있는 어느 재료로도 제조될 수 있다. 전극은 각기 동일한 재료 또는 다른 재료로 독립적으로 제조될 수도 있다. 예를 들면, 전극은 금속(예를 들면, 니켈, 구리, 금이나 플라티늄 등과 같은 귀금속), 또는 반도체 재료(예를 들면, 실리콘, 갈륨, 게르마늄 등)을 포함할 수 있다. 일 실시예에서, 하나 이상의 전극은 또 다른 나노스케일 와이어를 포함할 수도 있다.
전극은 본 기술 분야에서 통상의 지식을 가진자에게 알려진 임의의 적합한 기술을 이용하여, 예를 들면, 전자 빔 리소그래피 또는 포토리소그래피 기술과, 예를 들어 그 다음에 금속 증착 (예를 들면, 니켈, 티타늄, 팔라듐과 같은 귀금속 등과 같은 금속의 열 증착, 전자 빔 증착 등)을 이용하여 나노스케일 와이어의 전기적으로 분극가능한 영역에 접촉 또는 적어도 그에 근접하여 배치될 수 있다. 전형적으로, 전극은 나노스케일 와이어에 대하여 고정된다 (즉, 전극은 나노스케일 와이어에 대하여 움직이지 못한다). 그래서, 어떤 실시예에서, 고정된 전극은 데이터 비트를 부호화하는데 사용될 수 있는 나노스케일 와이어의 전기적으로 분극가능한 영역의 부분을 규정하는데 사용될 수 있다.
그러나, 전극은 모든 실시예에서 반드시 필요한 것이 아님을 알아야 한다. 예를 들면, 어떤 경우에 있어서, 전계는 나노스케일 와이어의 외부에 있는 장치를 이용하여 나노스케일에 인가될 수도 있다. 예를 들면, 원자력 현미경(automic force microscope: "AFM") 프로브와 같은 프로브가 나노스케일 와이어에 근접 또는 그와 접촉하여 배치될 수도 있으며, 나노스케일 와이어의 전기적으로 분극가능한 영역의 부분에 전계를 인가하는데 사용될 수도 있다.
본 발명의 어떤 양태에 있어서, 하나 이상의 데이터 비트가, 예를 들면, 상술한 바와 같이, 독립적으로 분극될 수 있는 둘 이상의 부분을 포함하는 전기적으로 분극가능한 영역을 구비하는 나노스케일 와이어를 이용하여 본 발명의 나노스케일 와이어 또는 다른 나노구조에서 부호화될 수도 있다. 예를 들면, 제1 분극 상태는 "0" (예를 들면, 소극된 상태, 비교적 높은 전도도 상태 등)로 할당될 수 있으며, 제2 분극 상태는 "1" (예를 들면, 분극된 상태, 비교적 낮은 전도도 상태 등)로 할당될 수 있다. 본 명세서에서 사용된 바와 같은 "비트" 또는 "비트들"이라는 용어는 데이터와 관련하여 사용되며 전형적으로 흔히 "0" 및 "1"로 지칭되는 두가지 상태를 갖는 반면, "비트" 또는 "비트들"이라는 용어는 정보 이론적 의미에서 정보 내용을 측정하는데 사용될 때는 (예를 들면, 컴퓨터 파일이 그 파일 크기를 줄이기 위하여 수학적으로 압축되어, 각각의 "비트"가 많은 단편의 정보들을 부호화하는데 사용될 때는) 본 명세서에서 사용되지 않는다.
그래서, 본 발명의 나노스케일 와이어는 각기 독립적으로 분극 또는 소극될 수 있는 임의 개수의 부분이라도 포함하는 전기적으로 분극가능한 영역을 포함할 수도 있으며, 그러한 나노스케일 와이어는 유사한 개수의 데이터 비트를 부호화하는데 사용될 수도 있다. 예를 들면, 적어도 1, 2, 3, 5, 10, 20, 50, 75, 또는 100 데이터 비트는 본 발명의 나노스케일 와이어에서 부호화될 수도 있다. 실제 나노스케일 와이어의 개수는 나노스케일 와이어의 크기 또는 길이, 나노스케일 와이어에 인접하게 또는 그에 근접하여 배치된 전극의 개수 등과 같은 요인에 좌우될 수도 있다. 예를 들면, 어떤 경우에 있어서, 실제 고려사항에 따라서, 100, 50, 20 또는 10개 데이터 비트 만이 나노스케일 와이어 내에서 부호화될 수도 있다.
앞에서 기술한 바와 같이, 본 발명의 어떤 실시예에 있어서, 전기적으로 분극가능한 영역과 접촉 또는 적어도 그에 근접하여 배치된 하나 이상의 전극은 데이터 비트를 각기 독립적으로 부호화할 수 있는 전기적으로 분극가능한 영역의 하나 이상의 부분을 규정하는데 사용될 수도 있다. 이들 전극은 나노스케일 와이어에/와이어로부터 데이터 비트를 부호화 (기록) 및/또는 판독하는데 사용될 수도 있다.
한 집합의 실시예에서, 전기적으로 분극가능한 영역의 부분은 (예를 들면, 전계를 생성하는 "기록" 전압을 이용하여) 그 부분에 분극을 일으키기에 적어도 충분한 세기 및/또는 지속기간을 갖는 전계를 그 부분에 인가함으로써 (예컨대, 데이터 비트를, 예를 들면, "1"로 부호화하기 위하여) 분극될 수도 있다. 따라서, 본 실시예에 따르면, 그 부분이 이미 소극되었다면, 그 영역이 새로이 분극되며, 그 부분이 이미 분극되었다면, 그 영역은 분극된 채로 남게 된다. 전계는 임의의 적합한 기술을 이용하여 전기적으로 분극가능한 영역의 부분으로 인가될 수도 있다. 예를 들면, 전계는 나노스케일 와이어를 이용하여 (예를 들면, 나노스케일 와이어의 반도체성 또는 전도성 영역에 전류를 인가함으로써) 생성될 수도 있고, 또는 전계는 외부적으로, 예를 들면, 전극, 외부 프로브 등을 이용하여 나노스케일 와이어에 인가될 수도 있다. 특정한 비제한적인 예로서, 도 6A에서, 나노스케일 와이어 또는 다른 나노구조(75)는 반도체성 또는 전도성 영역(71) 및 전기적으로 분극가능한 영역(72)을 포함하며, 전극(76)은 나노스케일 와이어의 전기적으로 분극가능 한 영역에 근접하여 배치되며, 전계는, 예를 들면, 전압을 전극(76)에 인가하는 한편 다른 전압을 영역(71)에 인가함으로써 (예컨대, 더 큰 전압 또는 더 적은 전압, 반대 부호를 갖는 전압, 무전압(no voltage) 등을 인가함으로써) 전극(76)과 반도체성 또는 전도성 영역(71) 사이에서 전위차를 발생시킴으로써 전기적으로 분극가능한 영역의 양단에 생성될 수도 있다.
와이어의 나노스코픽 특성에 기인하여 어떤 경우에는 비교적 낮은 "기록" 전압이 사용될 수도 있다. 예를 들면, 한 집합의 실시예에서, 전기적으로 분극가능한 영역의 부분의 분극 상태를 변경시키기 위하여, 약 5 V 이하, 약 4.5 V 이하, 약 4 V 이하, 약 3.5 V 이하, 약 3 V 이하, 약 2.5 V 이하, 약 2 V 이하, 약 1.8 V 이하, 약 1.6 V 이하, 약 1.4 V 이하, 약 1.2 V 이하, 약 1 V 이하, 약 0.8 V 이하, 또는 약 0.5 V 이하 크기 (즉, 부호는 무시함)의 전압이 사용될 수도 있다. 어떤 경우에 있어서, 기록 전압은 소정 값보다, 예를 들면, 2 V 보다, 3 V 보다, 4 V 등 보다 클 수도 있다. 비제한적인 예로서, 기록 전압은 약 3 V와 약 5 V사이, 약 4 V와 5 V 사이 등일 수도 있다. 인가된 전압은 전기적으로 분극가능한 영역의 분극 상태를 (예를 들면, 소극 상태에서 분극 상태로) 변경시키기에 충분할 수도 있다.
어떤 실시예에서, 전기적으로 분극가능한 영역의 부분을 분극하는데 필요한 크기의 전압은 전기적으로 분극가능한 영역의 부분을 소극시키는데 필요한 전압의 크기 보다 큰(또는 적은) 것일 수도 있다. 즉, 분극 및 소극 전압의 크기는 동일하지 않다. 예로써, 일 실시예에서, 전기적으로 분극가능한 영역의 부분을 분극(" 기록")하는데 필요할 수도 있는 전압은 +4 V와 +5 V 사이일 수도 있는 반면, 전기적으로 분극가능한 영역의 부분을 소극("소거")하는데 필요한 전압은 -3 V와 -4 V 사이일 수 있다.
일 실시예에서, 전계는 전기적으로 분극가능한 영역의 부분과 접촉하여 또는 적어도 그에 근접하여 배치된 전극 또는 다른 프로브와 나노스케일 와이어의 반도체성 또는 전도성 영역 사이에 전위차를 만듦으로써 생성된다. 예를 들면, 전극에 전압이 인가되는 반면, 반도체성 또는 전도성 영역은 접지되어 있거나 반대 부호의 전압이 반도체성 또는 전도성 영역에 인가되고, 또는 비교적 큰 전압이 전극에 인가되는 반면, 비교적 낮은 전압이 반도체성 또는 전도성 영역에 인가되거나 그 영역이 접지된다. 마찬가지로, 전기적으로 분극가능한 영역의 부분은, 예를 들면, 분극화하는 전계와 반대 부호를 갖는 전계를 전술한 기술과 유사한 기술을 이용하여 전기적으로 분극가능한 영역의 그 부분에 인가함으로써, (예를 들면, 데이터 비트, 예컨대, "0"를 부호화하기 위하여) 소극될 수도 있다. 앞에서와 같이, 그 부분이 이미 분극되었다면, 그 영역은 이제 소극되며, 그 부분이 이미 소극되어있다면, 그 영역은 소극된 (또는 반대로 분극된) 채로 남게 된다.
나노스케일 와이어가 전기적으로 분극될 수 있는 영역을 하나 이상 포함한다면, 그 여러 부분들은 독립적으로 분극 또는 소극될 수도 있다. 예를 들면, 일 실시예에서, 제1 전계가 제1 부분으로 인가될 수도 있고, (제1 전계와 동일하거나 다를 수도 있고, 또는 전계가 없을 수도 있는, 즉 세기가 제로(0)일 수도 있는) 제2 전계가 나노스케일 와이어의 제2 부분에 인가될 수도 있다. 특정 예로서, 도 6B를 참조하면, 나노스케일 와이어(5)는 반도체성 또는 전도성 코어(10) 및 전기적으로 분극가능한 쉘(20)을 포함하며, 제1 전극(60) 및 제2 전극(65)은 나노스케일 와이어에 근접하여에 배치되어서, 데이터 비트를 독립적으로 부호화하는데 사용될 수 있는 적어도 두 부분(11, 12)을 규정한다. 부분(11)은 부분(11)에만 전계(50)를 인가함으로써, 예를 들면, 양의 전압을 전극(60)에 인가함과 동시에 코어(10) 및 전극(65)을 접지로 하거나 부극성 전압을 인가함으로써, 전압을 전극(60)에 인가하면서 코어(11)를 접지로 하거나 부극성 전압을 인가함으로써, 코어로의 전압보다 약간 낮은 전압을 전극(11)에 인가함으로써 (그럼으로써 전계(50)에 의해 야기된 부분(12)에 미치는 임의의 "파급(spill-over)" 효과를 금지시키는 경향이 있는 전계를 부분(12)에 근접하여 생성시킴으로써), 코어(10) 및/또는 전극(65)에 비해 (예를 들면, "플로팅" 전압을 사용하는 장치에서) 더 큰 전압을 전극(60)에 인가함으로써, 부분(12)의 분극 상태를 실질적으로 변경시키지 않고도 분극될 수도 있다.
전기적으로 분극가능한 영역의 부분의 분극 상태는 이전에 기술된 기술을 포함하여 어떠한 적당한 기술이라도 이용하여 결정될 수도 있다. 예를 들면, 한 집합의 실시예에서, 분극 상태는 전기적으로 분극가능한 영역의 부분에 전압 (즉, "판독" 전압)을 인가하면서 동시에, 예를 들면, 전기적으로 분극가능한 영역이 강유전성 산화물 재료 또는 기능성 산화물 재료를 포함하고 있다면, 전기적으로 분극가능한 영역에 인접하게 또는 그에 근접하여 배치된 (즉, 반도체성 또는 전도성 영역의 부분의 분극 상태가 반도체성 또는 전도성 영역의 컨덕턴스를 변경하도록 배치된) 나노스케일 와이어의 반도체성 또는 전도성 영역을 측정함으로써 결정될 수도 있다. 어떠한 경우에, 전압은 전기적으로 분극가능한 영역의 부분과 접촉 또는 적어도 그에 근접하여 배치된 전극을 이용하여 전기적으로 분극가능한 영역의 부분에 인가될 수 있다. 어떤 경우에는, 전극 또는 다른 프로브는 전기적으로 분극가능한 영역을 분극 ("기록" 또는 "부호화") 하기 위하여 사용된 전극일수도 있다.
전형적으로, 전기적으로 분극가능한 영역의 부분에 인가된 전압은 전기적으로 분극가능한 영역의 부분의 분극 상태를 변경시키기에 충분한 세기 및/또는 지속기간을 갖지 못한다. 예를 들면, 전기적으로 분극가능한 반도체 영역이 p-형 도우프된 실리콘을 포함하면, 그리고 전기적으로 분극가능한 영역의 적어도 한 부분에서 분극이 "기록"되면, 분극된 부분에 인가된 양의 전압은 인가된 전압이 없을 때에 비하여 반도체성 또는 전도성 영역의 컨덕턴스를 감소시킬 수도 있지만, 분극된 부분에 인가된 음의 전압은 인가된 전압이 없을 때에 비하여 반도체성 또는 전도성 영역의 컨덕턴스를 증가시킬 수도 있다. 따라서, 특정한 비제한적인 실시예로서, 도 6A를 참조하면, 전기적으로 분극가능한 영역(72)의 분극 상태는 (영역(72)의 분극 상태를 바꾸기에 부족한) 전압을 인가하고, 반도체성 또는 전도성 영역(71)의 컨덕턴스의 결과적인 변화를 측정함으로써, 예를 들면, 영역(71)의 제1 단(77)에서부터 제2 단(78)으로 전압을 인가하고, 그 결과적인 전류를 측정함으로써 결정될 수 있다.
어떤 경우에는, 비교적 낮은 "판독" 전압은 와이어의 나노스코픽 특성 때문에 분극 상태를 결정하는데 이용될 수 있다. 예를 들면, 한 집합의 실시예에서, 약 5 V 보다 작은, 약 3 V 보다 작은, 약 2.5 V 보다 작은, 약 2 V 보다 작은, 약 1.8 V 보다 작은, 약 1.6 V 보다 작은, 1.4 V 보다 작은, 약 1.2 V 보다 작은, 약 1 V 보다 작은, 약 0.8 V 보다 작은, 또는 약 0.5 V 보다 작은 크기를 갖는 전압이 전기적으로 분극가능한 영역의 부분의 분극 상태를 결정하는데 이용될 수 있다. 게다가, 다른 실시예에서, 판독/기록 전압 비율은 또한 비교적 낮게 유지될 수도 있다. 예를 들면, 판독 전압과 기록 전압 사이의 비율은 약 1:10 보다 작은, 약 1:5 보다 작은, 약 1:3 보다 작은, 약 1:2.5 보다 작은, 약 1:2 보다 작은, 1:1.8 보다 작은, 약 1:1.6 보다 작은, 약 1:1.5 보다 작은, 약 1:1.4 보다 작은, 약 1:1.3 보다 작은, 약 1:1.2 보다 작은, 또는 약 1:1.1 보다 작을 수도 있다. 어떤 실시예에서, 판독/기록 전압의 다른 비율은 나노스케일 와이어의 다른 부분에도 적용될 수 있다.
나노스케일 와이어가 전기적으로 분극될 수 있는 부분을 하나 이상 포함하고 있다면, 각 부분은 독립적으로 결정될 수 있다 (및/또는 부분들의 조합은, 어떤 경우에는, 예를 들면, 아래의 실시예 1에서 기술되는 바와 같이 결정될 수도 있다). 예를 들면, 일 실시예에서, 제1 전계는 제1 부분에 인가될 수도 있으며, (제1 전계와 같거나 다를 수도 있거나, 없을 수도 있는, 즉, 세기가 제로일 수도 있는) 제2 전계는 나노스케일 와이어의 제2 부분에 인가될 수도 있다. 특정한 예로서, 도 6B를 참조하면, 부분(11)의 분극 상태는, 어떤 전압도 전극(60 또는 65)에 인가되지 않을 때 코어(11)의 컨덕턴스에 대하여, 전압 (즉, 판독 전압)이 전극(60)에 인가될 때 (및 어떤 전압도 전극(65)에 인가되지 않을 때)의 코어(11)의 컨덕턴스를 결정함으로써 결정될 수도 있다. 코어(11)의 컨덕턴스는 본 기술 분야에서 통상의 지식을 가진 자에게 알려진 측정 기술에 대하여 임의의 적합한 기술을 이용하여 결정될 수도 있다. 예를 들면, 전위 강하는 코어(11)의 제1 단(15)과 코어(11)의 제2 단(16) 사이에서 생성될 수도 있으며, 그 다음에 그 결과적인 전류가 측정될 수도 있다.
또한, 본 발명의 소정의 양태는 트랜지스터 또는 스위치로서 사용될 수 있음을 주목하여야 한다. 예를 들면, 한 집합의 실시예에서, 나노스케일 와이어 또는 다른 나노구조의 전기적으로 분극가능한 영역은 "게이트"로서 사용될 수도 있는 반면, 전기적으로 분극가능한 영역과 접촉 또는 적어도 이에 근접하게 배치된 나노스케일 와이어의 반도체성 또는 전도성 영역은 트랜지스터 또는 스위치의 "소스" 및 "드레인"으로서 사용될 수도 있다. 그래서, 특정한 예로서, 도 6A는 전기적으로 분극가능한 영역(72)이 제어 단자 또는 "게이트"로서 작용하는 스위치를 예시하는데 사용될 수 있으며, 반면에 반도체성 또는 전도성 영역(71)의 제1 단(77)은 제1 단자 또는 "소스"로 작용하고, 영역(71)의 제2 단(78)은 제2 단자 또는 "드레인"으로서 작용한다. 전극(76)에 인가된 전위는 전기적으로 분극가능한 영역(72)의 분극 상태를 변경시키는데 사용될 수도 있으며, 그럼으로써 제1 단자와 제2 단자 사이, 또는 소스와 드레인 사이의 전도도를 변경시킬 수도 있다.
게다가, 어떠한 경우에는, 나노스케일 와이어 트랜지스터는 한 개 이상의 제어 단자 또는 "게이트"를 가질 수도 있다. 예를 들면, 어떤 실시예에서, 나노스케일 와이어의 전기적으로 분극가능한 영역의 일부분에 접촉 또는 근접하여 배치된 각각의 전극은 전기적으로 분극가능한 영역의 그 부분의 단자 또는 "게이트" 영역 을 규정할 수도 있다. 비제한적인 예로서, 도 6B를 참조하면, 나노스케일 와이어(5)는 소스 (제1 단자(15)), 드레인 (제2 단자(16)), 제1 게이트 영역 (제1 부분(11)), 및 제2 게이트 영역(제2 부분(12))을 갖는 스위치로서 작용할 수도 있다. 전위는 제어 단자(60 및 65) 중 하나 또는 양측에 인가될 수도 있으며, 이들 제어 단자의 각각은 각 부분(11 및 12)의 분극 상태를 변경하는데 사용될 수도 있으며, 그럼으로써 각각의 부분은 소스(제1 단자(15))와 드레인 (제2 단자(16)) 사이의 전도도를 변경시킬 수도 있다.
그러므로, 본 발명의 일 양태는 본 명세서에서 기술된 메모리 장치 및/또는 트랜지스터, 또는 스위치 등을 포함하는, 나노스케일 와이어 또는 나노구조 실시예의 어느 것이든 포함하는 장치를 제공한다. 몇몇 장치는 본 명세서에서 개시된 하나, 또는 하나 이상의 나노스케일 와이어 실시예를 포함할 수도 있다.
본 발명의 한 집합의 실시예에서는 비휘발성 메모리가 제공된다. 본 발명의 나노스케일 와이어는 한 비트 또는 한 비트 이상의 데이터를 부호화하는데 사용될 수도 있으며, 그러한 나노스케일 와이어는 전력이 없을지라도 그 데이터를 보유할 수 있다. 어떤 경우에 있어서, 나노스케일 와이어의 어레이는 비휘발성 메모리로서 사이용될 수 있다. 어떤 실시예에서는, 비교적 높은 메모리 소자의 밀도가 성취될 수도 있다. 예를 들면, 어떠한 경우에는, 장치는 메모리 소자의 어레이를 포함할 수도 있으며, 그 각각의 메모리 소자는 약 100 nm2/bit 보다 적은, 약 75 nm2/bit 보다 적은, 약 50 nm2/bit 보다 적은, 약 30 nm2/bit 보다 적은, 약 25 nm2/bit 보다 적은, 약 20 nm2/bit 보다 적은, 약 15 nm2/bit 보다 적은, 약 10 nm2/bit 보다 적은, 약 8 nm2/bit 보다 적은, 약 6 nm2/bit 보다 적은, 또는 약 4 nm2/bit 보다 적은 면적을 가지고 있다.
일 실시예에서, 메모리 소자의 어레이는 (예컨대, 본 명세서에서 개시된 바와 같이) 한 개 이상의 전극과 교차된 본 발명의 하나 이상의 나노스케일 와이어를 이용하여 조립될 수 있다. 전극은 단일의 나노스케일 와이어와 접촉할 수도 있거나, 어떤 경우에 있어서, 전극은, 예를 들면, 도 8A에 예시된 바와 같이, 하나 이상의 나노스케일 와이어와 접촉할 수도 있다. 각각의 나노스케일 와이어와 각각의 전극의 전위를 조직적으로 제어함으로써, 어레이 내 어느 희망하는 위치 또는 위치들에서도 특정 전압이 나타나게 만들 수 있으며, 그럼으로써 이 전압은 전술한 바와 유사한 기술을 이용하여 이들 장소에 데이터를 판독 및/또는 기록하는데 이용될 수 있다. 그래서, 나노스케일과 전극 사이의 각 교차부는 데이터 비트를 부호화할 수 있는 전기적으로 분극가능한 영역의 부분을 규정할 수도 있다. 본 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 이득으로 행과 열의 교차부에 데이터 비트를 저장하고 엑세스하기 위한 행과 열을 포함하는 어레이를 이용하는데 적합한 시스템 및 방법을 식별할 수 있을 것이다.
메모리 어레이의 한가지 비제한적 예는 다음과 같다. 도 8A를 참조하면, 메모리 어레이(100)는 일련의 나노스케일 와이어(101, 102, 103,...)를 포함한다. 이 도면에서, 각각의 나노스케일 와이어(101, 102, 103,...)는 반도체성 또는 전도 성인 코어, 및 전기적으로 분극가능한 쉘을 갖는다. 물론, 다른 실시예에서는 다른 나노스케일 와이어, 예를 들면, 전술한 바와 같은 어느 나노스케일 와이어도 또한 가능하며, 어떤 경우에 각각의 나노스케일 와이어는 제각기 같거나 다를 수도 있다. 도 8A에서, 각각의 나노스케일 와이어(101, 102, 103,...)는 일련의 전극(111, 112, 113,...)과 접촉(또는 적어도 근접)하고 있다. 전계는 각각의 나노스케일 와이어 및 각각의 전극에 인가된 전압을 제어함으로써 어레이 내의 어느 희망하는 위치 또는 위치들에서 생성될 수도 있다. 그래서, 예를 들면, 전계를 나노스케일 와이어(101) 및 전극(111)의 접합점에 생성시키기 위하여, 한 전압을 나노스케일 와이어(101)에 인가하면서 다른 전압(또는 무전압)을 전극(111)에 인가하고, 한 전압을 전극(111)에 인가하면서 무전압을 나노스케일 와이어(101)에 인가하고, 한 전압을 어레이 외부의 프로브를 이용하여 인가할 수도 있다.
이 예에서, 나노스케일 와이어 및 전극을 규정하는 전극의 전위 차가 희망하는 분극 상태를 부호화하기에 적어도 충분하도록 이들에게 전위를 갖게 하면서, 동시에 (예컨대, 중간 전압에서, 또는 나노스케일 와이어에 인가된 전압으로) 다른 나노스케일 와이어 및 전극을 "플로팅" 하여, 다른 곳에서 발생하는 전위가 상기 각각의 위치에서의 분극을 변경시킬 수 없도록 함으로써 데이터가 교차점에 기록될 수도 있다. 이제 도 8B의 개략적인 도면을 참조하면, 메모리 어레이(100)에서, 기록 전압은 나노스케일 와이어(101)에 인가되는 한편, 전극(111)은 접지된다(또는 비교적 낮은 또 다른 전압이 주어진다). 나머지 나노스케일 와이어(102, 103, . . .) 및 전극(112, 113, . . .)은 전기적으로 절연되어, 기록 전압으로 유 지될 수 있으며/있거나, 기록 전압과 접지 사이의 중간 전압으로 보유될 수도 있다. 나노스케일 와이어(101) 및 전극(111)의 교차에 의해 규정된 교차부(121)에서의 전압 차는 나노스케일 와이어(101)의 전기적으로 분극가능한 쉘의 그 부분을 분극(또는 소극)시키기에 충분하며, 그럼으로써 (예컨대, "1" 또는 "0"를 나타내는) 희망하는 분극 상태를 부호화하는 한편, 어레이(100) 내 다른 교차부에서 생성된 (만일 있다면) 전압 차(예를 들면, 기록 전압과 플로팅 전압 사이, 또는 플로팅 전압과 접지 사이의 전압 차)는 이들 교차부에서 분극 상태를 실질적으로 변경시키기에는 불충분하다. 적합한 전압을 상기 다른 나노스케일 와이어 및/또는 전극에 인가함으로써, 메모리 어레이(100) 내 각각의 교차부가 개별적으로 어드레스되고 희망하는 대로 분극 또는 소극될 수 있다.
이 예에서, 데이터를 메모리 어레이로부터 판독하는 것은 나노스케일 와이어들 중 하나의 양단에 전위를 생성함과 동시에 (즉, 이들 나노스케일 와이어들 양단의 전위차가, 예를 들면, 판독 전압에서 무시되도록) 다른 나노스케일 와이어들을 "플로팅" 하고, 전압을 각각의 전극에 인가한 다음 전위를 갖는 나노스케일 와이어의 결과적인 전도도를 측정함으로써 실행될 수 있다. 이제 도 8C를 참조하면, (예를 들면, 일련의 비트, 바이트, 니블(nybble), 데이터 워드 등을 메모리 어레이 내에서 부호화할 수도 있는) 교차부(121, 122, 123,...)의 분극 상태가 결정될 것이다. 한 전압이 나노스케일 와이어(101)의 제1 단에 인가되는 한편, 나노스케일(101)의 제2 단은 접지된다. 동시에, 나노스케일 와이어((102, 103,...)는 "플로트"된다. 즉, 동일한(또는 거의 동일한) 전위가 이들 와이어의 각각의 양 단에 인가되며, 어떤 경우에는 판독 전압과 같은 또는 실질적으로 같은 전위가 인가된다. 판독 전압은 전극(111)에 인가되는 반면 전극(112, 113)에는 어떤 전압도 인가되지 않으며, 와이어의 전도도가 결정되고 어떤 전압도 전극에 인가되지 않는 와이어의 전도도와 비교된다. 앞에서 기술한 바와 같이, 교차부(121)의 분극 상태에서의 차는 전도도가 달라지게 할 수도 있으며, 그래서 교차부(121)의 분극 상태를 표시할 수 있다. 그 다음, 교차부(122)의 분극 상태를 결정하기 위하여, 판독 전압이 전극(112)에 인가되는 한편, 전극(111, 113,...)에는 유사한 기술을 이용하여 어떤 전압도 인가되지 않으며, 나노스케일 와이어(101)의 전도도가 다시 결정된다. 이러한 절차를 보고함으로써, 본 실시예에 따라서 각 교차부(121, 122, 123,...)의 분극 상태가 결정될 수 있다. 본 기술 분야에서 통상의 지식을 가진 자는 각각의 교차부가 데이터 비트를 부호화하는데 이용될 수 있는 행과 열로 규정된 교차부의 어레이로부터 데이터 비트를 판독 및/또는 기록하는 방법을 알고 있을 것이다.
어떤 경우에는, 본 발명의 장치의 나노스케일 크기로 인하여, 비교적 높은 판독/기록 동작이 달성될 수 있다. 예를 들면, 데이터는 적어도 약 5 Mb/s, 적어도 약 10 Mb/s, 적어도 약 15 Mb/s, 적어도 약 20 Mb/s, 적어도 약 25 Mb/s, 적어도 약 30 Mb/s, 적어도 약 35 Mb/s, 적어도 약 40 Mb/s, 적어도 약 50 Mb/s, 적어도 약 55 Mb/s, 적어도 약 60 Mb/s, 적어도 약 65 Mb/s, 적어도 약 70 Mb/s, 적어도 약 75 Mb/s, 적어도 약 80 Mb/s, 적어도 약 85 Mb/s, 적어도 약 85 Mb/s, 적어도 약 90 Mb/s, 적어도 약 95 Mb/s, 또는 적어도 약 100 Mb/s 또는 그 이상의 속도로 장치에 판독 및/또는 기록될 수도 있다.
또 다른 집합의 실시예에서, 본 발명의 나노스케일 와이어는 강유전성 랜덤 엑세스 메모리 (FeRAM) 구성요소의 한 부분으로서, 예를 들면, "스마트" 카드, 또는 고주파 식별 (RFID) 태그 등의 한 부분으로서 사용될 수도 있다. 예를 들면, 하나 이상의 나노스케일 와이어는 소정 메모리 아키텍쳐에서 사용될 수도 있다. 예를 들면, (예컨대, 도 7A에 도시된 바와 같은) 1T1C 아키텍쳐(한 개의 트랜지스터 "T"/한 개의 캐패시터 "C"), (예컨대, 도 7B에 도시된 바와 같은) 2T2C 아키텍쳐, (예컨대, 도 7C에 도시된 바와 같은) 8T4C 아키텍쳐, (예컨대, 도 7D에 도시된 바와 같은) 체인 아키텍쳐, 또는 6T4C 아키텍쳐 등에서 사용될 수도 있다. 본 기술 분야에서 통상의 지식을 가진 자는 이들과 같은 메모리 아키텍쳐를 사용하기 위한 기술을 이해할 것이며, 예로써, 도 7A에 도시된 바와 같은 1T1C 아키텍쳐에서는 분극 상태를 부호화하기 위하여, 전압이 비트 라인(80)에 인가되는 한편, 플레이트 라인(85)은 접지되어 있으며; 분극 상태는 비트 라인(80)을 접지로 하면서 플레이트 라인(85)에 전압을 인가함으로써 부호화될 수 있으며; 그리고 분극 상태는 비트 라인(80)을 플로팅하고 워드 라인(88)을 계측하면서 플레이트 라인(85)에 전압을 인가함으로써 결정될 수도 있다.
또 다른 실시예에서, 본 발명은 전계효과 트랜지스터 (FETs),바이폴라 접합 트랜지스터(BJTs), 터널 다이오드, 변조 도우프된 초격자(modulation doped superlattices), 상보 인버터, 발광 장치, 감광 장치, 생체계 영상화기(biological system imager), 생체 및 화학적 검출기 또는 센서, 열 또는 온도 검출기, 조세핀 접합(Josephine junctions), 나노스케일 광원, 편광-감지 광검출기와 같은 광검출 기, 게이트, 인버터, AND, NAND, NOT, OR, TOR 및 NOR 게이트, 래치, 플립플롭, 레지스터, 스위치, 클럭 회로, 스태틱 또는 다이나믹 메모리 소자 및 어레이, 스테이트 머신, 게이트 어레이, 및 본 명세서에서 개시된 어느 나노스케일 와이어 실시예든지 사용하는 프로그램가능 회로를 구비하는 어느 다른 동적 또는 시퀀셜 로직 또는 기타 디지털 장치와 같은 장치를 포함한다. 또한, 증폭기, 스위치를 포함하는 아날로그 장치와 회로 및 액티브 트랜지스터 장치 또는 스위치 장치를 이용하는 다른 아날로그 회로 뿐만 아니라, 혼합 신호 장치 및 신호 처리 회로를 포함하며, 이들 장치로 제한되는 것은 아니다. 어떤 실시예에서는 본 발명의 나노스케일 와이어가 장치의 조립 공정 중에 제조될 수도 있다. 다른 실시예에서는 본 발명의 나노스케일 와이어가 먼저 합성된 다음에 장치에서 조립될 수도 있다.
본 발명의 또 다른 양태는 본 명세서에서 개시된 모든 실시예의 제조를 제공한다. 예를 들면, 한 집합의 실시예는 재료를 나노스케일 와이어(또는 다른 나노구조)에 증착하여 전기적으로 분극가능한 영역을 형성하는 방법을 제공한다. 또 다른 집합의 실시예는 강유전성 산화물 재료를 나노스케일 와이어에 증착하여 기능성 산화재료를 구비하는 영역을 형성하는 방법을 제공한다. 또 다른 집합의 실시예는 기능성 산화물 재료를 나노스케일 와이어에 증착하여 기능성 산화물 재료를 포함하는 영역을 형성하는 방법을 제공한다. 또 다른 집합의 실시예는 페로브스카이트 결정 구조 및/또는 일메나이트 결정 구조를 구비하는 재료를 나노스케일 와이어에 증착하는 방법을 제공한다. 또 다른 집합의 실시예는 적어도 약 15의 유전 상수를 갖는 재료를 나노스케일 와이어에 증착하는 방법을 제공한다. 또 다른 집 합의 실시예는 금속을 나노스케일 와이어에 증착하는 방법을 제공한다. 어떤 경우에는, 이들 실시예들의 조합 또한 가능하다. 예를 들면, 소정의 실시예에서, 한가지 이상의 재료가 나노스케일 와이어에 증착되어, 각각이 적어도 부분적으로 나노스케일 와이어를 둘러싸는 한 개 이상의 쉘을 형성할 수도 있다. 어떤 경우에는 나노스케일 와이어가 기판에 대하여 고정되지 않을 수도 있는데, 예를 들면, 나노스케일 와이어가 기판에 영구적으로 부착되지 않는다.
어떤 경우에 있어서, 재료는 적합한 전구체(precusor) 재료를 이용하는 원자층 증착을 이용하여 증착될 수도 있다. 본 기술 분야에서 통상의 지식을 가진 자는 합성될 특정 나노스케일 와이어에 따라서 적합한 전구체 재료를 결정할 수 있을 것이다. 예를 들면, 원자층 증착을 이용하여 재료를 나노스케일 와이어에 증착시키기 위하여, 물이 산소 공급원으로서 사용될 수도 있고, 지르코늄 클로라이드를 지르코늄 공급원으로서 사용될 수도 있고, 바륨 비스(펜타메틸싸이클로펜타다이에닐(pentamethylcyclopentadienly)이 바륨 공급원으로서 사용될 수도 있고, 티타늄 테트라아이소프로폭사이드(titanium tetraisopropoxide)가 티타늄 공급원으로서 사용될 수도 있다. 어떤 경우에는 한가지 이상의 공급원이 동시에 또는 순차적으로 사용될 수도 있다. 예를 들면, 나노스케일 와이어에 BaTiO3를 증착하기 위하여, 바륨 비스(펜타메틸싸이클로펜타다이에닐), 및 티타늄 테트라아이소프로폭사이드가 원자 층 증착 공정 중에 다른 기대(alternating basis)에 공급될 수도 있다. 일 실시예에서, 원자 층 증착 반응이 실행되어 기판(예컨대, 나노스케일 와이어)을 제 공하고, 반응 펄스를 인가한 다음 소거함으로써 재료를 (어떤 경우에는 그 두께가 한 개의 원자에 이르는) 기판에 증착할 수도 있다. 선택적으로, 반응 및/또는 소거가 추가적으로 적용될 수도 있다. 증착 층의 두께는 반응 및/또는 소거 주기의 횟수 및/또는 지속기간에 의해 제어될 수도 있다. 비제한적인 예로서, 도 11을 참조하면, 실리콘 나노스케일 와이어(131)는, 예를 들면, 화학 기상 증착 기술을 이용하여 성장될 수도 있다 (예를 들면, 도 11에 도시된 바와 같이, 실리콘 나노스케일 와이어는 화학 기상 증착을 이용하여 촉매 입자(130)로부터 성장된다). (예를 들면, 도 11의 평면도 및 측면도에 도시된 바와 같이, 나노스케일 와이어(131)를 적어도 부분적으로 둘러싸고, 코어/쉘 배열을 형성하는 쉘(133)로서) 실리콘 나노스케일 와이어에 ZrO2를 증착하기 위하여, ZrCl4가 Zr의 전구체로서 사용될 수도 있고, H2O가 O의 전구체로서 사용될 수도 있다. 이 예에서, ZrO2의 증착은 ZrCl4와 H2O의 사용으로 국한되지 않으며, 다른 전구체가 ZrCl4 및 H2O 대신 및/또는 그와 함께 사용될 수도 있음을 이해하여야 한다. 이 예에서, ZrO2는 어떤 바람직한 두께, 예를 들면, 5 nm, 또는 2 내지 3 nm 두께로 실리콘 나노스케일 와이어에 증착될 수도 있다. BaTiO3를 (예를 들면, BaTiO3이 ZrO2 쉘(133) 및 실리콘 코어(131)를 둘러싸는 쉘(132)로서 증착될 수도 있는 것을 도시한 도 11에서와 같이, ZrO2 및 실리콘 나노스케일 와이어에) 증착하기 위하여, 바륨 비스(펜타메틸싸이클로펜타다이에닐)(Ba(C5Me5)2)가 Ba의 전구체로서 사용될 수도 있고, 티타늄 테트라아이소프 로폭사이드(Ti(O-iPr)4)가 Ti의 전구체로서 사용될 수도 있으며, H2O가 O의 전구체로서 사용될 수도 있다. 앞에서와 마찬가지로, BaTiO3의 증착은 이들 화합물의 사용으로 국한되지 않으며, 다른 전구체가 이들 대신 및/또는 이들과 함께 사용될 수도 있다. 이 예에서, BaTiO3 는 어느 바람직한 두께이든지, 예를 들면, 10-30 nm의 두께로 실리콘 나노스케일 와이어에 증착될 수 있다.
나노스케일 와이어를 제조하는데 유용한 다른 기술은, 예를 들면, 본 명세서에서 참조문헌으로 인용되는, 2002년 7월 16일 출원되고, 2003년 5월 15일에 공개제 2003년/0089899 호로 공개된, "나노스케일 와이어 및 관련 장치(Nanoscale Wires and Related Devices)라는 명칭의 제 10/196,337 호에 개시된 바와 같은, 기상 반응(vapor phase reactions) (예를 들면, 금속-촉매(metal-catalyzed) CVD 기술, 촉매 화학 기상 증착(catalytic chemical vapor deposition ("C-CVD ") 기술, 유기금속 기상 증착-MOCVD 기술, 원자 층 증착, 화학 빔 에피택시 등과 같은 화학 기상 증착("CVD") 기술), 액상 반응(solution phase reactions) (예를 들면, 열수 반응(hydrothermal reactions), 용매열 반응(solvothermal reactions), 물리적 증착 방법 (예를 들면, 열 증착(thermal evaporation), 전자 빔 증착, 레이저 용제(laser ablation), 분자 빔 에피택시), 기상-액상-고상(vapor-liquid-solid)("VLS") 성장 기술, 레이저 촉매 성장(laser catalytic growth("LCG") 기술, 표면-제어 화학 반응(surface-controlled chemical reactions) 등을 포함하지만, 이것으로 국한되는 것은 아니다. 비제한적인 예로서, 코어/쉘 배열을 갖는 나노스 케일 와이어가 제조되는 경우, 코어는 이들 기술 중 하나를 이용하여 제조될 수도 있으며, 하나 이상의 쉘은, 예를 들면, CVD 기술, LCG 기술, 또는 원자층 증착 등을 이용하여 코어의 적어도 일부분 위에 적어도 부분적으로 피복될 수도 있다.
정의
아래와 같은 정의는 본 발명을 이해하는데 도움이 될 것이다. 본 발명의 특정 장치는 나노튜브 및 나노와이어를 포함하는, 나노미터-스케일 와이어 같은 정도의 크기의 와이어 또는 다른 구성요소를 포함할 수도 있다. 그러나, 어떤 실시예에서, 본 발명은 나노미터 크기 (예를 들면, 마이크로미터 크기) 보다 클 수도 있다. 본 명세서에서 사용된 바와 같은 "나노스코픽-스케일", "나노스코픽", "나노미터-스케일", "나노스케일", 및 (예컨대, "나노구조를 갖는(nanostructured)"에서와 같은) "나노(nano)-" 접두어 등은 약 1 마이크로미터 보다 적은 폭 또는 직경, 및 어떤 경우에는 약 100 nm 보다 적은 폭 또는 직경을 갖는 소자 또는 물품을 일반적으로 지칭한다. 모든 실시예에서, 지정된 폭은 가장 좁은 폭(즉, 그 위치에서, 물품이 다른 치수에서 보다 넓은 폭을 가질 수 있는 규정된 바와 같은 폭), 또는 가장 넓은 폭(즉, 그 위치에서, 물품이 규정된 것 보다 넓지 않은 폭을 갖되, 가장 큰 길이를 가질 수 있는 폭)일 수 있다.
본 명세서에서 사용된 "다수"라는 용어는 둘 이상을 의미한다. 항목들의 "집합"이라는 용어는 하나 이상의 그러한 항목을 포함할 수도 있다.
"유체"라는 용어는 일반적으로 흘러서 그의 용기의 윤곽을 따라가는 경향이 있는 재료를 지칭한다. 전형적으로, 유체는 정적 전단 응력(static shear stress)을 견디지 못하는 재료이다. 전단 응력이 유체에 가해질 때, 유체는 계속적이고 영구적인 왜곡을 받는다. 전형적인 유체는 액체 및 가스를 포함하지만, 흐름성이 없는 고체 입자, 점성과 탄성을 지니는 액체 등도 포함할 수도 있다.
본 명세서에서 사용된 바와 같이, "와이어"는 일반적으로 전도도 또는 어떤 반도체나 어떤 금속이든 그에 유사한 크기의 전도도를 갖는 어떤 재료를 지칭하며, 어떤 실시예에서는 서로 전자 통신을 하도록 두 전자 구성요소를 연결시키는데 사용될 수도 있다. 예를 들면, "전도" 와이어 또는 나노스케일 와이어와 관련하여 사용될 때, "전기 전도성" 또는 "전도체" 또는 "전기 전도체"라는 용어는 전하를 통과시키는 와이어의 역량을 지칭한다. 전형적으로, 전기 전도성 나노스케일 와이어는 금속 또는 반도체 재료에 필적하는 저항률(resistivity)을 가질 것이며, 어떤 경우에는 전기 전도성 나노스케일 와이어는 낮은 저항률, 예를 들면, 10-3 Ohm m 보다 낮은, 10-4 Ohm m 보다 낮은, 또는 10-6 Ohm m 또는 10-7 Ohm m보다 낮은 저항률을 가질 수도 있다.
(본 명세서에서 "나노스코픽-스케일 와이어" 또는 "나노스케일 와이어"로도 알려진) "나노스코픽 와이어"는, 그의 길이를 따라서 어떤 점에서도, 적어도 하나의 횡단면 치수를 가지며, 어떤 실시예에서는 1 미크론 보다 적은, 약 500 nm 보다 적은, 약 200 nm 보다 적은, 약 150 nm 보다 적은, 약 100 nm 보다 적은, 약 70 보다 적은, 약 50 nm 보다 적은, 약 20 nm 보다 적은, 약 10 nm 보다 적은, 또는 약 5 nm 보다 적은 두 직교 횡단면 치수를 갖는다. 다른 실시예에서, 횡단면 치수는 2 nm 또는 1 nm 보다 적을 수 있다. 한 집합의 실시예에서, 나노스케일 와이어는 적어도 횡단면 치수가 0.5 nm에서 100 nm 또는 200 nm 까지 범위를 갖는다. 어떤 경우에 있어서, 나노스케일 와이어는 전기적으로 전도성이다. 어떤 실시예에서, 나노스케일 와이어는 원통형이다. 그러나, 다른 실시예에서, 나노스케일 와이어는 면으로 구성될 수 있다, 즉, 나노스케일 와이어는 다각형 단면을 가질 수도 있다. 나노스케일 와이어가, 예를 들면, 코어 및 쉘을 갖는 경우, 상기 언급한 치수는 일반적으로 코어의 치수에 관련된다. 나노스코픽 와이어의 단면은 원형, 정사각형, 직사각형, 환형, 다각형, 또는 타원형의 어떤 임의의 모양이든지 포함하지만, 이것으로 국한되지 않으며, 정규 또는 불규칙한 형태일수도 있다. 나노스케일 와이어는 속이 꽉 찬 것 또는 속이 빈 것일 수도 있다. 달리 규정하지 않는 한, 탄소 나노튜브, 분자 와이어 (즉, 단일분자로 구성된 와이어), 나노로드(nanorods), 나노와이어(nanowires), 나노휘스커(nanowhiskers), 및 유기 또는 무기 전도성 또는 반도체성 중합체 등을 포함하는 어떤 나노스케일 와이어든지 본 명세서에서 기술된 어느 실시예에서도 사용될 수 있다. 어떤 경우에는 분자 와이어가 아닐 수도 있지만, 여러 작은 나노스코픽-스케일 치수를 가지는 다른 전도성 또는 반도체성 소자, 예를 들면, 주요 그룹 및 금속 원자 기반 와이어형 실리콘, 천이 금속 함유 와이어, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 게르마늄, 카드뮴 셀레나이드 등과 같은 무기 구조체가 또한 사용될 수 있다. 이러한 것들 및 다른 각종 나노스케일 와이어는 과도한 실험 없이도, 예로써 사용된 특정 나노스케일 와이어를 포함하는 본 명세서에서 개시된 기술과 유사한 방식으로 전자 장치에 유용한 패턴으로 표면에서 성장될 수 있으며/있거나 그 표면에 도포될 수 있다. 어떤 경우에 있어서, 나노스케일 와이어는 그 길이에 있어서 적어도 약 1 마이크로미터, 적어도 약 3 마이크로미터, 적어도 약 5 마이크로미터, 또는 적어도 약 10 마이크로미터 또는 약 20 마이크로미터의 치수를 가지고 형성될 수도 있으며, 두께(높이 및 폭)에 있어서 약 100 nm보다 적은, 약 80 nm보다 적은, 약 60 nm보다 적은, 약 40 nm보다 적은, 약 20 nm보다 적은, 약 10 nm 보다 적은, 또는 약 5 nm 보다 더 적을 수도 있다. 어떤 경우에 있어서, 나노스케일 와이어는 약 2:1 보다 크거나, 약 3:1 보다 크거나, 약 4:1 보다 크거나, 약 5:1 보다 크거나, 약 10:1 보다 크거나, 약 25:1 보다 크거나, 약 50:1 보다 크거나, 약 75:1 보다 크거나, 약 100:1 보다 크거나, 약 150:1 보다 크거나, 약 250:1 보다 크거나, 약 500:1 보다 크거나, 약 750:1 보다 크거나, 또는 약 1000:1 또는 그 이상보다 큰 종횡비 (길이대 두께)를 가질 수도 있다.
(예를 들면, 실리콘 및/또는 다른 반도체 재료를 포함하는) "나노와이어"는 전형적으로 속이 꽉 찬 와이어인 나노스코픽 와이어이고, 어떠한 경우에는 길게 한것일 수도 있다. 바람직하게, (본 명세서에서 "NW" 라고 줄여쓰는) 나노와이어는 길다란(elongated) 반도체, 즉, 나노스케일 반도체이다. "비-나노튜브 나노와이어(non-nanotube nanowire)"는 나노튜브가 아닌 임의의 나노와이어이다. 본 발명의 한 집합의 실시예에서, 변형되지 않은 표면을 갖느 비-나노튜브 나노와이어는 나노와이어 또는 나노튜브가 사용될 수 있는 본 명세서에 개시된 본 발명의 어느 배열에서든지 사용될 수 있다.
본 명세서에서 사용된 바와 같은, "나노튜브" (예를 들면, 탄소 나노튜브)는 본 기술 분야에서 통상의 지식을 가진 자에게 알려진 나노튜브를 포함하는, 속이 비어 있거나, 속이 빈 코어를 갖는 나노스코픽 와이어이다. "나노튜브"는 본 명세서에서 "NT"로 약칭한다. 나노튜브는 본 발명에서 사용하는 작은 와이어의 일예로서 사용되고, 어떤 실시예에서, 본 발명의 장치는 나노튜브 정도의 크기의 와이어를 포함한다.
본 명세서에서 사용된 바와 같은, "길다란(elongated)" 물품 (예를 들면, 반도체 또는 그의 단편)은 물품의 세로 축을 따라서 존재하는 어떤 지점에서, 그 물품의 길이 대 최대 폭과의 비율이 2:1 보다 큰 물품이다.
본 명세서에서 사용된 바와 같은, 물품의 "폭(width)"은 물품의 둘레에 있는 어떤 지점에서부터 그 물품의 중앙을 통해서 그 물품의 둘레에 있는 다른 지점까지의 직선 거리이다. 본 명세서에서 사용된 바와 같은, 물품의 세로 축을 따라서 있는 어떤 지점에서 "폭" 또는 "횡단면 치수"는 그 지점에서 그 물품의 횡단면의 중심을 관통하여 그 횡단면의 주변에 있는 두 지점을 연결하는 직선을 따른 거리이다. 물품의 세로축을 따라서 있는 한 지점에서의 "횡단면"은 그 물품을 가로질러서 그 물품의 세로축에 직교하는 그 지점에서의 평면이다. 물품의 "세로축"은 그 물품의 최대 치수의 축이다. 마찬가지로, 물품의 "세로 단면"은 제로보다 크고 그 물품의 길이 보다 적거나 같은 어떤 길이를 가질 수 있는 물품의 세로 축을 따라서 있는 그 물품의 일 부분이다. 또한, 길다란 물품의 "길이(length)"는 그 물품의 세로 축을 따라서 끝에서부터 끝까지의 거리이다.
본 명세서에서 사용된 바와 같은, "원통형" 물품은 실린더 같이 형성된 외형을 갖는 물품이지만, 물품의 내부에 대하여는 어떤 특성도 정의하지 않거나 반영하지 않는다. 다시 말해서, 원통형 물품은 그 내부가 차있을 수도 있고, 그 내부가 비어있을 수도 있다. 일반적으로, 원통형 물품의 횡단면은 원형 또는 대략 원형인 것처럼 보이지만, 다른 횡단면은 또한 6각형 형상과 같은 형상도 가능하다. 횡단면은 제한하려는 것은 아니지만, 정사각형, 직사각형, 또는 타원형을 포함하는 임의의 형상을 가질 수도 있다. 규칙 및 불규칙한 형태 또한 포함된다.
본 명세서에서 사용된 바와 같은, 물품 (예를 들면, 나노스코픽 와이어)의 "어레이"는 다수의 물품, 예를 들면, 서로 접촉할 수도 또는 접촉하지 않을 수도 있는 일련의 정렬된 와이어들을 포함한다. 본 명세서에서 사용된 바와 같은, "교차한 어레이(crossed array)" 또는 "빗장 어레이(crossbar array)"은 물품들 중의 적어도 하나가 그 물품들 중의 또 다른 것 또는 신호 노드 (예를 들면, 전극)와 접촉하는 어레이이다.
본 발명에 따라 사용된 바와 같은 많은 나노스코픽 와이어는 개별적인 나노스코픽 와이어이다. 본 명세서에서 사용된 바와 같은, "개별적인 나노스코픽 와이어"는 (그러나 빗장 어레이에서와 같이 개별적인 나노스코픽 와이어들 사이에서 요구될 수도 있는 접촉 형태를 배제하지 않는) 또 다른 나노스코픽 와이어에 접촉하지 않는 나노스코픽 와이어를 의미한다. 예를 들면, "개별" 또는 "다른 것과 제휴하지 않는(free-standing)" 물품은 사용 중 어느 시점에서, 다른 물품에, 예를 들 면, 다른 나노스코픽 와이어와 부착되지 않을 수도 있고, 또는 "다른 것과 제휴하지 않는" 물품은 용액상태일 수도 있다. 이것은 직경이 약 2 nm 내지 50 nm또는 그 이상이고 개개의 많은 나노튜브를 내포하고 있는 로프(ropes)처럼 형성된 재료를 생성하는 레이저 증착 기술에 의해 초기에 생산된 나노튜브와 대조적이다. (예를 들면, Thess 등의, "Crystalline Ropes of Metallic Carbon Nanotubes", Science, 273:483-486 (1996년) 참고할 것). 이것은 또한 제자리, 즉, 균일한 물품의 부분이 선택적 도핑, 에칭 등에 의해 그를 둘러싼 것과 상이하게 되는 곳에서 화학 또는 물리적으로 변경됨으로써 둘러싸는 재료와 다른 물품의 전도성 부분과도 대비된다. "개별" 또는 "다른 것과 제휴하지 않는" 물품은 개별적인 물품으로서 만들어지고, 다른 위치에 이송되고 다른 구성성분과 조합되는 위치에서 제거되어 (그러나 제거될 필요없는) 본 명세서에 기술되고 본 기술 분야에서 통상의 지식을 가진 자가 본 명세서를 읽었을 때 주시하는 장치와 같은 기능성 장치를 만들 수 있는 물품이다.
어떤 실시예에서, 나노스코픽 와이어의 적어도 일부분은 벌크 도우프된(bulk doped) 반도체일 수도 있다. 본 명세서에서 사용되는 바와 같은 "벌크 도우프된" 물품(예를 들면, 물품, 또는 물품의 단면 또는 영역)은 도펀트가 원자 스케일로 결정 격자의 특정 영역, 예를 들면, 표면 또는 외면에만 섞이는 물품과 반대되는 것으로서, 도펀트가 물품의 결정 격자를 통하여 실질적으로 섞이는 물품이다. 예를 들면, 탄소 나노튜브와 같은 몇 가지 물품은 전형적으로 염기(base) 재료가 성장된 후 전형적으로 도우프되며, 그래서 도펀트는 그 표면 또는 외면으로부터 결정 격자 의 내면으로 유한 거리를 연장할 뿐이다. "벌크-도우프된"은 반도체에서 농도 또는 도우핑 양을 규정 또는 반영하지 않으며, 반드시 도우핑이 균일하다는 것을 나타내지는 않음을 이해하여야 한다. 특히, 어떤 실시예에서, 벌크-도우프된 반도체는 둘 이상의 벌크-도우프된 영역을 포함한다. 그래서, 본 명세서에서 나노스코픽 와이어를 설명하기 위하여 사용된 바와 같이, "도우프된"이라는 것은 벌크-도우프된 나노스코픽 와이어를 지칭하며, 따라서, "도우프된 나노스코픽 (또는 나노스케일) 와이어"는 벌크-도우프된 나노스코픽 와이어이다. "고농도 도우프된(heavily doped)" 과 "저농도 도우프된(lightly doped)"은 본 기술 분야에서 통상의 지식을 가진 자가 명확하게 이해하고 있는 의미의 용어이다. 어떤 경우에 있어서, 하나 이상의 영역은 원자의 단일 단분자층 ("델타-도우핑")을 포함할 수도 있다. 어떤 경우에는 영역은 (예를 들면, 단분자층 내 일부의 원자가 없는 경우) 단일의 단분자층 두께 보다 적을 수도 있다. 특정 예로서, 영역은 나노스케일 와이어 내에서 층 구조로 배열될 수도 있으며, 하나 이상의 영역들이 델타-도우프되거나 부분적으로 델타-도우프될 수도 있다.
본 명세서에서 사용된 바와 같은, 주기율표와 관련하여 "족"이라는 용어는 본 기술 분야에서 통상의 지식을 가진 자가 이해하고 있는 것처럼 통상의 정의를 제공한다. 예를 들면, II족 원소는 Mg 및 Ca 뿐만 아니라 Zn, Cd, 및 Hg와 같은 II족 천이 원소를 포함한다. 유사하게, III족 원소는 B, Al, Ga, In, 및 Tl를 포함하며; IV족 원소는 C, Si, Ge, Sn 및 Pb를 포함하며; V족 원소는 N, P, As, Sb 및 Bi를 포함하며; VI족 원소는 O, S, Se, Te 및 Po를 포함한다. 각 족으로부터 한 개 이상의 원소를 포함하는 조합이 또한 가능하다. 예를 들면, II- VI족 재료는 II족으로부터의 적어도 한 원소와 VI족으로부터의 적어도 한 원소, 예를 들면, ZnS, ZnSe, ZnSSe, ZnCdS, CdS, 또는 CdSe 를 포함할 수도 있다. 유사하게, III-V 족 재료는 III족으로부터의 적어도 한 원소와 V족으로부터의 적어도 한 원소, 예를 들면, GaAs, GaP, GaAsP, InAs, InP, AlGaAs, 또는 InAsP를 포함할 수도 있다. 또한, 다른 도펀트가 이들 재료 및 이들 재료의 조합, 예를 들면, Fe, CO, Te, 및 Au 등과 같은 천이 금속과 함께 포함될 수도 있다.
본 명세서에서 사용된 바와 같은, "반도체"에는 본 기술 분야에서 통상의 의미가 부여되며, 즉, 반도체성 또는 반금속 특성 (즉, 금속과 비 금속 사이의 특성)을 갖는 소자이다. 반도체의 일예는 실리콘이다. 다른 비제한적인 일예는 갈륨, 게르마늄, 다이아몬드 (탄소), 주석, 셀레늄, 텔루륨, 붕소, 또는 인과 같은 원소 반도체를 포함한다. 반도체는 도우프되지 않거나 (undoped) 도우프 (예를 들면, p-형 또는 n-형) 될 수도 있다.
본 명세서에서 사용된 바와 같은, "단결정(single crystal)" 이라는 항목(예를 들면, 반도체)은 그 항목을 통하여 공유 결합(covlant bonding), 이온 결합, 또는 이들의 조합을 갖는 항목이다. 이러한 단결정 항목은 결정 내 결함을 포함할 수도 있지만, 하나 이상의 결정을 포함하고, 이온적으로 또는 공유적으로 결합되지 않지만 단지 서로 근접하고 있는 항목과 구별된다.
다음의 미국 가출원 및 특허출원 서류는 본 명세서에서 모든 목적을 위해 그 전체가 참조문헌으로 인용된다: 제 60/633,733 호, 명칭 "Nanoscale Wire Based Data Storage," 2004년 12월 6일 출원; 제 60/142,216 호, 명칭 "Molecular Wire-Based Devices and Methods of Their Manufacture," 1999년 7월 2일 출원; 제 60/226,835 호, 명칭 "Semiconductor Nanowires," 2000년 8월 22일 출원; 제 10/033,369, 명칭 "Nanoscopic Wire-Based Devices and Arrays," 2001년 10월 24일 출원되고, 2002년 9월 19일 제 2002/0130353 호로 공개; 제 60/254,745 호, 명칭 "Nanowire and Nanotube Nanosensors," 2000년 12월 11일 출원; 제 60/292,035 호, 명칭 "Nanowire and Nanotube Nanosensors," 2001년 5월 18일 출원; 제 60/292,121 호, 명칭 "Semiconductor Nanowires," 2001년 5월 18일 출원; 제 60/292,045 호, 명칭 "Nanowire Electronic Devices Including Memory and Switching Devices," 2001년 5월 18일 출원; 제 60/291,896 호, 명칭 "Nanowire Devices Including Emissive Elements and Sensors," 2001년 5월 18일 출원; 제 09/935,776 호, 명칭 "Doped Elongated Semiconductors, Growing Such Semiconductors, Devices Including Such Semiconductors, and Fabricating Such Devices," 2001년 8월 22일 출원되고, 2002년 9월 19일 제 2002/0130311 호로 공개; 제 10/020,004 호, 명칭 "Nanosensors," 2001년 12월 11일 출원되고, 2002년 8월 29일 제 2002/0117659 호로 공개; 제 60/348,313 호, 명칭 "Transistors, Diodes, Logic Gates and Other Devices Assembled from Nanowire Building Blocks," 2001년 11월 9일 출원; 제 60/354,642 호, 명칭 "Nanowire Devices Including Emissive Elements and Sensors," 2002년 2월 6일 출원; 제 10/152,490 호, 명칭 "Nanoscale Wires and Related Devices," 2002년 5월 20일 출원; 제 10/196,337 호, 명칭 "Nanoscale Wires and Related Devices," 2002년 7월 16일 출원되고, 2003년 5월 15일 제 2003/0089899 호로 공개; 제 60/397,121 호, 명칭 "Nanowire Coherent Optical Components," 2002년 7월 19일 출원; 제 10/624,135 호, 명칭 "Nanowire Coherent Optical Components," 2003년 7월 21일 출원; 제 60/524,301 호, 명칭 "Nanoscale Arrays and Related Devices," 2003년 11월 20일 출원; 제 60/397,121 호, 명칭 "Nanowire Coherent Optical Components," 2003년 12월 11일 출원; 제 60/544,800 호, 명칭 "Nanostructures Containing Metal-Semiconductor Compounds," 2004년 2월 13일 출원; 제 10/347,121 호, 명칭 "Array-Based Architecture for Molecular Electronics," 2003년 1월 17일 출원; 제 10/627,405 호, 명칭 "Stochastic Assembly of Sublithographic Nanoscale Interfaces," 2003년 7월 24일 출원; 제 10/627,406 호, 명칭 "Sublithographic Nanoscale Memory Architecture," 2003년 7월 24일 출원; 제 60/524,301, 명칭 "Nanoscale Arrays and Related Devices," 2003년 11월 20일 출원; 제 60/551,634 호, 명칭 "Robust Nanostructures," 2004년 3월 8일 출원; 및 특허출원 명칭 "Nanoscale Arrays, Robust Nanostructures, and Related Devices," 2004년 11월 22일 출원. 다음의 국제특허출원은 모든 목적을 위해 그 전체가 본 명세서에서 참조문헌으로 인용된다: 제 PCT/USOO/18138 호, 명칭 "Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture," 2000년 6월 30일 출원되고, 2001년 1월 11일 제 WO 01/03208 로 공개; 제 PCT/US01/26298 호, 명칭 "Doped Elongated Semiconductors, Growing Such Semiconductors, Devices Including Such Semiconductors, and Fabricating Such Devices," 2001년 8월 22일 출원되고, 제 WO 02/17362 호로 2002년 2월 28일 공개; 제 PCT/USOl/48230 호, 명칭 "Nanosensors," 2001년 12월 11일 출원되고, 2002년 6월 20일 제 WO 02/48701 호로 공개; 제 PCT/US02/16133 호, 명칭 "Nanoscale Wires and Related Devices," 2002년 5월 20일 출원되고, 2003년 1월 16일 제 WO 03/005450 호로 공개.
다음의 실시예는 본 발명의 특정 실시예를 예시하기 위하여 의도되지만, 본 발명의 전체 범위를 예시하는 것은 아니다.
[실시예 1]
이 실시예는 본 발명의 일 실시예에 따른 반도체/유전체 산화물/강유전성 산화물 코어/쉘/쉘 나노스케일 와이어 구조, 특히 p-Si/ZrO2/BaTi3 코어/쉘/쉘 나노스케일 와이어 (도 1A)의 합성을 증명한다. 이 실시예에서, 쉘은 ALD(원자층 증착) 기술을 이용하여 제조되었지만, 다른 기술, 예를 들면, 용액기반(solution-based) 접근법이 또한 이용될 수 있다.
공지된 VLS 성장 공정에서 금 콜로이드(colloides)를 촉매로, 실란을 반응제로, 그리고 디보란(diborane)을 도펀트로 이용하여 p-형 실리콘 나노스케일 와이어의 화학 기상 증착 성장에서부터 합성을 시작한다. 성장 후, 성장 웨이퍼를 직접 원자층 증착 반응기에 이송했다. ZrCl4를 Zr 공급원으로 하고 수증기를 산소 공급원으로 이용하여, ZrO2 고-K 유전체 산화물을 Si 나노스케일 와이어에 증착하여, p- Si/ZrO2 코어/쉘 나노스케일 와이어를 만들었다. ZrO2는 고-K 유전체로서 작용할 수 있는데, 이것은 Si 채널과 트랜지스터의 금속 게이트 사이에서 보다 강력한 전계 결합을 제공함으로써 Si 나노스케일 와이어 전계 효과 트랜지스터의 성능을 향상시킬 수 있다. ZrO2 는 조성물이 BaTiO3 에서 Si를 향하여 확산하는 것을 중지시키는 확산 장벽으로서 효과적일 수도 있다. ZrO2 는 BaTiO3 쉘에 저장된 데이터의 저하/손실 속도를 줄여줌으로써 보다 긴 보유시간(또는 소극 시간으로도 알려져 있음)을 성취하게 하는데 도움이 될 수도 있다. 어떤 경우에는, ZrO2 는 화학적으로 에치될 수도 있는데, 이것은 Si 나노스케일 와이어 코어와의 오믹 접촉이 일어나게 해줄 수도 있다. 그러나, 다른 실시예에서, 다른 유전체 산화물, 예를 들면, Al2O3 및/또는 HfO2 가 사용될 수도 있으며, 어떤 경우에는 한가지 이상의 유전체 산화물, 예를 들면, ZrO2 및 Al2O3, ZrO2 및 HfO2 등이 사용될 수도 있다.
Si 나노스케일 와이어 코어에 약 2 nm 내지 약 3 nm의 ZrO2를 증착한 후, 전구체를 바꿔 Si/ZrO2 코어/쉘 나노스케일 와이어에 BaTiO3를 증착하여 최종 Si/ZrO2/BaTiO3 코어/쉘/쉘 나노스케일 와이어를 만들었다. 이 실시예에서 사용한 전구체는 바륨 공급원으로 바륨 비스(펜타메틸사이클로펜타디에닐), 티타늄 공급원으로 티타늄 테트라이소프로폭사이드를, 그리고 산소 공급원으로 수증기를 사용하였다.
이 기술을 이용하여 생성한 나노스케일 와이어의 실시예가 도 9에 예시된다. 도 9A는 여러 Si/ZrO2/BaTiO3 나노스케일 와이어의 저해상도 투과 전자 현미경 (transmission electron microscope: TEM) 영상이다. 이 영상에서, Si 코어 두께는 약 20 nm인 것으로 알게 되었고,ZrO2 쉘 두께는 약 2.5 nm 인 것으로 알게되었고, BaTiO3 두께는 약 15 nm 인 것으로 알게 되었다. 고 해상도 TEM 영상은 도 9B에 도시된다. 이 도면에서, 흰색 점선은 BaTiO3/ZrO2 계면(좌측)과 ZrO2/Si 계면(우측)을 나타낸다. 도 9B에 도시된 격자 분해 영상을 2차원 퓨리에 변환하여 보면, [010]에서 존축(zone axis)과 병행하여, 정방정계 상(tetragonal phase) BaTiO3가 (010) 방향을 따라서 성장한 것을 알게되었다 (도 9C). 부가적으로, 정방정계 상 ZrO2는 [110]에서 존축과 병행하여, (112) 방향을 따라서 성장했으며(도 9D), 입방정계 상(cubic phase) Si 는 [111]에서 존축과 병행하여, (110) 방향을 따라서 성장했다(도 9E).
합성 후, 코어/쉘/쉘 나노스케일 와이어는 원소 맵핑으로 특징지었다. 도 1C는 코어/쉘/셀 와이어의 주사 투과 전자현미경 영상을 도시하며, 도 1B는 와이어를 양단에서 (가로질러서) Ba/Ti, Zr, 및 Si의 원소 조성의 라인 프로파일을 도시한다. 도 1D 내지 도 1F에 도시된 원소 맵핑 측정을 통해 추가 증거를 얻었다. Si는 코어에 존재했고(도 1D), ZrO2는 내부 쉘에 존재했으며(도 1E), BaTiO3는 외부 쉘에 존재했다(도 1F).
코어/쉘/쉘 와이어의 강유전성 특성을 나타내기 위하여 정전력 현미경(electrostatic force microscopy)을 사용했다. 이 실험에서, 전도성 원자력 현미경 팁(conductive atomic force microscopy tip)을 사용하여 Si/ZrO2/BaTiO3 나노스케일 와이어의 BaTiO3 쉘에 국부 전계를 인가하였으며, 동시에 Si 나노스케일 와이어 코어를 소스 및 드레인으로부터 접지시켰다. 도 2에서, Si 나노스케일 와이어 코어의 컨덕턴스를 다음 순서대로 측정했다: (양의 전압을 이용하여) 와이어를 분극하기 전 (A), (양의 전압을 이용하여) 와이어를 분극한 후 (B), 와이어를 소극 (C), (음의 전압을 이용하여) 와이어를 분극한 후 (D), 소극 (E). 이 연구로부터 양의 전압을 이용하여 와이어를 분극한 후, 컨덕턴스는 약 10-7 S 내지 약 10-12 S로 떨어졌음을 알게 되었다. 이러한 분극은 와이어를 자연적으로 소극함으로써 및/또는 분극 방향을 바꾸기 위하여 음의 전압을 인가함으로써 제거될 수 있었다. 그래서, 컨덕턴스는 다시 원래 값으로, 또는 더 높은 값이 될 수 있다.
Si/ZrO2/BaTiO3 코어/쉘/쉘 나노스케일 와이어에 기반한 메모리 장치를 증명하기 위하여, MFIS (금속 게이트/강유전성 산화물/절연체/반도체) 평면 장치와 유사한 기술을 이용하여, BaTiO3 및 ZrO2 쉘을 화학적으로 에칭하고 BaTiO3 쉘에 상부 금속 게이트를 추가함으로써 Si 코어 위에 소스-드레인 금속 접점을 갖는 FET 형 장치를 제조했다. 소스-드레인 접점은 오믹(ohmic)이었고, 소스-드레인 전류는 인가된 상부 게이트 전압이 소정 임계치를 초과한 후 턴 오프 될 수도 있음을 이송 데이터가 보여주었다(도 3A). 컨덕턴스 대 상부 게이트 전압 (도 3B)을 추가로 측정한 바 큰 히스테리시스를 나타냈으며, 여기서 우리는 오프 상태 (즉, 낮은 컨덕턴스에서) 나노스케일 와이어를 소극하는데 필요한 +5 V 보다 큰 상부 게이트 전압으로 BaTiO3 쉘에 분극을 기록할 수 있다. 판독 중에, 트랜지스터의 컨덕턴스가 높은 것으로 발견되면, 이것은 나노스케일 와이어에 어떤 분극도 기록되지 않은 것(예를 들면, "0" 인것으로 규정될 수 있음)을 의미한다. 그러나, 트랜지스터의 컨덕턴스가 낮지만 (분극을 제거 또는 변경시키기에 충분히 크지 않은) 작은 부극성 상부 게이트 전압의 펄스를 인가함으로써 증가될 수 있다면, 이것은 나노스케일 와이어에 분극이 기록되었음(예를 들면, 이것은 "1"로 규정될 수 있음)을 의미한다.
어떤 경우에 있어서, 이들 나노스케일 와이어는 트랜지스터 당 다수의 데이터 비트를 저장하는데 사용될 수 있다. 이러한 특징을 증명하기 위하여, 세개의 상부 금속 게이트(A, B 및 C)를 Si/ZrO2/BaTiO3 나노스케일 와이어 위에 제조하였다 (도 3C). 초기에, 나노스케일 와이어를 C만으로 분극하였고, 그래서 나노스케일 와이어에 저장된 데이터는 "001" 이었다. 이 데이터를 판독하기 위하여, 음의 전압의 펄스를 세개의 상부 게이트에 차례로 인가하였다. 도 3D는 전압이 게이트 C에 인가될 때만, 컨덕턴스가 증가하는 반응이 있음을 보여주고 있으며, 그래서 게이트 C에서는 "0" 라기보다는 "1"을 표시하고 있다. 마찬가지로, 우리는 게이트 A 및 B에다 데이터를 기록할 수 있고; 이 데이터를 판독하기 위하여, 음의 전압의 펄스를 세개의 상부 게이트에 차례로 인가할 수 있다. 게이트 A, B 및 C 사이에서 어떠한 누화도 관측되지 않음을 주목해야 한다. 도 3E에서, 전압의 펄스가 동시에 다중 게이트에 인가할 때만 컨덕턴스가 증가하는 것을 관측하였다. 그러나, 음의 전압의 펄스를 게이트 A 및 B에 동시에 인가할 때 컨덕턴스가 증가하는 반응을 볼 수 있으며, 그래서, 게이트 A, B 및 C 사이에서 어떤 누화도 관측되지 않았다. 이러한 결과들은 도 3F에 요약된다. 더욱이, 나노스케일 와이어 내에 이 데이터의 오랜 보유 시간이 관측되었다. 도 3G에서, 나노스케일 와이어가 분극되고 이 와이어가 컨덕턴스가 낮아서 턴 오프된 이후에 컨덕턴스의 뚜렷한 저하-증가가 검출되지 않았다.
부가 데이터는 도 10에서 볼 수 있다. 도 10A는 -6 V, -4 V, -2 V, 0 V, 2 V, 4 V, 및 6 V 상부 게이트 전압에서 측정한 Si/ZrO2/BaTiO3 나노스케일 와이어의 이송 결과를 예시한다. 삽화는 본 장치의 AFM 영상이다. 도 10B는 컨덕턴스 대 상부 게이트 전압의 히스테리시스 루프를 보여주는 그래프이다. 이 그래프는 0 V의 상부 게이트 전압에서 두가지 상태를 보여준다. 도 10C는 또 다른 Si/ZrO2/BaTiO3 나노스케일 와이어를 이용하여 메모리 테스트를 위한 기록/소거 펄스 사이클의 결과를 예시한다. 100 ns 펄스의 5 V를 이용하여 와이어에 기록하였다. 컨덕턴스 변화를 150 μS (microsiemans) 동안 모니터링(판독)하였고, 100 ns 펄스의 -5 V에서 소거하였고, 그 다음에는 또 한번의 150 μS(microsiemans) 동안 컨덕턴스 변화를 모니터링(판독) 하였다. 삽화는 100 ns 펄스의 형태를 보인다. 도 10D는 Si/ZrO2/BaTiO3 나노와이어로 만든 메모리가 상업용 USB2 플래시 메모리 구동 장치의 속도보다 빠른 10 Mb/s에 해당하는 적어도 100 ns의 속도로 동작될 수 있음을 보여주는 기록/소거 펄스의 결과로서 컨덕턴스 변화를 예시한다. 또한, 다른 실험 (데이터는 도시하지 않음)에서는 50 nS (20 Mb/s)와 같이 더 빠른 속도를 관측하였다. 도 10E의 그래프는 1 주일 기간에 걸쳐 행한 메모리 장치의 보유 테스트이다. 컨덕턴스에서 어떠한 중대한 변화가 관측되지 않았다. 도 10F는 앞에서 기술한 것과 유사한 기술을 이용하여 제조된 80 nm Si/ZrO2/BaTiO3 나노스케일 와이어 (30 nm 코어 + 25 nm 쉘)를 이용하는 장치의 정전력 현미경 (EFM) 영상으로서, 분극과 컨덕턴스와의 관계를 보여주고 있다. 왼쪽 영상은 통상 컨덕턴스에서 "온(on)" 상태를 나타내는 BaTiO3 쉘 내에 어떤 분극도 없는 장치를 도시한다. 중간 영상은 원자력 현미경 (AFM) 팁 상의 양의 전압을 이용하여 장치를 "턴 오프"하기 위하여 쉘에 분극을 기록하는 장치를 도시한다. 오른쪽 영상는 AFM 팁 상의 음의 전압을 이용하여 장치를 다시 "턴 온"하기 위하여 쉘에 분극을 기록하는 장치를 도시한다.
강유전성 상태가 1.2 nm의 도메인 두께(domain thickness)를 줄일 수 있을 때, 나노스케일 와이어의 고밀도 어레이가 또한 가능한다. 어떤 경우에는, 다른 나노와이어, 예를 들면, 각기 본 명세서에서 참조문헌으로 인용되는, 라이에버 등이 2004년 2월 13일 "Nanostructures Containing Metal-Semiconductor Compounds", 라는 명칭으로 출원한 미국 가출원 제 60/544,800 호, 또는 라이에버 등이 2005년 2월 14일 "Nanostructures Containing Metal Semiconductor Compounds", 라는 명칭 으로 출원한 국제특허출원 제 PCT/US2005/004459 호에 개시된 NiSi 나노와이어는 Si/ZrO2/BaTiO3 나노스케일 와이어와 교차되어서 고밀도 데이터 스토리지를 달성할 수도 있다.
[실시예 2]
이 실시예는 상이한 반응을 위해 펄스 및 퍼지 사이클을 변경시킴으로써 순환 자가-제한 표면 반응(cycled self-limiting surface reactions)을 통해 산화물을 포함하는 각종 재료가 실리콘 나노와이어에 등각 코팅(conformal coating)되는 원자층 증착(ALD)에 의해 실리콘 기능성 산화물 코어-쉘 나노와이어 헤테로구조의 제조물을 예시한다. 코팅의 두께는 원자 스케일로 다운된 증착 사이클의 횟수에 의해 제어되며, 그래서 이 기술은 깨끗한 계면을 갖는 다중 성분 헤테로 구조를 제조하는데 적합할 수도 있다.
합성된 구조중 하나의 예는 실리콘(Si)-지르코늄 산화물(ZrO2)-티탄산 바륨(BaTiO3) 반도체-유전체 산화물-강유전성 산화물 코어-쉘-쉘 나노와이어 헤테로구조이었다(도 12). 도 12A는 p-형 실리콘 나노와이어 위에 기능성 산화물 쉘의 증착을 도시한다. 화학 기상 증착, 그 다음에는 ZrO2에 대해서는 0.03 nm 사이클-1 (도 12A의 하측 라인) 그리고 BaTiO3에 대해서는 0.05 nm 사이클-1 (도 12A의 상측 라인)의 제어된 증착율로 ZrO2 및 BaTiO3 쉘의 기상 원자층 증착에 의해 p-형 Si 나 노와이어의 성장으로부터 합성을 시작했다.
촉매로서 (캘리포니아 레딩 소재의 Ted Pella, Inc. 의) 단일분산(monodisperse) 금 나노클러스터(gold nanocluster)를, 기상 반응제(vapor-phase reactant)로서 실란(SiH4)을, 그리고 도펀트 전구체로서 디보란(B2H6)을 이용하여 p-형 Si 나노와이어를 화학 기상 증착을 통해 합성하였다. 합성에 뒤이어, 균일한 직경과, 프리-스탠드형(free-standing) Si 나노와이어를 갖는 성장 기판을 ASM Microchemistry F120 원자층 증착 시스템에 로드한 다음 ZrO2 를 증착하고 그 다음에는 BaTiO3를 증착하였다. 지르코늄 클로라이드(ZrCl4)를 ZrO2의 전구체로서 사용하였다. 바륨 비스(펜타메틸사이클로펜타다이에닐)(Ba(C5Me5)2) 및 티타늄 테트라이소프로폭사이드(Ti(O-i-Pr)4)를 BaTiO3의 전구체로서 사용하였다. 두 경우에 있어서, 수(H2O)증기를 산소 공급원으로서 사용하였다. 증착 후, 기판을 30분 동안 튜브노에서 800 ℃에서 어닐하였다. 어닐은 450 토르 압력에서 200 sccm (standard cubic centimeters per minute)의 유량의 산소에서 실행하였다.
이 방식으로 마련된 이 시료의 투과 전자 현미경(TEM) 연구(도 12B)는 대체로 균일한 직경과 수십 마이크로미터까지의 길이를 갖는 나노와이어를 보여주었다. 예를 들면, 도 12B에서, 코어-쉘 나노와이어 헤테로구조는 약 60 nm (25 nm의 Si 코어, 2.5 nm의 ZrO2 쉘, 그리고 15 nm의 BaTiO3 쉘)의 평균 직경을 가지고 있었다. 스케일 바는 200 nm이다.
TEM 영상 (도 12B, 도 12C 및 도 12D) 뿐만 아니라 주사 TEM (STEM) 영상 (도 12F)에서 관측된 대조적인 차이는 코어-쉘 구조를 나타낼 수도 있다. 도 12C는 전형적인 코어-쉘 나노와이어의 저배율 TEM 투사도이다. 점선 박스는 도 12D에서 도시된 TEM 영상의 모습을 나타낸다. 도 12C에서 스케일 바는 10 nm이다. 도 12D는 나노와이어 헤테로구조의 다결정 쉘의 HRTEM(High Resolution Transmission Electron Microscopy)의 투사도를 도시하며, 하얀 점선은 쉘의 선택 영역 2DFT 및 역 2DFT에 의해 결정된 결정 도메인 경계(crystalline domain boundries)를 대략적으로 나타낸다. 스케일 바는 10 nm이다. 나노와이어 에지의 고해상도 투사도(도 12D)는 다중 도메인을 갖는 다결정 BaTiO3 쉘을 보어주었다. 도메인 경계(도 12D의 하얀 점선)는 TEM 영상(도 12J 내지 도 12M)의 선택 영역을 이차원 퓨리에 변환(2DFT) 및 역 퓨리에 변환을 통해 대략 식별할 수 있었다. 도 12J는 도 12D의 도메인(1)의 2DDFT으로, 이 도메인이 (010)의 존축과 함께 정렬되었음을 보여주고 있고; 도 12C는 도 12D의 도메인(2)의 2DFT으로 이 도메인이 (011)의 존축과 함께 정렬되었음을 보여주고 있고; 도 12D는 도메인(3)의 2DFT으로, 이 도메인이 (243)의 존축과 함께 정렬되었음을 보여주고 있고; 도 12E는 도메인(4)의 2DFT으로, 이 도메인이 (001)의 존축과 함께 정렬되었음을 보여주고 있다. 또한, 도 13A는 (010)의 존축을 갖는 BaTiO3 영역의 2DFT를 도시하고, 도 13B는 (110)의 존축을 갖는 ZrO2 영역의 2DFT를 도시하고, 도 13D는 (111)의 존축을 갖는 Si 영역의 2DFT를 도시한다.
고해상도 TEM(도 12E)에 의한 코어-쉘 나노와이어 헤테로구조의 마이크로톰 단면(microtomed cross section)의 더 상세한 시험을 통해 제조물이 BaTiO3 (좌측) 및 ZrO2 (중간) 쉘과, BaTiO3, ZrO2의 존축을 갖는 Si (우측) 코어 영역 사이에서 가파른 계면(도 12H의 하얀 점선)을 만들었음을 증명하였다. 예를 들면, 도 12E는 마이크로톰 코어-쉘 나노와이어 헤테로구조의 단면의 HRTEM 영상으로서, 하얀 점선은 TEM 영상의 2DFT로부터 각기 (010), (110), 및 (111)이 될 BaTiO3, ZrO2 및 Si의 존축을 갖는 결정 BaTiO3 (좌측), ZrO2 (중간) 및 Si (우측) 영역 사이의 계면을 나타낸다. 삽화는 격자 분해된 영상과의 일치성을 보여주는 존축을 따라서 있는 BaTiO3 (좌측), ZrO2 (중앙), 및 Si (우측) 영역의 결정 구조 시뮬레이션을 예시한다. 도 12E에서 스케일 바는 2 nm이다.
존축은 결정 구조 시뮬레이션(도 12E의 삽입화)과 격자 분해된 영상간 일치성으로 더 확인하였다. 비교적 낮은 온도에서 결정화된 ZrO2는 강유전성 산화물과 반도체 사이의 계면을 최적화하기 위하여 후속 어닐링(post-annealing) 동안 확산장벽으로서 작용하였다. 더욱이, 시료에 행해진 에너지 분산 X-레이 스펙트로스코피 (EDX)는 원소 공간 분산을 확인시켜 주었으며, Si가 코어에서 국부적으로 배치되어 있었고(도 12G), Zr은 내부 쉘에서 국부적으로 배치되어 있었고(도 12H), 그리고 Ba 및 Ti는 외부 쉘에서 국부적으로 배치되어 있었다(도 12I). 도 12F 내지 도 12I는 STEM(주사 투사 전자 현미경)에 의해 수행된 코어-쉘 나노와이어 헤테로 구조의 EDX 원소 맵핑이다. 도 12F는 ~2.5 nm ZrO2 쉘 및 ~40 nm BaTiO3 쉘을 갖는 코어로서 ~37 nm Si 나노와이어를 이용하여 제조된 ~122 nm 코어-쉘 나노와이어 헤테로구조의 STEM 영상이다. EDX 특성 목적 상 더 큰 코어 직경과 더 두꺼운 쉘을 사용하였다. 이들 도면에서, Si는 코어에서 국부적으로 배치되어 있었고 (도 12D), Zr은 내부 쉘에서 국부적으로 배치되어 있었고 (도 12E), Ba 및 Ti는 외부 쉘에서 국부적으로 배치되어 있었다 (도 12F). 도 12F 내지 도 12I에서 스케일 바는 각기 50 nm이다.
[실시예 3]
이 실시예는 깨끗한 계면을 갖는 잘 규정된 반도체-기능성 산화물 코어-쉘 나노와이어 헤테로구조의 합성을 예시한다. 이 실시예에서, Si/ZrO2/BaTiO3 코어-쉘 나노와이어 헤테로구조에 기반한 전계효과 트랜지스터 (FET) 장치를 제조하였다 (도 14). 이 장치를 만들기 위하여, 소스-드레인 영역에서 산화물을 염화수소(HF) 산으로 에치시킨 다음, 금속 접점을 p-형 Si 코어에 증착하였다. BaTiO3 쉘(도 14A의 삽화, 도 14A는 장치의 기하학적 구조, 및 p-형 Si 나노와이어 코어 위에서 3 마이크로미터 거리를 갖고 소스-드레인 접점과, 채널의 중앙에 있는 BaTiO3 쉘 상부의 800 nm의 넓은 상부 게이트를 보여주는 SEM 영상이다)의 상부의 소스-드레인 접점들 사이에 니켈 상부 게이트를 제조하였다. 삽화에서 스케일 바는 2 마이크로미터이다. 총 직경이 ~60 nm(25 nm Si 코어, 2.5 nm ZrO2 쉘, 및 15 nm BaTiO3 쉘) 인 코어-쉘 나노와이어로부터 취득한 상이한 게이트 전압 (Vgs)에서 전류 (Isd) 대 소스-드레인 전압(Vsd) 데이터(도 14A)의 이송 결과는 공핍 모드(depletion mode) p-형 FET의 예상된 특성을 보여주었다. 도 14A는 상이한 상부 게이트 전압(바닥에서 꼭대기까지: -4V 내지 +6V, 2V 간격)에서 60 nm 코어-쉘 나노와이어 헤테로구조 트랜지스터의 예시적인 특성을 예시한다.
소스-드레인 컨덕턴스 대 -1.5 V 바이어스 전압의 게이트 전압을 더 측정하면, 게이트 스위프(sweep)에서 히스테리시스 루프를 보여주었다 (도 14B). 히스테리시스 루프에서, 두가지 쌍안정 상태가 0 V게이트 전압 근처에서 관측되었다: 하나는 보다 높은 전도성 "온" 상태이고, 하나는 보다 낮은 전도성 "오프" 상태이다. "온"에서 "오프"로의 스위칭은 +5 V에서 일어났지만, 그 반대 과정은 -3 V에서 일어났다.
히스테리시스 루프의 근원은 강유전체 BaTiO3에서의 분극 스위칭이었음을 보여주기 위하여, 상부 게이트 없는 FET 장치에 대하여 정전 현미경(EFM) 측정을 수행하였다(도 14C). 도 14C에서, 상부 게이트 없는 FET 장치에 대하여 수행된 EFM 측정은 강유전성 분극이 전도성 AFM 팁에 인가된 게이트 전압에 의해 BaTiO3 셀 위에서 발생하였고, 이는 그 분극의 방향을 "뒤집기(flip)"에 충분한 충분히 큰 반대 게이트 전압이 인가될 때까지 존재하고 있었음을 보여주었다. 스케일 바는 2 마이크로미터이다.
EFM 측정에서, 전도성 AFM 팁(Pt/Ir로 피복된 실리콘)을 국부 게이트로서 사 용하여 금속 상부 게이트를 대체하였다. 장치는 접지되었고 팁 전압으로 주사되어 -25 V 내지 +25 V로 분극을 기록한 다음 다시 5 V 간격으로 -25 V 까지 분극을 기록하였다. 기록 중에 팁은 위상학적 특징 위에서 6 nm의 일정한 높이를 유지하였다. 분극 상태의 EFM 영상화를 위하여, 장치도 접지시켰고 팁을 위상학적 특징 위에서 30 nm의 일정한 높이를 가진 채로 +2 V에서 유지시켰다. BaTiO3 쉘과 팁 사이의 정전 상호작용을 팁 캔틸레버의 공진 주파수를 시프트시킴으로써 감지하였다. 매 데이터 포인트마다 기록한 후, 장치를 -1 V에서 바이어스하여 컨덕턴스 변화를 모니터하였다.
이들 결과는 일반적으로 강유전성 분극이 전도성 원자력 현미경(AFM) 팁에 인가된 게이트 전압에 의해 BaTiO3 쉘에서 국부적으로 발생하였고, 이는 충분히 큰 반대의 게이트 전압이 인가되어 그 분극의 방향을 뒤집기기 까지 유지되었음을 보여주었다. 이들 실험에서, 큰 컨덕턴스에서 상시 "온"이었던 p-형 FET 장치를 턴 "오프"하기 위해 양의 게이트 전압을 사용하였기 때문에, 0 V 게이트 전압의 게이트 스위프에서 쌍안정 상태에 대응하는 두가지 분극 상태를 임의대로 높은 컨덕턴스 "온" 상태를 갖는 상태(도 14C의 상측 삽화)에 대해 "0"를 할당하고 낮은 컨덕턴스 "오프" 상태(도 14C의 하측 삽화)에 대해 "1"을 할당하였다. 양의 게이트 전압에 의해 발생된 강유전성 분극에 의해 한번 턴 "오프"된 코어-쉘 나노와이어 헤테로구조 FET는 외부의 양의 게이트 전압을 제거한 후에도 뚜렷한 저하(하측 점들) 없이 여러 주 동안 "오프" 상태에서 유지할 수 있었고(도 14D), 그럼으로써 이 장 치는 비휘발성임을 입증하였다. 마찬가지로, FET 장치의 컨덕턴스 변화를 수주일에 걸쳐 모니터링하면 "온" 상태 컨덕턴스 (상측 점들)의 아무런 뚜렷한 저하가 없음을 보였주었다.
코어-쉘 나노와이어 헤테로구조 FET 장치의 스위칭 속도 및 지속력이 또한 특징으로 나타났다(도 14E). 이들 특징은 집적된 비휘발성 메모리 어레이 내 그러한 나노와이어 구조의 존재능력을 결정하는데 유용할 수도 있다. FET 장치의 스위칭 속도 및 지속력을 측정하기 위하여, Agilent 33220A 기능 및 임의 파형 생성기를 상부 게이트에 연결하여, 150 마이크로초 간격으로 번갈아서 기록 펄스와 소거 펄스로서 100 ns의 동작 펄스 폭과 +7 V 및 -7 V의 진폭 (실제 출력은 별개로 계측한 바로는 고주파에서 +5 V 및 -5 V)을 제공하였다. 모든 필터가 턴 오프될 때라도, 15 마이크로초의 본질적 기구 응답을 제공하는 전류 증폭기를 통해 FET 장치의 컨덕턴스를 동시에 모니터하였다. 지속력 측정을 위해, 펄스를 이용하여 한 시간 동안 -1 V의 고정 바이어스로 FET를 계속하여 스위치 "온" 및 "오프" 하였으며, 이를 적어도 107 사이클을 지속하였다.
상기 기술된 헤테로구조에 기반한 FET 장치는 FET를 "온" 또는 "오프" 스위치할 수 있는 파형 기능 발생기에 의해 생성된 펄스(도 14E의 삽화)를 이용하여 강유전성 분극의 기록/소거 속도가 약 100 ns 이었음을 보여주었다. 50 ns의 더 빠른 스위칭 속도도 관측되었다.
스위칭 동작은 기록 및 소거의 107 사이클(도 14E) 이후에도 뚜렸한 피로 열 화 없이 유지되었다. 장치에서 관측한 오랜 지속력뿐만 아니라 고속 스위칭 속도는 플래너 강유전성 랜덤 엑세스 메모리 장치에 필적했으며, 전형적으로 마이크로초 시간 스케일의 스위칭 속도와 105 사이클의 지속력을 보이는 많은 상업적으로 입수가능한 플래시 메모리보다 우수하였다. 컨덕턴스 스위칭 데이터(도 14E)에서 노이즈 레벨은 판독 속도의 기구 한계치를 15 마이크로초되게 설정해 놓은 모든 노이즈 필터가 가장 빠른 기구 응답을 달성하기 위하여 전류 증폭기에서 턴오프된다는 사실 때문에 주로 발생한다고 믿고 있다. 사실상, 더 높은 판독 속도가 가능할 수도 있다. 강유전성 산화물의 본질적 스위칭 속도는 피코초 시간 스케일정도일 것으로 믿고 있으며, 관측된 기록/소거/판독 속도는 장치 그 자체에서가 아니고 기구 회로에서 RC 지연 때문에 제한되었을 뿐이다.
이것은 도 15에서 더 상세히 예시된다. 이 도면에서, 측정 회로 내 전류 증폭기는 판독 속도의 응답 한계를 15 마이크로초로 설정한 것을 알게 되었다. 도 15A는 기능 발생기에 의해 발생된 구형파(상측 선)와 측정 회로 내 전류 증폭기 (하측 선)을 통해 판독된 신호간 비교로서, 15 마이크로초 지연을 보여주고 있다. 도 15B는 코어-쉘 나노와이어 헤테로구조 FET 메모리 장치의 스위칭 속도 측정으로부터 기록/소거 펄스를 인가한 후 판독 응답에서 똑같은 15 마이크로초 지연을 갖는 것으로 나타났으며, 그래서, 판독 속도는 기구 응답에 의해 제한된 것이지, 코어-쉘 나노와이어 헤테로구조 FET 메모리 장치의 응답 때문인 것은 아니었다.
도 14F 및 도 14G는 100 ns의 동작 펄스 폭 및 +7 V 및 -7 V의 진폭 (실제 출력은 별개로 측정한 바로는 고주파에서 +5 V 및 -5 V)을 상부 게이트에 인가하고 또한 FET 메모리 장치를 스위치 "오프" 및 "온"하는 150 마이크로초 간격의 대안의 방식으로 기록 및 소거 펄스로서 사용한 것을 예시한다. 장치는 뚜렷한 약화없이 한 시간 동안 -1 V 소스-드레인 고정 바이어스로 연속적으로 스위치 "온" 및 "오프" 될 수도 있었으며, 적어도 107 사이클의 지속력을 보여주고 있다(도 14E).
[실시예 4]
이 실시예에서, 강유전성 산화물에 기반한 FET-형 메모리 장치의 경우, 강유전성 산화물의 임계 두께 및 최소 게이트 폭/피치를 시험하였다. 첫번째 이슈를 제시하기 위하여, 얇은 BaTiO3 쉘을 갖는 코어-쉘 나노와이어 헤테로구조를 제조하였다. 이송 측정(데이터는 미도시)은 BaTiO3 쉘의 두께가 10 nm로 줄었을 때, 강유전성 산화물-금속 게이트 계면에서 쌍극자에 의해 생성된 예측한 소극 정전계가 산화물의 강유전성 특성을 실질적으로 감소시키는 것을 보여주었다. 그러나, 이것은 단일 유니트 셀 레벨로 다운시킨 임계 두께를 줄일 수도 있는 인장된 페로브스카이트 산화물 초격자 구조를 이용하여 극복될 수 있다.
500 nm 내지 20 nm 의 상이한 게이트 폭을 갖는 일련의 장치들을 제조하였다(도 16). 이들 장치를 다음과 같은 상이한 게이트 폭을 갖도록 마련하였다: 도 16A, 500 nm; 도 16B, 200 nm; 도 16C, 50 nm; 도 16D, 20 nm. 스케일 바는 도 16A 및 도 16B의 경우 500 nm, 도 16C 및 도 16D도의 경우 250 nm이다. 이들 실험의 결과 20 nm 폭의 금속 게이트 (도 16D)일지라도 스위칭 동작을 유지한다는 것을 보여주었다. 온-오프 비를 게이트 폭이 감소함에 따라 (도 16E의 좌측 화살표) 8차 크기까지 증가하였고, 이것은 게이트로부터 채널로의 누설 전류가 적다는 결과로 나타났다 (도 16E의 우측 화살표). 기록/소거 전압 윈도우(-3 V~ +5 V)는 이들 장치와 유사한 것으로 알게 되었으며, 이들 스위칭 동작의 모든 것이 BaTiO3 쉘 내 강유전성 분극에 기인한 것이었음을 의미한다. 이들 실험 결과는 또한 게이트 A 상에 +8 V 양의 게이트 전압(중간 라인)을 이용하는 기록 분극이 FET 장치(하측 라인)를 턴오프한 것을 보여주었으며, 이것은 게이트 B (상측 라인)에 인가된 -9 V 소거 전압에 의해 다시 "온"되지 않았으며, 두 개의 인접한 게이트들 사이에서 실질적으로 아무런 누화가 없음을 제시하고 있다. 50 nm 폭과 100 nm 피치를 갖는 두 개의 인접한 금속 게이트들(도 16F) 아래의 두 도메인 사이에서 아무런 누화가 없음에 따라, 적어도 15 Gbits/cm2의 집적 밀도가 성취가능한 것으로 증명되었다. 도 16F에서 삽화는 50 nm 폭과 100 nm 피치를 갖는 두 개의 인접한 금속 게이트들(A 및 B)을 갖는 FET 장치의 SEM 영상이다. 스케일 바는 200 nm이다.
[실시예 5]
상기 실시예는 상이한 강유전성 분극이 누화없이 나노와이어의 작은 구역에서 상이한 도메인 상에 존재할 수 있고, 이들의 분극 상태가 여전히 제각기 구별될 수 있음을 제시한다. 이러한 특성을 갖는 장치를 이 실시예에서 준비하였다(도 17).
특히, 트랜지스터 당 한 비트만을 저장할 수 있는 통상의 구성을 확장하여 트랜지스터 당 다중 데이터 비트를 저장하는, FET 장치를 교차하는 다중 게이트를 제조하였다 (도 17A). 도 17A의 삽화는 다중 게이트를 갖는 FET 메모리 장치의 SEM을 도시한다. 삽화 내 스케일 바는 2 마이크로미터이다. 이들 결과를 요약하면, 금속 게이트에 인가된 양의 게이트 전압을 이용하여 상이한 분극의 조합을 랜덤하게 기록할 수 있음을 보여주었다; 예를 들면, FET의 세개의 게이트 모두에 +8 V를 인가하면(도 17A), 게이트 아래의 개개 BaTiO3 도메인에 분극을 기록할 것이고, 이것은 장치를 턴오프할 것이고 다중 데이터 비트 ("111")가 저장되게 할 것이다 (도 17B, 라인 ABC). 데이터를 판독하기 위하여, 강유전성 분극 및 증가된 컨덕턴스에 의해 야기된 전계의 일부를 차단하는데 충분히 크지만, 강유전성 분극 방향을 뒤바뀌지않게 하기에는 작은 약간의 음의 게이트 전압 (통상 - 1V)을 세개의 게이트 모두에 인가하였다. 이런 방식으로, "오프" 상태 (도 17B, 라인 ABC)로부터 최대 컨덕턴스 증가를 관측할 수 있지만, 균형이 맞지 않은 다른 조합에서는 그러하지 않다 (도 17B, 라인 A, B, C, AB, BC 및 AC). 판독 후, 장치의 컨덕턴스가 다시 원래의 "오프" 상태로 감소하였으며, 이것은 판독 과정이 강유전성 산화물에서 분극을 방해하는 것이 아님을 보여주고 있다.
유사한 접근법을 이용하여, 001, 110 등과 같은 다른 조합을 메모리 어레이에 저장할 수 있고, 이들을 정확하게 판독할 수 있다. 추가적인 계산(미도시)을 통해 트랜지스터 당 구별가능한 데이터 비트의 개수가 완전히 정확한 판독과 하나의 미스매치 사이의 판독 컨덕턴스에서 크기 차에 의해 결정될 수 있음을 보여주었 으며, 이것은 FET 성능을 더 최적화함으로써 확장될 수 있다. 더욱이, 다중 게이트를 갖는 이 FET 장치는 다중 입력을 갖는 비휘발성 NOR 로직으로 간주될 수도 있으며, 이 FET 장치에서 어느 입력("1"로 간주되는 양의 게이트 전압에 의해 생성된 분극)은 전도성 채널을 턴오프할 것이고 그 결과 출력(소스 전압)은 로우 ("0")가 될 것이다.
추가로, 잘 정렬된 다중 나노와이어를 교차하는 다중 게이트를 제조함으로써 대규모 메모리 어레이 및 NOR 로직 장치 어레이에 이들 코어-쉘 나노와이어 헤테로구조를 집적시킨 여러 장치를 제조하였다. 그러나, 기록 과정 중, 하나의 게이트에 인가된 양의 전계가 게이트를 교차하는 나노와이어 모두에 분극을 기록할 수 있었다. 이들 교차 지점을 개별적으로 어드레스가능하도록 확실하게 하기 위하여, 기록 중에 보상 전압을 인가하였다. 나노와이어 및 게이트에 인가된 보상 전압의 기능은 강유전성 산화물 양단에 비교적 작은 전위를 생성하여 추가 기록이나 다른 교차 지점에서 가능한 분극의 존재로 인한 방해를 방지하는 것이다.
예를 들면, 여섯 게이트(A, B, C, D, E, F) (도 17C, 좌측 삽화)를 교차하는 4개의 나노와이어(W1, W2, W3, W4)로 구성된 메모리 어레이 (도 17C의 우측 삽화)에서, +8 V 게이트 전압을 게이트 B에 인가하고 나노와이어 W1을 접지시키면, 나노와이어 W1 과 게이트 B 사이의 교차 지점에 분극을 기록할 수 있으며, 이것은 여섯 금속 게이트와 교차하는 네개의 수직 정렬된 나노와이어로 구성된 NOR 로직을 갖는 프로토타입의 교차지점 메모리 어레이의 SEM 영상인 도 17C에 도시된 바와 같이, 장치 내 나노와이어 W1을 턴 "오프"하였을 것이다. 스케일 바는 200 nm이다. NOR 로직 측정을 위하여, 금속 게이트에 인가된 전압을 입력으로 사용하였다. Vsd를 1 V로 일정하게 바이어스하였다. 1 메가옴(MΩ) 저항을 FET 소스와 접지 사이에 직렬로 링크하였다. 저항 양단의 전압 강하를 출력으로 간주하였다.
도 17C의 좌측 삽화는 기록 및 보상 전압을 나노와이어 및 금속 게이트에 인가하는 전략이 게이트 B와 나노와이어 W2, W3, W4 사이의 교차 지점에서 추가 분극을 기록함이 없이 나노와이어 W1과 게이트 B 사이의 교차 지점을 어드레스하는데 사용할 수도 있었음을 보여주는 어레이 구성이다. 기록 후, 장치 내 나노와이어 W1를 턴오프(즉, 컨덕턴스 감소)하였다. 그러나, 나노와이어 W2, W3, W4 에 +6 V 및 게이트 A, C, D, E, F에 +3 V를 인가하여 게이트 B와 나노와이어 W2, W3, W4 사이의 교차 지점에서 여분의 분극이 기록되는 것을 방지하여야 한다. 게이트 A, C, D, E 및 F (+3 V)와, 나노와이어 W2, W3, W4 (+6 V)와 사이의 -3 V 전위차는 이들 사이의 교차 지점에서 분극의 가능한 존재를 없애기 위해 제공하지 않았다.
게이트 E와 나노와이어 W1, W2, W4 사이의 교차 지점에서 여분의 분극을 기록하지 않을 뿐만 아니라 나노와이어 W1과 게이트 B 사이의 교차 지점에서 기존 분극으로 인한 방해를 방지하지 않고서도 나노와이어 W3와 게이트 E(도 17D에서 삽화 내 적색 점) 사이의 교차 지점의 다음번 기록 중에 유사한 전략을 채택하였다. 기 록 후, 장치 내 나노와이어 W3를 턴 "오프"(도 17D에서 컨덕턴스가 감소하는 것을 보여주는 상측 라인)하였고, 장치 내 나노와이어 W1에서 아무 방해도 관측되지 않았다 (도 17D 하측 라인).
이들 결과는 기록 및 보상 전압을 인가하는 전략이 효과적이었으며 어레이 내 교차 지점에 대해 개별적으로 어드레싱이 허용된다는 것을 보여주고 있다. 추가의 통계적 분석(도 17E)으로부터, 기록 및 소거를 위한 임계 전압이 어떤 경우에는 기록용으로 4.62±0.08 V (도 17E, 우측 바) 및 소거용으로 -3.19±0.06 V (도 17E, 좌측 바)의 협소한 분포를 가질 수도 있으며, 그럼으로써 장치 어레이의 균일성과 신뢰도를 증명하였다.
본 명세서에서 본 발명의 여러 실시예가 기술되고 예시되었지만, 본 기술 분야에서 통상의 지식을 가진 자는 기능을 수행 및/또는 본 명세서에 기술된 결과 및/또는 한가지 이상의 장점을 획득하는 각종의 다른 수단 및/또는 구조를 쉽게 상상할 것이며, 그러한 변경 및/또는 변형은 각기 본 발명의 범주 내에 있을 것으로 생각한다. 보다 일반적으로, 본 기술 분야에서 통상의 지식을 가진 자는 본 명세서에 기술된 모든 파라미터, 치수, 재료 및 구성은 예시적인 의미이며 실제 파라미터, 치수, 재료, 및/또는 구성은 본 발명의 교시가 이용된 특정 응용 또는 응용물에 좌우될 것이라는 것을 쉽게 인식할 것이다. 본 기술 분야에서 통상의 지식을 가진 자는 본 명세서에서 기술된 본 발명의 특정 실시예의 많은 등가물들을 단지 일상적인 실험만을 이용하여 인식 또는 증명할 수 있을 것이다. 그러므로, 전술한 실시예들은 단지 예를 통해 제시된 것일 뿐이고 첨부한 청구범위와 그의 등가물들의 범주 내에서 본 발명이 특별하게 기술하고 청구한 것과 달리 실시할 수도 있다는 것을 이해할 것이다. 본 발명은 본 명세서에 개시된 각각의 개별적 특징, 시스템, 물품, 재료, 키트 및/또는 방법에 관련된다. 게다가, 둘 이상의 그러한 특징, 시스템, 물품, 재료, 키트 및/또는 방법의 어떠한 조합은, 그러한 특징, 시스템, 물품, 재료, 키트, 및/또는 방법이 상호 모순되지 않는다면, 본 발명의 범주 내에 포함된다.
본 명세서에서 규정된 바와 같은 모든 규정은 사전적 규정, 인용된 참조문헌에서의 규정, 및/또는 규정된 용어의 일상적 의미 이상을 관리하는 것으로 이해하여야 한다.
본 명세서와 청구범위에서 사용된 부정 관사 "하나(a)" 및 "하나(an)"는 분명하게 그러하지 않다고 나타내지 않는 한 "적어도 하나(at least one)"를 의미하는 것으로 이해하여야 한다.
본 명세서와 청구범위에서 사용된 어구 "및/또는"은 서로 연결된 구성요소들, 즉, 어떤 경우에는 결합하여 존재하고 어떤 경우에는 분리되어 존재하는 구성요소들의 "어느 한쪽 또는 양쪽"을 의미하는 것으로 이해하여야 한다. "및/또는"으로 열거된 다수의 구성요소들은 동일한 형태로, 즉, 그렇게 결합된 구성요소들의 "하나 이상"으로 해석되어야 한다. 다른 구성요소들은 특별하게 식별된 구성요소들과 관련 있든지 또는 관련 없든지, "및/또는" 어구에 의해 특별하게 식별된 구성요소들과 다르게 옵션으로 존재할 수도 있다. 그래서, 비제한적인 예로서, "A 및/ 또는 B"이라는 언급은, "포함하는"과 같은 개방형 언어와 함께 사용될 때, 일실시예에서는 (옵션으로 B와 다른 구성요소를 포함하는) A 만을 지칭할 수 있고; 다른 실시예에서는 (옵션으로 A와 다른 구성요소를 포함하는) B만을 지칭할 수 있고; 또 다른 실시예에서는 (옵션으로 다른 구성요소를 포함하는) A 및 B 둘다를 지칭할 수 있다.
명세서에서 그리고 청구범위에서 사용된 바와 같이, "또는"은 상기 규정된 바와 같은 "및/또는"과 동일한 의미를 갖는 것으로 이해하여야 한다. 예를 들면, 리스트에서 항목들을 분리할 때, "또는" 이나 "및/또는"은 포괄적인 것, 즉, 적어도 하나를 포함하는 것으로 해석될 것이지만, 다수의 또는 구성요소들의 리스트 중 하나 이상을 포함하는 것, 그리고 옵션으로는 리스트되지 않은 추가 항목들을 포함할 것이다. "~ 중의 단지 하나" 또는 "~ 중의 바로 하나", 또는 청구범위에서 사용될 때, "~으로 이루어지는"과 같이 그러하지 않다고 분명하게 표시하지 않은 용어는 유일하게 다수의 또는 리스트의 구성요소들 중 정확히 하나의 구성요소를 포함하는 것으로 지칭할 것이다. 일반적으로, 본 명세서에서 사용된 "또는" 이라는 용어는 "어느 하나", "~ 중의 하나", "~중 단지 하나", 또는 "~ 중 바로 하나"와 같은 배타적인 용어의 뒤에 나올 때 배타적인 다른것들(즉, "하나 또는 다른 것이지만 둘 다는 아닌")을 나타내는 것으로 해석될 뿐일 것이다. "~ 으로 필수적으로 이루어진"이라는 용어는 청구범위에 사용될 때 특허법 분야에서 사용된 바와 같은 보통의 의미를 가질 것이다.
명세서와 청구범위에서 사용된 바와 같이, 하나 이상 구성요소들의 리스트를 참조하여, "적어도 하나"라는 어구는 구성요소들의 리스트에 있는 구성요소들 중의 어느 하나 또는 그 이상으로부터 선택된 적어도 하나의 구성요소이지만, 구성요소들의 리스트 내에 특별하게 열거된 각각 및 매 구성요소의 적어도 하나를 반드시 포함하지 않으면서 구성요소들의 리스트에 있는 구성요소들의 어떠한 조합이라도 배제하지 않는 의미로 이해하여야 한다. 이러한 규정은 또한 구성요소들이, 특별하게 식별된 구성요소들과 관련 있든 또는 관련 없든, "적어도 하나"라는 어구가 지칭하는 구성요소들의 리스트 내에서 특별하게 식별된 구성요소들과 달리 옵션으로 존재할 수도 있음을 허용한다. 그래서, 비제한적인 예로서, "A 및 B 중 적어도 하나" (또는 대등하게, "A 또는 B 중 적어도 하나", 또는 대등하게 "A 및/또는 B 중의 적어도 하나")는 일 실시예에서는 옵션으로 하나, A, 이상을 포함하되, B가 존재하지 않는 (및 옵션으로 B와 다른 구성요소들을 포함하는) 적어도 하나를 지칭할 수 있고; 다른 실시예에서는, 옵션으로 하나, B, 이상을 포함하되, A가 존재하지 않는 (및 옵션으로 A와 다른 구성요소들을 포함하는) 적어도 하나를 지칭할 수 있고; 또 다른 실시예에서는, 옵션으로 하나, A, 이상을 포함하는 적어도 하나, 및 B 이상(및 옵션으로 다른 구성요소들을 포함하는)을 옵션으로 포함하는 적어도 하나를 지칭할 수 있다.
또한, 본 명세서에 청구된 하나 이상의 단계 또는 액트를 포함하는 모든 방법에 있어서, 분명하게 그러하지 않다고 나타내지 않는 한, 그 방법의 단계들 또는 액트들의 순서는 반드시 그 방법의 단계들 또는 액트들이 열거된 순서로 제한되지 않음을 이해해야 한다.
상기 명세서뿐만 아니라 청구범위에서, "포함하는", "구비하는", "소지하는 ", "갖는", "내포하는", "수반하는", "보유하는", 및 "~으로 구성된" 등과 같은 모든 전이구는 개방형, 즉, 포함하되 그것으로 한정하지 않는 의미로 이해하여야 할 것이다. "~ 으로 이루어진" 및 "~ 으로 필수적으로 이루어진" 이라는 전이구 만이, 미국 심사편람 섹션 2111.03에 기술된 바와 같이, 각기 폐쇄형 또는 준개방형 전이구 일 것이다.

Claims (70)

  1. 전자 데이터 스토리지 장치로서,
    제1 전극과;
    제2 전극과;
    상기 제1 전극과 상기 제2 전극 사이에서 전기 경로를 규정하는 반도체 재료와;
    상기 반도체 재료에 근접하고, 적어도 제1 분극 상태와 제2 분극 상태 사이에서 스위치가능한 재료
    을 포함하며,
    상기 반도체 재료는 강유전성 산화물 재료의 제1 또는 제2 분극 상태에 응답하여 각기 제1 전도성 상태와 제2 전도성 상태 사이에서 스위치가능하고, 상기 제1 전극과 제2 전극 사이에서 제1 전도도와 상기 제1 전도도의 적어도 1000 배의 제2 전도도의 전도도를 제공하는
    전자 데이터 스토리지 장치.
  2. 제1항에 있어서,
    상기 반도체 재료에 근접한 재료는 강유전성 산화물 재료를 포함하는 전자 데이터 스토리지 장치.
  3. 제1항에 있어서, 상기 반도체 재료는 IV족 반도체를 포함하는 전자 데이터 스토리지 장치.
  4. 제1항에 있어서, 상기 반도체 재료는 원소 반도체(elemental semiconductor)를 포함하는 전자 데이터 스토리지 장치.
  5. 제1항에 있어서, 상기 반도체 재료는 Si를 포함하는 전자 데이터 스토리지 장치.
  6. 제1항에 있어서, 상기 반도체 재료는 III-V족 반도체를 포함하는 전자 데이터 스토리지 장치.
  7. 제1항에 있어서, 상기 반도체 재료는 p-형 도펀트를 포함하는 전자 데이터 스토리지 장치.
  8. 제1항에 있어서, 상기 반도체 재료는 n-형 도펀트를 포함하는 전자 데이터 스토리지 장치.
  9. 제1항에 있어서, 상기 강유전성 산화물 재료는 Ba를 포함하는 전자 데이터 스토리지 장치.
  10. 제1항에 있어서, 상기 강유전성 산화물 재료는 티탄산 바륨(barium titanate)을 포함하는 전자 데이터 스토리지 장치.
  11. 제1항에 있어서, 상기 강유전성 산화물 재료는 Zr을 포함하는 전자 데이터 스토리지 장치.
  12. 제1항에 있어서, 상기 강유전성 산화물 재료는 티탄산 지루콘산 납(lead zirconium titanate)를 포함하는 전자 데이터 스토리지 장치.
  13. 제1항에 있어서, 상기 강유전성 산화물 재료는 Sr을 포함하는 전자 데이터 스토리지 장치.
  14. 제1항에 있어서, 상기 강유전성 산화물 재료는 탄탈산 스트론튬 비스므스(strontium bismuth tantalate)를 포함하는 전자 데이터 스토리지 장치.
  15. 제1항에 있어서, 상기 반도체 재료는 약 1 마이크로미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  16. 제15항에 있어서, 상기 반도체 재료는 약 500 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  17. 제16항에 있어서, 상기 반도체 재료는 약 200 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  18. 제17항에 있어서, 상기 반도체 재료는 약 100 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  19. 제18항에 있어서, 상기 반도체 재료는 약 50 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  20. 제19항에 있어서, 상기 반도체 재료는 약 30 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  21. 제20항에 있어서, 상기 반도체 재료는 약 10 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  22. 제1항에 있어서, 상기 강유전성 산화물 재료는 약 1 마이크로미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  23. 제22항에 있어서, 상기 강유전성 산화물 재료는 약 500 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  24. 제23항에 있어서, 상기 강유전성 산화물 재료는 약 200 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  25. 제24항에 있어서, 상기 강유전성 산화물 재료는 약 100 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  26. 제25항에 있어서, 상기 강유전성 산화물 재료는 약 50 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  27. 제26항에 있어서, 상기 강유전성 산화물 재료는 약 30 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  28. 제27항에 있어서, 상기 강유전성 산화물 재료는 약 10 나노미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 전자 데이터 스토리지 장치.
  29. 제1항에 있어서, 상기 강유전성 산화물 재료는 상기 반도체 재료의 적어도 일부분을 적어도 둘러싸는 전자 데이터 스토리지 장치.
  30. 제29항에 있어서, 상기 반도체 재료는 코어를 규정하며, 상기 강유전성 산화물 재료는 상기 코어를 적어도 부분적으로 둘러싸는 제1 쉘(shell)을 규정하는 전자 데이터 스토리지 장치.
  31. 제30항에 있어서, 상기 제1 쉘은 상기 코어를 동심원으로 둘러싸는 전자 데이터 스토리지 장치.
  32. 제30항에 있어서, 상기 코어 및 상기 제1 쉘을 포함하는 상기 나노스케일 와이어의 부분은 원통형인 전자 데이터 스토리지 장치.
  33. 제30항에 있어서, 상기 코어 및 상기 제1 쉘을 포함하는 상기 나노스케일 와이어의 부분은 면으로 구성된 전자 데이터 스토리지 장치.
  34. 제30항에 있어서, 상기 나노스케일 와이어는 상기 코어의 적어도 일부분을 둘러싸는 제2 쉘을 더 포함하는 전자 데이터 스토리지 장치.
  35. 제34항에 있어서, 상기 제2 쉘은 상기 제1 쉘과 상기 코어 사이에 배치되는 전자 데이터 스토리지 장치.
  36. 제34항에 있어서, 상기 제2 쉘은 금속 산화물을 포함하는 전자 데이터 스토리지 장치.
  37. 제34항에 있어서, 상기 제2 쉘은 적어도 약 15의 유전 상수를 갖는 전자 데이터 스토리지 장치.
  38. 제37항에 있어서, 상기 제2 쉘은 적어도 약 20의 유전 상수를 갖는 전자 데이터 스토리지 장치.
  39. 제38항에 있어서, 상기 제2 쉘은 적어도 약 25의 유전 상수를 갖는 전자 데이터 스토리지 장치.
  40. 제34항에 있어서, 상기 제2 쉘은 Zr을 포함하는 전자 데이터 스토리지 장치.
  41. 제40항에 있어서, 상기 제2 쉘은 ZrO2를 포함하는 전자 데이터 스토리지 장치.
  42. 제40항에 있어서, 상기 제2 쉘은 ZrSrO4를 포함하는 전자 데이터 스토리지 장치.
  43. 제34항에 있어서, 상기 제2 쉘은 Hf를 포함하는 전자 데이터 스토리지 장치.
  44. 제43항에 있어서, 상기 제2 쉘은 HfO2를 포함하는 전자 데이터 스토리지 장치.
  45. 제43항에 있어서, 상기 제2 쉘은 HfSiO4를 포함하는 전자 데이터 스토리지 장치.
  46. 제34항에 있어서, 상기 제2 쉘은 Al2O3을 포함하는 전자 데이터 스토리지 장치.
  47. 제34항에 있어서, 상기 코어의 적어도 일부분을 둘러싸는 제3 쉘을 더 포함하는 전자 데이터 스토리지 장치.
  48. 제47항에 있어서, 상기 제3 쉘은 상기 제1 쉘과 상기 제2 쉘 사이에 배치된 전자 데이터 스토리지 장치.
  49. 제47항에 있어서, 상기 제3 쉘은 금속을 포함하는 전자 데이터 스토리지 장 치.
  50. 제47항에 있어서, 상기 제3 쉘은 귀금속을 포함하는 전자 데이터 스토리지 장치.
  51. 제47항에 있어서, 상기 제3 쉘은 Pt를 포함하는 전자 데이터 스토리지 장치.
  52. 제1항에 있어서, 상기 제2 전도도는 상기 제1 전도도의 적어도 10,000 배인 전자 데이터 스토리지 장치.
  53. 제1항에 있어서, 상기 제2 전도도는 상기 제1 전도도의 적어도 100,000 배인 전자 데이터 스토리지 장치.
  54. 물품으로서,
    코어와, 상기 코어를 적어도 부분적으로 둘러싸는 쉘을 포함하고,
    상기 코어는 반도체성 또는 전도성이며, 상기 쉘은 강유전성 산화물 재료를 포함하는 나노스케일 와이어를 포함하는 물품.
  55. 제54항에 있어서, 상기 코어는 반도체성인 물품.
  56. 제54항에 있어서, 상기 코어는 Si를 포함하는 물품.
  57. 제54항에 있어서, 상기 강유전성 산화물 재료는 Ba를 포함하는 물품.
  58. 제54항에 있어서, 상기 강유전성 산화물 재료는 티탄산 바륨을 포함하는 물품.
  59. 제54항에 있어서, 상기 나노스케일 와이어는 약 1 마이크로미터보다 작은 최소 폭을 갖는 적어도 한 부분을 포함하는 물품.
  60. 제54항에 있어서, 상기 나노스케일 와이어는 상기 코어의 적어도 일부분을 둘러싸는 제2 쉘을 더 포함하는 물품.
  61. 제60항에 있어서, 상기 제2 쉘은 상기 쉘과 상기 코어 사이에 배치되는 물품.
  62. 제60항에 있어서, 상기 제2 쉘은 금속 산화물을 포함하는 물품.
  63. 제60항에 있어서, 상기 제2 쉘은 적어도 약 15의 유전 상수를 갖는 물품.
  64. 제60항에 있어서, 상기 제2 쉘은 Zr을 포함하는 물품.
  65. 제64항에 있어서, 상기 제2 쉘은 ZrO2 를 포함하는 물품.
  66. 제60항에 있어서, 상기 코어의 적어도 일부분을 둘러싸는 제3 쉘을 더 포함하는 물품.
  67. 제66항에 있어서, 상기 제3 쉘은 상기 쉘과 상기 제2 쉘 사이에 배치되는 물품.
  68. 제66항에 있어서, 상기 제3 쉘은 금속을 포함하는 물품.
  69. 제66항에 있어서, 상기 제3 쉘은 귀금속을 포함하는 물품.
  70. 제66항에 있어서, 상기 제3 쉘은 Pt를 포함하는 물품.
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