KR20070100849A - 파워 반도체 패키지 - Google Patents

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Abstract

반도체 디바이스와 그리고 제 1 리드 프레임 부분 및 제 2 리드 프레임 부분을 구비한 리드 프레임을 포함하는 반도체 패키지가 제공된다. 각각의 리드 프레임 부분은 복수의 핑거들과 리드 패드를 포함하고, 각각의 핑거는 반도체 다바이스의 각각의 전극에 전기적으로 연결된다.
반도체 디바이스, 리드 프레임, 리드 패드, 핑거

Description

파워 반도체 패키지{POWER SEMICONDUCTOR PACKAGE}
관련 출원
본 출원은 미국 가출원 번호 제60/660,399호(발명의 명칭: "PACKAGING STRUCTURE FOR GALLIUM NITRIDE DEVICES," 2005.03.10. 출원)에 기초를 두고 있으며 그 우선권을 주장하고, 그 개시 내용은 참조로 본 명세서에 통합된다.
본 발명은 반도체 패키지(semiconductor package)에 관한 것이다.
공지된 사실로서, 반도체 디바이스(semiconductor device)를 파워 서플라이 또는 파워 조절 회로와 같은 회로 내로 통합하기 위해서는 반도체 디바이스는 패키징(packaging)되어야만 한다. 그러나 패키징은 회로 기판 상에 상대적으로 커다란 영역을 차지할 수 있다. 따라서 패키지로 인해 소모되는 영역들을 감소시키기 위해 칩-스케일 타입(chip-scale type)의 패키징이 개발되어 왔다.
하나의 다양한 칩-스케일 패키지에서, 반도체 디바이스의 파워 전극은 회로 기판 상의 전도성 패드(conductive pad)에 대한 전도성 접착제(conductive adhesive)에 의해 직접 연결될 준비가 되어 있다. 이 개념은 현재로서는 반도체 패키지의 크기를 감소시키는 데 공헌하고 있지만, 장래에는 실행 가능한 개념이 아닐 수 있다. 특히 다이(die)의 크기가 다이 프로세싱 기술 및 물질의 개선으로 감소함 에 따라, 다이 전극들의 물리적 크기도 감소한다. 반도체 디바이스의 전류 운반 밀도(current carrying density)에서의 개선과 결합된 전극들의 크기 감소는 바람직하지 못한 결과, 예를 들어 연결 포인트(connection point)를 통해 지나가는 증가된 전류 밀도로 인한 전도성 접착제에 대한 너무 이른 손상(premature damage), 감소된 연결 단면으로 인한 높은 저항, 및 감소된 전극 크기로 인해 회로 기판 상의 전도성 패드에 대한 전극들의 집적 연결을 통한 다이 조립의 어려움 등이 일어날 수 있다.
따라서, 바람직하게는 전극의 크기의 감소로 인해 발생하는 잠재적인 문제점들을 극복할 수 있는 더 작은 다이에 대한 패키징 해법을 찾아야 한다.
본 발명에 따른 반도체 패키지는, 복수의 제 1 파워 전극(power electrode)들과 복수의 제 2 파워 전극들을 주 표면(major surface) 상에 구비한 반도체 다이와, 여기서 상기 제 1 파워 전극 각각은 상기 제 2 파워 전극 각각과 이격되어 상기 제 2 파워 전극과 대향(opposite)하며, 제 1 리드 부분(lead portion) 및 제 2 리드 부분을 포함하는 리드 프레임(lead frame)과, 여기서 상기 제 1 리드 부분은 복수의 이격된 제 1 핑거(finger)들(상기 제 1 핑거들 각각은 각각의 제 1 파워 전극에 전기적 및 기계적으로 연결됨)과 상기 이격된 제 1 핑거들에 전기적으로 연결되고 외부와의 전기적 연결을 위해 구성된 제 1 외부 표면을 갖는 제 1 리드 패드(lead pad)를 포함하고, 그리고 상기 제 2 리드 부분은 복수의 이격된 제 2 핑거들(상기 제 2 핑거들 각각은 각각의 제 2 파워 전극에 전기적 및 기계적으로 연결됨)과 상기 이격된 제 2 핑거들에 전기적으로 연결되고 외부와의 전기적 연결을 위해 구성된 제 2 외부 표면을 갖는 제 2 리드 패드를 포함하고, 그리고 적어도 상기 반도체 다이와 상기 제 1 리드 패드 및 상기 제 2 리드 패드의 부분들을 밀봉(encapsulate)하는 몰딩 하우징(molded housing)을 포함하여 구성되고, 여기서 상기 제 1 외부 표면 및 상기 제 2 외부 표면은 상기 몰딩 하우징을 통해(through) 노출되는 것을 특징으로 한다.
본 발명의 양상에 따르면, 핑거들은 파워 반도체 디바이스의 전극들에 대한 연결을 가능하게 하고, 반면에 각 리드 패드의 외부 연결 표면은 예를 들어 회로 기판의 각각의 전도성 패드에 대한 외부 연결을 위한 영역의 확장을 가능하게 한다. 확장된 연결 영역은 패키지의 조립을 더 쉽게 하고, 반면에 패키지와 전도성 패드 사이의 연결부를 통과하는 전류 밀도를 감소시킨다.
본 발명에 따른 패키지에서의 리드 프레임은 반도체 디바이스의 제어 전극에 대한 연결을 위해 적어도 하나 이상의 리드를 포함할 수 있거나, 혹은 (예를 들어, 상기 디바이스가 쌍방향성(bidirectional)인 경우) 각각의 제어 전극에 대한 각 연결을 위해 두 개의 리드을 포함할 수 있거나, 또는 제어 전극에 대한 리드 연결의 역할을 하는 하나의 리드와 전류 감지 리드의 역할을 하는 다른 하나의 리드를 포함할 수 있다. 본 발명의 바람직한 실시예에서, 모든 리드들의 연결 표면들은 기판상에서의 조립이 더 쉽도록 동일 평면(coplanar)에 있을 수 있다.
본 발명에 따른 패키지에서의 반도체 디바이스는 쇼트키 디바이스(schottky device), HEMT, MOSHFET, MISHFET, 등과 같은 Ⅲ-나이트리드(Ⅲ-nitride) 기반의 파워 반도체 디바이스일 수 있다.
본 발명의 또 다른 실시예에 따른 패키지는 상기 몰딩 하우징을 통해 노출된 반도체 디바이스에 열적으로 연결된 열 스프레더(heat spreader)를 포함한다. 바람직하게는, 몰딩 하우징을 통해 노출되는 열 스프레더의 노출된 표면은 몰딩 하우징의 외부 표면과 동일 평면에 있다.
본 발명의 다른 특징 및 장점은 첨부되는 도면을 참조하여 아래에 나오는 본 발명의 설명으로부터 명백하게 될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 패키지 내에서 사용되는 반도체 다이의 상부 평면도를 도시하고 있다.
도 2는 본 발명의 제 1 실시예에 따른 패키지 내에서 사용되는 리드 프레임의 상부 평면도를 도시하고 있다.
도 3은 본 발명의 제 1 실시예에 따른 패키지의 하부 평면도를 도시하고 있다.
도 4는 도 3의 절단선 4-4를 따라 절단되어 화살표 방향으로 바라본 단면도를 도시하고 있다.
도 5는 도 3의 절단선 5-5를 따라 절단되어 화살표 방향으로 바라본 단면도를 도시하고 있다.
도 6은 본 발명의 제 2 실시예에 따른 패키지 내에서 사용되는 (조립되지 않은 상태의) 리드 프레임 및 다이의 투시도를 도시하고 있다.
도 7은 본 발명의 제 2 실시예에 따른 패키지 내에서 사용되는 (조립된 상태의) 리드 프레임 및 다이의 투시도를 도시하고 있다.
도 8은 본 발명의 제 2 실시예에 따른 패키지의 하부 부분의 투시도를 도시하고 있다.
도 9는 선택적 열 스프레더를 갖는 도 7의 조립체를 도시하고 있다.
도 10은 본 발명의 대안적 실시예에 따른 패키지의 상부 투시도를 도시하고 있다.
도 11A-11D는 본 발명의 추가적 실시예를 도시하고 있다.
도 12A-12D는 본 발명의 또 다른 실시예를 도시하고 있다.
도 13A-13D는 본 발명의 또 다른 실시예를 도시하고 있다.
도 1을 참조하면, 본 발명에 따른 패키지에서의 파워 반도체 디바이스(10)는 복수의 가늘고 긴 제 1 파워 전극들(12) 및 복수의 가늘고 긴 제 2 파워 전극들(14)을 포함한다. 도시된 바와 같이, 각각의 제 1 파워 전극은 제 2 파워 전극과 이격되어 제 2 파워 전극과 대향하고 있다. 따라서, 제 1 파워 전극들(12)과 제 2 파워 전극들(14)은 서로 교대로(alternately) 배열되어 있다.
다음으로 도 2를 참조하면, 본 발명에 따른 패키지는 또한 적어도 제 1 리드 부분(16)과 제 2 리드 부분(18)을 갖는 리드 프레임을 포함한다. 제 1 리드 부분(16)은 제 1 리드 패드(22)로부터 연장된 복수의 이격된 제 1 핑거들(20)과 제 2 리드 패드(26)로부터 연장된 복수의 이격된 제 2 핑거들(24)을 포함한다.
본 발명의 양상에 따르면, 각각의 제 1 핑거(20)는 솔더(solder) 혹은 전도성 에폭시(conductive epoxy)와 같은 전도성 접착제에 의해 제 1 파워 전극(12)에 전기적 및 기계적으로 연결되고, 그리고 각각의 제 2 핑거(24)는 솔더 혹은 전도성 에폭시와 같은 전도성 접착제에 의해 제 2 파워 전극(14)에 전기적 및 기계적으로 연결된다. 그 다음으로 반도체 다이(10)와 리드 프레임 부분들(16, 18)의 조립체는 의 몰드 복합체(mold compound)로 오버몰딩(overmolding)된다. 몰드 복합체는 다이(10)와 적어도 리드 프레임 부분들을 밀봉하여, 패키지의 몰딩 하우징으로서의 역할을 한다. 주의할 것으로, 바람직하게는 핑거들(12, 14)이 오목 들어가 몰드 복합체가 동일한 것을 밀봉할 수 있게 한다.
다음으로 도 3, 도 4, 및 도 5를 참조하면, 본 발명의 또 다른 양상에 따라, 제 1 리드 패드(22)는 제 1 외부 표면(28)을 포함하고, 그리고 제 2 리드 패드(26)는 제 2 외부 표면(30)을 포함한다. 각각의 외부 표면은 몰딩 하우징(32)을 통해 노출되고, 그리고 바람직하게는 전도성 접착제(예를 들어, 솔더 또는 전도성 에폭시) 등으로 예를 들어 회로 기판 상의 대응하는 전도성 패드에 대한 외부 연결를 위해 구성된다. 바람직하게는, 제 1 및 제 2 외부 연결 표면들(28, 30)은 동일 평면에 있다. 더욱이, 바람직하게는, 파워 전극들(12, 14)과 대향하는 다이의 표면은 전기적으로 불활성화(inactive)되어 있고 그리고 직접 연결을 통해서 또는 중간 열 몸체(intermediate thermal body)를 통해서 열 스프레더(34)에 열적으로 연결될 수 있다. 주의할 것으로, 바람직하게는 열 스프레더(34)의 외부 표면은 몰딩 하우징(32)(이 몰딩 하우징(32)을 통해 열 스프레더(34)가 노출됨)의 외부 표면과 동일 평면에 있다.
제 1 실시예에 따른 패키지에서의 반도체 다이(10)는 InAlGan 시스템, 예를 들어, GaN-기반의 디바이스에 기반을 둔 이종접합 버라이어티 Ⅲ-나이트리드 쇼트키 디바이스(heterojunction variety Ⅲ-nitride schottky device)와 같은 쇼트키 디바이스일 수 있다. 그러나, 본 발명에 따른 패키지는 쇼트키 디바이스에만 한정되는 것은 아니다.
예를 들어 도 6을 참조하면, 본 발명의 제 2 실시예에서, 반도체 다이(36)는 제 1 및 제 2 파워 전극들(12, 14)에 더하여 더 많은 전극들을 포함할 수 있다. 예를 들어, 반도체 다이(36)는 두 개 이상의 전극들(38, 40)을 포함할 수 있다. 일 실시예에서, 전극들(38, 40)은 각각 제어 전극일 수 있다. 이러한 디바이스는 예를 들어 쌍방향성 디바이스일 수 있다. 또 다른 실시예에서, 전극(38)은 제어 전극일 수 있고 전극(40)은 전류 감지 전극일 수 있다. 어느 경우에나, 리드 프레임은 전극(36)에 전기적으로 연결된 리드(42) 및 전극(40)에 전기적으로 연결된 또 다른 리드(44)를 더 포함할 수 있다. 다이(36)가 리드 프레임 상에서 조립된다면(도 7 참조), 조립체는 몰드 복합체로 오버몰딩된다. 따라서, 도 8에 도시된 바와 같이, 리드 패드들(22, 24)의 연결 표면들(28, 30)은 노출되며 또한 리드들(42, 44)의 연결 표면들(46, 48)도 노출된다. 주의할 것으로, 바람직하게는 모든 연결 표면들(46, 48)은 동일 평면에 있다.
제 2 실시예에 따른 패키지에서의 다이(36)는 HEMT, MOSHFET, MISHFET, 등일 수 있으며, 바람직하게는 InAlGan 시스템, 예를 들어, GaN-기반의 디바이스에 기반 을 둔 Ⅲ-나이트리드 이종접합 디바이스일 수 있다.
도 9를 참조하면, 선택적으로 열 스프레더(34)는 다이(36) 상에 열적으로 장착될 수 있고, 몰드 복합체에 동일한 것을 하우징하기 전에 다이와 열적 통신(thermal communication)을 할 수 있다. 이 예에서, 바람직하게는, 열 스프레더(34)는 몰딩 하우징을 통해 노출된다. 대안적으로, 열 스프레더(34)는 생략될 수 있고, 이런 경우 몰드 복합체는 도 10에 도시된 바와 같이 다이(36)의 후면을 덮는다.
바람직한 실시예에서, 열 스프레더(34)는 구리 또는 구리 합금으로 만들 수 있고, 반면에 제 1 리드 프레임 부분(16)과 제 2 리드 프레임 부분(18)은 구리 또는 구리 합금으로 만들 수 있고, 니켈과 같은 납땜가능한 외부 표면(solderable exterior surface)으로 마무리될 수 있다.
도 11A-13D는 본 발명에 따른 패키지의 세 가지 추가적 실시예들을 도시하고 있다. 도 11A-11D는 두 개의 게이트 전극들(38, 40)을 구비한 쌍방향성 디바이스에 대한 패키지를 도시하고 있으며, 여기서 게이트 패드들(42 및 44)은 대향 면들에 인접한 패키지의 대향 코너(opposite corner)들 상에 배치된다. 도 11D는 몰드 복합체로 오버몰딩 된 후의 패키지의 하부 평면도를 도시한 것이다.
도 12A-12D는 단지 하나의 게이트 패드(42)를 포함하는 추가적인 실시예를 도시하고 있다. 주의할 것으로, 이 예에서 패드(22)는 패드(26)보다 더 작다. 도 12D는 몰드 복합체로 오버몰딩된 후의 하부 평면도를 도시한 것이다.
도 13A-13D는 또한 단지 하나의 게이트 패드(42)를 포함하는 추가적인 실시 예를 도시하고 있다. 주의할 것으로, 이 예에서 패드(26)는 패드(22)보다 더 작다. 도 13D는 몰드 복합체로 오버몰딩된 후의 하부 평면도를 도시한 것이다.
주의할 것으로, 예시적 목적으로 반도체 디바이스가 도 11C, 도 12C, 도 13C에서 투명하게 되어 있다.
본 발명이 그 특정 실시예들과 관련하여 설명되었지만, 다른 많은 변형 및 수정 그리고 다른 사용이 본 발명의 기술분야에서 숙련된 기술이 있는 자들에게는 명백한 것이다. 따라서, 바람직하게는, 본 발명은 본 명세서에서의 특정 개시에 의해 한정되는 것이 아니라 첨부되는 특허청구범위에 의해서만 정해진다.

Claims (15)

  1. 복수의 제 1 파워 전극들과 복수의 제 2 파워 전극들을 주 표면상에 구비한 반도체 다이와, 여기서 상기 제 1 파워 전극 각각은 상기 제 2 파워 전극 각각과 이격되어 상기 제 2 파워 전극과 대향하며;
    제 1 리드 부분 및 제 2 리드 부분을 포함하는 리드 프레임과, 여기서 상기 제 1 리드 부분은 복수의 이격된 제 1 핑거들-상기 제 1 핑거들 각각은 각각의 제 1 파워 전극에 전기적 및 기계적으로 연결됨-과 상기 이격된 제 1 핑거들에 전기적으로 연결되고 외부와의 전기적 연결을 위해 구성된 제 1 외부 표면을 갖는 제 1 리드 패드를 포함하고, 그리고 상기 제 2 리드 부분은 복수의 이격된 제 2 핑거들-상기 제 2 핑거들 각각은 각각의 제 2 파워 전극에 전기적 및 기계적으로 연결됨-과 상기 이격된 제 2 핑거들에 전기적으로 연결되고 외부와의 전기적 연결을 위해 구성된 제 2 외부 표면을 갖는 제 2 리드 패드를 포함하고; 그리고
    적어도 상기 반도체 다이와 상기 제 1 리드 패드 및 상기 제 2 리드 패드의 부분들을 밀봉하는 몰딩 하우징을 포함하여 구성되고, 여기서 상기 제 1 외부 표면 및 상기 제 2 외부 표면은 상기 몰딩 하우징을 통해 노출되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 외부 표면 및 상기 제 2 외부 표면은 동일 평면에 있는 것을 특징 으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체 다이는 Ⅲ-나이트리드 기반의 파워 반도체 디바이스인 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 다이는 쇼트키 디바이스인 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 다이는 HEMT인 것을 특징으로 하는 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 다이는 MOSHFET인 것을 특징으로 하는 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 다이는 MISHFET인 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 다이는 상기 몰딩 하우징을 통해 노출된 연결 표면을 갖는 제어 리드에 전기적으로 연결된 제어 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제어 리드의 상기 연결 표면은 상기 제 1 외부 표면 및 상기 제 2 외부 표면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 다이는 상기 몰딩 하우징을 통해 노출된 연결 표면을 갖는 제 1 제어 리드에 전기적으로 연결된 제 1 제어 전극과 그리고 상기 몰딩 하우징을 통해 노출된 연결 표면을 갖는 제 2 제어 리드에 전기적으로 연결된 제 2 제어 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제어 리드들의 상기 연결 표면들은 상기 제 1 외부 표면 및 상기 제 2 외부 표면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 반도체 다이는 상기 몰딩 하우징을 통해 노출된 연결 표면을 갖는 제어 리드에 전기적으로 연결된 제어 전극과 그리고 상기 몰딩 하우징을 통해 노출된 연 결 표면을 갖는 전류 감지 리드에 전기적으로 연결된 전류 감지 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제어 리드 및 상기 전류 감지 리드의 상기 연결 표면들은 상기 제 1 외부 표면 및 상기 제 2 외부 표면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 반도체 다이에 열적으로 연결되고 상기 몰딩 하우징을 통해 노출된 열 스프레더(heat spreader)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 열 스프레더의 노출된 표면은 상기 몰딩 하우징의 외부 표면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지.
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TW (1) TW200701414A (ko)
WO (1) WO2006099102A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399912B2 (en) 2010-02-16 2013-03-19 International Rectifier Corporation III-nitride power device with solderable front metal
US9093433B2 (en) * 2010-11-18 2015-07-28 Microchip Technology Incorporated Using bump bonding to distribute current flow on a semiconductor power device
US9324819B1 (en) 2014-11-26 2016-04-26 Delta Electronics, Inc. Semiconductor device
US9881862B1 (en) * 2016-09-20 2018-01-30 Infineon Technologies Austria Ag Top side cooling for GaN power device
JP6827776B2 (ja) 2016-11-15 2021-02-10 ローム株式会社 半導体デバイス
US11302609B2 (en) * 2020-08-31 2022-04-12 Nxp Usa, Inc. Radio frequency power dies having flip-chip architectures and power amplifier modules containing the same
US20220149038A1 (en) * 2020-11-11 2022-05-12 Infineon Technologies Austria Ag Multi-Device Semiconductor Chip with Electrical Access to Devices at Either Side
KR20220064662A (ko) * 2020-11-12 2022-05-19 삼성전자주식회사 반도체 소자 패키지 및 그 제조방법
DE102022205702A1 (de) 2022-06-03 2023-12-14 Zf Friedrichshafen Ag Leistungselementintegrationsmodul
JP2024046326A (ja) * 2022-09-22 2024-04-03 株式会社東芝 半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3320351A (en) * 1965-01-29 1967-05-16 Mannes N Glickman Miniature circuit housing
JPH04252036A (ja) * 1991-01-10 1992-09-08 Fujitsu Ltd 半導体装置
JP2665169B2 (ja) * 1994-10-24 1997-10-22 ローム株式会社 半導体装置およびその製造方法
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
JP3540471B2 (ja) * 1995-11-30 2004-07-07 三菱電機株式会社 半導体モジュール
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6462404B1 (en) * 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US6462413B1 (en) * 1999-07-22 2002-10-08 Polese Company, Inc. LDMOS transistor heatsink package assembly and manufacturing method
JP2001127281A (ja) * 1999-10-26 2001-05-11 Murata Mfg Co Ltd 半導体装置
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP2002280509A (ja) * 2001-03-15 2002-09-27 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US6942661B2 (en) 2000-08-30 2005-09-13 Boston Scientific Scimed, Inc. Fluid cooled apparatus for supporting diagnostic and therapeutic elements in contact with tissue
TW480686B (en) * 2001-04-03 2002-03-21 Siliconware Precision Industries Co Ltd Intersecting stacked type dual die package structure and manufacturing process
TW523887B (en) * 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
JP2003258179A (ja) * 2002-02-28 2003-09-12 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3973938B2 (ja) * 2002-03-20 2007-09-12 日本碍子株式会社 ショットキーデバイス
JP2004039657A (ja) * 2002-06-28 2004-02-05 Renesas Technology Corp 半導体装置
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
JP4718751B2 (ja) * 2002-12-04 2011-07-06 三菱電機株式会社 半導体装置
JP4241106B2 (ja) * 2003-03-12 2009-03-18 シャープ株式会社 半導体装置及びその製造方法
JP5497985B2 (ja) * 2004-09-13 2014-05-21 インターナショナル レクティフィアー コーポレイション 半導体パッケージ
US7288803B2 (en) * 2004-10-01 2007-10-30 International Rectifier Corporation III-nitride power semiconductor device with a current sense electrode

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