KR101001741B1 - 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치 - Google Patents

반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치 Download PDF

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Abstract

반도체 장치의 커패시터 및 그 제조 방법과 커패시터를 구비하는 메모리 장치에 관해 개시되어 있다. 개시된 본 발명은 하부전극, 유전막, 상부전극을 포함하는 반도체 장치의 커패시터에 있어서, 상기 하부전극과 상기 유전막사이에 양자의 반응을 방지하는 제1 반응 방지막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 및 그 제조 방법과 상기 커패시터를 구비하는 메모리 장치를 제공한다. 상기 유전막은 란타나이드 계열의 원소를 포함하는 산화막(LaO)이고, 상기 상부전극과 유전막사이에 제2 반응 방지막이 더 구비될 수 있다. 란타나이드 계열의 원소를 포함하는 산화막을 증착하기 위해, H2O를 일차 주입한 후 이차로 O3을 주입하여 불순물을 제거한다. 하부전극(Si)과 유전막인 La2O3막의 반응을 제어하기 위한 상기 제1 반응 방지막은 란탄 산화막(La2O3)보다 이온반경이 작은 Al2O3막 또는 HfO2막이다.

Description

반도체 장치의 커패시터 및 그 제조 방법과 커패시터를 구비하는 메모리 장치{Capacitor of semiconductor device, method of manufacturing the same and memory device having the same}
도 1은 종래 기술에 의한 커패시터에서 유전막의 종류에 따른 누설전류 밀도변화를 나타낸 그래프이다.
도 2는 본 발명의 실시예에 의한 커패시터의 단면도이다.
도 3은 도 2에 도시한 커패시터의 누설전류 특성을 나타낸 그래프이다.
도 4는 도 2에 도시한 커패시터의 제조 방법을 단계별로 나타낸 블록도이다.
도 5는 도 4에 도시한 커패시터 제조 방법의 제2 단계를 구성하는 하위 단계를 나타낸 블록도이다.
도 6은 도 2에 도시한 커패시터를 구비하는 반도체 메모리 장치의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
40:하부전극 42, 44:제1 및 제2 유전막
46:상부전극 70:기판
72:게이트 적층물 74, 76:제1 및 제2 영역
78, 84:제1 및 제2 층간 절연막 80, 86:제1 및 제2 콘택홀
82, 88:제1 및 제2 도전성 플러그 90:도전층(비트라인)
DL:유전막 C:커패시터
1. 발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 반도체 장치의 커패시터와 그 제조 방법과 상기 커패시터를 구비하는 메모리 장치에 관한 것이다.
2. 관련기술의 설명
반도체 장치의 커패시터의 유전막으로써 란탄 산화막(La203)이 종종 사용되고 있다. 그런데 란탄 산화막은 일반적으로 알려진 바와 달리 실리콘층 상에 증착될 때, 실리콘과 반응하여 실리케이트(silicate)를 형성한다. 따라서, 커패시터의 전기적 특성이 급격히 열화된다.
한편, 반도체 장치의 집적도가 높아지면서 좁은 영역에 충분한 정전용량을 갖는 커패시터를 형성하기 위해, 커패시터를 구성하는 전극의 구조를 복잡하게 하여 상기 전극의 표면적을 넓게 하고 있다. 전극의 구조가 복잡한 상황에서도 유전막은 가능한 균일한 두께로 형성되는 것이 바람직하고, 또한 유전막이 형성되는 전 영역에서 유전막은 균일한 성분을 갖도록 형성되는 것이 바람직하다.
화학기상증착(Chemical Vapor Deposition) 방법과 같은 기존의 박막 증착방 법을 이용하더라도 복잡한 구조의 전극 상에 유전막을 증착시킬 수 있으나, 공정의 특성상 유전막의 두께 균일성이나 성분 균일성을 확보하기는 어렵다.
이에 따라, 최근에는 원자층 증착(Atomic Layer Deposition)(이하, ALD)방법을 이용하여 복잡한 구조를 갖는 하부 구조물에 박막을 형성한다.
ALD방법을 이용하는 경우, 형성하고자 하는 박막의 성분을 복잡한 구조의 깊은 곳까지 도달시킬 수 있기 때문에, 박막 두께 균일성 및 성분 균일성을 어느 정도 확보할 수 있다. 따라서, ALD 방법을 이용하여 복잡한 구조의 전극 상에 유전막을 형성하는 경우, 유전막이 형성되는 전 영역에서 균일한 두께와 균일한 성분을 갖는 유전막을 형성할 수 있다.
상기한 란탄 산화막도 ALD방법을 이용하여 형성할 수 있는데, 문제는 란타나이드(lanthanide) 계열의 물질이 흡습성을 갖고 있어 란타나이드 계열의 물질이 공기 중에 노출되는 경우, 수증기(H2O)를 흡수하여 그 특성이 변하게 된다는 것이다.
곧, 란탄 산화막을 ALD방법으로 형성할 때, 란탄 전구체층을 증착한 후, 수증기(H2O)를 사용하여 상기 란탄 전구체층을 산화시키는 과정에서 수증기가 란탄 산화막내에 다량 함유되어 란탄 산화막의 전기적 특성, 예컨대 누설전류 특성이 저하된다.
도 1은 ALD방법을 이용하여 란탄 산화막 등과 같은 몇몇 산화막을 형성하는 과정에서 산화가스로 수증기를 사용하였을 때의 문제점, 곧 누설전류 밀도가 증가되는 것을 보여준다. 참조부호 B1은 40Å 두께로 형성된 알루미늄 산화막에 대한 누설전류밀도를 나타내고, B2는 45Å 두께로 형성된 하프늄 산화막에 대한 누설전 류밀도를 나타낸다. 그리고 B3은 전구체, La(tmhd)3에 대한 누설전류밀도를 나타내고, B4는 La(N(Si(Me)3)2)3에 대한 누설전류밀도를 나타낸다. 또한, B5는 La(iPrCp)3에 대한 누설전류밀도를 나타낸다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 유전막과 유전막이 증착되는 하부전극간의 비정상적 반응을 방지할 수 있고, ALD방법을 이용한 유전막 형성과정에서 유전막에 수증기가 다량 함유되는 것이 배제되어 유전막의 전기적 특성저하를 방지할 수 있는 반도체 장치의 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터를 구비하는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 하부전극, 유전막, 상부전극을 포함하는 반도체 장치의 커패시터에 있어서, 상기 하부전극과 상기 유전막사이에 양자의 반응을 방지하는 제1 반응 방지막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
상기 유전막은 란타나이드 계열의 원소를 포함하는 산화막이다.
상기 상부전극과 상기 유전막사이에 제2 반응 방지막이 더 구비될 수 있다.
상기 제1 및 제2 반응 방지막은 상기 La2O3보다 이온반경이 작은 하프늄 산화막 또는 알루미늄 산화막이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 하부전극 상에 제1 반응 방지막을 형성하는 단계, 상기 제1 반응 방지막 상에 금속원소를 포함하는 전구체층를 형성하는 단계, 상기 금속원소를 산화시켜 상기 제1 반응 방지막 상에 상기 금속원소를 포함하는 산화막을 형성하는 단계, 상기 금속원소를 포함하는 산화막을 건조시키는 단계 및 상기 건조된 산화막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법을 제공한다.
상기 하부전극은 도전성 불순물이 도핑된 실리콘 전극으로 형성하고, 상기 상부전극은 티타늄 나이트라이드막으로 형성할 수 있다.
상기 건조된 산화막과 상기 상부전극사이에 제2 반응 방지막을 더 형성할 수 있는데, 이때는 상기 하부 및 상부전극은 모두 도전성 불순물이 도핑된 실리콘 전극 또는 티타늄 나이트라이드막으로 형성한다.
상기 상부 및 하부전극은 모두 티타늄 나이트라이드막으로 형성할 수 있다.
상기 전구체층을 형성한 다음과, 상기 금속원소를 포함하는 산화막을 형성한 다음과, 상기 산화막을 건조한 다음에 각각 배기공정을 실시할 수 있다.
상기 금속원소를 포함하는 산화막을 형성하는 단계에서 상기 금속원소는 상기 전구체층 상으로 수증기를 플로우시켜 1차 산화시킨다.
본 발명의 실시예에 의하면, 상기 금속원소를 1차 산화시킨 후, 상기 전구체 상으로 오존(O3)을 플로우 시켜 상기 금속원소를 2차 산화시킬 수 있다. 이때, 상 기 1차 및 2차 산화는 수회 반복할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 금속원소를 포함하는 산화막을 건조시키는 단계에서 상기 산화막은 그 위로 오존(O3)을 플로우시켜 건조시킨다.
상기 제1 및 제2 반응 방지막은 상기 유전막보다 양이온 반경이 작은 하프늄 산화막 또는 알루미늄 산화막으로 형성할 수 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 트랜지스터와 이에 연결된 커패시터를 구비하는 반도체 메모리 장치에 있어서, 상기 커패시터는 상기 본 발명이 이루고자 하는 기술적 과제에 제시된 커패시터인 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이러한 본 발명을 이용하면, 유전막으로 사용되는 란탄 산화막과 하부전극간의 비정상적 반응을 방지할 수 있고, 란탄 산화막 증착 과정에서 란탄 산화막에 수증기가 다량 함유되는 것을 방지할 수 있어 란탄 산화막의 전기적 특성이 저하되는 것, 곧 커패시터의 전기적 특성이 저하되는 것을 방지할 수 있다. 이러한 커패시터를 이용하는 경우, 신뢰성이 높은 반도체 메모리 장치를 구현할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를 구비하는 메모리 장치를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 커패시터(이하, 본 발명의 커패시터라 함)에 대해 설명한다.
도 2를 참조하면, 본 발명의 커패시터는 하부전극(40), 유전막(DL) 및 상부전극(46)을 구비한다. 하부전극(40)은 도전성 불순물이 도핑된 실리콘 전극이다. 하부전극(40)은 티타늄 나이트라이드(TiN) 전극일 수 있다. 유전막(DL)은 제1 유전막(42)과 제2 유전막(44)으로 이루어져 있다. 제1 유전막(42)은 하부전극(40)과 제2 유전막(44)의 비정상적 반응, 예컨대 실리케이트(silicate) 형성 반응을 방지하기 위한 것이며, 이하에서는 제1 반응방지막으로도 칭한다. 제2유전막(44)은 일반적인 커패시터의 유전막에 해당된 다. 제1 유전막(42)은 제2 유전막(44)보다 양이온 반경이 작은 유전막, 예를 들면 하프늄 산화막(Hf02) 또는 알루미늄 산화막(Al2O3)인 것이 바람직하다. 제1 유전막(42)의 두께는 2nm정도가 바람직하나, 다소 두껍거나 얇아도 무방하다. 그러나 제1 유전막(42)의 두께는 제2 유전막(44)보다 얇은 것이 바람직하다. 제2 유전막(44)은 란타나이드 계열의 원소를 포함하는 산화막, 예를 들면 란탄 산화막(LaO)인 것이 바람직하다. 제2 유전막(44)의 두께는 2nm∼10nm 정도가 바람직하나, 다소 두껍거나 얇아도 무방하다. 상부전극(46)은 티타늄 나이트라이드(TiN) 전극이 바람직하나, 도전성 불순물이 도핑된 실리콘 전극일 수 있다. 다만, 후자의 경우, 상부전극(46)과 제2 유전막(44)사이의 실리케이트 반응을 방지하기 위해, 상부전극(46)과 제2 유전막(44)사이에 제1 유전막(42)과 동등한 역할을 하는 제2 반응 방지막이 더 구비될 수 있다. 상부전극(46)과 하부전극(40)은 동일한 소재로 된 전극일 수 있다.
도 3은 상술한 본 발명의 커패시터이 전기적 특성, 곧 누설전류 특성을 보여준다. 도 3에서 참조부호 T, B 및 C는 각각 도 2에 도시한 커패시터가 형성된 웨이퍼를 수직으로 세웠을 때, 상기 웨이퍼의 위쪽, 아래쪽 및 중앙에 형성된 커패시터 를 대상으로 인가전압에 따른 누설전류 밀도를 측정한 결과를 보여주는 제1 내지 제3 그래프들을 나타낸다.
제1 내지 제3 그래프들(T, B, C)을 참조하면, 상기 웨이퍼의 위쪽, 아래쪽 및 중앙에 형성된 커패시터의 누설전류 밀도는 큰 차이가 없고, 모두 동작 전압의 범위에서 누설전류 밀도는 1E-7A/cm2이하로 낮은 것을 알 수 있다.
또한, 제1 내지 제3 그래프들(T, B, C)로부터 상기 웨이퍼의 전 영역에 형성된 커패시터에 대한 누설전류 특성도 상기 웨이퍼의 위쪽, 아래쪽 및 중앙에 형성된 커패시터의 누설전류 특성과 마찬가지로 우수함을 짐작할 수 있다.
다음에는 도 2에 도시한 본 발명의 커패시터에 대한 제조 방법(이하, 본 발명의 제조 방법이라 함)을 설명한다.
도 4를 참조하면, 본 발명의 제조 방법은 크게 제1 내지 제3 단계들(60, 62, 64)을 포함한다.
제1 단계(60)에서 하부전극 상에 제1 산화막을 형성한다. 상기 하부전극은 도전성 불순물이 도핑된 실리콘 전극으로 형성하는 것이 바람직하나, 다른 도전성 전극, 예를 들면 티타늄 나이트라이드전극으로 형성할 수 있다. 상기 제1 산화막은 상술한 본 발명의 커패시터의 제1 유전막(42)과 동등한 것이다. 곧, 상기 제1 산화막은 커패시터의 유전막의 일부로 사용되지만, 주로 하기될 제2 산화막과 상기 하부전극의 비정상적 반응을 방지하기 위한 막으로 제1 반응 방지막으로도 칭한다. 제2 산화막은 일반 커패시터의 유전막에 해당되는 것으로 이하에서는 유전막으로도 칭한다. 따라서 상기 제1 산화막은 상기 하부전극을 구성하는 물질, 예컨대 실리콘(Si)과 반응성이 없는 유전막으로 형성하는 것이 바람직하다. 상기 제1 산화막은 하기될 제2 산화막보다 얇은 두께, 예를 들면 2nm 정도의 두께로 형성하는 것이 바람직한데, 이 보다 두껍거나 얇게 형성할 수 있다. 이와 같이 상기 제1 산화막은 나노미터 두께로 형성하기 때문에, CVD방법과 같이 기존에 널리 사용된 박막증착방법을 사용하는 것보다는 두께 균일성 및 성분 균일성이 우수하고, 두께를 미세하게 조절할 수 있는 ALD방법으로 형성하는 것이 바람직하다. 상기 제1 산화막은 단일막으로 형성하는 것이 바람직할 수 있으나, 이중막으로 형성해도 무방하다. 따라서 상기 제1 산화막은 하프늄 산화막 및/또는 알루미늄 산화막으로 형성할 수 있다.
제2 단계(62)에서 상기 제1 산화막 상에 제2 산화막을 형성한다. 상기 제2 산화막은 상술한 본 발명의 커패시터의 제2 유전막(44)과 동등한 것이다. 따라서, 상기 제2 산화막은 상기 제1 산화막보다 양이온 반경이 큰 산화막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제2 산화막은 란타나이드 계열의 원소를 포함하는 산화막으로 형성하는 것이 바람직한데, 란탄 산화막(LaO)으로 형성하는 것이 보다 바람직하다. 상기 제2 산화막은 상기 제1 산화막과 마찬가지로 나노미터의 두께로 형성하는 것이 바람직하다. 그러나 상기 제2 산화막은 상기 제1 산화막과 같거나 보다 두꺼운 두께로 형성한다. 이와 같이 상기 제2 산화막도 나노미터의 두께로 형성하기 때문에, 기존의 박막증착방법보다 ALD방법으로 형성하는 것이 바람직하다. ALD방법을 이용한 상기 제2 산화막 형성 과정에 대해서는 후술된다.
제3 단계(64)에서 상기 제2 산화막 상에 상부전극을 형성한다. 상기 상부전극은 티타늄 나이트라이드전극으로 형성한다. 상기 상부전극은 도전성 불순물이 도핑된 실리콘 전극으로 형성할 수 있다.
도 5를 참조하면, 상술한 제2 단계(62)는 하위 세 단계들(62a, 62b, 62c)로 세분할 수 있다. 하위 세 단계들(62a, 62b, 62c)은 ALD방법을 이용한 상기 제2 산화막의 형성방법을 보다 자세하게 설명한다. 여기서, 상기 제2 산화막은 란탄 산화막(La2O3)으로 간주한다.
구체적으로, 제1 하위 단계(62a)에서 상기 제1 산화막 상에 상기 제2 산화막의 금속성분(La)을 포함하는 전구체, 예를 들면 (La(tmhd)3, La(N(Si(Me)3)2)3, 또는 La(iPrCp)3을 증착한다. 이후, 제1 배기공정을 실시해서 상기 전구체층을 형성하고 남은 여분의 전구체들을 반응챔버로부터 제거한다.
제2 하위 단계(62b)에서 상기 전구체층의 산화공정이 진행된다.
구체적으로, 상기 제1 배기공정이 실시된 이후, 상기 반응챔버에 주어진 산화가스, 예컨대 수증기(H2O)를 공급한다. 상기 산화가스와 상기 전구체층의 치환반응을 통해서 상기 전구체층에 대한 산화가 이루어져서 상기 하부전극 상에 상기 제2 산화막, 곧 란탄 산화막이 형성된다. 이후, 제2 배기공정을 실시해서 상기 반응챔버내에 존재하는 여분의 산화가스를 제거한다.
제3 하위 단계(62c)에서 상기 제2 산화막으로부터 불순물이 제거된다.
구체적으로, 상기 제2 배기공정 후에 상기 반응챔버에 오존(O3)을 공급하여 상기 제2 산화막에 과도하게 함유된 수증기를 제거한다. 이후, 상기 반응챔버에 잔류하는 오존을 제거하기 위한 제3 배기공정을 실시한다.
상기 제2 산화막에 포함된 수증기가 제거된다는 점에서 제3 하위 단계(62c)는 상기 제2 산화막을 건조하는 단계로 볼 수 있다.
또한, 상기 제3 하위 단계(62c)에서 상기 불순물이 제거됨과 동시에 유입된 상기 오존에 의해 상기 전구체층에 대한 2차 산화가 이루어질 수 있다. 따라서, 상기 제3 하위 단계(62c)는 상기 전구체에 대한 2차 산화 단계로도 볼 수 있다.
아래의 표 1은 상술한 ALD방법을 이용하여 상기 하부전극 상에 상기 제2 산화막을 형성하는 과정에서 산화과정에 따른 성막 여부, 수증기 포함 여부 및 누설전류 특성을 보여준다.
산화과정
항목구분		 O3 H20 H20-->O3 O3-->H20
성막여부 X O O X
수증기 포함여부 - O X -
누설전류 밀도(A/cm2) - 1E-1 1E-7
표 1을 참조하면, 오존을 산화가스로 사용하였을 때와 오존을 먼저 공급한 다음, 수증기를 공급하였을 때, 하부전극 상에 제2 산화막이 형성되지 않는다.
그리고 수증기를 산화가스로 사용하였을 때, 하부전극 상에 제2 산화막이 형성된다. 그러나, 형성된 제2 산화막에 수증기가 포함되어 있고, 누설전류 밀도는 1E-1A/cm2 정도로 높다.
그런데, 본 발명의 제조 방법에 따라 수증기를 먼저 공급한 다음, 오존을 공급하였을 때, 하부전극 상에 제2 산화막이 형성될 뿐만 아니라 형성된 제2 산화막에 수증기도 포함되지 않으며 누설전류 밀도는 1E-7A/cm2정도로 매우 낮다.
계속해서, 도 2에 도시한 커패시터를 구비하는 본 발명의 실시예에 의한 반도체 메모리 장치(이하, 본 발명의 메모리 장치라 함)에 대해 설명한다.
도 6을 참조하면, 본 발명의 메모리 장치는 기판(70)에 도전성 불순물이 주입된 제1 및 제2 영역들(74, 76)을 갖고 있다. 제1 및 제2 영역들(74, 76)은 주어진 간격만큼 떨어져 있다. 제1 영역(74)은 소오스 영역이고, 제2 영역(76)은 드레인 영역이다. 제1 및 제2 영역들(74, 76)사이의 기판(70)에 채널영역이 형성되는데, 상기 채널영역 상에 게이트 적층물(72)이 존재한다. 게이트 적층물(72)은 인가되는 전압에 따라 제1 및 제2 영역들(74, 76)사이에 형성된 채널영역을 턴오프(turn-off)시키거나 턴온(turn-on)시키는 역할을 한다. 게이트 적층물(72)은 게이트 절연막(미도시)과 게이트 도전층(미도시)을 포함한다. 기판(70)과 제1 및 제2 영역들(74, 76)과 게이트 적층물(72)은 MOSFET를 구성한다. 기판(70) 상에 게이트 적층물(72)을 덮는 제1 층간 절연막(78)이 형성되어 있고, 제1 층간 절연막(78)에 제2 영역(76)이 노출되는 제1 콘택홀(80)이 형성되어 있다. 제2 콘택홀(80)은 제1 도전성 플러그(82), 예컨대 도전성 불순물이 도핑된 폴리 실리콘으로 채워져 있다. 제1 층간 절연막(78) 상에 제1 도전성 플러그(82)의 전면을 덮는 커패시터(C)가 형성되어 있다. 커패시터(C)는 도 2에 도시한 커패시터와 동일한 것이 바람직하다. 따라서 커패시터(C)의 구성 및 작용에 대한 구체적인 설명은 생략한다. 하부전극(40)과 제1 도전성 플러그(82)는 동일한 도전성 물질인 것이 바람직하나, 각각 다른 도전성 물질일 수 있다. 제1 층간 절연막(78) 상에 커패시터(C)를 덮는 제2 층간 절연막(84)이 형성되어 있다. 제1 및 제2 층간 절연막들(78, 84)에 제1 영역(74)이 노출되는 제2 콘택홀(86)이 형성되어 있다. 제2 콘택홀(86)은 제2 도전성 플러그(88)로 채워져 있다. 제2 도전성 플러그(88)는, 예컨대 도전성 불순 물이 도핑된 폴리 실리콘인 것이 바람직하나, 다른 도전성 물질일 수 있다. 제2 층간 절연막(84) 상으로 제2 도전성 플러그(88)의 전면을 덮는 도전층(90)이 형성되어 있다. 도전층(90)은 게이트 적층물(72)에 수직한 방향으로 형성된 비트라인이다. 도전층(90)과 제2 도전성 플러그(88)는 동일한 도전성 물질인 것이 바람직하나, 다른 도전성 물질일 수 있다.
상술한 메모리 장치의 경우, 도 2에 도시한 커패시터를 구비하기 때문에, 커패시터에 저장된 데이터는 정상적인 상태로 장기간 보존될 수 있다. 이것은 저장된 데이터를 오랜 시간이 지난 뒤에도 정상적으로 읽을 수 있음을 의미하는 바, 상술한 메모리 장치의 신뢰성은 높아지게 된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 본 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 반응 방지막으로 사용된 제1 유전막(42)으로 비 산화막을 사용할 수 있을 것이다. 또한, 상부 및 하부전극을 모두 실리콘이 함유되지 않은 전극으로 대체하고, 유전막(DL)을 란탄 산화막으로 대체할 수 있을 것이다. 때문에 본 발명의 범위는 상술한 실시예에 의하여 정하여 질 것이 아니고, 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 커패시터는 유전막으로 사용된, 란타나이드 계열의 원소를 포함하는 산화막과 실리콘을 포함하는 하부전극 또는/ 및 상부전 극사이에 양자의 반응을 방지하기 위한 반응 방지막을 구비한다. 이에 따라, 란타나이드 계열의 원소를 포함하는 산화막과 실리콘의 반응에 기인한 실리케이트가 형성되지 않아 커패시터의 전기적 특성이 열화되는 것을 방지할 수 있다. 또한, ALD방법을 이용한 란타나이드 계열의 원소를 포함하는 산화막 형성과정에서 산화공정 후에 오존을 이용하여 산화된 결과물로부터 수증기를 완전히 제거한다. 곧 산화된 결과물을 건조한다. 이렇게 해서, 란타나이드 계열의 원소를 포함하는 산화막에 수증기가 다량 함유됨에 따른 커패시터의 전기적 특성이 열화되는 것도 방지할 수 있다. 아울러, 이러한 커패시터를 반도체 메모리 장치에 구비하는 경우, 메모리 장치에 저장된 데이터를 장기간 정상적인 상태로 유지할 수 있으므로, 메모리 장치의 신뢰성도 높일 수 있다.

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  9. 하부전극을 형성하는 단계;
    상기 하부전극 상에 제1 반응 방지막을 형성하는 단계:
    상기 제1 반응 방지막 상에 금속원소를 포함하는 전구체층을 형성하는 단계;
    상기 금속원소를 산화시켜 상기 제1 반응 방지막 상에 상기 금속원소를 포함하는 산화막을 형성하는 단계;
    상기 금속원소를 포함하는 산화막을 건조시키는 단계; 및
    상기 건조된 산화막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  10. 제 9 항에 있어서, 상기 건조된 산화막과 상기 상부전극사이에 제2 반응 방지막을 더 형성하는 것을 특징으로 하는 커패시터 제조방법.
  11. 제 9 항에 있어서, 상기 하부전극은 도전성 불순물이 도핑된 실리콘 전극으로 형성하고, 상기 상부전극은 티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  12. 제 10 항에 있어서, 상기 하부 및 상부전극은 도전성 불순물이 도핑된 실리콘 전극 또는 티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  13. 제 9 항에 있어서, 상기 상부 및 하부전극은 티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  14. 제 9 항에 있어서, 상기 전구체층을 형성한 다음, 배기공정을 실시하는 것을 특징으로 하는 커패시터 제조방법.
  15. 제 9 항에 있어서, 상기 금속원소를 포함하는 산화막을 형성한 다음, 배기공정을 실시하는 것을 특징으로 하는 커패시터 제조방법.
  16. 제 9 항에 있어서, 상기 산화막을 건조한 다음, 배기공정을 실시하는 것을 특징으로 하는 커패시터 제조방법.
  17. 제 9 항에 있어서, 상기 금속원소를 포함하는 산화막을 형성하는 단계에서 상기 전구체층 상으로 수증기를 플로우시켜 상기 금속원소를 1차 산화시키는 것을 특징으로 하는 커패시터 제조방법.
  18. 제 17 항에 있어서, 상기 금속원소를 1차 산화시킨 후, 상기 전구체 상으로 오존(O3)을 주입하여 상기 금속원소를 2차 산화시키는 것을 특징으로 하는 커패시 터 제조방법.
  19. 제 18 항에 있어서, 상기 1차 및 2차 산화를 반복하는 것을 특징으로 하는 커패시터 제조방법.
  20. 제 9 항, 제 17 항 또는 제 18 항에 있어서, 상기 금속원소는 란타나이드 계열의 원소인 것을 특징으로 하는 커패시터 제조방법.
  21. 제 9 항에 있어서, 상기 금속원소를 포함하는 산화막을 건조시키는 단계에서 상기 산화막은 그 위로 오존(O3)을 플로우시켜 건조시키는 것을 특징으로 하는 커패시터 제조방법.
  22. 제 9 항에 있어서, 상기 제1 반응 방지막은 상기 산화막보다 양이온 반경이 작은 하프늄 산화막 또는 알루미늄 산화막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  23. 제 10 항에 있어서, 상기 제2 반응 방지막은 상기 산화막보다 양이온 반경이 작은 하프늄 산화막 또는 알루미늄 산화막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
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