KR20070096765A - 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법 - Google Patents

전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법 Download PDF

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Abstract

본 발명은 외부로부터의 지령에 대하여 유연하게 출력 전압의 전압값의 설정, 조정을 하는 것이 가능한 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법을 제공하는 것을 목적으로 한다.
외부로부터 입력되는 제1 전압 설정 정보를 실전압 정보로 조정하는 전압 조정부(AD)를 구비하고 있고, 전압 조정부(AD)로부터 출력되는 실전압 정보에 기초하여 전원 장치의 출력 전압의 전압값이 제어된다. 외부로부터 입력되는 제1 전압 설정 정보에 의해 공급 목적지인 외부 장치에의 출력 전압으로서 설정되어 있는 전압 설정에 관한 정보가 실제로 요구되는 전압값과는 다른 경우에도 실전압 정보를 유연하게 조정하여 원하는 출력 전압을 설정할 수 있다.

Description

전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법{CONTROL CIRCUIT OF POWER SUPPLY UNIT, POWER SUPPLY UNIT AND CONTROL METHOD THEREOF}
도 1은 전원 장치와 전원의 공급을 받는 외부 장치와의 접속을 도시하는 도면.
도 2는 본 발명의 원리도.
도 3은 제1 실시예의 전압 조정부를 도시하는 도면.
도 4는 제2 실시예를 도시하는 도면.
도 5는 제3 실시예를 도시하는 도면.
도 6은 제4 실시예를 도시하는 도면.
도 7은 배경 기술에서, 제어용 LSI**와 DDR 메모리와의 인터페이스를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 13, 14 : 전원 장치
2 : 외부 장치
20, 23, 24 : 제어 회로
30 내지 70 : 제1 내지 제5 DC-DC 컨버터
A1 : 증폭기
AD, AD1 내지 AD3 : 전압 조정부
AD4 : 불휘발성 메모리
C1 내지 C5 : 커패시터
CMP1 : 비교기
DAC1 내지 DAC5 : DA 컨버터
EA1 내지 EA5 : 오차 증폭기
IF : 인터페이스 제어부
L1 내지 L5 : 초크 코일
O1 내지 O5 : 삼각파 발진기
OP1 내지 OP8 : 연산부
PWM1 내지 PWM5 : PWM 비교기
REG1 내지 REG5, REGa 내지 REGe, REGc1, REGc2, REGd1, REGd2 : 레지스터
RS : 센스 저항
S1, S2 : 셀렉터
T11 내지 T51 : 메인 스위칭 트랜지스터
T12 내지 T52 : 동기측 스위칭 트랜지스터
본 발명은, 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법에 관한 것 이며, 특히 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법에 관한 것이다.
반도체 장치의 기술분야에서는 고속화·고집적화에 따른 저전압 전압화가 진전되어 있다. 그러나, 제조 기술의 진전의 차이에 의해 개개의 반도체 장치에서 요구되는 전원 전압이 다른 것을 생각할 수 있다. 복수의 반도체 장치를 조합시켜 구성되는 시스템 기기에서, 반도체 장치 사이에서의 인터페이스를 취하는 경우, 입출력 신호의 전압 진폭이 서로 다른 경우가 있다. 이러한 전원 전압이 다른 반도체 장치간을 인터페이스하는 기술로서, 특허 문헌 1에 예시되어 있는 기술이 제안되어 있다.
일례를 도 7에 도시한다. ASIC 등의 제어용 LSI(100)와, DDR 기능을 발휘하는 다이내믹 메모리(이하, DDR 메모리라고 칭한다.)(200)를 인터페이스하는 경우를 생각할 수 있다. 예컨대, DDR 메모리(200)는 2.5 V의 전원 전압(VDD2)으로 동작하고, 인터페이스 회로에는 종단용 전압(VTT)으로서 전원 전압(VDD2)의 1/2의 전압인 1.25 V가 설정되는 것으로 한다. 이에 대하여, 제어용 LSI(100)는 1.2 V의 전원 전압(VDD)으로 동작하는 것으로 한다.
고속 인터페이스 회로를 갖는 DDR 메모리(200)에서는 신호의 전파 지연을 억제하기 위해 전압 진폭 폭은 종단용 전압(VTT)(예컨대, 1.25 V)을 중심으로 ±200 mV로 제한되어 있다. 인터페이스 신호의 최대값은 종단용 전압(VTT)(1.25 V)+200 mV인 1.45 V가 되고, 이 상태에서는 제어용 LSI(100)의 전원 전압(VDD)인 1.2 V를 넘어 버린다.
그래서, 종단용 전압(VTT)(1.25 V)을 제어용 LSI(100)의 전원 전압(VDD)의 1/2의 전압과 합치하도록 제어용 LSI(100)의 저위측 전압을 그라운드로부터 부상시킨 전위로 한다. 즉, 제어용 LSI(100)의 저위측 전압을 0.65 V로 하고, 이에 따라 전원 전압을 1.85 V(=1.2 V+0.65 V)로 한다. 인터페이스 신호는 1.25 V±200 mV로 진폭할 때, 인터페이스 신호의 전압 진폭 범위가 제어용 LSI(100)의 동작 전압 범위 내에 수용되고, DDR 메모리(200)와의 사이에서 직접 인터페이스하는 것이 가능해진다.
또한, 반도체 장치의 고속화·고집적화에 따른 미세화 등에 의해 반도체 장치를 구성하는 MOS 트랜지스터 등의 디바이스의 전기 특성이나 그 밖의 물리 특성이 제조 변동에 의한 영향을 쉽게 받게 되고, 반도체 장치 개체 사이에서의 변동이 커져 버리는 경우가 있다. 또한, 사용 온도 등의 사용 환경의 차이에 의해 각종 디바이스의 전기 특성이나 그 밖의 물리 특성도 변동하는 것이 알려져 있다. 이러한 특성 변동은 저전압화의 영향과도 더불어 더 현저히 나타나는 경우가 있고, 모든 사용 환경에서 충분한 특성을 확보할 수 없는 경우도 생각할 수 있다.
예컨대, 고속 동작의 요청으로부터, 미세화에 따른 반도체 장치의 저전압화가 진전되고 있지만, MOS 트랜지스터를 고속으로 동작시키기 위해서는 임계값 전압을 저전압으로 억제하는 것이 요구된다. 그러나, 저임계값 전압의 MOS 트랜지스터에서는 비도통시에 소스·드레인간을 관통하는 누설 전류에 의한 소비 전류가 증대되어 버린다고 하는 특성이 발생하는 경우가 있다. 이 누설 전류를 저감하기 위해서는 MOS 트랜지스터가 백게이트 바이어스(back gate bias) 효과를 발휘하도록 백 게이트에 전압 바이어스를 인가하여 임계값 전압을 깊게 하는 것을 생각할 수 있다. 즉, 고속 동작이라는 특성의 확보를 위해 요구되는 저임계값 전압과, 저소비 전류라는 특성의 확보를 위해 요구되는 고임계값 전압이 대립하게 된다.
그래서, 특허 문헌 2에 개시되어 있는 바와 같이, 반도체 장치의 정지시에는 백게이트 바이어스 효과가 증대한 전압 바이어스를 행하고, MOS 트랜지스터의 임계값 전압을 깊게 하여 누설 전류에 의한 전류 소비를 저감한다. 동작시에는, 백게이트 바이어스 효과를 저감하는 전압 바이어스를 행하고, MOS 트랜지스터의 임계값 전압을 얕게 하여 고속 동작에 대응한다. MOS 트랜지스터의 백게이트에의 전압 바이어스를 동적으로 제어하여 반도체 장치에서의 동작시의 고속 응답과 대기시의 저소비 전류를 양립하는 기술이다.
[특허 문헌 1] 일본 특허 공개 제2002-111470호 공보
[특허 문헌 2] 일본 특허 공개 평07-176624호 공보
특허 문헌 1에 개시되어 있는 바와 같이, 다른 전원 전압을 갖는 반도체 장치 사이를 인터페이스하기 위해서는 전원 전압의 기준값인 저위측 전압을 공통의 그라운드로 하는 것은 아니라, 인터페이스 신호의 임계값 전압을 공통으로 하도록 그라운드로부터 부상한 전압을 저위측 전압으로 한다.
그러나, 이 경우, 저위측 전압이 그라운드로부터 부상한 전압이 되는 제어용 LSI에 요구되는 전원 전압으로서 시스템 기기나 그 밖의 컨트롤러 등으로부터 지령되는 전원 전압은 그라운드를 기준으로 한 전압값의 정보인 것이 일반적이다. 통상 의 전원 전압이란, 그라운드에 대한 전압이기 때문이다. 이 전압값 정보에 기초하여 전원 장치가 지령되어 버리면 저위측 전압 및 고위측 전압 모두 소정의 전압을 공급할 수 없고, 특허 문헌 1에 개시되어 있는 인터페이스를 가능하게 하는 전원을 공급할 수 없을 우려가 있어 문제이다.
또한, 특허 문헌 2에 개시되어 있는 바와 같이, 동작시와 정지시에서, MOS 트랜지스터의 백게이트에의 전압 바이어스를 변화시켜 임계값 전압을 변화시킴으로써, 고속 동작과 저소비 전류라는 상반되는 특성의 양립을 도모하는 것은 가능하다.
그러나, 제조 변동이나 온도 변동 등은 개개의 반도체 장치에서 다른 특성 변동이 되는 경우를 생각할 수 있다. 반도체 장치별, 동작 조건별 최적의 전압값이 다른 것도 생각할 수 있다. 동작 특성에 따라 미리 규정되어 있는 전압값을 조정하는 등의 전압값의 조정 기능이 요구될 때, 특허 문헌 2에는 유사한 기능이 개시되어 있지 않아 문제이다.
본 발명은 상기 배경 기술에 감안하여 이루어진 것으로, 외부로부터의 지령에 대하여 유연하게 출력 전압의 전압값의 설정, 조정을 하는 것이 가능한 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명에 따른 전원 장치의 제어 회로는, 외부로부터의 지령에 따라 출력 전압의 전압값을 제어하는 전원 장치의 제어 회로로서, 외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 상기 제1 전압 설정 정 보와 미리 설정되어 있는 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 전압 조정부를 포함하고, 전압 조정부로부터 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 한다.
또한, 본 발명에 따른 전원 장치는 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치로서, 외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 전압 조정부를 포함하고, 전압 조정부로부터 출력되는 실전압 정보에 기초하여 출력 전압의 전압값이 제어되는 것을 특징으로 한다.
본 발명의 전원 장치의 제어 회로 및 전원 장치에서는, 전압 조정부에 의해 외부로부터 입력되는 제1 전압 설정 정보에 따라 실전압 정보가 조정되고, 또는 외부로부터 입력되는 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라 실전압 정보가 조정된다. 전원 장치의 출력 전압은 조정된 실전압 정보에 기초하여 제어된다.
또한, 본 발명에 따른 전원 장치의 제어 방법은 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치의 제어 방법으로서, 외부로부터 제1 전압 설정 정보가 입력되는 단계, 또는 제2 전압 설정 정보가 미리 설정되는 동시에 상기 제1 전압 설정 정보가 입력되는 단계와, 입력 단계에 의해 취득되는 제1 전압 설정 정보에 따라, 또는 설정 및 입력 단계에 의해 취득되는 제1 및 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 단계를 포함하여 조정 단계에 의해 출력되는 상기 실전압 정보에 기초하여 출력 전압의 전압값이 제어되는 것을 특징으로 한다.
본 발명의 전원 장치의 제어 방법에서는, 외부로부터 제1 전압 설정 정보가 입력되고, 입력된 제1 전압 설정 정보에 따라 실전압 정보를 조정한다. 또는 제2 전압 설정 정보가 미리 설정된 후에 외부로부터 제1 전압 설정 정보가 입력되고, 제1 및 제2 전압 설정 정보에 따라 실전압 정보를 조정한다. 전원 장치는 조정된 실전압 정보에 기초하여 출력 전압이 제어된다.
이에 따라, 외부로부터 입력되는 제1 전압 설정 정보 또는/및 미리 정해져 있는 제2 전압 설정 정보에 의해 공급 목적지에의 출력 전압으로서 설정되어 있는 전압 설정에 관한 정보가 실제로 요구되는 전압값은 다른 경우에도, 실전압 정보를 유연하게 조정하여 원하는 출력 전압을 설정할 수 있다.
반도체 장치로 대표되는 전자 기기나 전자 기기를 조합시켜 구성되는 시스템 기기의 회로 구성에 따라, 또는/및 전자 기기나 시스템 기기에서의 제조상의 변동이나 사용 환경에 의한 동작 특성의 변동에 대응하여, 규정 전압값에 대하여 오프셋을 설치하는 것, 또는/및 전압값을 소정의 조정 배율로 조정하는 것 등에 의해 전압값을 조정하여 공급하는 것이 바람직한 경우가 있다. 기기의 동작의 최적화를 도모하기 때문이다. 이 경우에도, 출력 전압에 관한 정보로서 부여되는 제1 및 제2 전압 설정 정보로부터, 소정의 조정이 실시된 실전압 정보를 출력할 수 있다.
전원 장치의 제어 회로 또는 전원 장치에 대하여 제1 전압 설정 정보로서 출력 전압의 규정값 정보가 부여되는 경우, 기기별로 고유의 실전압 정보의 조정을 간편히 행할 수 있다. 기기별로 고유의 전압값을 외부로부터 입력할 필요는 없고, 전원 장치의 제어 회로나 전원 장치에 대한 제어를 간편한 것으로 할 수 있다. 또 한, 규정의 전압값으로부터 변동한 고유의 전압값을 기기에 따라 설정하고 싶은 경우에, 전원 장치의 제어 회로나 전원 장치에 대하여, 제1 전압 설정 정보로서, 규정의 전압값으로부터의 변동분을 나타내는 전압 설정에 관한 정보를 입력할 수도 있다. 이에 따라, 기기별로 다른 전압을 간편히 출력할 수 있다.
이하, 본 발명의 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법에 관해서 구체화한 실시예를 도 1 내지 도 6에 기초하여 도면을 참조하면서 상세히 설명한다.
도 1에는, 본 발명에 따른 전원 장치(1)와, 전원 장치(1)에 의해 급전되는 외부 장치(2)의 접속 관계를 도시한다. 도 2의 원리도에서 도시하는 바와 같이, 전원 장치(1)는 복수의 DC-DC 컨버터(30 내지 70)를 탑재하고 있고, 각각 고위측 전원 전압(VDD), 저위측 전원 전압(VSS), PMOS 및 NMOS 트랜지스터의 백게이트 전압(VBGP 및 VBGN), 또한 인터페이스 신호의 임계값 전압 등에 사용되는 기준 전압(Vref)을 외부 장치(2)에 공급한다. 또한, 전원 장치(1)는 아이아이씨(IIC) 버스 등의 통신 회선에 의해 각종 정보를 외부 장치(2)와의 사이에서 교환하고 있다. 외부 장치(2)는 PMOS/NMOS 트랜지스터를 포함하는 MOS 디바이스로 구성되어 있다. 도 7에 도시한 인터페이스 구성 등도 구비하는 것으로 한다.
여기서, 각종 정보란, 외부 장치(2)가 요구하는 전원 전압이나 각 전압 바이어스 등에 관한 제1 전압 설정 정보 등이다. 외부 장치(2)는 전원 장치(1)에 의한 급전에 따라 동작이 시작된다. 이 때문에 아이아이씨(IIC) 버스 등의 통신 회선을 통해 외부 장치(2)로부터 송신되어 오는 제1 전압 설정 정보는 외부 장치(2)가 정 상 상태에 달하기 전의 과도 상태에서 송신하지 않을 수 없다. 이러한 잠정적인 설정 정보가 송신되는 것도 생각할 수 있고, 원래 급전해야 하는 최적화된 전압 설정 정보가 아닌 경우가 있다. 또한, 출력해야 하는 전압값은 다른 명목상의 전압 설정 정보인 것도 생각할 수 있다.
예컨대, 각종 정보로서, 외부 장치(2)를 구성하는 개개의 디바이스 등의 전압 사양에 기초한 제1 전압 설정 정보가 송신되어 오는 경우가 있다. 이 경우에는, 예컨대 도 7에 도시한 바와 같은 디바이스 사이에서의 저위측 전원 전압을 달리하는 인터페이스 구성이 고려되어 있지 않는 것이 된다. 전원 장치(1)에서, 송신되어 온 제1 전압 설정 정보에 인터페이스 구성에 따른 출력 전압 오프셋값 정보를 추가하여 실전압 정보를 조정한 후에, 디바이스에 급전할 수 있으면 적합하다.
또한, 전원 장치(1)에 있어서, 외부 장치(2)로부터 송신되어 오는 제1 전압 설정 정보에 대응된 최적의 제2 전압 설정 정보를 구비해 두면 적합하다.
또한, 외부 장치(2)를 구성하는 디바이스의 변동 상태나 외부 장치(2)의 맞춤 등에 의해 최적의 회로 동작을 얻기 위해서는 전압 범위의 중심값 등의 규정의 전압값과는 다른 전압값을 급전하는 것이 바람직한 경우도 생각된다. 예컨대, 송신되어 오는 제1 전압 설정 정보가 출력 전압의 규정값 정보인 경우에는 전원 장치(1)에서, 제2 전압 설정 정보로서 전압 조정 배율 정보를 구비해 둠으로써, 또한 송신되어 오는 제1 전압 설정 정보가 소정의 전압 조정 배율 정보인 경우에는 전원 장치(1)에서, 제2 전압 설정 정보로서 출력 전압의 규정값 정보를 구비해 둠으로써, 출력 전압의 규정값 정보에 대하여 소정의 전압 조정 배율 정보로 조정된 실전 압 정보를 얻을 수 있으면 적합하다.
그 외, 고위측 전원 전압(VDD)과 PMOS 트랜지스터의 백게이트 전압(VBGP), 저위측 전원 전압(VSS)과 NMOS 트랜지스터의 백게이트 전압(VBGN) 등, 소정의 전압 관계를 유지하는 것이 요구되는 경우도 전원 장치(1)에서, 소정의 조정이 가능하면 적합하다.
이하의 설명에서는 외부 장치(2)로부터 송신되어 오는 각종 제1 전압 설정 정보, 또한 필요에 따라 미리 저장되어 있는 제2 전압 설정 정보에 기초하여, 외부 장치(2)에 대하여 적확한 전압값을 출력하기 위해 실전압 정보를 조정하는 방책을 제1 내지 제4 실시예에서 예시한다.
도 2는 본 발명의 원리도이다. 전원 장치(1)는 제1 내지 제5 DC-DC 컨버터(30 내지 70)를 구비하여 구성되어 있다. 제1 내지 제5 DC-DC 컨버터(30 내지 70)의 출력 전압(VDD, VSS, Vref, VBGP, 및 VBGN)의 전압값을 설정하는 설정 전압( VR1 내지 VR5)은 외부 장치(2)로부터 아이아이씨(IIC) 버스를 통해 송신되어 오는 제1 전압 설정 정보에 기초하여 정해진다. 인터페이스 제어부(IF), 레지스터(REGa 내지 REGd), 전압 조정부(AD), 레지스터(REG1 내지 REG5), 및 DA 컨버터(DAC1 내지 DAC5)를 구비하고 있다. 여기서, 인터페이스 제어부(IF), 레지스터(REGa 내지 REGd), 전압 조정부(AD), 레지스터(REG1 내지 REG5), 및 DA 컨버터(DAC1 내지 DAC5)에 추가로, 제1 내지 제5 DC-DC 컨버터(30 내지 70)를 구성하는, 후술의 오차 증폭기(EA1 내지 EA5), 삼각파 발진기(O1 내지 O5), 및 PWM 비교기(PWM1 내지 PWM5)를 구비하여 전원 장치(1)의 제어 회로(20)를 구성하고 있다.
인터페이스 제어부(IF)의 입력단은 아이아이씨(IIC) 버스에 접속되어 있다. 이 아이아이씨(IIC) 버스는 외부 장치(2)에 접속되고, 외부 장치(2)로부터 제1 전압 설정 정보가 송신된다. 인터페이스 제어부(IF)의 출력단은 레지스터(REGa 내지 REGd)가 각각 접속되어 있다.
레지스터(REGa 내지 REGd)는 전압 조정부(AD)에 접속되어 있다. 전압 조정부(AD)에서는 송신된 제1 전압 설정 정보가 제1 내지 제5 DC-DC 컨버터(30 내지 70) 각각의 실전압 정보로 조정된다. 전압 조정부(AD)는 레지스터(REG1 내지 REG5)에 접속되고, 레지스터(REG1 내지 REG5)는 DA 컨버터(DAC1 내지 DAC5)의 각각에 접속되어 있다. DA 컨버터(DAC1 내지 DAC5)가 제1 내지 제5 DC-DC 컨버터(30 내지 70)에 접속되어 있다. 전압 조정부(AD)에서 조정된 실전압 정보는 레지스터(REG1 내지 REG5)에 저장된 후, DA 컨버터(DAC1 내지 DAC5)로 DA 변환되어 설정 전압(VR1 내지 VR5)이 출력된다.
제1 DC-DC 컨버터(30)는 외부 장치(2)에 대하여 고위측 전원 전압(VDD)을 급전한다. 메인 스위칭 트랜지스터(T11)와, 동기측 스위칭 트랜지스터(T12)와, 쵸크 코일(L1)과, 커패시터(C1)를 구비하고 있다. 메인 스위칭 트랜지스터(T11)는 드레인에 입력 전압(VIN)이 공급된다. 메인 스위칭 트랜지스터(T11)의 소스는 동기측 스위칭 트랜지스터(T12)의 드레인에 접속되어 있다. 동기측 스위칭 트랜지스터(T12)의 소스는 그라운드에 접속되어 있다. 또한 메인 스위칭 트랜지스터(T11)의 소스 및 동기측 스위칭 트랜지스터(T12)의 드레인은 쵸크 코일(L1)의 일단에 접속되어 있다. 쵸크 코일(L1)의 타단이 출력 단자이며 고위측 전원 전압(VDD)이 출력 된다. 또한, 커패시터(C1)는 출력 단자와 그라운드 사이에 접속되어 있다.
또한, 제1 DC-DC 컨버터(30)는 오차 증폭기(EA1)와, 삼각파 발진기(O1)와, PWM 비교기(PWM1)를 구비하고 있다. 오차 증폭기(EA1)의 반전 입력 단자는 출력 단자에 접속되어 있다. 한편, 오차 증폭기(EA1)의 비반전 입력 단자는 DA 컨버터(DAC1)에 접속되어 있고, 설정 전압(VR1)이 입력되어 있다.
삼각파 발진기(O1)는 삼각파 신호를 출력한다. 삼각파 신호는 일정한 전압값의 범위(예컨대 1.0 V 내지 2.0 V)로 진폭한다. 삼각파 발진기(O1)는, 예컨대 OP 증폭기, 저항, 커패시터 등을 이용하여 구성된다.
PWM 비교기(PWM1)는 플러스측 입력 단자(+) 및 마이너스측 입력 단자(-)를 갖는다. 이 플러스측 입력 단자(+)는 오차 증폭기(EA1)의 출력 단자(N1)에 접속되어 있다. 한편, 마이너스측 입력 단자(-)는 삼각파 발진기(O1)에 접속되어 있다. 또한, PWM 비교기(PWM1)의 출력 단자(Q1)는 메인 스위칭 트랜지스터(T11)의 게이트에 접속되고, PWM 비교기(PWM1)의 반전 출력 단자(*Q1)는 동기측 스위칭 트랜지스터(T12)의 게이트에 접속되어 있다.
제2 내지 제4 DC-DC 컨버터(40 내지 60)의 구성은 제1 DC-DC 컨버터(30)의 구성과 유사하다. 제1 DC-DC 컨버터(30)의 오차 증폭기(EA1) 대신에 오차 증폭기(EA2 내지 EA4)가 구비되고, 각각의 비반전 입력 단자에 설정 전압(VR2 내지 VR4)이 입력되어 있다. 또한, PWM 비교기(PWM1) 대신에 PWM 비교기(PWM2 내지 PWM4)가 구비되고, 메인 스위칭 트랜지스터(T11) 대신에 메인 스위칭 트랜지스터(T21 내지 T41), 동기측 스위칭 트랜지스터(T12) 대신에 동기측 스위칭 트랜지스 터(T22 내지 T42), 쵸크 코일(L1) 대신에 쵸크 코일(L2 내지 L4), 커패시터(C1) 대신에 커패시터(C2 내지 C4)가 구비되어 있다.
쵸크 코일(L2 내지 L4)의 타단이 출력 단자이며, 각각 저위측 전원 전압(VSS), 기준 전압(Vref), 및 PMOS 트랜지스터의 백게이트 전압(VBGP)이 출력된다.
또한, 마이너스 전압인 NMOS 트랜지스터의 백게이트 전압(VBGN)을 출력하는 제5 DC-DC 컨버터(70)의 구성은 제1 내지 제4 DC-DC 컨버터(30 내지 60)와 마찬가지로, 오차 증폭기(EA5), 삼각파 발진기(O5), PWM 비교기(PWM5), 메인 스위칭 트랜지스터(T51), 동기측 스위칭 트랜지스터(T52), 쵸크 코일(L5), 및 커패시터(C5)를 구비하고 있다.
여기서, 마이너스 전압을 출력하기 위해 제1 내지 제4 DC-DC 컨버터(30 내지 60)에서의 접속과는 달리, 동기측 스위칭 트랜지스터(T52) 및 커패시터(C5)는 그라운드 대신에 출력 단자에 접속되어 있다. 또한, 쵸크 코일(L5)은 출력 단자 대신에 그라운드에 접속되어 있다. 또한, 출력 단자와 오차 증폭기(EA5)의 반전 입력 단자의 사이에는 반전 증폭기(INV)가 구비되고, 출력 전압이 반전하여 오차 증폭기(EA5)의 반전 입력 단자에 피드백된다.
여기서, 인터페이스 제어부(IF)는 통신부에 상당한다.
다음에, 전원 장치(1)의 제어 방법을 설명한다. 인터페이스 제어부(IF)는 아이아이씨(IIC) 버스에 접속된 외부 장치(2)로부터 제1 전압 설정 정보를 수신한다. 인터페이스 제어부(IF)에 의해 수신된 제1 전압 설정 정보는 대상이 되는 DC-DC 컨 버터별로, 레지스터(REGa 내지 REGd)에 저장된다. 송신되어 오는 제1 전압 설정 정보는 논리적인 전압값을 나타내는 정보이기 때문에 저위측 전원 전압에 대한 전위차로 나타나는 것이다. 즉, 그라운드에 대한 전압값을 나타내는 정보이다. 따라서, 저위측 전원 전압(VSS)이 그라운드와 다른 경우에는, 실제의 전압값을 나타내는 실전압 정보에 일치하여 제1 전압 설정 정보가 송신되지 않는다. 이에 따라, 레지스터(REGa 내지 REGd)는 DC-DC 컨버터의 수에 대하여 하나 적은 구성으로 되어 있다. 송신되어 오는 제1 전압 설정 정보는 저위측 전원 전압(VSS)을 그라운드로 하고 있기 때문에 저위측 전원 전압(VSS)에 관한 제1 전압 설정 정보를 송신할 필요가 없기 때문이다.
레지스터(REGa 내지 REGd)에 저장되는 제1 전압 설정 정보는, 예컨대 전원 전압, 기준 전압, PMOS 트랜지스터의 백게이트 전압, 및 NMOS 트랜지스터의 백게이트 전압 등의 출력 전압을 설정하기 위한 정보이다. 출력 전압의 규정값 정보, 출력 전압 조정 배율 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보 등이다.
여기서, 특정 전압이란, 전원 장치(1)로부터 출력되는 출력 전압에 관련되는 전압으로서, 명목적, 잠정적으로 부여되는 논리적인 전압값(규정값)과, 실제로 출력되는 전압값(조정값)을 비교하기 위한 전압이다. 예컨대, 임계값 전압이 특정 전압의 일례이다. 도 7에서, 제어용 LSI(100)를 단독으로 생각한 경우, 임계값 전압은 전원 전압(1.2 V)의 1/2의 전압인 0.6 V이다. 이것이 특정 전압의 규정값이다. 도 7에 도시하는 인터페이스를 채용하면 임계값 전압은 종단용 전압(VTT)(1.25 V) 에 일치시켜야 하다. 이것이 특정 전압의 조정값이다.
각 레지스터(REGa 내지 REGd)에 저장되는 제1 전압 설정 정보는 논리적인 전압값의 정보를 나타내는 디지털 신호, 또는 출력해야 하는 전압값의 실전압 정보에 대응하는 코드 정보를 나타내는 디지털 신호이다.
전압 조정부(AD)에서는 레지스터(REGa 내지 REGd)에 저장된 제1 전압 설정 정보에 기초하여, 각 제1 내지 제5 DC-DC 컨버터(30 내지 70)로부터 출력해야 하는 전압값의 정보인 실전압 정보를 조정한다. 조정된 실전압 정보는 제1 내지 제5 DC-DC 컨버터(30 내지 70)별로 레지스터(REG1 내지 REG5)에 저장된다. 레지스터(REG1 내지 REG5)에 저장되어 있는 실전압 정보는 디지털 신호이다. 이들 디지털 신호가 DA 컨버터(DAC1 내지 DAC5)에서 아날로그값으로 변환된다. 변환된 아날로그 신호는 제1 내지 제5 DC-DC 컨버터(30 내지 70)의 설정 전압(VR1 내지 VR5)으로서, 오차 증폭기(EA1 내지 EA5)의 비반전 입력 단자에 입력된다.
오차 증폭기(EA1 내지 EA5)의 반전 입력 단자에는 제1 내지 제5 DC-DC 컨버터(30 내지 70)의 출력 전압이 귀환되어 있다. 각각 설정 전압(VR1)에 대한 고위측 전원 전압(VDD)의 차전압, 설정 전압(VR2)에 대한 저위측 전원 장치(VSS)의 차전압, 설정 전압(VR3)에 대한 기준 전압(Vref)의 차전압, 설정 전압(VR4)에 대한 백게이트 전압(VBGP)의 차전압, 및 설정 전압(VR5)에 대한 반전된 백게이트 전압(VBGN)의 차전압이 오차 증폭된다. 출력 단자(N1 내지 N5)로부터 출력되는 오차 출력 전압은 PWM 비교기(PWM1 내지 PWM5)의 플러스측 입력 단자(+)에 입력된다.
PWM 비교기(PWM1 내지 PWM5)의 마이너스측 입력 단자(-)에는 삼각파 발진 기(O1 내지 O5)로부터의 삼각파 신호가 입력된다. PWM 비교기(PWM1 내지 PWM5)는 오차 출력 전압과 삼각파 신호의 전압값을 비교한다.
오차 출력 전압이 삼각파 신호의 전압값보다 클 때는 PWM 비교기(PWM1 내지 PWM5)가 하이 레벨의 PWM 신호를 출력 단자(Q1) 내지 (Q5)로부터 출력한다. 동시에, 로우 레벨의 반전 PWM 신호를 반전 출력 단자(*Q1) 내지 (*Q5)로부터 출력한다. 오차 출력 전압이 삼각파 신호의 전압값보다 작을 때는 PWM 비교기(PWM1 내지 PWM5)가 로우 레벨의 PWM 신호를 출력 단자(Q1) 내지 (Q5)로부터 출력한다. 동시에 하이 레벨의 반전 PWM 신호를 반전 출력 단자(*Q1) 내지 (*Q5)로부터 출력한다.
PWM 신호는 메인 스위칭 트랜지스터(T11 내지 T51)의 게이트에 입력된다. 메인 스위칭 트랜지스터(T11 내지 T51)는 PWM 신호가 하이 레벨일 때에 온 상태가 되고, 로우 레벨일 때에 오프 상태가 된다. 반전 PWM 신호는 동기측 스위칭 트랜지스터(T12 내지 T52)의 게이트에 입력된다. 동기측 스위칭 트랜지스터(T12 내지 T52)는 반전 PWM 신호가 로우 레벨일 때에 오프 상태가 되고, 하이 레벨일 때에 온 상태가 된다. PWM 신호가 하이 레벨과 로우 레벨 사이에서 반복 변화되고, 동시에 반전 PWM 신호가 로우 레벨과 하이 레벨 사이에서 반복 변화됨으로써, 출력 전압(VDD, VSS, Vref, VBGP, VBGN)이 설정 전압(VR1 내지 VR5)에 일치하도록 제어된다. 단지 출력 전압은 설정 전압(VR5)과는 극성이 반전된 전압값이 된다.
아이아이씨(IIC) 버스에 의해 송신되어 오는 제1 전압 설정 정보는 레지스터(REGa 내지 REGd)에 저장된다. 레지스터(REGa 내지 REGd)에 저장된 제1 전압 설정 정보는 전압 조정부(AD)에서 실전압 정보로 조정되어 레지스터(REG1 내지 REG5) 에 저장된다. 레지스터(REG1 내지 REG5)로부터 출력되는 실전압 정보가, 제1 내지 제5 DC-DC 컨버터(30 내지 70)의 출력 전압(VDD, VSS, Vref, VBGP, VBGN)을 설정하는 설정 전압(VR1 내지 VR5)으로서, 각 출력 전압을 원하는 전압값으로 제어할 수 있다. 전압 조정부(AD)에 의해 제1 전압 설정 정보 여하에 상관없이, 최적의 실전압 정보를 조정할 수 있다.
도 3은, 제1 실시예에 적용되는 전압 조정부(AD1)의 회로 블록도이다. 도 2의 원리도에서의 전압 조정부(AD)를 구체화한 것이다. 제1 실시예에서는 전원 장치(1)는 도 7에 예시되는 인터페이스를 구성하는 제어용 LSI(100)에의 급전을 하는 것으로서 설명한다.
도 7의 제어용 LSI(100)에서는 저위측 전원 전압을 그라운드로 한 경우의 명목상의 전원 전압이, 예컨대 1.2 V인 것으로 한다. 전원 전압값 정보(VD0)가 1.2V의 전압값의 정보를 갖고 레지스터(REGa)에 저장된다. PMOS/NMOS 트랜지스터의 백게이트에는 백게이트 효과를 갖게 하기 위해 PM0S 트랜지스터에 관해서는 고위측 전원 전압으로부터, 예컨대 ΔVP 높은 전압값이 인가되는 것으로 하고, NMOS 트랜지스터에 관해서는 그라운드로부터, 예컨대 ΔVN 낮은 전압값이 인가되는 것으로 한다. PMOS 트랜지스터의 백게이트 효과 전압값 정보(DVP)가 ΔVP의 전압값의 정보를 갖고 레지스터(REGc)에 저장된다. 또한, NMOS 트랜지스터의 백게이트 효과 전압값 정보(DVN)가 ΔVN 전압값의 정보를 갖고 레지스터(REGd)에 저장된다. 또한, 인터페이스 신호의 종단용 전압(VTT)은, 예컨대 1.25 V가 된다. 제어용 LSI(100)의 임계값 전압을 종단용 전압(VTT)에 일치시켜야 한다. 기준 전압값 정보(VRF0)가 1.25 V의 전압값의 정보를 가지고 레지스터(REGb)에 저장된다.
연산부(OP1)에서 행해야 하는 연산은 전원 전압값 정보(VD0)와 기준 전압값 정보(VRF0)로부터, 전원 장치(1)로부터 출력되는 물리적인 고위측 전원 전압(VDD)을 설정하는 실고위측 전원 전압 정보(VR1D)를 구하는 것이다. 제어용 LSI(100)의 논리 임계값 전압을 종단용 전압(VTT)(1.25 V)에 일치시키는 것이기 때문에 물리적인 고위측 전원 전압(VDD)을 나타내는 실고위측 전원 전압 정보(VR1D)는 기준 전압값 정보(VRF0)에 전원 전압값 정보(VD0)의 1/2을 추가하여 연산된다.
VR1D=VD0/2+VRF0이 된다.
구체적인 전압값으로서, 고위측 전원 전압(VDD)은 1.2 V/2+1.25 V=1.85 V가 출력된다.
연산부(OP1)는 제산기와 가산기로 구성된다. 제1 실시예에서 제산기에서는 2로의 제산을 행한다. 디지털 연산에서는 1 비트의 비트 시프트 동작에 의해 간단히 실현할 수 있다. 또한, 가산기에 관해서도 디지털 연산 분야에서는, 주지의 회로 구성에 의해 용이하게 실현할 수 있다.
연산부(OP2)에서 행해야 하는 연산은 전원 전압값 정보(VD0)와 기준 전압값 정보(VRF0)로부터, 전원 장치(1)로부터 출력되는 물리적인 저위측 전원 전압(VSS)을 설정하는 실저위측 전원 전압 정보(VR2D)를 구하는 것이다. 연산부(OP1)와 마찬가지로, 물리적인 저위측 전원 전압(VSS)을 나타내는 실저위측 전원 전압 정보(VR2D)는 기준 전압값 정보(VRF0)로부터 전원 전압값 정보(VD0)의 1/2을 감하여 연산된다.
VR2D=VRF0-VD0/2가 된다.
구체적인 전압값으로서, 저위측 전원 전압(VSS)은 1.25 V-1.2 V/2=0.65 V가 출력된다.
연산부(OP2)는 제산기와 감산기로 구성된다. 연산기(OP1)의 경우와 마찬가지로, 제산기에 관해서는, 디지털 연산에서는 1 비트의 비트 시프트 동작에 의해 간단히 실현할 수 있다. 또한, 감산기에 관해서도 디지털 연산 분야에서는, 주지의 회로 구성에 의해 용이하게 실현할 수 있다.
연산부(OP3)에서 행해야 하는 연산은 실고위측 전원 전압 정보(VR1D)에 PMOS 트랜지스터의 백게이트 효과 전압값 정보(DVP)를 가산하여 전원 장치(1)로부터 출력되고, PMOS 트랜지스터의 백게이트 효과를 발휘하는 물리적인 백게이트 전압(VBGP)을 설정하는 실PMOS 백게이트 전압 정보(VR4D)를 구하는 것이다. 마찬가지로, 연산부(OP4)에서 행해야 하는 연산은 실저위측 전원 전압 정보(VR2D)로부터 NMOS 트랜지스터의 백게이트 효과 전압값 정보(DVN)를 감산하여 전원 장치(1)로부터 출력되고, NMOS 트랜지스터의 백게이트 효과를 발휘하는 물리적인 백게이트 전압(VBGN)을 설정하는 실NMOS 백게이트 전압 정보(VR5D)를 구하는 것이다. 각각 다음 식에서 나타내어진다.
VR4D=VR1+DVP,
VR5D=VR2-DVN이다.
구체적인 전압값으로서, PMOS 트랜지스터의 백게이트 전압(VBGP)은 =1.85 V+ΔVP가 출력되고, NMOS 트랜지스터의 백게이트 전압(VBGN)은 =0.65 V-ΔVN이 출력 된다.
연산부(OP3, OP4)는 각각, 가산기, 감산기로 구성된다. 디지털 연산 분야에서는 두 개 모두 주지의 회로 구성에 의해 용이하게 실현할 수 있다.
제1 실시예에서는 전술한 바와 같이, 제1 전압 설정 정보를 연산부(OP1 내지 OP4)에 의해 사칙 연산함으로써, 실전압 정보를 조정할 수 있다. 또한, 기준 전압값 정보(VRF0)는 그대로 실기준 전압값 정보(VR3D)로서, 레지스터(REG3)에 저장된다. 실기준 전압값 정보(VR3D)가 나타내는 전압값은 기준 전압값 정보(VRF0)가 나타내는 전압값과 동일한 1.25 V이다.
여기서, 전원 전압값 정보(VD0)는 출력 전압의 규정값 정보의 일례이며, PMOS/NMOS 트랜지스터의 백게이트 효과 전압값 정보(DVP, DVN)는 출력 전압 오프셋값 정보의 일례이다. 출력 전압 오프셋값 정보인 백게이트 효과 전압값 정보(DVP, DVN)를 실고위측/저위측 전원압 정보(VR1D, VR2D)에 가감산함으로써, 실P/NMOS 백게이트 전압 정보(VR4D, VR5D)를 얻을 수 있다. 또한 기준 전압값 정보(VRF0)는 특정 전압의 조정값 정보의 일례이다.
전원 전압값 정보(VD0)가 나타내는 전압값(1.2 V)의 1/2 전압값(0.6 V)을 나타내는 정보를 특정 전압의 규정값 정보라고 하면 감산기를 사용하여 특정 전압의 조정값 정보인 기준 전압값 정보(VRF0)로부터 특정 전압의 규정값 정보를 감산하여 차분 오프셋값 정보를 구하고, 가산기에 의해 전원 전압값 정보(VD0) 등의 출력 전압의 규정값 정보에 차분 오프셋값 정보를 가산하여 실전압 정보를 조정할 수 있다. 이 경우, 차분 오프셋값 정보에 의해 나타나는 전압값은 1.25 V-0.6 V=0.65 V 가 된다. 이 전압값은 저위측 전원 전압(VSS)에 일치하는 것은 물론이다. 제1 실시예에서는 그라운드로부터 저위측 전원 전압(VSS)에의 시프트가 차분 오프셋값 정보에 의해 시프트되는 전압값에 해당한다. 제1 실시예에서는 이 연산 대신에 연산부(OP1 내지 OP4)에 의한 연산에 의해 실전압 정보를 조정하고 있다.
또한, 제1 실시예에서는 출력 전압 오프셋값 정보를 가감산하는 대상이 실고위측/저위측 전원 전압값 정보(VR1D, VR2D)인 경우를 예로 들어 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 제1 전압 설정 정보에 대하여 가감산하는 구성으로 할 수도 있다. 또한, 실고위측 전원 전압 정보(VR1D), 실저고위측 전원 전압 정보(VR2D), 실기준 전압값 정보(VR3D), 실PMOS 백게이트 전압 정보(VR4D), 및 실NMOS 백게이트 전압 정보(VR5D)는 실전압 정보의 일례이다.
연산부(OP1 내지 OP4), 또는 그 밖의 연산에 관해서도, 주지인 회로 구성에서 하드웨어적으로 구성하는 것, 및 주지인 연산 루틴을 사용하여 소프트웨어적으로 실현하는 것, 2가지 모두 가능한 것은 물론이다.
도 4는 제2 실시예를 도시하는 회로 블록도이다. 제2 실시예에서는 증폭기(A1), 및 비교기(CMP1)가 구비되어 있는 동시에, 셀렉터(S1, S2)가 추가된 전압 조정부(AD2)가 구비되어 있다. 제1 DC-DC 컨버터(30)에서, 쵸크 코일(L1)과 커패시터(C1)의 접속점으로부터 출력측의 전류 경로에 센스 저항(RS)을 구비하고 있다. 센스 저항(RS)의 양단은 증폭기(A1)에 접속되어 있다. 쵸크 코일(L1)과 커패시터(C1)의 접속점이 비반전 입력 단자에, 출력측이 반전 입력 단자에 각각 접속되어 센스 저항(RS)에 의해 전압 변환된 출력 전류를 증폭한다. 증폭기(A1)의 출력 단자 는 비교기(CMP1)의 비반전 입력 단자에 접속되어 있다. 비교기(CMP1)의 반전 입력 단자는 참조 전압(VRF)에 접속되어 있다. 비교기(CMP1)의 출력 단자는 셀렉터(S1, S2)의 선택 단자(S)에 접속되어 있다.
여기서, 고위측 전원 전압(VDD)이 제1 출력 전압에 상당한다. 증폭기(A1)가 버퍼부에 상당하고, 셀렉터(S1, S2), 및 레지스터(REGc1, REGc2, REGd1, REGd2)가 선택부에 상당한다. 또한 참조 전압(VRF)은 참조값에 상당한다. 또한 센스 저항(RS)과 증폭기(A1)가 전원 장치에서의 검출부에 상당한다. 추가로 비교기(CMP1), 셀렉터(S1, S2), 및 레지스터(REGc1, REGc2, REGd1, REGd2)를 더 구비하여 전압 변경부에 상당한다. 또한 증폭기(A1)가 전원 장치의 제어 회로에서의 검출부에 상당한다. 추가로 비교기(CMP1), 셀렉터(S1, S2), 및 레지스터(REGc1, REGc2, REGd1, REGd2)를 더 구비하여 전압 변경부에 상당한다.
셀렉터(S1)는 레지스터(REGc1 및 REGc2) 중 어느 하나를 선택하고, 제1 실시예에서의 레지스터(REGc) 대신에 연산기(OP3)에 접속되어 있다. 연산(OP3)의 다른 쪽은 레지스터(REG1)에 접속되어 있다. 셀렉터(S2)는 레지스터(REGd1 및 REGd2)의 어느 하나를 선택하고, 제1 실시예에서의 레지스터(REGd) 대신에 연산기(OP4)에 접속되어 있다. 연산기(OP4)의 다른 쪽은 레지스터(REG2)에 접속되어 있다.
레지스터(REGc1 및 REGc2)에는 PMOS 트랜지스터의 물리적인 백게이트 전압(VBGP)을 설정하는 실PMOS 백게이트 전압 정보(VR4D)를 조정함에 있어, 실고위측 전원 전압 정보(VR1D)에 가산하는 상이한 전압값 정보를 갖는 백게이트 효과 전압값 정보(DVP1, DVP2)가 저장되어 있다. 마찬가지로, 레지스터(REGd1 및 REGd2)에는 NMOS 트랜지스터의 물리적인 백게이트 전압(VBGN)을 설정하는 실NMOS 백게이트 전압 정보(VR5D)를 조정함에 있어, 실저위측 전원 전압 정보(VR2D)로부터 감산하는 상이한 전압값 정보를 갖는 백게이트 효과 전압값 정보(DVN1, DVN2)가 저장되어 있다. 여기서, 각 정보가 나타내는 전압값의 대소 관계는 DVP1>DVP2, DVN1>DVN2인 것으로 한다. 백게이트 효과 전압값 정보(DVP1, DVN1)가 선택되는 경우에 보다 큰 백게이트 효과를 발휘하는 실P/NMOS 백게이트 전압 정보(VR4D, VR5D)가 조정된다.
M0S 트랜지스터에서는 백게이트 효과가 작아지면 임계값 전압이 얕아진다. 누설 전류가 증대하는 반면, 전류 구동 능력에 따른 동작 속도가 향상한다. 반대로, 백게이트 효과가 커지면 임계값 전압이 깊어진다. 전류 구동 능력에 따른 동작 속도가 제한되는 반면, 누설 전류가 저감된다. MOS 트랜지스터로 구성된 반도체 장치가 동작 상태인 경우에 백게이트 효과를 작게 하여 임계값 전압을 얕게 하고, 동작이 중지되어 있는 스탠바이 상태의 경우에, 백게이트 효과를 크게 하여 임계값 전압을 깊게 하는 것이 적합하다.
도 4에 도시하는 제2 실시예에서는 반도체 장치의 동작 상태를 고위측 전원 전압(VDD)에 흐르는 출력 전류의 다과(多寡)에 의해 검출한다. 반도체 장치가 스탠바이 상태에 있고, 출력 전류가 작게 증폭기(A1)로 증폭된 출력 전압이 참조 전압(VRF)을 밑돌면 비교기(CMP1)의 출력 전압이 로우 레벨을 출력한다. 이 때, 셀렉터(S1, S2)가 레지스터(REGc1, REGd1)를 선택하는 설정으로 하면 보다 큰 전압값 신호(DVP1, DVN1)가 선택된다. 백게이트 효과를 보다 크게 발휘하게 된다. 스탠바이 상태에서, 임계값 전압이 깊게 설정되어 누설 전류를 저감할 수 있다.
반도체 장치가 동작 상태에 있어 출력 전류가 흐르는 경우, 증폭기(A1)의 출력 전압에서 참조 전압(VRF)을 넘을 때까지 출력 전류가 증대하면 비교기(CMP1)의 출력 전압이 하이 레벨을 출력한다. 이에 따라, 셀렉터(S1, S2)가 레지스터(REGc2, REGd2)를 선택하기 때문에 보다 작은 전압값 신호(DVP2, DVN2)가 선택된다. 백게이트 효과를 보다 작게 발휘하게 된다. 동작 상태에서, 임계값 전압이 얕게 설정되어 동작 속도의 향상을 도모할 수 있다.
도 5는 제3 실시예의 전원 장치(13), 및 전원 장치(13)의 제어 회로(23)를 도시하는 회로 블록도이다. 제3 실시예에서는 저위측 전원 전압(VSS)을 출력하는 제2 DC-DC 컨버터(40)는 구비하고 있지 않다. 레지스터(REGa 내지 REGd) 대신에 레지스터(REGe)가 구비되어 있고, 또한 전압 조정부(AD3)가 구비되어 있다. 저위측 전원 전압(VSS)은 그라운드와 같은 전위가 유지되고, 그 외의 전압값이 출력 전압 조정 배율 정보를 이용하여 생성되는 경우이다. 예컨대, 출력 전압의 규정값 정보에 대하여 0.9 배, 1.1 배 등의 소정 배율 정보로 조정되는 경우이다.
전압 조정부(AD3)는 연산부(OP5 내지 OP8)를 구비하고 있고, 각 연산부(OP5 내지 OP8)에는 레지스터(REGe)가 접속되는 동시에, 미리 설정되어 있는 출력 전압의 규정값 정보로서 논리적인 전압값을 나타내는 전압값 정보(VD0, VRF0, VBGP0, VBGN0)가 접속되어 있다. 여기서, 전압값 정보(VD0)는 전원 전압의 규정값 정보를 나타내고, 전압값 정보(VRF0)는 기준 전압의 규정값 정보를 나타내며, 전압값 정보(VBGP0)는 PMOS 트랜지스터의 백게이트 전압의 규정값 정보를 나태내고, 전압값 정보(VBGN0)는 NMOS 트랜지스터의 백게이트 전압의 규정값 정보를 나타낸다.
레지스터(REGe)에는 출력 전압 조정 배율 정보가 저장된다. 급전을 받는 외부 장치(2) 등의 제조 변동이나 개개의 디바이스의 조합 등에 따라 최적의 전압값을 조정할 때, 출력 전압의 규정값 정보에 대한 소정의 배율 정보를 가지고 조정하는 경우를 생각할 수 있다. 이 경우, 외부 장치(2) 등으로부터 송신되어 오는 출력 전압 조정 배율 정보가 저장되어 있다.
연산부(OP5 내지 OP8)는 승산기이다. 미리 정해진 논리적인 전압값을 나타내는 전압값 정보(VD0, VRF0, VBGP0, VBGN0)에, 레지스터(REGe)에 저장되어 있는 출력 전압 조정 배율 정보가 승산된다. 이 경우, 승산기는 디지털 연산 분야에서는, 주지의 회로 구성, 또는 주지의 소프트웨어에 의해 용이하게 실현할 수 있다.
여기서, 미리 정해져 있는 전압값 정보(VD0, VRF0, VBGP0, VBGN0)는 제2 전압 설정 정보에 상당한다. 또한, 출력 전압 조정 배율 정보를 미리 정해지는 제2 전압 설정 정보로 하고, 전압값 정보(VD0, VRF0, VBGP0, VBGN0)를 외부로부터 송신하도록 설정하는 것도 가능하다.
도 5에 도시하는 제3 실시예에서는 외부 장치(2)의 그라운드가 불변이고, 그라운드를 기준으로서 정해지는 각종 전압이 소정의 배율로 조정되는 경우에 적용할 수 있다. 외부 장치(2)별로 전압값을 개별로 조정하여 급전해야 하는 경우 등에, 외부로부터 출력 전압의 규정값 정보에 대한 출력 전압 조정 배율 정보를 송신해 주면 외부 장치(2)별로 출력 전압의 규정값 정보에 대하여 조정된 실전압 정보에 따라, 전압값을 출력할 수 있다.
도 6은 제4 실시예의 전원 장치(14), 및 전원 장치(14)의 제어 회로(24)를 도시하는 회로 블록도이다. 제4 실시예는 제1 전압 설정 정보가 코드 정보로서 송신되어 오는 경우이다. 전압 조정부로서 불휘발성 메모리(AD4)를 구비하고 있다.
인터페이스 제어부(IF)로부터의 코드 정보는 불휘발성 메모리(AD4)의 어드레스 신호로서 어드레스 단자(AD)에 입력되는 동시에, 제1 내지 제5 DC-DC 컨버터(30 내지 70)에 대한 실전압 정보를 저장하는 레지스터(REG1 내지 REG5)를 선택하는 선택 신호로서, 각 레지스터(REG1 내지 REG5)의 선택 단자(S)에 입력된다. 불휘발성 메모리(AD4)의 출력 단자(O)는 각 레지스터(REG1 내지 REG5)의 데이터 입력 단자(D)에 접속되어 있다.
외부 장치(2) 등의 외부로부터 송신되어 오는 코드 정보가 인터페이스 제어부(IF)로부터 출력되면 코드 정보에 따라, 불휘발성 메모리(AD4)에 저장되어 있는 실전압 정보가 출력 단자(O)에 출력된다. 코드 정보는 동시에 대응하는 레지스터(REG1 내지 REG5)를 선택한다. 이에 따라, 불휘발성 메모리(AD4)로부터 출력된 물리적인 전압값을 나타내는 실전압 정보가 대응하는 레지스터에 저장된다. 코드 정보에 대응하는 실전압 정보가 저장된 레지스터에 관해서는 대응하는 DC-DC 컨버터를 동작시킬 수 있다.
코드 정보의 입력 순서에 따라, 실전압 정보가 레지스터(REG1 내지 REG5)에 저장되는 순서가 결정된다. 모든 레지스터(REG1 내지 REG5)에의 저장이 완료된 후 제1 내지 제5 DC-DC 컨버터(30 내지 70)를 기동하는 구성으로 할 수 있다. 또한, 실전압 정보가 저장되는 것에 대응하는 DC-DC 컨버터를 기동하는 것도 가능하다. 이 경우, 외부 장치(2)로부터 출력되는 코드 정보의 순서를 외부 장치(2)에서의 회 로 구성이나 디바이스 구성에 따라 결정하는 것이 요구된다. 예컨대, 제4 실시예의 경우에는 고위측 전원 전압(VDD)과 저위측 전원 전압(VSS)을 선행하여 상승시킨 후, 백게이트 전압(VBGP, VBGN), 및 기준 전압(Vref)을 상승시키는 등의 상승 순서에 유의하는 것이 요구된다.
이상 상세히 설명한 바와 같이, 본 실시예에 따른 전원 장치의 제어 회로, 전원 장치에서는 전압 조정부(AD, AD1, AD2, AD3, AD4)에 의해 제1 전압 설정 정보로서 외부로부터 입력되는 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보에 따라, 실전압 정보가 조정된다. 또는 제1 전압 설정 정보인 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보와, 제2 전압 설정 정보로서 미리 설정되어 있는 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보에 따라, 실전압 정보가 조정된다. 전원 장치의 출력 전압은 조정된 실전압 정보에 기초하여 제어된다.
또한, 본 실시예의 전원 장치의 제어 방법에서는 제1 전압 설정 정보로서 외부로부터 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보가 입력되고, 입력된 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보에 따라, 실전 압 정보가 조정된다. 또는 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보가 제2 전압 설정 정보로서 미리 설정된 후에 외부로부터 출력 전압의 규정값 정보, 출력 전압 오프셋값 정보, 특정 전압의 규정값 정보, 특정 전압의 조정값 정보, 또는/및 출력 전압 조정 배율 정보가 입력되고, 실전압 정보가 조정된다. 전원 장치는 조정된 실전압 정보에 기초하여 출력 전압이 제어된다.
이에 따라, 외부로부터 입력되어 또는/및 미리 정해져 있는, 제1 전압 설정 정보 또는/및 제2 전압 설정 정보에 의해 공급 목적지에의 출력 전압으로서 설정되어 있는 전압값이 실제로 요구되는 물리적인 전압값과는 다른 경우에도 실전압 정보를 유연하게 조정하여 원하는 출력 전압을 설정할 수 있다.
반도체 장치로 대표되는 전자 기기나 전자 기기를 조합시켜 구성되는 시스템 기기의 회로 구성에 따라, 또는/및 전자 기기나 시스템 기기에서의 제조상의 변동이나 사용 환경에 의한 동작 특성의 변동에 대응하여 규정한 전압값에 대하여 오프셋을 설치하는 것, 또는/및 전압값을 소정의 조정 배율로 조정하는 것 등에 의해 전압값을 적절히 조정하여 공급할 수 있다. 기기의 동작의 최적화를 도모할 수 있다.
또한, 전압 설정 정보로부터, 기기별로 요구되는 고유의 물리적인 전압값을 나타내는 실전압 정보의 조정을 간편히 행할 수 있다. 기기별로 고유의 전압값을 외부로부터 입력할 필요는 없고, 전원 장치의 제어 회로나 전원 장치에 대한 제어를 간편한 것으로 할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
예컨대, 본 실시예에서는 전원 장치를 구성하는 것으로서, 제1 내지 제5 DC-DC 컨버터를 구비하는 경우에 관해서 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 선형 레귤레이터나 그 외의 전원 장치에서도 마찬가지로 적용할 수 있는 것은 물론이다. 또한, 전원 장치에 구비되는 출력 전압의 수나 전압값의 특별한 제한은 없다.
또한, 본 발명의 전원 장치의 제어 회로나 전원 장치는 반도체 기술에 의해 반도체 집적 회로상에 실현하는 것도 멀티 칩 모듈(MCP) 등의 모듈이나 회로 기판상에 실현하는 것도 가능하다. 또한, 전원 장치의 제어 회로나 전원 장치로서 독립하여 실현하는 것 외, 다른 기기에 실장하는 것도 가능하다.
여기서, 본 발명의 기술 사상에 의해 배경 기술에서의 과제를 해결하기 위한 수단을 이하에 열기한다.
(부기 1) 외부로부터의 지령에 따라 출력 전압의 전압값을 제어하는 전원 장치의 제어 회로로서,
외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 상기 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 전압 조정부를 포함하고,
상기 전압 조정부로부터 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치의 제어 회로.
(부기 2) 상기 전압 조정부는 적어도 2개의 상기 제1 전압 설정 정보 사이의, 또는 상기 제1 전압 설정 정보와 상기 제2 전압 설정 정보 사이의 연산을 행하는 연산부를 포함하는 것을 특징으로 하는 부기 1에 기재한 전원 장치의 제어 회로.
(부기 3) 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보 및 출력 전압 조정 배율 정보 중 적어도 어느 하나이고, 상기 제2 전압 설정 정보는, 상기 출력 전압의 규정값 정보 및 상기 출력 전압 조정 배율 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 신호이며,
상기 연산부는 상기 출력 전압의 규정값 정보와 상기 출력 전압 조정 배율 정보를 승산하는 승산부를 포함하는 것을 특징으로 하는 부기 2에 기재한 전원 장치의 제어 회로.
(부기 4) 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보 및 출력 전압 오프셋값 정보 중 적어도 어느 하나이고, 상기 제2 전압 설정 정보는, 상기 출력 전압의 규정값 정보 및 상기 출력 전압 오프셋값 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 정보이며,
상기 연산부는 상기 출력 전압의 규정값 정보에 대하여 상기 출력 전압 오프셋값 정보를 가감하는 가산부를 포함하는 것을 특징으로 하는 부기 2에 기재한 전원 장치의 제어 회로.
(부기 5) 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보, 특정 전압의 규정값 정보, 및 특정 전압의 조정값 정보 중 적어도 어느 하나이고, 상기 제2 전 압 설정 정보는, 상기 출력 전압의 규정값 정보, 상기 특정 전압의 규정값 정보, 및 상기 특정 전압의 조정값 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 신호이며,
상기 전압 조정부는 상기 특정 전압의 규정값 정보에 대한 상기 특정 전압의 조정값 정보의 차분 오프셋값 정보를 구하는 감산부와, 상기 출력 전압의 규정값 정보에 상기 차분 오프셋값 정보를 가산하는 가산부를 포함하는 것을 특징으로 하는 부기 2에 기재한 전원 장치의 제어 회로.
(부기 6) 상기 전원 장치는 전압값이 각각 다른 복수의 출력 전압을 출력하고,
상기 복수의 출력 전압 중 하나인 제1 출력 전압에 관련되는 출력 전류를 검출하며, 이 검출된 상기 출력 전류의 변화에 기초하여, 상기 제1 출력 전압을 제외한 적어도 하나의 상기 출력 전압을 변화시키는 전압 변경부를 포함하는 것을 특징으로 하는 부기 1에 기재한 전원 장치의 제어 회로.
(부기7) 상기 전압 변경부는,
상기 출력 전류를 검출하는 검출부와,
상기 검출부의 검출값과 참조값의 비교 결과를 출력하는 비교부와,
상기 비교 결과에 기초하여, 적어도 하나의 상기 출력 전압의 전압값에 관한 상기 실전압 정보를 조정하기 위해, 상기 제1 또는/및 제2 전압 설정 정보를 선택하는 선택부를 포함하는 것을 특징으로 하는 부기 6에 기재한 전원 장치의 제어 회로.
(부기 8) 상기 검출부는, 전압으로 변환된 상기 출력 전류의 값이 입력되어 상기 검출값을 출력하는 버퍼부를 포함하는 것을 특징으로 하는 부기 7에 기재한 전원 장치의 제어 회로.
(부기 9) 상기 제1 전압 설정 정보는 상기 출력 전압의 전압값에 관련된 코드 정보이며,
상기 전압 조정부는 상기 코드 정보에 대하여 상기 실전압 정보를 할당한 변환 테이블을 포함하는 것을 특징으로 하는 부기 1에 기재한 전원 장치의 제어 회로.
(부기 10) 상기 전압 조정부는 상기 변환 테이블이 기억되어 있는 불휘발성 기억부를 포함하고,
상기 코드 정보는 상기 불휘발성 기억부에 대한 어드레스 신호에 대응하는 신호인 것을 특징으로 하는 부기 9에 기재한 전원 장치의 제어 회로.
(부기 11) 상기 제1 전압 설정 정보 및 상기 제2 전압 설정 정보는 디지털 신호인 것을 특징으로 하는 부기 1에 기재한 전원 장치의 제어 회로.
(부기 12) 통신부를 포함하고,
상기 제1 전압 설정 정보는 상기 통신부에 의해 수신되는 것을 특징으로 하는 부기 9에 기재한 전원 장치의 제어 회로.
(부기 13) 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치로서,
외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 상기 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라 실전압 정보를 조정하는 전압 조정부를 포함하고,
상기 전압 조정부로부터 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치.
(부기 14) 상기 전압 조정부는 적어도 2개의 상기 제1 전압 설정 정보 사이의, 또는 상기 제1 전압 설정 정보와 상기 제2 전압 설정 정보 사이의 연산을 행하는 연산부를 포함하는 것을 특징으로 하는 부기 13에 기재한 전원 장치.
(부기 15) 전압값이 각각 다른 복수의 출력 전압을 출력하고,
상기 복수의 출력 전압 중 하나인 제1 출력 전압에 관련되는 출력 전류를 검출하며, 이 검출된 상기 출력 전류의 변화에 기초하여, 상기 제1 출력 전압을 제외한 적어도 하나의 상기 출력 전압을 변화시키는 전압 변경부를 포함하는 것을 특징으로 하는 부기 13에 기재한 전원 장치.
(부기 16) 상기 제1 전압 설정 정보는 상기 출력 전압의 전압값에 관련된 코드 정보이며,
상기 전압 조정부는 상기 코드 정보에 대하여 실전압 정보를 할당한 변환 테이블을 포함하는 것을 특징으로 하는 부기 13에 기재한 전원 장치.
(부기 17) 상기 전압 조정부는 상기 변환 테이블이 기억되어 있는 불휘발성 기억부를 포함하고,
상기 코드 정보는 상기 불휘발성 기억부에 대한 어드레스 신호에 대응하는 신호인 것을 특징으로 하는 부기 16에 기재한 전원 장치.
(부기 18) 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치의 제어 방법으로서,
외부로부터 제1 전압 설정 정보가 입력되는 입력 단계, 또는 제2 전압 설정 정보가 미리 설정되는 동시에 상기 제1 전압 설정 정보가 입력되는 설정 및 입력 단계와,
상기 입력 단계에 의해 취득되는 제1 전압 설정 정보에 따라, 또는 상기 설정 및 입력 단계에 의해 취득되는 상기 제1 및 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 조정 단계를 포함하며,
상기 조정 단계에 의해 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치의 제어 방법.
(부기 19) 상기 조정 단계는 적어도 2개의 상기 제1 전압 설정 정보 사이의, 또는 상기 제1 전압 설정 정보와 상기 제2 전압 설정 정보 사이의 연산을 행하는 단계를 포함하는 것을 특징으로 하는 부기 18에 기재한 전원 장치의 제어 방법.
(부기 20) 전압값이 각각 다른 복수의 출력 전압을 출력하고,
상기 복수의 출력 전압 중의 하나인 제1 출력 전압에 관련되는 출력 전류를 검출하는 검출 단계와,
상기 검출 단계에 의해 검출된 상기 출력 전류의 변화에 기초하여, 상기 제1 출력 전압을 제외한 적어도 하나의 상기 출력 전압을 변화시키는 단계를 포함하는 것을 특징으로 하는 부기 18에 기재한 전원 장치.
(부기 21) 코드 정보와 상기 실전압 정보를 미리 관련시키는 관련 단계를 포 함하며, 상기 입력 단계에서는,
상기 제1 전압 설정 정보로서 상기 코드 정보가 입력되고,
상기 조정 단계에서는, 상기 관련 단계에 의해 상기 코드 정보와 관련된 상기 실전압 정보가 출력되는 것을 특징으로 하는 부기 18에 기재한 전원 장치의 제어 방법.
본 발명에 의하면, 출력 전압의 규정값 정보를 기준으로서, 규정값 정보와는 다른 전압값을 간편히 출력할 수 있는 전원 장치의 제어 회로, 전원 장치, 및 그 제어 방법을 제공하는 것이 가능해진다.

Claims (10)

  1. 외부로부터의 지령에 따라 출력 전압의 전압값을 제어하는 전원 장치의 제어 회로로서,
    외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 상기 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 전압 조정부를 포함하고,
    상기 전압 조정부로부터 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치의 제어 회로.
  2. 제1항에 있어서, 상기 전압 조정부는 적어도 2개의 상기 제1 전압 설정 정보 사이의, 또는 상기 제1 전압 설정 정보와 상기 제2 전압 설정 정보 사이의 연산을 행하는 연산부를 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  3. 제2항에 있어서, 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보 및 출력 전압 조정 배율 정보 중 적어도 어느 하나이고, 상기 제2 전압 설정 정보는, 상기 출력 전압의 규정값 정보 및 상기 출력 전압 조정 배율 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 정보이며,
    상기 연산부는 상기 출력 전압의 규정값 정보와 상기 출력 전압 조정 배율 정보를 승산하는 승산부를 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  4. 제2항에 있어서, 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보 및 출력 전압 오프셋값 정보 중 적어도 어느 하나이고, 상기 제2 전압 설정 정보는, 상기 출력 전압의 규정값 정보 및 상기 출력 전압 오프셋값 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 신호이며,
    상기 연산부는 상기 출력 전압의 규정값 정보에 대하여 상기 출력 전압 오프셋값 정보를 가감하는 가산부를 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  5. 제2항에 있어서, 상기 제1 전압 설정 정보는 출력 전압의 규정값 정보, 특정 전압의 규정값 정보, 및 특정 전압의 조정값 정보 중 적어도 어느 하나이고, 상기 제2 전압 설정 정보는, 상기 출력 전압의 규정값 정보, 상기 특정 전압의 규정값 정보, 및 상기 특정 전압의 조정값 정보 중 상기 제1 전압 설정 정보로 정해져 있지 않은 신호이며,
    상기 전압 조정부는 상기 특정 전압의 규정값 정보에 대한 상기 특정 전압의 조정값 정보의 차분 오프셋값 정보를 구하는 감산부와, 상기 출력 전압의 규정값 정보에 상기 차분 오프셋값 정보를 가산하는 가산부를 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  6. 제1항에 있어서, 상기 전원 장치는 전압값이 각각 다른 복수의 출력 전압을 출력하고, 상기 복수의 출력 전압 중 하나인 제1 출력 전압에 관련되는 출력 전류를 검출하며, 상기 검출된 상기 출력 전류의 변화에 기초하여, 상기 제1 출력 전압을 제외한 적어도 하나의 상기 출력 전압을 변화시키는 전압 변경부를 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  7. 제1항에 있어서, 상기 제1 전압 설정 정보는 상기 출력 전압의 전압값에 관련된 코드 정보이고, 상기 전압 조정부는 상기 코드 정보에 대하여 상기 실전압 정보를 할당한 변환 테이블을 포함하는 것을 특징으로 하는 전원 장치의 제어 회로.
  8. 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치로서,
    외부로부터 입력되는 제1 전압 설정 정보에 따라, 또는 상기 제1 전압 설정 정보와 미리 설정되어 있는 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 전압 조정부를 포함하고,
    상기 전압 조정부로부터 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치.
  9. 외부로부터의 지령에 따라 출력 전압의 전압값이 제어되는 전원 장치의 제어 방법으로서,
    외부로부터 제1 전압 설정 정보가 입력되는 입력 단계, 또는 제2 전압 설정 정보가 미리 설정되는 동시에 상기 제1 전압 설정 정보가 입력되는 설정 및 입력 단계와,
    상기 입력 단계에 의해 취득되는 제1 전압 설정 정보에 따라, 또는 상기 설정 및 입력 단계에 의해 취득되는 상기 제1 및 제2 전압 설정 정보에 따라, 실전압 정보를 조정하는 조정 단계를 포함하며,
    상기 조정 단계에 의해 출력되는 상기 실전압 정보에 기초하여 상기 출력 전압의 전압값이 제어되는 것을 특징으로 하는 전원 장치의 제어 방법.
  10. 제9항에 있어서, 상기 조정 단계는 적어도 2개의 상기 제1 전압 설정 정보 사이의, 또는 상기 제1 전압 설정 정보와 상기 제2 전압 설정 정보 사이의 연산을 행하는 단계를 포함하는 것을 특징으로 하는 전원 장치의 제어 방법.
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