KR20070084904A

KR20070084904A - 플래시 메모리 장치, 플래시 메모리 장치를 소거하는 방법,그리고 그 장치를 포함한 메모리 시스템

Info

Publication number: KR20070084904A
Application number: KR1020060017275A
Authority: KR
Inventors: 박기태; 최정달
Original assignee: 삼성전자주식회사
Priority date: 2006-02-22
Filing date: 2006-02-22
Publication date: 2007-08-27
Also published as: KR101178122B1; US7529138B2; US20070195610A1

Abstract

여기에는 불 휘발성 메모리 장치를 소거하는 방법이 제공되며, 이 방법에 의하면, 메모리 블록의 메모리 셀들이 동시에 소거되도록 워드 라인들과 기판 사이에 전계가 인가된다. 소정 시간이 경과한 후, 상기 워드 라인들 중 일부와 상기 기판 사이에 인가되는 전계가 그대로 유지되는 반면에 상기 워드 라인들 중 나머지 워드 라인들과 상기 기판 사이에 인가되는 상기 전계를 제거되거나 감소될 것이다.

Description

플래시 메모리 장치, 플래시 메모리 장치를 소거하는 방법, 그리고 그 장치를 포함한 메모리 시스템{FLASH MEMORY DEVICE, METHOD OF ERASING THE FLASH MEMORY DEVICE, AND MEMORY SYSTEM INCLUDING THE FLASH MEMORY DEVICE}

도 1은 일반적인 낸드 플래시 메모리 장치의 어레이 구조를 보여주는 도면이다.

도 2는 일반적인 소거 방법을 설명하기 위한 흐름도이다.

도 3은 일반적인 소거 동작의 바이어스 조건을 보여주는 도면이다.

도 4는 일반적인 소거 검증 동작의 바이어스 조건을 보여주는 도면이다.

도 5는 도 1에 도시된 셀 스트링의 구조를 보여주는 도면이다.

도 6은 일반적인 할로 공정을 설명하기 위한 도면이다.

도 7은 소거 동작시 워드 라인들(WL0, WL1)에 연결된 메모리 셀들의 플로팅 게이트에 유도되는 전압을 설명하기 위한 도면이다.

도 8은 선택 라인들에 바로 인접한 워드 라인들의 메모리 셀들로 인한 문턱 전압 분포의 넓어짐을 설명하기 위한 도면이다.

도 9는 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.

도 10은 본 발명에 따른 소거 방법을 설명하기 위한 도면이다.

도 11은 본 발명에 따른 소거 동작의 바이어스 조건을 보여주는 도면이다.

도 12는 본 발명의 다른 실시예에 따른 소거 루프를 보여주는 도면이다.

도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 소거 방법을 설명하기 위한 도면이다.

도 14는 본 발명의 다른 실시예에 따른 소거 루프를 보여주는 도면이다.

도 15는 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.

도 16a 및 도 16b는 도 15에 도시된 메모리 시스템의 검증 읽기 동작들을 설명하기 위한 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 셀 어레이 200 : 페이지 버퍼 회로

300 : 열 게이트 및 데이터 출력 회로 400 : 제어 로직

500 : 행 선택 회로 510 : 패스 게이트

520 : 제 1 디코딩 및 구동 블록 530 : 제 2 디코딩 및 구동 블록

본 발명은 불 휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 소거하는 방법에 관한 것이다.

반도체 메모리 장치는, 일반적으로, DRAM, SRAM, 등과 같은 휘발성 메모리 장치와 PROM, EPROM, EEPROM, MRAM, FRAM, 플래시 EEPROM, 등과 같은 불 휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃어 버리지만, 불 휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 따라서, 플래시 EEPROM와 같은 불 휘발성 메모리 장치 (이하, 플래시 메모리 장치라 칭함)는 전원 공급이 차단될 가능성이 많은, 컴퓨터 시스템 등과 같은, 여러 응용 분야들에서 기록 저장 매체로서 광범위하게 사용되고 있다. 또한, 플래시 메모리 장치는 빠른 프로그래밍 속도, 낮은 전력 소비 등의 장점들을 가지며, 특히 낸드 플래시 메모리 장치는 집적도가 뛰어나 새로운 저장 매체로 사용되고 있다.

낸드 플래시 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들" 또는 "플래시 메모리 셀들"이라 불린다. 통상적으로, 플래시 메모리 셀은 셀 트랜지스터를 포함하며, 셀 트랜지스터는 제 1 도전형(예를 들면, P형)의 반도체 기판(또는 벌크), 서로 소정 간격 떨어진 제 2 도전형(예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트, 그리고 부유 게이트 상에 위치한 제어 게이트를 포함한다. 이러한 셀 트랜지스터로 구성되는 낸드 플래시 메모리 장치의 어레이가 도 1에 도시되어 있다. 낸드 플래시 메모리 장치의 어레이는 복수의 셀 스트링들(또는 낸드 스트링들)(11)을 포함한다. 각 셀 스트링(11)은 동일하게 구성될 것이다.

도 1을 참조하면, 셀 스트링 (11)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(string select transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(ground select transistor, GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의, 예를 들면, 32개의 메모리 셀들(MC0∼MC31)로 구성된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인(SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 연결된 소오스 및 접지 선택 라인(GSL)에 연결된 게이트를 갖는다. 그리고, 스트링 선택 트랜지스터(SSL)의 소오스 및 접지 선택 트랜지스터(GSL)의 드레인 사이에는 메모리 셀들(MC31∼MC0)이 직렬 연결되며, 메모리 셀들 (MC31∼MC0)은 대응하는 워드 라인들(WL31∼WL0)에 각각 연결된다.

도 1에 도시된 셀 스트링들의 그룹은, 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 메모리 블록이라 불린다. 낸드 플래시 메모리 장치에 있어서, 프로그램 및 읽기 동작들은 페이지 단위로 행해지고, 소거 동작은 블록 단위로 행해진다. 프로그램 동작에 앞서, 일반적으로, 0V보다 낮은 문턱 전압을 갖도록 메모리 셀들이 소거된다. 일반적인 소거 방법은, 도 2에 도시된 바와 같이, 소거 동작을 수행하는 단계(S10)와; 그리고 소거 검증 동작을 수행하는 단계(S20)를 포함한다. S10 단계에서는 메모리 블록에 속하는 모든 메모리 셀들이 동시에 소거된다. 예를 들면, 도 3에 도시된 바와 같이, 메모리 블록에 속하는 워드 라인들(WL0-WL31)이 0V의 전압으로 구동되고 기판(또는 벌크)이 소거 전압(Verase)(예를 들면, 19V)으로 구동된 상태에서 메모리 셀들은 동시에 소거될 것이다. 이때, 스트링 및 접지 선택 라인들(SSL, GSL)은 플로팅 상태로 유지된다. 이러한 바이어스 조건에 의하면, 플로팅 게이트들의 전자들이 기판(또는 벌크)으로 방출된다. 그 다음에, S20 단계에서는 소 거된 메모리 셀들의 문턱 전압들이 목표 문턱 전압보다 낮은 지의 여부가 판별된다. 예를 들면, 도 4에 도시된 바와 같이, 메모리 블록에 속하는 워드 라인들(WL0-WL31)에는 0V의 전압이 인가된 상태에서, 감지 전류가 페이지 버퍼 회로(미도시됨)에서 비트 라인들로 공급된다. 이때, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에는, 예를 들면, 읽기 전압이 공급된다. 이러한 바이어스 조건에 따르면, 모든 메모리 셀들의 문턱 전압들이 목표 문턱 전압에 도달하거나 그보다 낮을 때, 비트 라인들로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인(CSL)으로 방전될 것이다. 이에 반해서, 메모리 셀들 중 적어도 하나의 문턱 전압이 목표 문턱 전압에 도달하지 않은 경우, 감지 전류는 셀 스트링을 통해 공통 소오스 라인(CSL)으로 방전되지 않는다. 이후, 비트 라인들의 전위를 감지하여 소거 패스/페일을 판별할 수 있다. 판별 결과가 소거 페일을 나타낼 때, 상술한 단계들(S10, S20)은 판별 결과가 소거 패스를 나타낼 때까지 정해진 소거 루프 횟수 내에서 반복된다.

앞서 언급된 소거 검증 방식은 U.S. Patent No. 6,009,014에 "ERASE VERIFY SCHEME FOR NAND FLASH"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

낸드 플래시 메모리 장치의 집적도가 향상됨에 따라, 워드 라인들, 스트링 선택 라인, 접지 선택 라인과 같은 신호 라인들 사이의 간격 역시 감소되고 있는 추세이다. 워드 라인들 사이의 간격은 집적도의 향상에 비례하여 감소되는 반면에, 선택 라인(들)과 인접한 워드 라인 사이의 간격은 집적도의 향상에 비례하여 감소되지 못한다. 예를 들면, 도 5에 도시된 바와 같이, 선택 라인(예를 들면, SSL)과 인접한 워드 라인(WL31) 사이의 간격(S2)은 프로그램 디스터브(program disturb)로 인해 워드 라인들(예를 들면, WL0, WL1) 사이의 간격(S1)보다 넓게 설계된다. 프로그램 동작시 워드 라인(WL31)으로 고전압이 인가될 때 스트링 선택 라인(SSL)의 전압이 증가될 수 있다. 이는 프로그램 금지될 셀을 포함한 스트링에 속하는 스트링 선택 트랜지스터가 턴 온되게 하며, 그 결과 프로그램 금지될 셀의 채널 전압이 스트링 선택 트랜지스터를 통해 비트 라인으로 누설된다. 그러한 까닭에, 워드 라인들 사이의 간격(S1)과 동일하도록 선택 라인(SSL)과 인접한 워드 라인(WL31) 사이의 간격(S2)을 줄이는 것이 어렵다. 이러한 설계적인/구조적인 특징으로 인해 다양한 문제점들이 생길 수 있다.

예를 들면, 간격들(S1, S2)이 서로 다른 경우, 워드 라인들(WL0, WL31) 각각의 메모리 셀 트랜지스터의 소오스/드레인 접합 저항이 가변될 수 있다. 일반적으로, 집적도의 향상에 따라 야기되는 숏 채널 문제를 줄이기 위해서 각 셀 트랜지스터의 N형 소오스 및 드레인의 하부에는 P형 불순물 영역이 형성되는 할로 공정(halo process)이 수행되고 있다. 그러한 P형 불순물 영역은, 도 6에 도시된 바와 같이, 7-8도의 각도로 보론 이온을 기판에 주입함으로써 형성될 수 있다. 간격(S2)이 간격(S1)보다 넓기 때문에, 스트링 선택 라인(SSL)과 워드 라인(WLO) 사이에 그리고 접지 선택 라인(GSL)과 워드 라인(WL31) 사이에 위치한 소오스/드레인 접합에 보다 많은 양의 보론 이온이 주입될 것이다. 이는 워드 라인(WL0/WL31)에 가해지는 전압(예를 들면, 0V 또는 읽기 전압)의 변화에 따라 소오스/드레인 저항이 가변되게 한다. 이는 워드 라인(WL0/WL31)에 가해지는 전압(예를 들면, 0V 또는 읽기 전 압)의 변화에 따라 워드 라인(WL0/WL31)에 연결된 메모리 셀을 통해 흐르는 셀 전류가 변화됨을 의미한다.

앞서 설명된 설계적인/구조적인 특징으로 인해 생기는 다른 문제점은 소거된 메모리 셀들의 문턱 전압들이 넓게 산포된다는 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

소거 동작이 수행될 때, 앞서 언급된 바와 같이, 워드 라인들(WL0-WL31)에는 0V의 전압이 인가되고 기판(또는 벌크)에는 소거 전압(Verase)이 인가된다. 소거 동작시 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 플로팅 상태로 유지되기 때문에, 기판(또는 벌크)에 소거 전압(Verase)이 인가될 때, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 전압이 승압된다. 이는 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 플로팅 게이트들의 전위가 선택 라인들(SSL, GSL)의 전압 상승으로 인해서 나머지 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들의 플로팅 게이트들의 전위보다 높아지게 한다.

예를 들면, 도 7에 도시된 바와 같이, 워드 라인(WL1)의 메모리 셀에 있어서, 메모리 셀의 플로팅 게이트(도면에는 "FG(WL1)"로 표기됨)의 전위는 워드 라인들(WL0, WL1, WL2)과 플로팅 게이트(FG(WL1)) 사이의 커플링 커패시턴스(C1, C2, C3)와 기판과 플로팅 게이트(FG(WL1)) 사이의 커플링 커패시턴스(C4)에 의해서 결정될 것이다. 나머지 워드 라인들(WL2∼WL30) 각각에 연결된 메모리 셀의 플로팅 게이트에는 동일한 방식으로 특정 전압이 유도될 것이다. 이에 반해서, 워드 라인(WL0)의 메모리 셀에 있어서, 메모리 셀의 플로팅 게이트(도면에는 "FG(WL0)"로 표 기됨)의 전위는 선택 및 워드 라인들(GSL, WL0, WL1)과 플로팅 게이트(FG(WL0)) 사이의 커플링 커패시턴스(C11, C12, C13)와 기판과 플로팅 게이트(FG(WL0)) 사이의 커플링 커패시턴스(C14)에 의해서 결정될 것이다. 워드 라인(WL31)에 연결된 메모리 셀의 플로팅 게이트에는 동일한 방식으로 특정 전압이 유도될 것이다.

여기서, 낸드 플래시 메모리 장치에 있어서, 메모리 셀들이 형성되는 기판은 포켓 p웰로 구성될 것이다. 포켓 p웰은 p형 기판에 형성된 딥 n웰 내에 형성된다. 이러한 트리플 웰 구조는 U.S. Patent No. 5,962,888에 "WELL STRUCTURE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

소거 전압이 기판(또는 벌크)에 인가될 때 스트링 및 접지 선택 라인들(SSL, GSL)의 전압들이 승압됨에 따라, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 플로팅 게이트들의 전압이 스트링 및 접지 선택 라인들(SSL, GSL)의 승압된 전압들로 인해 증가될 것이다. 이는 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 플로팅 게이트들과 기판 사이에 가해지는 전계의 세기가 약해짐을 의미한다. 플로팅 게이트와 기판 사이에 가해지는 전계의 세기가 약해짐에 따라, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 소거 속도가 나머지 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들의 소거 속도보다 느려진다. 결과적으로, 도 8에 도시된 바와 같이, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해서 소거된 메모리 셀들의 문턱 전압들이 넓게 분포될 것이다. 소거된 메모리 셀들의 문턱 전압 분포가 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해서 넓어지면, 도 8에 도시된 바와 같 이, 프로그램된 메모리 셀들의 문턱 전압 분포도 그러한 메모리 셀들로 인해서 넓어질 것이다. 문턱 전압 분포의 넓어짐과 더불어, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해 소거 루프 횟수가 증가되어 소거 시간이 길어질 수 있다. 최악의 경우, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해 소거 페일이 야기될 수 있다.

결론적으로, 낸드 플래시 메모리 장치의 구조적/설계적 특징으로 인해 야기되는 소거 속도의 차이로 인해 생기는 문제점들을 해결할 수 있는 새로운 소거 기술이 절실히 필요하다.

본 발명의 목적은 소거 신뢰성을 향상시킬 수 있는 낸드 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.

본 발명의 다른 목적은 소거된 메모리 셀들의 문턱 전압 분포를 좁게 제어할 수 있는 낸드 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.

본 발명의 다른 목적은 소거 신뢰성을 향상시킬 수 있는 메모리 시스템을 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불 휘발성 메모리 장치를 소거하는 방법이 제공되며, 이 방법에 의하면, 메모리 블록의 메모리 셀들이 동시에 소거되도록 워드 라인들과 기판 사이에 전계가 인가된다. 소정 시간이 경과한 후, 상기 워드 라인들 중 일부와 상기 기판 사이에 인가되는 전계가 그 대로 유지되는 반면에 상기 워드 라인들 중 나머지 워드 라인들과 상기 기판 사이에 인가되는 상기 전계를 제거되거나 감소될 것이다.

이 실시예에 있어서, 상기 메모리 셀들이 소거되는 동안, 스트링 선택 라인과 접지 선택 라인은 플로팅 상태로 유지된다.

이 실시예에 있어서, 상기 일부 워드 라인들은 상기 스트링 선택 라인에 바로 인접한 워드 라인과 상기 접지 선택 라인에 바로 인접한 워드 라인을 포함한다.

이 실시예에 있어서, 상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치이고, 상기 기판은 트리플 웰이다.

이 실시예에 있어서, 상기 나머지 워드 라인들과 상기 기판 사이에 가해진 전계는 상기 나머지 워드 라인들에 연결된 메모리 셀들이 소거되는 것을 금지하도록 상기 나머지 워드 라인들을 플로팅 상태로 설정하여 제거된다.

이 실시예에 있어서, 상기 나머지 워드 라인들과 상기 기판 사이에 가해진 전계는 상기 나머지 워드 라인들에 연결된 메모리 셀들이 소거되는 것을 금지하도록 상기 나머지 워드 라인들을 전원 전압 또는 그 보다 높은 전압으로 구동하여 감소된다.

이 실시예에 있어서, 상기 메모리 셀들을 소거하기 위한 상기 전계는 상기 워드 라인들을 접지 전압으로 구동하고 상기 기판을 소거 전압으로 구동할 때 생성된다.

본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치를 소거하는 방법은 (a) 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 메모리 블록의 메모리 셀들 을 동시에 소거하도록 워드 라인들을 접지 전압으로 그리고 웰을 소거 전압으로 구동하는 단계와; 그리고 (b) 소거 시간이 경과한 후, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하되, 나머지 워드 라인들을 플로팅 상태로 유지하는 단계를 포함한다.

이 실시예에 있어서, 상기 소거 방법은 (c) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와; 그리고 (d) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 (a), (b) 그리고 (c) 단계들을 반복적으로 수행하는 단계를 더 포함한다.

이 실시예에 있어서, 상기 소거 방법은 (c) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와; (d) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 나머지 워드 라인들이 상기 플로팅된 상태에서 상기 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하는 단계와; 그리고 (e) 상기 메모리 셀들의 문턱 전압들이 모두 상기 목표 문턱 전압보다 낮아질 때까지 상기 (a), (b), (c) 그리고 (d) 단계들을 반복적으로 수행하는 단계를 더 포함한다.

본 발명의 또 다른 특징에 따르면, 낸드 플래시 메모리 장치를 소거하는 방법은 메모리 셀들을 소거하기 위한 소거 루프들을 정해진 횟수 내에서 반복적으로 수행하되, 상기 소거 루프들 중 일부의 소거 루프들 각각은 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 워드 라인들을 접지 전압으로 그리고 웰을 소거 전압으로 구동하는 단계와; 그리고 소거 시간이 경과한 후, 상기 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하되, 나머지 워드 라인들을 플로팅 상태로 유지하는 단계를 포함하며; 상기 소거 루프들 중 나머지 소거 루프들 각각은 상기 나머지 워드 라인들이 상기 플로팅된 상태에서 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 상기 워드 라인들을 상기 접지 전압으로 구동하는 단계를 포함한다.

이 실시예에 있어서, 상기 소거 루프들 각각의 소거 동작 동안 상기 스트링 및 접지 선택 라인들은 플로팅 상태로 유지된다.

본 발명의 또 다른 특징에 따르면, 메모리 시스템은 상태 레지스터를 갖는 낸드 플래시 메모리 장치와; 그리고 상기 낸드 플래시 메모리 장치의 소거 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 낸드 플래시 메모리 장치의 소거 동작이 완료된 후, 상기 메모리 컨트롤러는 상기 상태 레지스터의 상태 정보가 소거 페일을 나타낼 때 상기 낸드 플래시 메모리 장치로 검증 읽기 동작을 위한 명령을 출력하고; 상기 낸드 플래시 메모리 장치는 상기 검증 읽기 동작을 위한 명령이 입력될 때 상기 소거 페일이 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 의한 것인 지의 여부를 판별한다.

이 실시예에 있어서, 상기 검증 읽기 동작을 위한 명령이 입력될 때, 상기 낸드 플래시 메모리 장치는 제 1 검증 읽기 동작과 제 2 검증 읽기 동작을 연속적으로 수행함으로써 상기 소거 페일이 스트링 및 접지 선택 라인들 각각에 바로 인 접한 워드 라인들의 메모리 셀들에 의한 것인 지의 여부를 판별한다.

이 실시예에 있어서, 상기 제 1 검증 읽기 동작은 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 읽기 전압으로 구동하고 나머지 워드 라인들을 접지 전압으로 구동함으로써 수행되고, 상기 제 2 검증 읽기 동작은 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하고 상기 나머지 워드 라인들을 상기 읽기 전압으로 구동함으로써 수행된다.

이 실시예에 있어서, 상기 제 1 및 제 2 검증 읽기 동작들의 결과값들은 상기 상태 레지스터에 저장된다.

이 실시예에 있어서, 상기 소거 페일이 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 의한 것임을 상기 상태 레지스터에 저장된 값들이 나타낼 때, 상기 메모리 컨트롤러는 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 대한 소거 동작을 수행하도록 상기 낸드 플래시 메모리 장치를 제어한다.

이 실시예에 있어서, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 대한 소거 동작 동안, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들은 상기 접지 전압으로 구동되는 반면에 상기 나머지 워드 라인들은 플로팅 상태로 유지된다.

본 발명의 또 다른 특징에 따르면, 낸드 플래시 메모리 장치를 소거하는 방법은 (a) 소거 명령에 응답하여 소거 전압을 준비하는 단계와; (b) 메모리 블록의 메모리 셀들이 동시에 소거되도록, 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 워드 라인들을 접지 전압으로 그리고 웰을 상기 소거 전압으로 구동하는 단계와; (c) 소거 시간이 경과한 후, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하고 나머지 워드 라인들을 전원 전압 또는 그 보다 높은 전압으로 구동하는 단계와; (d) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와; 그리고 (e) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 메모리 셀들의 문턱 전압들이 상기 목표 문턱 전압보다 낮아질 때까지 상기 (b)-(d) 단계들을 정해진 횟수 내에서 반복하는 단계를 포함한다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어 나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 9를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치(1000)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함하며, 메모리 셀 어레이(100)에는 복수의 메모리 블록들이 제공될 것이다. 도 9에 도시된 메모리 셀 어레이(100)는 하나의 메모리 블록에 대응하며, 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 페이지 버퍼 회로(200)는 동작 모드에 따라 기입 드라이버로서 그리고 감지 증폭기로서 동작할 것이다. 예를 들면, 프로그램 동작의 경우, 페이지 버퍼 회로(200)는 열 게이트 및 데이터 입출력 회로(300)를 통해 전달된 프로그램 데이터를 임시 저장하고, 저장된 데이터에 따라 비트 라인들을 프로그램 전압 또는 프로그램 금지 전압으로 구동할 것이다. 검증 읽기 동작 및 정상 읽기 동작을 포함한 읽기 동작의 경우, 페이지 버퍼 회로(200)는 메모리 셀 어레이(100)로부터 데이터(예를 들면, 페이지 데이터)를 읽고, 열 게이트 및 데이터 입출력 회로(300)는 페이지 버퍼 회로(200)에 의해서 읽혀진 데이터를 외부로 또는 제어 로직(400)으로 출력할 것이다. 예를 들면, 검증 읽기 동작의 경우, 열 게이트 및 데이터 입출력 회로(300)는 페이지 버퍼 회로(200)에 의해서 읽혀진 데이터를 제어 로직(400)으로 출력할 것이다. 정상 읽기 동작의 경우, 열 게이트 및 데이터 입출력 회로(300)는 페이지 버퍼 회로(200)에 의해서 읽혀진 데이터를 외부로 출력할 것이다.

제어 로직(400)은 낸드 플래시 메모리 장치(1000)의 전반적인 동작들을 제어하도록 구성될 것이다. 예를 들면, 제어 로직(400)은 외부 명령(CMD)이 소거 명령, 프로그램 명령, 또는 읽기 명령인 지의 여부를 판별하고, 판별된 명령에 대응하는 메모리 장치(1000)의 제반 동작들을 제어할 것이다. 제어 로직(400)은 소거/프로그램 검증 읽기 동작시 열 게이트 및 데이터 출력 회로(300)를 통해 전달된 데이터 비트들이 모두 패스 데이터인 지의 여부를 판별하도록 구성될 것이다. 제어 로직(400)은 판별 결과에 따라 소거/프로그램 절차를 계속 수행하거나 중지할 것이다. 소거/프로그램 절차가 중지되는 경우, 제어 로직(400)은 상태 레지스터(401)에 패스/페일 정보를 저장할 것이다. 상태 레지스터(401)에 저장된 패스/페일 정보는 상태 읽기 명령이 입력될 때 외부(예를 들면, 메모리 컨트롤러)로 출력될 것이다.

계속해서 도 9를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치(1000)는 행 선택 회로(500)를 더 포함한다. 행 선택 회로(500)는 제어 로직(400)에 의해서 제어되며, 동작 모드에 따라 스트링 선택 라인(SSL), 워드 라인들(WL0∼WL31), 그리고 접지 선택 라인(GSL)을 적절한 전압들로 구동할 것이다. 행 선택 회로(500)는 패스 게이트(510), 제 1 디코딩 및 구동 블록(520), 그리고 제 2 디코딩 및 구동 블록(530)을 포함한다.

패스 게이트(510)는 블록 워드 라인(BLKWL)의 활성화에 응답하여 스트링 및 그라운드 선택 라인들(SSL, GSL)과 워드 라인들(WL31∼WL0)을 신호 라인들(SS, GS, S31∼SO)에 전기적으로 각각 연결하도록 구성된다. 패스 게이트(510)는, 도 9에 도시된 바와 같이, 복수 개의 스위치 트랜지스터들(ST, WT31∼WT0, GT)로 구성된다. 스위치 트랜지스터들(ST, WT31∼WT0, GT)의 게이트들은 블록 워드 라인(BLKWL)에 공통으로 연결되어 있다. 블록 워드 라인(BLKWL)이 활성화될 때, 스트링 및 그라운 드 선택 라인들(SSL, GSL)과 워드 라인들(WL31∼WL0)은 대응하는 스위치 트랜지스터들(ST, GT, WT31∼WT0)을 통해 신호 라인들(SS, GS, S31∼SO)에 각각 전기적으로 연결된다. 스위치 트랜지스터들(ST, GT, WT31∼WT0)은 고전압(VPP)에 견딜 수 있는 고전압 트랜지스터로 구성될 것이다.

제 1 디코딩 및 구동 블록(520)는 제어 로직(400)의 제어에 따라 신호 라인들(SS, GS, S31∼SO)을 적절한 전압들로 구동하도록 구성될 것이다. 예를 들면, 소거 동작의 경우, 제 1 디코딩 및 구동 블록(520)은 신호 라인들(S0∼S31)을 0V의 전압으로 구동할 것이다. 이때, 신호 라인들(SS, GS)은 플로팅 상태로 유지될 것이다. 소거 검증 읽기 동작의 경우, 제 1 디코딩 및 구동 블록(520)은 신호 라인들(S0∼S31)을 0V의 전압으로 그리고 신호 라인들(SS, GS)을 읽기 전압으로 구동할 것이다. 제 2 디코딩 및 구동 블록(530)은 블록 어드레스를 디코딩하고, 디코딩 결과에 따라 블록 워드 라인(BLKWL)을 활성화시킨다. 활성화된 블록 워드 라인(BLKWL)의 전압은 전압강하없이 신호 라인들(S0∼S31)의 전압들을 대응하는 워드 라인들(WL0∼WL31)로 전달하기에 충분히 높은 고전압일 것이다. 고전압 발생 회로(600)는 소거 동작시 제어 로직(400)의 제어에 응답하여 메모리 셀 어레이(100)의 기판(또는 벌크)으로 공급될 소거 전압(Verase)을 발생하도록 구성될 것이다. 고전압 발생 회로(600)는 잘 알려진 펌프 스킴을 이용하여 구현될 것이다.

본 발명의 낸드 플래시 메모리 장치(1000)에 있어서, 앞서 설명된 문제점(소거 문턱 전압 분포의 넓어짐)을 해결하기 위해서, 스트링 및 접지 선택 라인들(SSL, GSL)에 바로 인접한 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 소거 시간이 나머지 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들의 소거 시간보다 길게 제어될 것이다. 이후 설명되는 바와 같이, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 소거 시간은 다양한 방법들을 통해 제어될 수 있다. 스트링 및 접지 선택 라인들(SSL, GSL)에 바로 인접한 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 소거 시간을 제어함으로써 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 소거 속도를 보상하는 것이 가능하다. 이는 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해 소거 문턱 전압 분포가 넓어지는 것을 방지할 수 있음을 의미하다.

이 실시예에 있어서, 본 발명에 따른 낸드 플래시 메모리 장치는 트리플 웰 구조를 채용하며, 메모리 셀들이 형성되는 기판은 트리플 웰을 나타낼 것이다.

도 10은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치를 소거하는 방법을 설명하기 위한 도면이고, 도 11은 도 10에 도시된 소거 방법에 따른 워드 라인들(WL0-WL31) 및 선택 라인들(SSL, GSL)의 바이어스 조건을 보여주는 도면이다. 이하, 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치를 소거하는 방법이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 잘 알려진 바와 같이, 블록 소거 동작은 소거 셋업 명령(erase setup command)(예를 들면, 60h), 어드레스, 그리고 소거 명령(erase command)(예를 들면, D0h)의 순차적인 입력을 통해 수행될 것이다. 블록 소거 동작은 고전압 셋업 구간(P1), 워드 라인 바이어스 구간(P2), 소거 실행 구간(P3), 리커버리 구간(P4), 그리고 검증 읽기 구간(P5)을 통해 수행될 것이다. 여기서, 블록 선택 구간(P2), 소거 실행 구간(P3), 리커버리 구간(P4), 그리고 검증 읽기 구간(P5)은 하나의 소거 루프(erase loop)를 구성하 며, 소거 루프는 정해진 횟수 내에서 반복될 것이다.

일단 소거 명령이 입력되면, 고전압 셋업 구간(P1) 동안, 고전압 발생 회로(600)는 제어 로직(400)의 제어에 따라 메모리 셀 어레이(100)의 기판(또는 벌크)으로 공급될 고전압으로서 소거 전압(Verase)을 발생한다. 그 다음에, 행 선택 회로(500)는 제어 로직(400)의 제어에 따라 워드 라인들(WL0∼WL31)을 0V의 전압으로 구동한다. 이때, 스트링 및 접지 선택 라인들(SSL, GSL)은 플로팅 상태로 유지될 것이다. 스트링 선택 라인(SSL)이 플로팅 상태로 유지되기 때문에, 스트링들은 대응하는 비트 라인들과 전기적으로 절연된다. 마찬가지로, 접지 선택 라인(GSL)이 플로팅 상태로 유지되기 때문에, 각 스트링은 공통 소오스 라인(CSL)과 전기적으로 절연된다. 워드 라인들(WL0∼WL31)이 0V의 전압으로 구동된 후, 고전압 발생 회로(600)에 의해서 생성된 소거 전압(Verase)이 메모리 셀 어레이(100)의 기판(또는 벌크)으로 공급될 것이다. 이러한 바이어스 조건 하에서, 소거 실행 구간(P3) 동안, 메모리 블록의 메모리 셀들이 동시에 소거될 것이다.

도 10에 도시된 바와 같이, 소거 실행 구간(P3)은 제 1 소거 실행 구간(P3a)과 제 2 소거 실행 구간(P3b)으로 이루어진다. 제 1 소거 실행 구간(P3a) 동안, 모든 워드 라인들(WL0∼WL31)은 제어 로직(400)의 제어하에 행 선택 회로(500)를 통해 0V의 전압으로 구동된다. 제 1 소거 실행 구간(P3a) 다음에 이어지는 제 2 소거 실행 구간(P3b)에서는, 워드 라인들(WL1∼WL30)은 플로팅 상태로 유지되는 반면에, 선택 라인들(SSL, GSL)에 바로 인접한 워드 라인들(WL0, WL31)은 제어 로직(400)의 제어하에 행 선택 회로(500)를 통해 계속해서 0V의 전압으로 구동된다. 제 2 소거 실행 구간(P3b) 동안 워드 라인들(WL1∼WL30)이 플로팅 상태로 유지되기 때문에, 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들은 더 이상 소거되지 않는다. 즉, 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들은 소거 금지된다. 이에 반해서, 제 2 소거 실행 구간(P3b) 동안 워드 라인들(WL0, WL31)이 0V의 전압으로 계속해서 구동되기 때문에, 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들은 계속해서 소거될 것이다.

다시 말해서, 제 1 소거 실행 구간(P3a) 동안에는, 메모리 블록의 메모리 셀들이 동시에 소거되도록 워드 라인들(WL0∼WL31)과 기판 사이에 전계가 인가될 것이다. 제 2 소거 실행 구간(P3b) 동안, 워드 라인들(WL0∼WL31) 중 일부(즉, WL0, WL31)와 기판 사이에 인가되는 전계는 그대로 유지되는 반면에 나머지 워드 라인들(WL1∼WL30)과 기판 사이에 인가되는 전계는 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들의 소거 금지를 위해서 제거되거나 감소될 것이다.

본 발명의 낸드 플래시 메모리 장치에 있어서, 제 1 소거 실행 구간(P3b) 동안, 워드 라인들(WL1∼WL30)은 소거 동작이 수행되지 않도록 플로팅 상태 대신에 전원 전압 또는 그 보다 높은 전압으로 구동될 수 있다.

제 1 및 제 2 소거 실행 구간들(P3a, P3b)로 구성된 소거 실행 구간(P3)이 종료되면, 리커버리 구간(P4) 동안 모든 신호 라인들에 가해진 전압들이 방전된다. 그 다음에, 검증 읽기 구간(P5) 동안, 모든 메모리 셀들이 올바르게 소거되었는 지의 여부를 판별하기 위한 검증 읽기 동작이 수행될 것이다. 검증 읽기 동작은 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이 다. 검증 읽기 동작의 결과로서, 페이지 버퍼 회로(200)에 저장된 데이터는 소정 단위로 열 게이트 및 데이터 입출력 회로(300)를 통해 제어 로직(400)으로 전송되며, 제어 로직(400)은 전송된 데이터 비트들이 모두 패스 데이터 비트를 나타내는 지의 여부를 판별한다.

예를 들면, 만약 적어도 하나의 데이터 비트가 페일 데이터 비트를 나타낼 때, 앞서 설명된 소거 루프(P2-P5)는 모든 메모리 셀들이 모두 적절히 소거될 때까지 정해진 횟수 내에서 반복될 것이다. 만약 소거 루프가 정해진 횟수 내에서 모두 반복될 때까지 페일 데이터 비트가 검출되면, 제어 로직(400)은 상태 레지스터(401)에 소거 페일 데이터를 저장할 것이다. 만약 페이지 버퍼 회로(200)에 의해서 읽혀진 데이터 비트들이 모두 패스 데이터 비트로 판별될 때, 제어 로직(400)은 상태 레지스터(401)에 소거 패스 데이터를 저장할 것이다. 이후, 상태 레지스터(401)에 저장된 패스/페일 데이터는 상태 읽기 동작시 외부(예를 들면, 메모리 컨트롤러)로 전송될 것이다.

앞서 언급된 바와 같이, 스트링 및 접지 선택 라인들(SSL, GSL)의 전압들이 승압됨에 따라, 워드 라인들(WL0, WL31)에 연결된 각 메모리 셀의 플로팅 게이트와 기판 사이의 전압차가 줄어든다. 이러한 전압차의 감소는 워드 라인들(WL0, WL31)에 연결된 각 메모리 셀의 소거 속도가 워드 라인들(WL1∼WL30)에 연결된 각 메모리 셀의 소거 속도와 비교하여 볼 때 저하되게 한다. 하지만, 본 발명에 따른 낸드 플래시 메모리 장치는 워드 라인들(WL1∼WL30)에 연결된 각 메모리 셀의 소거 시간보다 긴 시간 동안 워드 라인들(WL0, WL31)에 연결된 메모리 셀들을 소거하도록 구 성된다. 즉, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들의 저하된 소거 속도는 제 2 소거 실행 구간(P3b)만큼 소거 시간을 증가시킴으로써 보상될 수 있다. 소거 시간이 제 2 소거 실행 구간(P3b)만큼 증가됨에 따라, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들이 나머지 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들과 동일하거나 유사한 소거 속도로 소거될 수 있다. 따라서, 소거 문턱 전압 분포가 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들로 인해 넓어지는 것을 방지하는 것이 가능하다.

본 발명에 따른 소거 방법은 다양하게 변경될 수 있다. 예를 들면, 도 10에 도시된 소거 루프와 다른 바이어스 조건을 갖는 소거 루프를 추가적으로 사용하는 것이 가능하다. 도 12에 도시된 소거 루프(LOOP2)가 적용될 수 있다. 도 12에 도시된 소거 루프(LOOP2)는 소거 실행 구간(P3)이 단지 제 2 소거 실행 구간(P3b)로 구성된다는 점을 제외하면 도 10에 도시된 것과 실질적으로 동일하다. 즉, 제 2 소거 실행 구간(P3b) 동안, 워드 라인들(WL0, WL31)이 제어 로직(400)의 제어에 따라 행 선택 회로(500)를 통해 0V의 전압으로 구동되는 반면에 워드 라인들(WL1∼WL30)은 플로팅 상태로 유지될 것이다. 소거 루프들(LOOP1, LOOP2)이 다양한 조합을 통해 수행될 수 있음은 자명하다. 예를 들면, 도 13a에 도시된 바와 같이, 소거 루프(LOOP1)가 2번 수행된 후 소거 루프(LOOP2)가 일회 수행될 수 있다. 소거 루프가 도 13a에 도시된 순서에 따라 정해진 횟수만큼 반복될 것이다. 또는, 도 13b에 도시된 바와 같이, 소거 루프(LOOP1)가 일회 수행된 후 소거 루프(LOOP2)가 일회 수행될 수 있다. 소거 루프가 도 13b에 도시된 순서에 따라 정해진 횟수만큼 반복될 것이다. 비록 도 13a 및 도 13b에 고전압 셋업 구간이 도시되지 않았지만, 첫 번째 소거 루프의 실행에 앞서 고전압 셋업 구간이 제공됨은 자명하다. 게다가, 도 14에 도시된 바와 같은 소거 루프(LOOP3)가 도 10 및 도 12에 도시된 소거 루프들과 다양하게 조합될 수 있수 있음은 자명하다. 도 14에 도시된 소거 루프의 소거 실행 구간 동안 워드 라인들(WL0∼WL31)은 0V의 전압으로 구동될 것이다. 도 14에 도시된 소거 루프(LOOP3)만을 이용하여 소거 동작이 수행되는 것이 아님에 주의해야 한다.

도 15는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.

도 15를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 낸드 플래시 메모리 장치(2100)와 메모리 컨트롤러(2200)를 포함한다. 낸드 플래시 메모리 장치(2100)는 도 9에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 블록 소거 동작이 페일로 판별될 때, 발명에 따른 메모리 시스템(2000)은 선택된 메모리 블록을 배드 블록으로 처리하기에 앞서 소거 페일이 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인한 것인 지의 여부를 판별하도록 구성된다. 이를 위해서, 메모리 컨트롤러(2200)는 낸드 플래시 메모리 장치(2100)로 검증 읽기 동작을 위한 특정 명령을 출력한다.

검증 읽기 동작을 위한 특정 명령이 입력될 때, 먼저, 낸드 플래시 메모리 장치(2100)는 워드 라인들(WL1-WL30)에 연결된 메모리 셀들이 올바르게 소거되었는 지의 여부를 판별하기 위한 검증 읽기 동작(이하, 제 1 검증 읽기 동작이라 칭함)을 수행할 것이다. 제 1 검증 읽기 동작은, 도 16a에 도시된 바와 같이, 워드 라인 들(WL0, WL31)이 읽기 전압(Vread)으로 구동되고 워드 라인들(WL1∼WL30)이 0V의 전압으로 구동된 상태에서 수행될 것이다. 제 1 검증 읽기 동작에 의해서 읽혀진 데이터는 앞서 설명된 방식으로 제어 로직(400)에 의해서 판별되고, 판별 결과는 상태 레지스터(2110)에 저장될 것이다. 제 1 검증 읽기 동작이 완료된 후, 낸드 플래시 메모리 장치(2100)는 워드 라인들(WL0, WL31)에 연결된 메모리 셀들이 올바르게 소거되었는 지의 여부를 판별하기 위한 검증 읽기 동작(이하, 제 2 검증 읽기 동작이라 칭함)을 수행할 것이다. 제 2 검증 읽기 동작은, 도 16b에 도시된 바와 같이, 워드 라인들(WL0, WL31)이 0V의 전압으로 구동되고 워드 라인들(WL1∼WL30)이 읽기 전압(Vread)으로 구동된 상태에서 수행될 것이다. 제 2 검증 읽기 동작에 의해서 읽혀진 데이터는 앞서 설명된 방식으로 제어 로직(400)에 의해서 판별되고, 판별 결과는 상태 레지스터(2110)에 저장될 것이다.

일단 제 1 및 제 2 검증 읽기 동작들이 완료되면, 메모리 컨트롤러(2200)는 상태 레지스터(2110)에 저장된 정보에 따라 소거 페일이 워드 라인들에 연결된 메모리 셀들에 의한 것인 지의 여부를 판별할 것이다. 만약 소거 페일이 워드 라인들(WL1∼WL30)에 연결된 메모리 셀들에 의한 것으로 판별되면, 메모리 블록은 배드 블록으로 처리될 것이다. 만약 소거 페일이 워드 라인들(WL0, WL31)에 연결된 메모리 셀들에 의한 것으로 판별되면, 메모리 컨트롤러(2200)는 낸드 플래시 메모리 장치(2100)가 워드 라인들(WL0, WL31)에 연결된 메모리 셀들에 대한 소거 동작을 수행하게 한다. 이러한 소거 방식에 의하면, 워드 라인들(WL0, WL31)에 연결된 메모리 셀들로 인해 메모리 블록이 배드 블록으로 처리되는 것을 최소화할 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 스트링 및 접지 선택 라인들에 바로 인접한 워드 라인들에 연결된 메모리 셀들의 소거 시간을 제어함으로써 그 워드 라인들에 연결된 메모리 셀들의 소거 속도를 보상하는 것이 가능하다. 따라서, 스트링 및 접지 선택 라인들에 바로 인접한 워드 라인들에 연결된 메모리 셀들로 인해 소거 문턱 전압 분포가 넓어지는 것을 방지할 수 있다.

Claims

불 휘발성 메모리 장치를 소거하는 방법에 있어서:

메모리 블록의 메모리 셀들이 동시에 소거되도록 워드 라인들과 기판 사이에 전계를 인가하고,

소정 시간이 경과한 후, 상기 워드 라인들 중 일부와 상기 기판 사이에 인가되는 전계를 유지하는 반면에 상기 워드 라인들 중 나머지 워드 라인들과 상기 기판 사이에 인가되는 상기 전계를 제거하는/감소시키는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 메모리 셀들이 소거되는 동안, 스트링 선택 라인과 접지 선택 라인은 플로팅 상태로 유지되는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 일부 워드 라인들은 상기 스트링 선택 라인에 바로 인접한 워드 라인과 상기 접지 선택 라인에 바로 인접한 워드 라인을 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치이고, 상기 기판은 트리플 웰인 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 나머지 워드 라인들과 상기 기판 사이에 가해진 전계는 상기 나머지 워드 라인들에 연결된 메모리 셀들이 소거되는 것을 금지하도록 상기 나머지 워드 라인들을 플로팅 상태로 설정하여 제거되는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 나머지 워드 라인들과 상기 기판 사이에 가해진 전계는 상기 나머지 워드 라인들에 연결된 메모리 셀들이 소거되는 것을 금지하도록 상기 나머지 워드 라인들을 전원 전압 또는 그 보다 높은 전압으로 구동하여 감소되는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 메모리 셀들을 소거하기 위한 상기 전계는 상기 워드 라인들을 접지 전압으로 구동하고 상기 기판을 소거 전압으로 구동할 때 생성되는 것을 특징으로 하는 방법.
불 휘발성 메모리 장치를 소거하는 방법에 있어서:

(a) 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 메모리 블록의 메모 리 셀들을 동시에 소거하도록 워드 라인들을 접지 전압으로 그리고 웰을 소거 전압으로 구동하는 단계와; 그리고

(b) 소거 시간이 경과한 후, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하되, 나머지 워드 라인들을 플로팅 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서,

(c) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와; 그리고

(d) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 (a), (b) 그리고 (c) 단계들을 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서,

(c) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와;

(d) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 나머지 워드 라인들이 상기 플로팅된 상태에서 상기 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하는 단계와; 그리고

(e) 상기 메모리 셀들의 문턱 전압들이 모두 상기 목표 문턱 전압보다 낮아질 때까지 상기 (a), (b), (c) 그리고 (d) 단계들을 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
낸드 플래시 메모리 장치를 소거하는 방법에 있어서:

메모리 셀들을 소거하기 위한 소거 루프들을 정해진 횟수 내에서 반복적으로 수행하되,

상기 소거 루프들 중 일부의 소거 루프들 각각은 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 워드 라인들을 접지 전압으로 그리고 웰을 소거 전압으로 구동하는 단계와; 그리고 소거 시간이 경과한 후, 상기 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하되, 나머지 워드 라인들을 플로팅 상태로 유지하는 단계를 포함하며;

상기 소거 루프들 중 나머지 소거 루프들 각각은 상기 나머지 워드 라인들이 상기 플로팅된 상태에서 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 상기 워드 라인들을 상기 접지 전압으로 구동하는 단계를 포함하는 것을 특징으로 하는 방법.
제 11 항에 있어서,

상기 소거 루프들 각각의 소거 동작 동안 상기 스트링 및 접지 선택 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 방법.
상태 레지스터를 갖는 낸드 플래시 메모리 장치와; 그리고

상기 낸드 플래시 메모리 장치의 소거 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하며,

상기 낸드 플래시 메모리 장치의 소거 동작이 완료된 후, 상기 메모리 컨트롤러는 상기 상태 레지스터의 상태 정보가 소거 페일을 나타낼 때 상기 낸드 플래시 메모리 장치로 검증 읽기 동작을 위한 명령을 출력하고;

상기 낸드 플래시 메모리 장치는 상기 검증 읽기 동작을 위한 명령이 입력될 때 상기 소거 페일이 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 의한 것인 지의 여부를 판별하는 메모리 시스템.
제 13 항에 있어서,

상기 검증 읽기 동작을 위한 명령이 입력될 때, 상기 낸드 플래시 메모리 장치는 제 1 검증 읽기 동작과 제 2 검증 읽기 동작을 연속적으로 수행함으로써 상기 소거 페일이 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 의한 것인 지의 여부를 판별하는 메모리 시스템.
제 14 항에 있어서,

상기 제 1 검증 읽기 동작은 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 읽기 전압으로 구동하고 나머지 워드 라인들을 접지 전압으 로 구동함으로써 수행되는 메모리 시스템.
제 15 항에 있어서,

상기 제 2 검증 읽기 동작은 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하고 상기 나머지 워드 라인들을 상기 읽기 전압으로 구동함으로써 수행되는 메모리 시스템.
제 16 항에 있어서,

상기 제 1 및 제 2 검증 읽기 동작들의 결과값들은 상기 상태 레지스터에 저장되는 메모리 시스템.
제 17 항에 있어서,

상기 소거 페일이 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 의한 것임을 상기 상태 레지스터에 저장된 값들이 나타낼 때,

상기 메모리 컨트롤러는 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 대한 소거 동작을 수행하도록 상기 낸드 플래시 메모리 장치를 제어하는 메모리 시스템.
제 18 항에 있어서,

상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들의 메모리 셀들에 대한 소거 동작 동안,

상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들은 상기 접지 전압으로 구동되는 반면에 상기 나머지 워드 라인들은 플로팅 상태로 유지되는 메모리 시스템.
낸드 플래시 메모리 장치를 소거하는 방법에 있어서:

(a) 소거 명령에 응답하여 소거 전압을 준비하는 단계와;

(b) 메모리 블록의 메모리 셀들이 동시에 소거되도록, 스트링 및 접지 선택 라인들이 플로팅된 상태에서, 워드 라인들을 접지 전압으로 그리고 웰을 상기 소거 전압으로 구동하는 단계와;

(c) 소거 시간이 경과한 후, 상기 스트링 및 접지 선택 라인들 각각에 바로 인접한 워드 라인들을 상기 접지 전압으로 구동하고 나머지 워드 라인들을 전원 전압 또는 그 보다 높은 전압으로 구동하는 단계와;

(d) 상기 워드 라인들에 연결된 메모리 셀들이 목표 문턱 전압에 도달하였는 지의 여부를 판별하는 단계와; 그리고

(e) 상기 워드 라인들에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 목표 문턱 전압보다 높은 경우, 상기 메모리 셀들의 문턱 전압들이 상기 목표 문턱 전압보다 낮아질 때까지 상기 (b)-(d) 단계들을 정해진 횟수 내에서 반복하는 단계를 포함하는 것을 특징으로 하는 방법.