KR100632941B1 - 불 휘발성 반도체 메모리 장치 및 그것의 멀티-블록 소거방법 - Google Patents

불 휘발성 반도체 메모리 장치 및 그것의 멀티-블록 소거방법 Download PDF

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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치의 소거 방법은 메모리 블록들을 선택하고 상기 선택된 메모리 블록들을 동시에 소거하는 단계와, 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 따라 상기 소거된 메모리 블록들 각각의 소거 검증 동작을 수행하는 단계를 포함한다.

Description

불 휘발성 반도체 메모리 장치 및 그것의 멀티-블록 소거 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MULTI-BLOCK ERASE METHOD THEREOF}
도 1은 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 메모리 블록에 관련된 행 디코더 회로, 블록 디코더 회로, 그리고 페이지 버퍼 회로를 개략적으로 보여주는 블록도;
도 3은 도 2에 도시된 블록 디코더의 예시적인 실시예를 보여주는 회로도;
도 4는 도 3에 도시된 블록 디코더에 인가되는 제어 신호들의 타이밍도;
도 5는 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치의 멀티-블록 소거 방법을 설명하기 위한 흐름도;
도 6은 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치의 멀티-블록 소거 동작을 설명하기 위한 타이밍도; 그리고
도 7은 본 발명의 제 2 실시예에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 어드레스 버퍼 회로 130 : 프리-디코더 회로
140 : 블록 디코더 회로 150 : 행 디코더 회로
160 : 소거 제어 회로 170 : 페이지 버퍼 회로
180 : 열 디코더 회로 190 : 열 게이트 회로
200 : 입출력 버퍼 회로 210 : 패스/페일 체크 회로
220 : 고전압 발생 회로 230 : 플래그 발생 회로
240 : 카운터
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-블록 소거 동작을 지원하는 불 휘발성 반도체 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또 는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 SRAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리 장치라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치들 중에서도 낸드형(NAND-type) 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 매우 높다.
잘 알려진 바와 같이, 플래시 메모리 장치는 복수 개의 메모리 블록들로 구성된 메모리 셀 어레이를 포함하며, 각 메모리 블록의 읽기/소거/프로그램 동작은 독립적으로 수행된다. 특히, 메모리 블록들을 소거하는 데 걸리는 시간은 플래시 메모리 장치의 성능 뿐만 아니라 플래시 메모리 장치를 포함한 시스템의 성능을 제한하는 요인이 된다. 이러한 단점을 해결하기 위해서, 복수 개의 메모리 블록들을 동시에 소거하는 기술이 제안되어 오고 있다. 메모리 블록들을 동시에 소거하는 기술은 U.S. Patent No. 5,841,721에 "MULTI-BLOCK ERASE AND VERIFICATION CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 그리고 U.S. Patent No. 5,999,446에 "MULTI-STATE FLASH EEPROM SYSTEM WITH SELECTIVE MULTI-SECTOR ERASE"라는 제목으로 각각 게재되어 있다.
소거된 메모리 블록들이 정상적으로 소거되었는 지의 여부를 확인하기 위한 소거 검증 동작이 메모리 블록들을 동시에 소거한 이후에 수행되어야 한다. 그러한 소거 검증 동작은 소거된 메모리 블록들 각각에 대해서 수행되어야 한다. 앞서 언급된 문헌들에 따르면, 소거될 메모리 블록들의 어드레스 정보를 내부에 저장하고, 저장된 어드레스 정보를 참조하여 소거 검증 동작이 수행된다. 이는 멀티-블록 소거 검증 동작을 제어하는 별도의 제어 로직 및 그와 관련된 제어 신호 라인들이 필요함을 의미한다. 따라서, 소거된 메모리 블록들 각각의 소거 검증 동작 역시 플래시 메모리 장치의 성능 및 면적을 제한하는 요인으로 작용한다.
그러므로, 플래시 메모리 장치의 성능을 향상시킬 수 있는 향상된 소거 검증 방식이 요구되고 있다.
본 발명의 목적은 멀티-블록 소거 방식에서 소거 검증 동작을 향상시킬 수 있는 불 휘발성 반도체 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
본 발명의 다른 목적은 멀티-블록 소거 방식에서 소거 시간을 가변시킬 수 있는 불 휘발성 반도체 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치를 소거하는 방법이 제공된다. 소거 방법에 따르면, 먼저, 메모리 블록들이 선택되고 상기 선택된 메모리 블록들이 동시에 소거된다. 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 따라 상기 소거된 메모리 블록들 각각의 소거 검증 동작이 수행된다. 상기 선택된 메모리 블록들을 동시에 소거하기 위해서는, 먼저, 멀티-블록 선택 명령에 응답하여 블록 어드레스가 입력되고, 상기 입력된 블록 어드레스가 소거될 메모리 블록의 블록 디코더 내에 저장되며, 소거될 메모리 블록들이 모두 선택될 때까지 입력 및 저장 단계들이 반복된다. 마지막으로, 멀티-블록 소거 명령에 응답하여 입력된 블록 어드레스들의 메모리 블록들이 동시에 소거된다.
예시적인 실시예에 있어서, 소거될 메모리 블록들을 소거하는 데 필요한 시간은 소거될 메모리 블록들의 수에 따라 가변된다.
예시적인 실시예에 있어서, 상기 소거될 메모리 블록의 블록 디코더는 대응 하는 블록 어드레스를 저장하기 위한 레지스터를 포함한다.
예시적인 실시예에 있어서, 상기 소거될 메모리 블록들에 대응하는 블록 디코더들의 레지스터들은 첫 번째 멀티-블록 선택 명령이 입력될 때 초기화된다.
예시적인 실시예에 있어서, 상기 소거 검증 동작의 결과는 상태 레지스터에 저장되며, 상기 상태 레지스터에 저장된 정보는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력된다.
본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치를 소거하는 방법은 멀티-블록 선택 명령에 응답하여 블록 어드레스를 받아들이는 단계와; 상기 입력된 블록 어드레스를 소거될 메모리 블록의 블록 디코더 내에 저장하는 단계와; 소거될 메모리 블록들이 모두 선택될 때까지 입력 및 저장 단계들을 반복하는 단계와; 멀티-블록 소거 명령에 응답하여 입력된 블록 어드레스들의 메모리 블록들을 동시에 소거하는 단계; 소거 검증 명령에 응답하여 상기 소거된 메모리 블록들 중 외부로부터의 블록 어드레스에 대응하는 소거된 메모리 블록을 선택하는 단계와; 상기 선택된 메모리 블록이 정상적으로 소거되었는 지의 여부를 검증하는 단계와; 그리고 상기 동시에 소거된 메모리 블록들이 모두 선택될 때까지 선택 및 검증 단계들을 반복하는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 복수 개의 메모리 블록들과; 그리고 적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 동작을 제어하도록 구성된 소거 제어기를 포함하며, 상기 멀티-블록 소거 동작후에, 상기 소거 제어기는 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스 에 응답하여 상기 소거된 메모리 블록들 각각의 소거 검증 동작을 제어한다.
예시적인 실시예에 있어서, 상기 소거 제어기는 상기 소거 검증 동작의 결과를 저장하는 상태 레지스터를 포함하며, 상기 상태 레지스터에 저장된 소거 검증 결과는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력된다.
예시적인 실시예에 있어서, 상기 메모리 블록들에 각각 대응하는 복수 개의 블록 디코더들이 더 제공되며, 상기 소거 제어기는, 상기 멀티-블록 소거 동작시, 블록 어드레스들이 소거될 메모리 블록들의 블록 디코더들에 각각 저장되도록 상기 블록 디코더들을 제어한다. 상기 블록 디코더들 각각은 대응하는 블록 어드레스를 저장하는 레지스터를 포함하며, 상기 소거 제어기는 첫 번째 멀티-블록 선택 명령이 입력될 때 상기 블록 디코더들 내의 레지스터들을 초기화시킨다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 복수 개의 메모리 블록들과; 소거될 메모리 블록들의 수를 판별하는 판별 회로와; 그리고 적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 동작을 제어하도록 구성된 소거 제어기를 포함하며, 상기 소거 제어기는 상기 판별 회로의 판별 결과에 따라 상기 멀티-블록 소거 동작에 필요한 시간을 가변시키며; 그리고 상기 멀티-블록 소거 동작후에, 상기 소거 제어기는 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 응답하여 상기 소거된 메모리 블록들 각각의 소거 검증 동작을 제어한다.
예시적인 실시예에 있어서, 상기 판별 회로는 소거될 메모리 블록을 선택하기 위한 블록 어드레스가 입력될 때마다 펄스 형태의 플래그 신호를 발생하는 플래그 신호 발생기와; 그리고 상기 플래그 신호의 펄스 수를 카운트하여 카운트된 값 을 상기 소거 제어기로 출력하는 카운터를 포함하며, 상기 소거 제어기는 상기 카운트된 값에 응답하여 상기 멀티-블록 소거 동작에 필요한 시간을 제어한다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 본 발명에 따른 불 휘발성 반도체 메모리 장치는 복수의 메모리 블록들을 동시에 소거한 후 수행되는 신규한 소거 검증 방식을 지원한다. 본 발명의 신규한 소거 검증 방식에 따르면, 메모리 블록들을 동시에 소거한 후, 소거된 메모리 블록들 각각의 소거 검증 동작이 외부에서 공급되는 소거 검증 명령 및 블록 어드레스에 따라 수행된다. 예를 들면, N개의 소거된 메모리 블록들을 선택하기 위해서, 블록 어드레스 및 소거 검증 명령이 N회에 걸쳐 외부에서 입력된다. 매번 입력되는 블록 어드레스 및 소거 검증 명령에 따라 소거 검증 동작이 수행되며, 이는 이하 상세히 설명될 것이다. 게다가, 본 발명에 따른 불 휘발성 반도체 메모리 장치의 경우, 메모리 블록들을 동시에 소거하는 데 걸리는 시간은 소거될 메모리 블록들의 수에 따라 자동적으로 가변되며, 이는 이하 상세히 설명될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치는 NAND형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 불 휘발성 반도체 메모리 장치 (100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (110)를 포함하며, 메모리 셀 어레이 (110)는 복수 개의 메모리 블록들 (BLK0∼BLKn)을 갖는다. 본 발명의 불 휘발성 반도체 메모리 장치 (100)는 어드레스 버퍼 회로 (120), 프리-디코더 회로 (130), 블록 디코더 회로 (140), 행 디코더 회로 (150), 소거 제어 회로 (160), 페이지 버퍼 회로 (170), 열 디코더 회로 (180), 열 게이트 회로 (190), 입출력 버퍼 회로 (200), 패스/페일 체크 회로 (210), 그리고 고전압 발생 회로 (220)를 더 포함한다.
어드레스 버퍼 회로 (120)는 소거 제어 회로 (160)에 의해서 제어되며, 입출력 핀들 (I/Oi)을 통해 입력되는 열/행 어드레스를 입력받는다. 프리-디코더 회로 (130)는 어드레스 버퍼 회로 (120)로부터 출력되는 행 어드레스를 디코딩하고, 디코딩된 어드레스 신호들을 블록 디코더 회로 (140) 및 행 디코더 회로 (150)로 출력한다. 디코딩된 어드레스 신호들은 메모리 블록을 선택하기 위한 블록 어드레스 정보 및 선택된 메모리 블록의 페이지들 (또는 워드 라인들)을 선택하기 위한 페이지 어드레스 정보를 포함한다. 블록 디코더 회로 (140)는 소거 제어 회로 (160)에 의해서 제어되며, 프리-디코더 회로 (130)로부터 출력되는 블록 어드레스 정보에 응답하여 메모리 블록들을 선택한다. 특히, 블록 디코더 회로 (140)는, 멀티-블록 소거 모드에서, 소거 제어 회로 (160)의 제어에 따라 소거될 메모리 블록들의 블록 어드레스 정보를 저장하도록 구성되며, 이는 이후 상세히 설명될 것이다. 행 디코더 회로 (150)는 동작 모드에 따라 선택된 메모리 블록의 페이지들을 고전압 발생 회로 (220)로부터의 워드 라인 전압들로 구동한다.
페이지 버퍼 회로 (170)는 비트 라인들 (모든 메모리 블록들에 의해서 공유됨)에 각각 연결된 복수 개의 페이지 버퍼들을 포함하며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 회로 (170)는, 읽기 동작시, 비트 라인들을 통해 선택된 메모리 블록으로부터 페이지 데이터를 감지한다. 페이지 버퍼 회로 (170)는, 프로그램 동작시, 프로그램될 데이터를 래치하고 래치된 데이터에 따라 비트 라인들을 접지 전압 또는 전원 전압으로 각각 구동한다. 열 디코더 회로 (180)는 어드레스 버퍼 회로 (120)로부터 출력되는 열 어드레스를 디코딩하고, 열 게이트 회로 (190)는 열 디코더 회로 (180)로부터 출력되는 디코딩된 어드레스 신호들에 응답하여 페이지 버퍼 회로 (170)의 페이지 버퍼들을 비트 구조 단위로 선택한다. 읽기 동작시, 페이지 버퍼 회로 (170)에 의해서 읽혀진 데이터는 열 게이트 회로 (190) 및 입출력 버퍼 회로 (200)를 통해 외부로 출력된다. 프로그램 동작시, 프로그램될 데이터는 데이터는 열 게이트 회로 (190) 및 입출력 버퍼 회로 (200)를 통해 페이지 버퍼 회로(170)로 전달된다.
비록 도면에는 도시되지 않았지만, 열 디코더 회로 (180)는 어드레스 카운터를 포함하며, 어드레스 카운터는 초기 열 어드레스를 순차적으로 증가시켜 연속적으로 열 어드레스들을 발생한다. 이는 프로그램될/읽혀진 페이지 데이터가 비트 구조 단위로 열 게이트 회로 (190)를 통해 순차적으로 전달됨을 의미한다.
계속해서, 패스/페일 체크 회로 (210)는 소거 검증 동작시 페이지 버퍼 회로 (170)에 의해서 읽혀진 페이지 데이터 비트들을 입력받고, 입력된 페이지 데이터 비트들이 동일한 값 (즉, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 체크 회로 (210)의 판별 결과는 소거 제어 회로 (160)로 전달된다. 고전압 발생 회로 (220)는 소거 제어 회로 (160)에 의해서 제어되며, 멀티-블록 소거 동작 및 소거 검증 동작시 필요한 워드 라인 전압들 및 벌크 전압을 발생한다. 워드 라인 전압들은 행 디코더 회로 (150)를 통해 선택된 메모리 블록(들)의 페이지들 (즉, 워드 라인들)로 전달되고, 벌크 전압은 선택된 메모리 블록(들)의 벌크로 공급된다.
본 발명에 따른 소거 제어 회로 (160)는 멀티-블록 소거 구간과 소거 검증 구간으로 구분되는 멀티-블록 소거 모드를 제어하도록 구성된다. 소거 제어 회로 (160)는 제어 신호들 (예를 들면, CLE, ALE, /CE, /RE, /WE)에 응답하여 어드레스, 명령, 또는 데이터 입력 타이밍을 판별한다. 소거 제어 회로 (160)는 멀티-블록 소거 구간에서 소거될 메모리 블록들의 블록 어드레스들이 어드레스 버퍼 회로 (120) 및 프리-디코더 회로 (130)를 통해 블록 디코더 회로 (140)에 순차적으로 저장되도록 멀티-블록 선택 명령에 응답하여 블록 디코더 회로 (140)를 제어한다. 소거 제어 회로 (160)는 입력된 블록 어드레스들의 메모리 블록들이 동시에 소거되도록 멀티-블록 소거 명령에 응답하여 멀티-블록 소거 동작을 제어한다. 멀티-블록 소거 동작시, 선택된 메모리 블록의 페이지들이 접지 전압으로 설정되고 그것의 벌크가 고전압 (예를 들면, 20V)으로 설정된다. 예를 들면, 멀티-블록 소거 동작시, 소거 제어 회로 (160)는 저장된 블록 어드레스들에 따라 메모리 블록들이 선택되도록 그리고 선택된 메모리 블록들 각각의 페이지들이 접지 전압으로 그리고 그것의 벌크가 고전압 (예를 들면, 20V)으로 각각 설정되도록 블록 선택 회로 (140)와 고전압 발생 회로 (220)를 제어한다. 멀티-블록 소거 동작이 수행된 후, 소거 제어 회로 (160)는 외부로부터 인가되는 소거 검증 명령 및 블록 어드레스에 응답하여 소거된 메모리 블록들에 대한 소거 검증 동작을 제어한다. 즉, 소거된 메모리 블록들 각각의 소거 검증 동작은 외부로부터 인가되는 소거 검증 명령 및 블록 어드레스에 의해서 수행될 것이다. 이는 이후 상세히 설명될 것이다.
앞서 설명된 바와 같이, 본 발명에 따른 불 휘발성 반도체 메모리 장치 (100)의 소거 검증 동작은 외부에서 제공되는 소거 검증 명령 및 블록 어드레스에 의해서 수행된다. 다시 말해서, N개의 소거된 메모리 블록들을 선택하기 위해서, 블록 어드레스 및 소거 검증 명령이 N회에 걸쳐 외부에서 입력된다.
도 2는 도 1에 도시된 메모리 블록에 관련된 행 디코더 회로, 블록 디코더 회로, 그리고 페이지 버퍼 회로를 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 메모리 블록 (BLK0)은 복수 개의 스트링들 (111)을 포함하며, 각 스트링 (111)은 스트링 선택 트랜지스터 (SST), 접지 선택 트랜지스터 (GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들 (또는, 메모리 셀 트랜지스터들) (MC0∼MCm)을 포함한다. 스트링들 (111)은 대응하는 비트 라인들 (BL0∼BLk)에 각각 전기적으로 연결되어 있다. 비트 라인들 (BL0∼BLk)은 메모리 셀 어레이 (110)의 메모리 블록들 (BLK0∼BLKn)에 공유되도록 배열된다. 각 스트링 (111)에 있어서, 스트링 선택 트랜지스터 (SST)는 스트링 선택 라인 (SSL)에 연결되고, 접지 선택 트랜지스터 (GST)는 접지 선택 라인 (GSL)에 연결되며, 메모리 셀 트랜지스터들 (MCm∼MC0)은 대응하는 워드 라인들 (WLm∼WL0)에 각각 연결되어 있다.
스트링 선택 라인 (SSL), 워드 라인들 (WLm∼WL0), 그리고 접지 선택 라인 (GSL)은 선택 트랜지스터들 (ST0∼STi)을 통해 대응하는 선택 라인들 (S0∼Si)에 각각 연결되어 있다. 멀티-블록 소거 구간에서, 예를 들면, 선택 라인들 (S0, Si)은 플로팅 상태로 유지되고 선택 라인들 (S1∼Si-1)은 접지 전압으로 설정된다. 선택 트랜지스터들 (ST0∼STi)은 행 디코더 회로 (150)를 구성하며, 행 디코더 회로 (150)는 프리-디코더 회로 (130)로부터의 페이지 어드레스 정보에 응답하여 선택 라인들로 대응하는 전압들 (도 1의 고전압 발생 회로로부터 공급됨)을 전달하는 디코더 회로 (151)를 더 포함한다.
선택 트랜지스터들 (ST0∼STi)의 게이트들은 블록 선택 라인 (BSC)에 공통으로 연결되며, 블록 선택 라인 (BSC)은 블록 디코더 (141)에 의해서 제어된다. 블록 디코더 (141)는 소거 제어 회로 (160)에 의해서 제어되며, 블록 어드레스 정보에 응답하여 블록 선택 라인 (BSC)을 활성화 또는 비활성화시킨다. 페이지 버퍼 회로 (170)는 비트 라인들 (BL0∼BLk)에 각각 연결된 페이지 버퍼들 (PB)을 포함하며, 각 페이지 버퍼 (PB)는 소거 검증 동작시 읽혀진 데이터 값들 (nWD0∼nWDk)을 도 1의 패스/페일 체크 회로 (210)로 출력한다. 데이터 값들 (nWD0∼nWDk)은 메모리 블록의 소거 동작이 정상적으로 수행되었는 지의 여부를 판별하는 데 사용된다. 예시적인 페이지 버퍼 및 패스/페일 체크 회로가 U.S. Patent No. 5,299,162에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
도 3은 도 2에 도시된 블록 디코더의 예시적인 실시예를 보여주는 회로도이고, 도 4는 도 3에 도시된 블록 디코더에 인가되는 제어 신호들의 타이밍도이다.
먼저 도 3을 참조하면, 블록 디코더 (141)는 하나의 메모리 블록에 대응하는 것으로, 나머지 메모리 블록들에 각각 대응하는 블록 디코더들 역시 도 3에 도시된 것과 동일하게 구현될 것이다. 블록 디코더 (141)는 NAND 게이트 (G1), PMOS 트랜지스터들 (MP1, MP2), NMOS 트랜지스터 (MN1), 인버터들 (INV1, INV2)로 구성된 래치 (또는, 레지스터) (LAT), 전달 게이트들 (TG1, TG2), 그리고 레벨 쉬프터 (LS)로 구성된다. NAND 게이트 (G1)에는 도 1의 프리-디코더 회로 (130)로부터 출력되는 디코딩된 블록 어드레스 신호들 (Pm, Qm, Rm)이 인가된다. PMOS 트랜지스터들 (MP1, MP2)은 전원 전압과 래치 (LAT)의 입력 노드 (ND1) 사이에 직렬 연결되어 있다. PMOS 트랜지스터 (MP1)의 게이트는 NAND 게이트 (G1)의 출력 단자에 연결되며, PMOS 트랜지스터 (MP2)의 게이트는 제어 신호 (nBLK_IN)를 받아들이도록 연결되어 있다. NMOS 트랜지스터 (MN1)는 래치 (LAT)의 입력 노드 (ND1)와 접지 전압 사이에 연결되며, 제어 신호 (BLK_RST)에 의해서 제어된다. 전달 게이트 (TG1)는 제어 신호 (MLT_EN)에 의해서 제어되며, 래치의 출력을 레벨 쉬프터 (LS)로 전달한다. 전달 게이트 (TG2)는 제어 신호 (NOR_EN)에 의해서 제어되며, NAND 게이트 (G1)의 출력을 레벨 쉬프터 (LS)로 전달한다. 레벨 쉬프터 (LS)는 입력 신호에 응답하여 블록 선택 라인 (BSC)을 활성화시킨다. 활성화된 블록 선택 라인 (BSC)의 전압 레벨은 동작 모드에 따라 다르게 설정될 것이다. 예를 들면, 블록 선택 라인 (BSC)의 전압 레벨은 선택 라인들 (S0∼Si)의 전압들이 전압 강하없이 도 2의 선택 트랜지스터들 (ST0∼STi)을 통해 대응하는 라인들로 전달되도록 설정될 것이다. 레벨 쉬프터 (LS)를 통해 블록 선택 라인 (BSC)에 공급되는 전압은 도 1의 고전압 발생 회 로 (220)에서 제공된다.
이 실시예에 있어서, 제어 신호들 (nBLK_IN, BLK_RST, NOR_EN, MLT_EN)은 소거 제어 회로 (160)에 의해서 생성된다.
회로 동작에 있어서, 멀티-블록 선택 명령이 최초로 입력되면, 소거 제어 회로 (160)는 제어 신호 (BLK_RST)를 활성화시킨다. 제어 신호 (BLK_RST)의 활성화에 따라 NMOS 트랜지스터 (MN1)가 턴 온되며, 그 결과 래치 (LAT)가 초기화된다. 이때, 제어 신호들 (MLT_EN, NOR_EN)은 로우 레벨로 유지된다. 이는 전달 게이트들 (TG1, TG2)이 비활성화됨을 의미한다. 그 다음에, 소거된 메모리 블록을 선택하기 위한 블록 어드레스가 입력된다. 입력된 블록 어드레스는 프리-디코더 회로 (130)에 의해서 디코딩되고, 디코딩된 블록 어드레스 신호들 (Pm, Qm, Rm)은 NAND 게이트 (G1)에 입력된다. 블록 어드레스가 입력될 때, 소거 제어 회로 (160)는 제어 신호 (nBLK_IN)를 활성화시킨다. 만약 디코딩된 블록 어드레스 신호들 (Pm, Qm, Rm)이 모두 '1'일 때, NAND 게이트 (G1)의 출력은 로우가 되어 PMOS 트랜지스터 (MP1)가 턴 온된다. 따라서, 제어 신호 (nBLK_IN)가 활성화될 때, 래치 (LAT)의 입력 노드 (ND1)는 로우 레벨에서 하이 레벨로 천이한다. 이때, 전달 게이트들 (TG1, TG2)이 비활성화되어 있기 때문에, 블록 선택 라인 (BSC)은 레벨 쉬프터 (LS)에 의해서 구동되지 않는다.
앞서의 설명에 따르면, 멀티-블록 선택 명령 다음에 블록 어드레스가 입력되면, 입력된 블록 어드레스는 소거 제어 회로 (160)의 제어에 따라 대응하는 블록 디코더 (141)의 래치 (LAT)에 저장된다. 이러한 동작은 소거될 메모리 블록들의 블 록 어드레스들이 대응하는 블록 디코더들에 모두 저장될 때까지 반복적으로 수행된다.
소거될 메모리 블록들의 블록 어드레스들이 대응하는 블록 디코더들에 모두 저장되면, 소거 제어 회로 (160)는 멀티-블록 소거 명령에 응답하여 제어 신호 (MLT_EN)를 활성화시킨다. 제어 신호 (MLT_EN)가 활성화됨에 따라, 래치 (LAT)에 저장된 값이 전달 게이트 (TG1)를 통해 레벨 쉬프터 (LS)로 전달된다. 레벨 쉬프터 (LS는 입력 신호에 응답하여 블록 선택 라인 (BSC)을 활성화시킨다. 이때, 선택된 메모리 블록들의 블록 선택 라인들 (BSC)만이 활성화될 것이다. 이후, 잘 알려진 방식에 따라 선택된 메모리 블록들이 동시에 소거되며, 소거 시간 동안 R/nB 신호가 로우로 활성화된다.
도 3에서, 이후 설명될 소거 검증 구간에서는 제어 신호 (NOR_EN)가 활성화되며 제어 신호 (MLT_EN)는 비활성화된다. 따라서, 소거 검증 구간에서는 블록 어드레스의 저장없이 입력된 블록 어드레스에 따라 블록 선택 라인 (BSC)이 활성화될 것이다.
도 5는 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치의 멀티-블록 소거 방법을 설명하기 위한 흐름도이고, 도 6은 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치의 멀티-블록 소거 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 제 1 실시예에 따른 불 휘발성 반도체 메모리 장치의 멀티-블록 소거 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, 멀티-블록 선택 명령 (CMD1)이 최초로 입력되면 (S401), 소거 제어 회 로 (160)는 블록 디코더들 (141)의 래치들이 초기화되도록 제어 신호 (BLK_RST)를 활성화시킨다. 이때, 입력될 블록 어드레스에 의해서 블록 선택 라인 (BSC)이 구동되지 않도록, 제어 신호들 (MLT_EN, NOR_EN)은 로우로 유지된다. 소거될 메모리 블록을 선택하기 위한 블록 어드레스 (BA1)가 입력되면 (S402), 프리-디코더 회로 (130)는 입력된 블록 어드레스 (BA1)를 디코딩하고, 디코딩된 블록 어드레스 신호들 (Pm, Qm, Rm)이 블록 디코더 (141)의 NAND 게이트 (G1)로 인가된다. 디코딩된 블록 어드레스 신호들 (Pm, Qm, Rm)이 모두 하이일 때, NAND 게이트 (G1)의 출력은 로우가 되며, 그 결과 블록 디코더 (141)의 PMOS 트랜지스터 (MP1)가 턴 온된다. 이와 동시에, 소거 제어 회로 (160)는 제어 신호 (nBLK_IN)를 활성화시키며, 래치 (LAT)의 입력 노드 (ND1)는 PMOS 트랜지스터들 (MP1, MP2)을 통해 하이 레벨이 된다. 이는 현재 입력된 블록 어드레스의 메모리 블록이 선택되었음을 의미한다.
앞서 설명된 단계들 (S401, S402)은 소거될 메모리 블록들의 블록 어드레스들이 모두 입력될 때까지 반복적으로 수행될 것이다 (S403). 만약 소거될 메모리 블록들의 블록 어드레스들이 모두 입력되면, 멀티-블록 소거 명령 (CMD2)가 입력된다 (S404). 소거 제어 회로 (160)는 멀티-블록 소거 명령 (CMD2)에 응답하여 제어 신호 (MLT_EN)를 활성화시킨다. 제어 신호 (MLT_EN)가 활성화됨에 따라, 블록 디코더들 (141)의 래치들 (LAT)에 저장된 값들이 대응하는 전달 게이트들 (TG1)을 통해 대응하는 레벨 쉬프터들 (LS)로 전달된다. 레벨 쉬프터들 (LS) 각각은 입력 신호가 로우 레벨을 가질 때 대응하는 블록 선택 라인 (BSC)을 활성화시킨다. 따라서, 소거될 메모리 블록들의 블록 선택 라인들 (BSC)만이 활성화된다. 이후, 소거 제어 회로 (160)는 선택된 메모리 블록들 각각의 워드 라인들 (또는 페이지들)이 접지 전압으로 설정되고 그것의 벌크들이 고전압으로 설정되도록 행 디코더 회로 (150) 및 고전압 발생 회로 (220)를 제어한다. 정해진 시간 동안 멀티-블록 소거 동작이 수행될 것이다 (S405). 이때, 소거 제어 회로 (160)는 멀티-블록 소거 동작이 수행되는 동안 R/nB 신호를 로우로 활성화시킨다.
멀티-블록 소거 동작이 종료되면, 소거 제어 회로 (160)는 R/nB 신호를 하이로 비활성화시킨다. R/nB 신호가 비활성화된 후, 소거 검증 명령 (CMD3)이 불 휘발성 반도체 메모리 장치 (100)에 제공된다 (S406). 소거 검증 명령 (CMD3)이 입력됨에 따라, 소거 제어 회로 (160)는 제어 신호 (NOR_EN)를 하이로 활성화시킨다. 이는 블록 디코더 (141) 내의 NAND 게이트 (G1)의 출력이 전달 게이트 (TG2)를 통해 직접 레벨 쉬프터 (LS)로 전달되게 한다. 그 다음에, 소거될 메모리 블록들 중 하나를 선택하기위한 블록 어드레스 (BA1)가 입력되면, 프리-디코더 회로 (130)는 입력된 블록 어드레스 (BA1)를 디코딩하고, 입력된 블록 어드레스 (RA1)에 대응하는 소거된 메모리 블록의 블록 선택 라인 (BSC)은 디코딩된 결과에 따라 레벨 쉬프터 (LS)에 의해서 활성화된다. 이후, 소거 제어 회로 (160)는 선택된 메모리 블록의 워드 라인들이 접지 전압으로 설정되도록 행 디코더 회로 (150) 및 고전압 발생 회로 (220)를 제어한다.
선택된 메모리 블록의 워드 라인들이 접지 전압으로 설정됨에 따라, 비트 라인들은 대응하는 스트링의 메모리 셀들이 정상적으로 소거되었는 지의 여부에 따라 접지 전압 또는 전원 전압을 갖는다. 예를 들면, 임의의 스트링의 메모리 셀들이 모두 소거된 경우 비트 라인은 접지 전압을 갖는다. 이에 반해서, 임의의 스트링의 메모리 셀들 중 적어도 하나가 정상적으로 소거되지 않은 경우, 비트 라인은 대응하는 페이지 버퍼에 의해서 프리챠지된 전압을 갖는다. 페이지 버퍼 회로 (170)의 페이지 버퍼들 (PB)은 대응하는 비트 라인들의 전압 레벨들을 래치한다. 그렇게 래치된 값들 (nWD0∼nWDk)은 패스/페일 체크 회로 (210)로 전달된다. 패스/페일 체크 회로 (210)는 페이지 버퍼 회로 (170)로부터 출력된 값들 (nWD0∼nWDk)이 동일한 값 (예를 들면, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 체크 회로 (210)에 의해서 판별된 결과는 소거 제어 회로 (160)의 상태 레지스터 (161)에 저장된다. 상태 레지스터 (161)에 저장된 결과는 상태 읽기 동작을 통해 외부로 출력되며 (S408), 읽혀진 결과에 따라 선택된 메모리 블록의 소거 동작이 정상적으로 수행되었는 지의 여부가 판별된다 (S409). 읽혀진 결과가 선택된 메모리 블록의 소거 동작이 정상적으로 수행되지 않았음을 나타낼 때, 현재 선택된 메모리 블록은 배드 블록 (bad block)으로 처리된다 (S410). 앞서 설명된 단계들 (S406∼S410)은 소거된 메모리 블록들 각각의 소거 검증 동작이 수행될 때까지 반복된다 (S411).
이상의 설명에서 알 수 있듯이, 본 발명의 불 휘발성 반도체 메모리 장치에 따르면, 메모리 블록들을 동시에 소거한 후, 소거된 메모리 블록들 각각의 소거 검증 동작이 외부에서 공급되는 블록 어드레스 및 소거 검증 명령에 따라 수행된다. 예를 들면, N개의 소거된 메모리 블록들을 선택하기 위해서, 블록 어드레스 및 소거 검증 명령이 N회에 걸쳐 외부에서 입력된다. 매번 입력되는 블록 어드레스 및 소거 검증 명령에 따라 소거 검증 동작이 수행될 것이다.
도 7은 본 발명의 제 2 실시예에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 도 7에 있어서, 도 6에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 7에 도시된 메모리 장치는 플래그 발생 회로 (230) 및 카운터 (240)가 추가되었다는 점을 제외하면 도 1에 도시된 것과 실질적으로 동일하다.
플래그 발생 회로 (230)와 카운터 (240)는 소거될 메모리 블록들의 수를 판별하는 판별 회로를 구성하며, 소거 제어 회로 (160)는 판별된 결과에 따라 멀티-블록 소거 동작에 필요한 시간을 가변시킨다. 플래그 발생 회로 (230)는 제어 신호들 (예를 들면, CLE, ALE, /CE, /RE, /WE)에 응답하여 블록 어드레스의 입력을 알리는 펄스 형태의 플래그 신호 (FADD_IN)를 발생한다. 예를 들면, ALE 및 /RE 신호들이 하이로 유지되고 CLE 및 /CE 신호들이 로우로 유지될 때, 플래그 신호 발생 회로 (230)는 /WE 신호의 하이-로우 천이에 동기되어 펄스 형태의 플래그 신호 (FADD_IN)를 발생한다. 카운터 (240)는 플래그 신호 (FADD_IN)의 펄스된 횟수를 카운트하고, 카운트된 값을 소거 제어 회로 (160)로 출력한다. 카운터 (240)는 멀티-블록 선택 명령이 최초로 입력될 때 소거 제어 회로 (160)에 의해서 초기화된다. 소거 제어 회로 (160)는 카운트된 값에 따라 멀티-블록 소거 동작에 필요한 시간을 제어한다. 예를 들면, 소거 제어 회로 (160)는 판별 회로 (230, 240)의 판별 결과에 따라 고전압 발생 회로 (220)를 제어하며, 그 결과 소거 동작에 필요한 전압들의 인가 시간이 조절될 수 있다.
소거될 메모리 블록들의 수에 따라 소거 동작에 걸리는 시간은 차이가 있다. 즉, 소거될 메모리 블록들의 수가 증가하면 할 수록, 소거 동작에 걸리는 시간은 더 길어진다. 소거될 메모리 블록들의 수에 관계없이 소거 시간이 일정하게 설정되는 경우와 비교하여 볼 때, 따라서, 소거될 메모리 블록들의 수에 따라 소거 시간을 가변적으로 제어함으로써 멀티-블록 소거 동작에 필요한 시간을 최적화할 수 있다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 메모리 블록들을 동시에 소거한 후 수행되는 소거 검증 동작이 외부에서 공급되는 블록 어드레스에 따라 수행된다. 또한, 소거될 메모리 블록들의 수를 판별하고 판별된 결과에 따라 소거 시간을 제어함으로써 멀티-블록 소거 동작에 필요한 시간을 최적화할 수 있다.

Claims (37)

  1. 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    메모리 블록들을 선택하고 상기 선택된 메모리 블록들을 동시에 소거하는 단계와; 그리고
    외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 따라 상기 소거된 메모리 블록들 각각의 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 블록들을 동시에 소거하는 단계는
    멀티-블록 선택 명령에 응답하여 블록 어드레스를 받아들이는 단계와;
    상기 입력된 블록 어드레스를 소거될 메모리 블록의 블록 디코더 내에 저장하는 단계와;
    소거될 메모리 블록들이 모두 선택될 때까지 입력 및 저장 단계들을 반복하는 단계와; 그리고
    멀티-블록 소거 명령에 응답하여 입력된 블록 어드레스들의 메모리 블록들을 동시에 소거하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    소거될 메모리 블록들을 소거하는 데 필요한 시간은 소거될 메모리 블록들의 수에 따라 가변되는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서,
    상기 소거될 메모리 블록의 블록 디코더는 대응하는 블록 어드레스를 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 소거될 메모리 블록들에 대응하는 블록 디코더들의 레지스터들은 첫 번째 멀티-블록 선택 명령이 입력될 때 초기화되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 소거 검증 동작의 결과는 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 상태 레지스터에 저장된 정보는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력되는 것을 특징으로 하는 방법.
  8. 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    메모리 블록들을 동시에 소거하는 단계와;
    소거 검증 명령에 응답하여 상기 소거된 메모리 블록들 중 외부로부터의 블록 어드레스에 대응하는 소거된 메모리 블록을 선택하는 단계와;
    상기 선택된 메모리 블록이 정상적으로 소거되었는 지의 여부를 검증하는 단계와; 그리고
    상기 동시에 소거된 메모리 블록들이 모두 선택될 때까지 선택 및 검증 단계들을 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 선택된 메모리 블록들을 동시에 소거하는 단계는
    멀티-블록 선택 명령에 응답하여 블록 어드레스를 받아들이는 단계와;
    상기 입력된 블록 어드레스를 소거될 메모리 블록의 블록 디코더 내에 저장하는 단계와;
    소거될 메모리 블록들이 모두 선택될 때까지 입력 및 저장 단계들을 반복하는 단계와; 그리고
    멀티-블록 소거 명령에 응답하여 입력된 블록 어드레스들의 메모리 블록들을 동시에 소거하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 소거될 메모리 블록의 블록 디코더는 대응하는 블록 어드레스를 저장하 기 위한 레지스터를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 소거될 메모리 블록들에 대응하는 블록 디코더들의 레지스터들은 첫 번째 멀티-블록 선택 명령이 입력될 때 초기화되는 것을 특징으로 하는 방법.
  12. 제 8 항에 있어서,
    상기 선택된 메모리 블록이 정상적으로 소거되었는 지의 여부를 나타내는 정보는 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 상태 레지스터에 저장된 정보는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력되는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서,
    소거될 메모리 블록들을 소거하는 데 필요한 시간은 소거될 메모리 블록들의 수에 따라 가변되는 것을 특징으로 하는 방법.
  15. 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    멀티-블록 선택 명령에 응답하여 블록 어드레스를 받아들이는 단계와;
    상기 입력된 블록 어드레스를 소거될 메모리 블록의 블록 디코더 내에 저장하는 단계와;
    소거될 메모리 블록들이 모두 선택될 때까지 입력 및 저장 단계들을 반복하는 단계와;
    멀티-블록 소거 명령에 응답하여 입력된 블록 어드레스들의 메모리 블록들을 동시에 소거하는 단계;
    소거 검증 명령에 응답하여 상기 소거된 메모리 블록들 중 외부로부터의 블록 어드레스에 대응하는 소거된 메모리 블록을 선택하는 단계와;
    상기 선택된 메모리 블록이 정상적으로 소거되었는 지의 여부를 검증하는 단계와; 그리고
    상기 동시에 소거된 메모리 블록들이 모두 선택될 때까지 선택 및 검증 단계들을 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 소거될 메모리 블록의 블록 디코더는 대응하는 블록 어드레스를 저장하는 레지스터를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 소거될 메모리 블록들에 대응하는 블록 디코더들의 레지스터들은 첫 번째 멀티-블록 선택 명령이 입력될 때 초기화되는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 선택된 메모리 블록이 정상적으로 소거되었는 지의 여부를 나타내는 정보는 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 상태 레지스터에 저장된 정보는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력되는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서,
    소거될 메모리 블록들을 소거하는 데 필요한 시간은 소거될 메모리 블록들의 수에 따라 가변되는 것을 특징으로 하는 방법.
  21. 복수 개의 메모리 블록들과;
    상기 메모리 블록들에 각각 대응하는 블록 디코더들과; 그리고
    입력된 블록 어드레스에 대응하는 메모리 블록을 선택하도록 상기 블록 디코더들을 제어하는 소거 제어기를 포함하며,
    적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 모드의 소거 검증 구간 동안, 상기 소거 제어기는 외부로부터의 블록 어드레스에 대응하는 소거된 메모리 블록을 선택하도록 외부로부터의 소거 검증 명령에 응답하여 상기 블록 디코더들을 제어하는 불 휘발성 메모리 장치.
  22. 제 21 항에 있어서,
    상기 소거 제어기는 상기 소거 검증 동작의 결과를 저장하는 상태 레지스터를 포함하는 불 휘발성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 상태 레지스터에 저장된 소거 검증 결과는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력되는 불 휘발성 메모리 장치.
  24. 제 21 항에 있어서,
    상기 소거 검증 구간은 상기 소거된 메모리 블록들 각각에 대한 소거 검증 동작이 완료될 때까지 반복되는 불 휘발성 메모리 장치.
  25. 제 21 항에 있어서,
    상기 소거 제어기는, 상기 멀티-블록 소거 동작시, 블록 어드레스들이 소거될 메모리 블록들의 블록 디코더들에 각각 저장되도록 상기 블록 디코더들을 제어하는 불 휘발성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 블록 디코더들 각각은 대응하는 블록 어드레스를 저장하는 레지스터를 포함하는 불 휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 소거 제어기는 첫 번째 멀티-블록 선택 명령이 입력될 때 상기 블록 디코더들 내의 레지스터들을 초기화시키는 불 휘발성 메모리 장치.
  28. 제 27 항에 있어서,
    상기 소거 제어기는, 상기 소거 검증 동작 동안, 소거될 메모리 블록들이 블록 어드레스들을 저장하지 않고 선택되도록 상기 블록 디코더들을 제어하는 불 휘발성 메모리 장치.
  29. 복수 개의 메모리 블록들과;
    소거될 메모리 블록들의 수를 판별하는 판별 회로와; 그리고
    적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 동작을 제어하도록 구성된 소거 제어기를 포함하며,
    상기 소거 제어기는 상기 판별 회로의 판별 결과에 따라 상기 멀티-블록 소거 동작에 필요한 시간을 가변시키며; 그리고 상기 멀티-블록 소거 동작후에, 상기 소거 제어기는 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 응답하여 상기 소거된 메모리 블록들 각각의 소거 검증 동작을 제어하는 불 휘발성 메모리 장치.
  30. 제 29 항에 있어서,
    상기 판별 회로는
    소거될 메모리 블록을 선택하기 위한 블록 어드레스가 입력될 때마다 펄스 형태의 플래그 신호를 발생하는 플래그 신호 발생기와; 그리고
    상기 플래그 신호의 펄스 수를 카운트하여 카운트된 값을 상기 소거 제어기로 출력하는 카운터를 포함하며, 상기 소거 제어기는 상기 카운트된 값에 응답하여 상기 멀티-블록 소거 동작에 필요한 시간을 제어하는 불 휘발성 메모리 장치.
  31. 제 29 항에 있어서,
    상기 소거 제어기는 상기 소거 검증 동작의 결과를 저장하는 상태 레지스터를 포함하는 불 휘발성 메모리 장치.
  32. 제 31 항에 있어서,
    상기 상태 레지스터 내에 저장된 데이터는 다음의 소거 검증 명령이 입력되기 이전에 외부로 출력되는 불 휘발성 메모리 장치.
  33. 제 29 항에 있어서,
    상기 메모리 블록들에 각각 대응하는 복수 개의 블록 디코더들을 더 포함하는 불 휘발성 메모리 장치.
  34. 제 33 항에 있어서,
    상기 소거 제어기는, 상기 멀티-블록 소거 동작시, 블록 어드레스들이 소거될 메모리 블록들의 블록 디코더들에 각각 저장되도록 상기 블록 디코더들을 제어하는 불 휘발성 메모리 장치.
  35. 제 34 항에 있어서,
    상기 블록 디코더들 각각은 대응하는 블록 어드레스를 저장하는 레지스터를 포함하는 불 휘발성 메모리 장치.
  36. 제 35 항에 있어서,
    상기 소거 제어기는 첫 번째 멀티-블록 선택 명령이 입력될 때 상기 블록 디코더들 내의 레지스터들을 초기화시키는 불 휘발성 메모리 장치.
  37. 제 29 항에 있어서,
    상기 소거 제어기는, 상기 소거 검증 동작 동안, 소거될 메모리 블록들이 블록 어드레스들을 저장하지 않고 선택되도록 상기 블록 디코더들을 제어하는 불 휘발성 메모리 장치.
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