KR20160107606A - 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 - Google Patents

비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 개시에 따른, 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행하고, 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인에 연결된 제1 스트링들에 대해 소거 검증 동작을 수행하며, 제1 스트링들 중 소거 페일된 제1 페일 스트링에 해당하는 페일 칼럼 정보를 저장하며, 제1 스트링들에 대해 소거 패스되면, 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인에 연결된 제2 스트링들에 대해 소거 검증 동작을 수행한다.

Description

비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법{Nonvolatile memory device, Memory system, Method of operating the nonvolatile memory device and Method of operating the memory system}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치의 성능 및 신뢰성을 향상시킬 수 있는 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른, 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법은 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행하는 단계, 상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인에 연결된 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계, 상기 제1 스트링들 중 소거 페일된 제1 페일 스트링에 해당하는 페일 칼럼 정보를 저장하는 단계, 및 상기 제1 스트링들에 대해 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인에 연결된 제2 스트링들에 대해 소거 검증 동작을 수행하는 단계를 포함한다.
또한, 본 발명의 기술적 사상에 따른, 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법은 상기 메모리 컨트롤러에서 상기 비휘발성 메모리 장치로 소거 커맨드 및 소거 어드레스를 전송하는 단계, 상기 소거 커맨드 및 상기 소거 어드레스에 응답하여, 상기 소거 어드레스에 따른 복수의 스트링 선택 라인들에 대응되는 메모리 셀들에 대해 소거 동작을 수행하는 단계, 상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인에 연결된 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계, 상기 제1 스트링들에 대해 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인에 연결된 제2 스트링들에 대해 소거 검증 동작을 수행하는 단계, 및 상기 제1 스트링들에 대해 소거 페일되면, 상기 메모리 셀들에 대해 다시 소거 동작을 수행하는 단계를 포함하고, 상기 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계는, 상기 제1 스트링들에 소거 검증 전압을 인가하는 단계, 및 상기 제1 스트링들 중 소거 페일된 제1 페일 스트링에 해당하는 페일 칼럼 정보를 저장하는 단계를 포함한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이를 나타낸다.
도 4는 도 3의 메모리 블록들 중 하나인 제1 메모리 블록의 일 예를 나타내는 사시도이다.
도 5는 도 4의 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 7은 소거 동작 시의 도 5의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 8은 도 7의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 9는 소거 검증 동작 시의 도 5의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 10은 도 9의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 11은 도 2의 메모리 장치에 포함된 기입/독출 회로의 일 예를 나타내는 블록도이다.
도 12는 도 2의 메모리 장치에 포함된 기입/독출 회로의 다른 예를 나타내는 블록도이다.
도 13은 도 2의 메모리 장치에 포함된 패스/페일 체크부의 일 예를 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 스트링 선택 라인 별 페일 스트링의 개수를 나타내는 테이블이다.
도 15는 도 2의 메모리 장치에 포함된 패스/페일 체크부의 다른 예를 나타내는 블록도이다.
도 16은 도 2의 메모리 장치에 포함된 제어 로직의 일 예를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 소거 검증 방법을 더욱 상세하게 나타내는 흐름도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 19는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 21은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 22는 본 개시의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 23은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 24는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 25는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 26은 본 개시의 다른 실시예에 따른 메모리 장치(100")를 나타내는 블록도이다.
도 27은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 28은 도 27의 메모리 장치의 동작 방법에 따른 메모리 시스템의 동작의 일 예를 나타내는 흐름도이다.
도 29는 도 27의 메모리 장치의 동작 방법에 따른 메모리 시스템의 동작의 다른 예를 나타내는 흐름도이다.
도 30a는 본 개시의 일 실시예에 따른 메모리 블록 별 페일 칼럼을 나타내는 테이블이다.
도 30b는 본 개시의 일 실시예에 따른 칼럼 별 데이터 로딩 패턴을 나타내는 테이블이다.
도 31은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 33은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 소거 제어부(121)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들(미도시)을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 일 실시예에서, 복수의 메모리 셀들은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다(도 4 및 5 참조). 다른 실시예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다.
소거 제어부(121)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 소거 동작 및 소거 검증 동작을 제어할 수 있다. 본 실시예에 따르면, 소거 제어부(121)는 메모리 블록 단위로 소거 동작을 수행하고, 스트링 선택 라인 단위로 소거 검증 동작이 수행되며, 스트링 선택 라인 단위의 소거 검증 동작의 결과에 따른 페일 칼럼 정보를 저장하도록 제어할 수 있다. 소거 제어부(121)의 구체적은 동작에 대해서는 이하에서 도 2 내지 도 16을 참조하여 상술하기로 한다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 패스/페일 체크부(160)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 기입/독출 회로(150)에 연결될 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 기입/독출 회로(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압을 생성할 수 있다. 또한, 전압 생성부(130)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 생성부(130)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
기입/독출 회로(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 기입/독출 회로(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 기입/독출 회로(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
본 실시예에서, 기입/독출 회로(150)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 소거 검증 동작 시에, 소거 검증 결과를 칼럼 별로 저장할 수 있다. 구체적으로, 기입/독출 회로(150)는 소거 검증 동작의 결과, 특정 스트링이 소거 페일되면, 해당 스트링에 대응되는 페일 비트 래치(미도시)에 페일 비트를 저장할 수 있다. 기입/독출 회로(150)에 대해서는 이하에서 도 11 및 12를 참조하여 자세하게 설명하기로 한다.
패스/페일 체크부(160)는 소거 검증 동작 시에, 기입/독출 회로(150)에서 센싱된 데이터를 수신하고, 수신한 데이터를 기초로 소거 패스 또는 소거 페일 여부를 판별할 수 있다. 또한, 패스/페일 체크부(160)는 판별 결과에 따른 패스/ 페일 신호(P/F)를 제어 로직(120)에 전송할 수 있다. 본 실시예에서, 패스/페일 체크부(160)는 소거 패스 또는 소거 페일의 기준이 되는 임계 값을 저장하고, 기입/독출 회로(150)에서 수신한 데이터 또는 기입/독출 회로(150)에서 수신한 데이터에 포함된 페일 비트의 개수를 저장된 임계 값과 비교함으로써, 페일 비트의 개수가 임계 값 이상이면, 소거 페일로 판별할 수 있다. 패스/페일 체크부(160)에 대해서는 이하에서 도 13 내지 도 15를 참조하여 자세하게 설명하기로 한다.
본 실시예에서, 제어 로직(120)은 소거 제어부(121)를 포함할 수 있다. 소거 제어부(121)는 패스/페일 신호(P/F)에 따라 소거 동작을 수행할지 소거 검증 동작을 수행할지 결정할 수 있다. 패스/페일 체크부(160)로부터 페일 신호가 수신되면, 소거 제어부(121)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거되도록 전압 발생부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다. 한편, 패스/페일 체크부(160)로부터 패스 신호가 수신되면, 소거 제어부(121)는 메모리 셀 어레이(110)의 선택된 메모리 블록 내의 다음 스트링 선택 라인에 연결된 스트링들이 소거 검증되도록 전압 발생부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다. 제어 로직(120)에 대해서는 이하에서 도 16을 참조하여 자세하게 설명하기로 한다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이(110)를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함한다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 메모리 블록은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록은 제2 방향을 따라 신장된 복수의 스트링들 또는 낸드 스트링들을 포함한다. 이때, 복수의 스트링들은 제1 및 제3 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다.
메모리 블록들(BLK1 내지 BLKz)은 도 2에 도시된 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 이때, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1 내지 BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 도 3의 메모리 블록들 중 하나인 제1 메모리 블록의 일 예(BLK1)를 나타내는 사시도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 제1 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제2 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제2 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(pillar)(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 제공된다.
도 5는 도 4의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKz)은 도 5과 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 6을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 대해 소거 동작 및 소거 검증 동작을 수행하는 방법으로서, 도 1 내지 도 5를 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 6을 참조하여 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
단계 S110에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 일 실시예에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들은 메모리 블록을 구성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들은 서브 메모리 블록을 구성할 수도 있다. 예를 들어, 서브 메모리 블록은 메모리 블록 내에서 일부 워드 라인들에 연결된 메모리 셀들로 구성될 수 있다. 소거 동작에 대하여 이하에서 도 7 및 도 8을 참조하여 상술하기로 한다.
도 7은 소거 동작 시의 도 5의 메모리 블록(BLK1)에 인가되는 전압 조건들을 보여주는 테이블이다.
도 4, 도 5 및 도 7을 참조하면, 메모리 블록(BLK1)에 대해 소거 동작이 수행되는 경우, 스트링 선택 라인들(SSL1 내지 SSL3)은 플로팅되고, 워드 라인들(WL1 내지 WL8)에 제1 워드 라인 소거 전압(Vwe1)이 인가된다. 또한, 그라운드 선택 라인(GSL)은 플로팅되고, 기판(SUB)에 제1 소거 전압(Vers1)이 인가된다.
도 8은 도 7의 전압 조건에 따른 메모리 블록(BLK1)의 전압 변화를 보여주는 타이밍도이다.
도 4, 도 5, 도 7 및 도 8을 참조하면, 제1 시간(t1)에 기판(SUB)에 제 1 소거 전압(Vers1)이 인가되는데, 이때, 제1 소거 전압(Vers1)은 고전압일 것이다. 기판(SUB) 및 표면층(S)은 동일한 도전형을 가지므로, 제1 소거 전압(Vers1)은 스트링(NS)의 표면층(S)에 전달된다. 이에 따라, 표면층(S)의 전압은 제1 소거 전압(Vers1)에 대응된다.
제1 시간(t1)에 그라운드 선택 라인(GSL)은 플로팅되고, 표면층(S)으로부터 커플링의 영향을 받는다. 따라서, 표면층(S)의 전압이 제1 소거 전압(Vers1)으로 상승함에 따라, 그라운드 선택 라인(GSL)의 전압도 상승한다. 예를 들어, 그라운드 선택 라인(GSL)의 전압은 제1 그라운드 선택 라인 전압(Vgsl1)으로 상승할 수 있다. 이때, 제1 소거 전압(Vers1)과 제1 그라운드 선택 라인 전압(Vgsl1)의 차이는 FN 터널링(Fowler-Nordheim)을 유발할 정도로 크지 않으며, 이에 따라, 그라운드 선택 트랜지스터(GST)는 소거 금지될 것이다.
제1 시간(t1)에 워드 라인들(WL)에 제1 워드 라인 소거 전압(Vwe1)이 인가되는데, 이때, 제1 워드 라인 소거 전압(Vwe1)은 저전압(예를 들어, 접지 전압)일 것이다. 이때, 제1 소거 전압(Vers1)과 제1 워드 라인 소거 전압(Vwe1)의 차이는 FN 터널링을 유발할 정도로 크며, 이에 따라, 메모리 셀들(MC1 내지 MC8)은 소거될 것이다. 여기서, 제1 소거 전압(Vers1) 및 제1 워드 라인 소거 전압(Vwe1)은 FN 터널링이 발생되도록 설정될 것이다.
제1 시간(t1)에 스트링 선택 라인(SSL)은 플로팅되고, 표면층(S)으로부터 커플링의 영향을 받는다. 따라서, 표면층(S)의 전압이 제1 소거 전압(Vers1)으로 상승함에 따라, 스트링 선택 라인(SSL)의 전압도 상승한다. 예를 들어, 스트링 선택 라인(SSL)의 전압은 제1 스트링 선택 라인 전압(Vssl1)으로 상승할 수 있다. 이때, 제1 소거 전압(Vers1)과 제1 스트링 선택 라인 전압(Vssl1)의 차이는 FN 터널링을 유발할 정도로 크지 않으며, 이에 따라, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.
상술한 실시예에서, 제1 소거 전압(Vers1) 및 제1 워드 라인 소거 전압(Vwe1)이 제1 시간(t1)에 인가되는 것으로 설명되었다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 소거 전압(Vers1) 및 제1 워드 라인 소거 전압(Vwe1)은 미리 설정된 순서에 따라 순차적으로 인가될 수도 있다.
다시 도 6을 참조하면, 단계 S130에서, 소거 동작이 수행된 메모리 셀들에 대해, 각 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)에 대해 소거 검증 동작을 수행하고, 스트링들(NS11, NS12, NS13)에 대해 소거 패스되면, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)에 대해 소거 검증 동작을 수행할 수 있다. 스트링들(NS21, NS22, NS23)에 대해 소거 패스되면, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)에 대해 소거 검증 동작을 수행할 수 있다. 이때, 스트링 선택 라인들(SSL1, SSL2, SSL3) 각각에 대한 소거 검증 동작의 순서를 실시예에 따라 변경될 수 있다. 소거 검증 동작에 대하여 이하에서 도 9 및 도 10을 참조하여 상술하기로 한다.
도 9는 소거 검증 시에 도 5의 메모리 블록(BLK1)에 인가되는 전압 조건들을 보여주는 테이블이다.
도 4, 도 5 및 도 9를 참조하면, 메모리 블록(BLK1)에 대해 소거 동작이 수행되면, 각 스트링 선택 라인(SSL)의 단위로 소거 검증 동작이 수행될 수 있다. 소거 검증 동작이 수행되는 경우, 비트 라인들(BL1 내지 BL3)들에 프리차지 전압(Vpre)이 인가되며, 예를 들어, 프리차지 전압(Vpre)은 전원 전압(Vcc)일 수 있다.
본 실시예에 따르면, 소거 검증 동작이 각 스트링 선택 라인(SSL)의 단위로 수행되므로, 스트링 선택 라인들(SSL1 내지 SSL3) 중 하나는 선택되고 나머지는 비선택될 것이다. 예를 들어, 제1 스트링 선택 라인(SSL1)이 선택되면, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)은 비선택될 것이다. 제1 스트링 선택 라인(SSL1)에 연결된 제1 로우의 스트링들(NS11 내지 NS13)에 대해 소거 패스되면, 제2 스트링 선택 라인(SSL2) 또는 제3 스트링 선택 라인(SSL3)이 선택될 것이다.
선택된 스트링 선택 라인(SSL)에 제2 스트링 선택 라인 전압(Vssl2)이 인가되는데, 이때, 제2 스트링 선택 라인 전압(Vssl2)은 스트링 선택 트랜지스터들(SST)을 턴-온시키는 전압이다. 예를 들어, 제2 스트링 선택 라인 전압(Vssl2)은 전원 전압(Vcc)이다. 한편, 비선택된 스트링 선택 라인들(SSL)에 제3 스트링 선택 라인 전압(Vssl3)이 인가되는데, 이때, 제3 스트링 선택 라인 전압(Vssl3)은 스트링 선택 트랜지스터들(SST)을 턴-오프시키는 전압이다. 예를 들면, 제3 스트링 선택 라인 전압(Vssl3)은 접지 전압(Vss)이다.
워드 라인들(WL1 내지 WL8)에 소거 검증 전압(Vvfy)이 인가되는데, 이때, 소거 검증 전압(Vvfy)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압들의 상한으로 설정될 수 있다. 예를 들어, 소거 검증 전압(Vvfy)은 접지 전압(Vss)일 수 있다.
그라운드 선택 라인(GSL)에 제2 그라운드 선택 라인 전압(Vgsl2)이 인가되는데, 이때, 제2 그라운드 선택 라인 전압(Vgsl2)은 그라운드 선택 트랜지스터들(GST)을 턴-온시키는 전압이다. 예를 들어, 제2 그라운드 선택 라인 전압(Vgsl2)은 접지 전압(Vss)일 것이다. 공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가되는데, 이때, 공통 소스 라인 전압(Vcsl)은 프리차지 전압(Vpre) 보다 낮은 레벨을 가질 것이다. 예를 들어, 공통 소스 라인 전압(Vcsl)은 접지 전압(Vss)일 것이다.
도 10은 도 9의 전압 조건에 따른 메모리 블록(BLK1)의 전압 변화를 보여주는 타이밍도이다.
도 4, 도 5, 도 9 및 도 10을 참조하면, 제1 시간(t1)에 프리차지가 수행되고, 구체적으로, 비트 라인들(BL1 내지 BL3)에 프리차지 전압(Vpre)이 인가된다. 제2 시간(t2)에 디벨러프가 수행되고, 프리차지 전압(Vpre)으로 충전된 비트 라인들(BL1 내지 BL3)은 플로팅될 것이다.
선택된 스트링 선택 라인(예를 들면, SSL1)에 제2 스트링 선택 라인 전압(Vssl2)이 인가되고, 이에 따라, 선택된 스트링 선택 라인(SSL1)에 대응하는 스트링 선택 트랜지스터들은 턴-온 된다. 따라서, 제1 로우의 스트링들(NS11 내지 NS13)은 비트 라인들(BL1 내지 BL3)과 전기적으로 연결된다.
비선택된 스트링 선택 라인들(예를 들면, SSL2, SSL3)에 제3 스트링 선택 라인 전압(Vssl3)이 인가되고, 이에 따라, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 대응하는 스트링 선택 트랜지스터들은 턴-오프 된다. 따라서, 제2 및 제3 로우들의 스트링들(NS21 내지 NS23, NS31 내지 NS33)은 비트 라인들(BL1 내지 BL3)로부터 전기적으로 분리된다.
워드 라인들(WL1 내지 WL8)에 소거 검증 전압(Vvfy)이 인가된다. 이에 따라, 제1 로우의 스트링들(NS11 내지 NS13)의 메모리 셀들(MC1 내지 MC8) 중 소거 검증 전압(Vvfy) 보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프 될 것고, 제1 로우의 스트링들(NS11 내지 NS13)의 메모리 셀들(MC1 내지 MC8) 중 소거 검증 전압(Vvfy) 보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴-온 될 것이다.
그라운드 선택 라인(GSL)에 제2 그라운드 선택 라인 전압(Vgsl2)이 인가되고, 이에 따라, 그라운드 선택 트랜지스터들(GST)은 턴-온 되며, 스트링들(NS11 내지 NS13, NS21 내지 NS23, NS31 내지 NS33)은 공통 소스 라인(CSL)과 전기적으로 연결된다.
제1 로우의 스트링들(NS11 내지 NS13) 중 특정 스트링의 메모리 셀들(MC1 내지 MC8)이 모두 턴-온 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로부터 낮아진다.
제1 로우의 스트링들(NS11 내지 NS13) 중 특정 스트링의 메모리 셀들(MC1 내지 MC8) 중 적어도 하나가 턴-오프 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않는다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않으며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로 유지된다.
제3 시간(t3)에 데이터 래치가 수행되고, 비트 라인들(BL1 내지 BL3)의 전압에 따라, 소거 패스 및 소거 페일이 판별될 것이다. 예를 들면, 제1 내지 제3 비트 라인들(BL1 내지 BL3)의 전압이 프리차지 전압(Vpre) 보다 낮을때, 즉 메모리 블록(BLK1)의 선택된 제1 로우의 메모리 셀들(MC1 내지 MC8)의 문턱 전압들이 소거 검증 전압(Vvfy) 보다 낮을 때, 소거 패스로 판별된다. 한편, 제1 내지 제3 비트 라인들(BL1 내지 BL3) 중 적어도 하나의 전압이 프리차지 전압(Vpre)일 때, 즉 메모리 블록(BLK1)의 선택된 제1 로우의 메모리 셀들(MC1 내지 MC8) 중 적어도 하나의 문턱 전압이 소거 검증 전압(Vvfy) 보다 높을 때, 소거 페일로 판별된다.
본 실시예에 따르면, 제1 스트링 선택 라인(SSL1)에 연결된 제1 로우의 스트링들(NS11 내지 NS13) 중 적어도 하나에서 소거 페일이 검출되면, 다시 소거 동작이 수행될 수 있다. 제1 로우의 스트링들(NS11 내지 NS13)이 소거 패스되면, 다음 스트링 선택 라인(예를 들면, SSL2)이 선택되고, 선택된 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21 내지 NS23)의 메모리 셀들(MC1 내지 MC8)에 대한 소거 검증 동작이 수행된다.
다시 도 6을 참조하면, 단계 S150에서, 하나의 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 제1 로우의 스트링들(NS11, NS12, NS13)에 대한 소거 검증 동작의 결과, 일부 스트링(예를 들어, NS12, NS13)에 대해서는 소거 패스되고, 다른 스트링(예를 들어, NS11)에 대해서는 소거 실패될 수 있다.
종래에는 스트링 선택 라인의 단위로 소거 검증 동작을 수행하고, 소거 검증의 결과에 따라 스트링 선택 라인의 단위로 소거 패스 또는 소거 페일만을 판별하였다. 그러나, 본 실시예에 따르면, 스트링 선택 라인의 단위로 소거 검증 동작을 수행하고, 소거 검증의 결과 소거 실패된 스트링, 즉, 페일 스트링(NS11)에 해당하는 페일 칼럼 정보를 별도로 저장할 수 있다.
본 실시예에서, 페일 칼럼 정보는 페일 스트링의 개수, 페일 스트링의 위치 등일 수 있다. 구체적으로, 스트링 선택 라인의 단위로 소거 검증 동작을 수행한 결과, 각 비트 라인에 대응하는 칼럼 별로 페일 스트링의 개수를 저장할 수 있다. 일 실시예에서, 칼럼 별 페일 스트링의 개수는 각 스트링 선택 라인 별로 별도로 저장될 수 있다. 다른 실시예에서, 칼럼 별 페일 스트링의 개수는 복수의 스트링 선택 라인들에 대해 누적하여 저장될 수 있다.
단계 S170에서, 각 스트링 선택 라인의 단위로 소거 패스/페일을 저장한다. 구체적으로, 페일 칼럼 정보를 기초로 스트링 선택 라인 별 소거 패스/페일을 판별할 수 있고, 판별된 소거 패스/페일 결과를 저장할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 대한 소거 검증 동작의 결과, 페일 스트링의 개수가 임계 개수 이상이면 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 소거 페일된 것으로 판별하고, 제1 스트링 선택 라인(SSL1)에 대한 소거 페일을 저장할 수 있다. 한편, 페일 스트링의 개수가 임계 개수 미만이면 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 소거 패스된 것으로 판별하고, 제1 스트링 선택 라인(SSL1)에 대한 소거 패스를 저장할 수 있다.
상술한 본 실시예에 따르면, 각 스트링 선택 라인 단위로 소거 검증 동작을 수행하고, 소거 검증 동작의 결과에 따라 각 스트링 선택 라인 별로 페일 스트링에 해당하는 페일 칼럼 정보 및 각 스트링 선택 라인 별로 소거 패스/페일을 저장할 수 있다. 이와 같이, 각 스트링 선택 라인 별로 페일 스트링에 해당하는 페일 칼럼 정보를 저장함으로써, 소거 실패된 메모리 블록의 검출이 더욱 세밀하게 수행될 수 있고, 스트링 선택 라인 별로 불량 처리를 수행할 수 있으며, 페일 칼럼에 대한 프로그램을 금지시킴으로써 프로그램 실패를 방지할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 11은 도 2의 메모리 장치에 포함된 기입/독출 회로의 일 예(150a)를 나타내는 블록도이다.
도 2 및 도 11을 참조하면, 기입/독출 회로(150a)는 복수의 비트 라인들(BL1 내지 BLn)에 각각 대응하는 복수의 페이지 버퍼들(151, 152, 153)을 포함할 수 있다. 다시 말해, 각 비트 라인은 하나의 페이지 버퍼에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 두 개 이상의 비트 라인들이 하나의 페이지 버퍼에 대응될 수도 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들에 대해 소거 검증 동작이 수행되는 경우, 복수의 페이지 버퍼들(151, 152, 153)은 소거 검증 동작의 결과 센싱된 데이터를 저장할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들(151, 152, 153)은 센스 래치(sense latch)(SL) 및 페일 비트 래치(fail bit latch)(FBL)를 각각 포함할 수 있다.
센스 래치(SL)는 각 스트링 선택 라인에 대한 소거 검증 동작에 따라 센싱된 데이터를 저장할 수 있다. 예를 들어, 센스 래치(SL)는 비트 라인의 전압, 즉, 도 9의 제3 시간(t3)에서의 비트 라인의 전압에 대응되는 값을 저장할 수 있다. 또한, 센스 래치(SL)는 센싱된 데이터를 패스/페일 체크부(160) 및 페일 비트 래치(FBL)에 제공할 수 있다.
각 스트링 선택 라인에 대한 소거 검증 동작의 결과, 복수의 스트링들 중 일부 스트링은 소거 실패될 수 있고, 소거 실패된 스트링에 대응되는 센스 래치(SL)에 저장된 데이터는 소거 페일에 해당할 수 있으며, 이때, 센스 래치(SL)에 저장된 데이터는 페일 비트에 해당할 수 있다. 페일 비트 래치(FBL)는 스트링 선택 라인 별 소거 검증 동작의 결과 발생한 페일 비트를 복수의 스트링 선택 라인들에 대해 누적하여 저장할 수 있다.
예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)에 대한 소거 검증 동작의 결과, 스트링(NS11)은 소거 페일되고, 스트링들(NS12, NS13)은 소거 패스될 수 있다. 이때, 스트링(NS11)에 연결된 비트 라인(BL1)에 대응하는 센스 래치(1511)에 저장된 데이터는 페일 비트에 해당할 수 있고, 페일 비트 래치(1512)는 센스 래치(1511)에 저장된 페일 비트를 카운팅하여 '1'을 저장할 수 있다. 한편, 스트링(NS12)에 연결된 비트 라인(BL2)에 대응하는 센스 래치(1521)에 저장된 데이터는 패스 비트에 해당할 수 있고, 페일 비트 래치(1522)는 '0'을 저장할 수 있다.
이어서, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)에 대한 소거 검증 동작의 결과, 스트링들(NS21, NS22)은 소거 페일되고, 스트링(NS23)은 소거 패스될 수 있다. 이때, 스트링(NS11)에 연결된 비트 라인(BL1)에 대응하는 센스 래치(1511)에 저장된 데이터는 페일 비트에 해당할 수 있고, 페일 비트 래치(1512)는 센스 래치(1511)에 저장된 페일 비트를 누적 카운팅하여 '2'을 저장할 수 있다. 한편, 스트링(NS22)에 연결된 비트 라인(BL2)에 대응하는 센스 래치(1521)에 저장된 데이터는 페일 비트에 해당할 수 있고, 페일 비트 래치(1522)는 '1'을 저장할 수 있다.
도 12은 도 2의 메모리 장치에 포함된 기입/독출 회로의 다른 예(150b)를 나타내는 블록도이다.
도 2 및 도 12를 참조하면, 기입/독출 회로(150b)는 복수의 비트 라인들(BL1 내지 BLn)에 각각 대응하는 복수의 페이지 버퍼들(151', 152', 153')을 포함할 수 있다. 다시 말해, 각 비트 라인은 하나의 페이지 버퍼에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 두 개 이상의 비트 라인들이 하나의 페이지 버퍼에 대응될 수도 있다. 본 실시예에 따른 기입/독출 회로(150b)는 도 11의 기입/독출 회로(150a)의 변형 실시예로서, 도 11을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
메모리 셀 어레이(110)에 포함된 메모리 셀들에 대해 소거 검증 동작이 수행되는 경우, 복수의 페이지 버퍼들(151', 152', 153')은 소거 검증 동작의 결과 센싱된 데이터를 저장할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들(151', 152', 153')은 복수의 센스 래치들(SL1 내지 SL3) 및 복수의 페일 비트 래치들(FBL1 내지 FBL3)을 각각 포함할 수 있다. 구체적으로, 각 페이지 버퍼는 복수의 스트링 선택 라인들에 각각 대응하는 복수의 센스 래치들(SL1 내지 SL3) 및 복수의 페일 비트 래치들(FBL1 내지 FBL3)을 포함할 수 있다.
복수의 센스 래치들(SL1 내지 SL3)은 복수의 스트링 선택 라인들에 대한 소거 검증 동작에 따라 센싱된 데이터를 각각 저장할 수 있다. 예를 들어, 제1 센스 래치(SL1)는 제1 스트링 선택 라인(SSL1)에 대한 소거 검증 동작에 따라 센싱된 데이터를 저장하고, 제2 센스 래치(SL2)는 제2 스트링 선택 라인(SSL2)에 대한 소거 검증 동작에 따라 센싱된 데이터를 저장하고, 제3 센스 래치(SL3)는 제3 스트링 선택 라인(SSL3)에 대한 소거 검증 동작에 따라 센싱된 데이터를 저장할 수 있다.
복수의 페일 비트 래치들(FBL1 내지 FBL3)은 대응하는 복수의 센스 래치들(SL1 내지 SL3)에 저장된 데이터가 소거 페일에 해당하는 경우, 발생한 페일 비트를 저장할 수 있다. 각 페일 비트 래치(FBL1 내지 FBL3)는 대응하는 센스 래치(SL1 내지 SL3)에 일대일로 대응할 수 있다.
예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)에 대한 소거 검증 동작의 결과, 스트링(NS11)은 소거 페일되고, 스트링들(NS12, NS13)은 소거 패스될 수 있다. 이때, 스트링(NS11)에 연결된 비트 라인(BL1)에 대응하는 제1 센스 래치(1511a)에 저장된 데이터는 페일 비트에 해당할 수 있고, 제1 페일 비트 래치(1512a)는 제1 센스 래치(1511a)에 저장된 페일 비트를 카운팅하여 '1'을 저장할 수 있다. 한편, 스트링(NS12)에 연결된 비트 라인(BL2)에 대응하는 제1 센스 래치(1521a)에 저장된 데이터는 패스 비트에 해당할 수 있고, 제1 페일 비트 래치(1522a)는 '0'을 저장할 수 있다.
이어서, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)에 대한 소거 검증 동작의 결과, 스트링들(NS21, NS22)은 소거 페일되고, 스트링(NS23)은 소거 패스될 수 있다. 이때, 스트링(NS11)에 연결된 비트 라인(BL1)에 대응하는 제2 센스 래치(1511b)에 저장된 데이터는 페일 비트에 해당할 수 있고, 제2 페일 비트 래치(1512b)는 제2 센스 래치(1511b)에 저장된 페일 비트를 카운팅하여 '1'을 저장할 수 있다. 한편, 스트링(NS22)에 연결된 비트 라인(BL2)에 대응하는 제2 센스 래치(1521b)에 저장된 데이터는 페일 비트에 해당할 수 있고, 제2 페일 비트 래치(1522b)는 '1'을 저장할 수 있다.
도 13은 도 2의 메모리 장치에 포함된 패스/페일 체크부의 일 예(160a)를 나타내는 블록도이다.
도 13을 참조하면, 패스/페일 체크부(160a)는 임계 개수 저장부(161) 및 패스/페일 판단부(162)를 포함할 수 있다. 임계 개수 저장부(161)는 스트링 선택 라인 별 소거 패스/페일의 기준이 되는 제1 임계 개수를 저장할 수 있다. 이러한 제1 임계 개수는 미리 결정된 값일 수 있고, 메모리 블록 별로 다르게 결정될 수도 있다.
패스/페일 판단부(162)는 소거 검증 결과 센싱된 데이터를 수신하고, 수신한 데이터와 제1 임계 개수를 비교함으로써, 스트링 선택 라인 별 소거 패스/페일을 판단할 수 있다. 구체적으로, 패스/페일 판단부(162)는 기록/독출 회로(150)에 포함된 센스 래치(예를 들어, 도 11의 SL 또는 도 12의 SL1 내지 SL3)로부터 센싱된 데이터를 수신할 수 있다. 이어서, 패스/페일 판단부(162)는 임계 개수 저장부(161)에 저장된 제1 임계 개수를 센싱된 데이터와 비교함으로써 소거 패스/페일을 판단할 수 있다. 이어서, 패스/페일 판단부(162)는 판단 결과에 따라 패스 신호 또는 페일 신호(P/F)를 제어 로직(120) 내의 소거 제어부(121)에 제공할 수 있다. 패스/페일 체크부(160a)의 구체적인 동작에 대해서는 이하에서 도 14를 참조하여 더욱 상세하게 설명하기로 한다.
도 14는 본 개시의 일 실시예에 따른 스트링 선택 라인 별 페일 스트링의 개수를 나타내는 테이블이다.
도 14를 참조하면, 메모리 블록(예를 들어, 도 5의 BLK1)에 네 개의 스트링 선택 라인들(SSL1 내지 SSL4)이 포함되는 경우에 대해 예시적으로 설명하기로 한다. 제1 스트링 선택 라인(SSL1)에 대한 소거 검증 결과, 페일 스트링에 해당하는 페일 칼럼의 개수는 1개일 수 있고, 제2 스트링 선택 라인(SSL2)에 대한 소거 검증 결과, 페일 스트링에 해당하는 페일 칼럼의 개수는 20개일 수 있으며, 제3 스트링 선택 라인(SSL3)에 대한 소거 검증 결과, 페일 스트링에 해당하는 페일 칼럼의 개수는 0개일 수 있고, 제4 스트링 선택 라인(SSL4)에 대한 소거 검증 결과, 페일 스트링에 해당하는 페일 칼럼의 개수는 2개일 수 있다.
도 13 및 도 14를 함께 참조하면, 임계 개수 저장부(161)는 스트링 선택 라인 별 패스/페일의 기준이 되는 제1 임계 개수를 예를 들어, 5개로 저장할 수 있다. 제1 스트링 선택 라인(SSL1)의 경우 페일 칼럼의 개수가 1이므로, 페일 칼럼의 개수가 제1 임계 개수 미만이므로 제1 스트링 선택 라인(SSL1)에 연결된 스트링들은 소거 패스된 것으로 결정할 수 있다. 제2 스트링 선택 라인(SSL2)의 경우 페일 칼럼의 개수가 20이므로, 페일 칼럼의 개수가 제1 임계 개수 이상이므로 제2 스트링 선택 라인(SSL2)에 연결된 스트링들은 소거 페일된 것으로 결정할 수 있다. 제3 스트링 선택 라인(SSL3)의 경우 페일 칼럼의 개수가 0이므로, 페일 칼럼의 개수가 제1 임계 개수 미만이므로 제1 스트링 선택 라인(SSL1)에 연결된 스트링들은 소거 패스된 것으로 결정할 수 있다. 제4 스트링 선택 라인(SSL4)의 경우 페일 칼럼의 개수가 2이므로, 페일 칼럼의 개수가 제1 임계 개수 미만이므로 제4 스트링 선택 라인(SSL4)에 연결된 스트링들은 소거 패스된 것으로 결정할 수 있다.
종래 기술에 따르면, 각 스트링 선택 라인에 대한 소거 검증 동작의 결과 한 개의 스트링이라도 소거 실패된 경우 해당 스트링 선택 라인에 연결된 스트링들은 소거 실패된 것으로 판단하였다. 그러나, 본 실시예에 따르면, 각 스트링 선택 라인에 대한 소거 검증 동작의 결과 제1 임계 개수 이상의 스트링들이 소거 실패된 경우 해당 스트링 선택 라인에 연결된 스트링들이 소거 실패된 것으로 판단할 수 있다.
도 15는 도 2의 메모리 장치에 포함된 패스/페일 체크부의 다른 예(160b)를 나타내는 블록도이다.
도 15를 참조하면, 패스/페일 체크부(160a)는 임계 개수 저장부(161'), 누적부(163) 및 패스/페일 판단부(162')를 포함할 수 있다. 임계 개수 저장부(161')는 메모리 블록 별 소거 패스/페일의 기준이 되는 제2 임계 개수를 저장할 수 있다. 이러한 제2 임계 개수는 미리 결정된 값일 수 있고, 메모리 블록 별로 다르게 결정될 수도 있다. 예를 들어, 제2 임계 개수는 20일 수 있다.
누적부(163)는 스트링 선택 라인 별 페일 칼럼의 개수를 누적하여 저장할 수 있다. 구체적으로, 누적부(163)는 기록/독출 회로(150)에 포함된 센스 래치(예를 들어, 도 11의 SL 또는 도 12의 SL1 내지 SL3)로부터 센싱된 데이터를 수신할 수 있고, 수신한 데이터를 기초로 스트링 선택 라인 별 페일 칼럼의 개수를 누적하여 저장할 수 있다. 예를 들어 도 14의 케이스에서, 누적부(163)는 제1 내지 제4 스트링 선택 라인들의 페일 칼럼의 개수들을 누적하여 메모리 블록에 대응하는 전체 페일 칼럼의 개수를 23으로 저장할 수 있다.
패스/페일 판단부(162')는 임계 개수 저장부(161')에 저장된 제2 임계 개수와 누적부(163)에 저장된 전체 페일 칼럼의 개수를 비교함으로써, 메모리 블록 별 소거 패스/페일을 판단할 수 있다. 이어서, 패스/페일 판단부(162')는 판단 결과에 따라 패스 신호 또는 페일 신호(P/F)를 제어 로직(120) 내의 소거 제어부(121)에 제공할 수 있다. 예를 들어, 제2 임계 개수가 20인 경우, 도 14의 케이스에서 전체 페일 칼럼의 개수는 23이므로, 메모리 블록은 소거 페일된 것으로 판단할 수 있다.
도 16은 도 2의 메모리 장치에 포함된 제어 로직의 일 예(120)를 나타내는 블록도이다.
도 16을 참조하면, 제어 로직(120)은 소거 제어부(121), 스트링 선택 라인 카운터(122), 소거 카운터(123) 및 페일 칼럼 개수 저장부(124)를 포함할 수 있다.
스트링 선택 라인 카운터(122)는 스트링 선택 라인(SSL)의 어드레스들에 대응하는 카운트 값, 즉, 스트링 선택 라인 카운트(SSLCNT)를 출력할 수 있다. 예를 들어, 스트링 선택 라인 카운트(SSLCNT)는 제1 메모리 블록(도 5의 BLK1)의 제1 내지 제3 스트링 선택 라인들(SSL1 내지 SSL3)의 어드레스들에 대응할 수 있다. 구체적으로, 스트링 선택 라인 카운터(122)는 카운트 업 또는 카운트 다운될 수 있고, 이에 따라, 스트링 선택 라인 카운트(SSLCNT)에 대응하는 스트링 선택 라인(SSL)이 변경될 수 있다.
소거 카운터(123)는 메모리 셀 어레이(110)의 특정 메모리 블록에 대한 소거 횟수에 대응하는 카운트 값, 즉, 소거 카운트(ERCNT)를 출력할 수 있다. 예를 들어, 소거 카운트(ERCNT)는 소거 동작 시에 특정 메모리 블록에 소거 전압이 인가된 횟수에 대응할 수 있다. 구체적으로, 소거 카운트(ERCNT)는 ISPE(Incremental Step Pulse Erase) 시에 소거 전압(또는 소거 펄스)이 특정 메모리 블록에 인가된 횟수에 대응할 수 있다.
페일 칼럼 개수 저장부(124)는 스트링 선택 라인(SSL) 별 페일 칼럼의 개수를 저장할 수 있다. 일 실시예에서, 페일 칼럼 개수 저장부(124)는 복수의 스트링 선택 라인들에 대한 페일 칼럼의 개수를 누적하여 전체 페일 칼럼의 개수를 저장할 수 있다. 다른 실시예에서, 페일 칼럼 개수 저장부(124)는 복수의 스트링 선택 라인들 각각에 대응하는 래치들을 포함할 수 있고, 각 래치는 각 스트링 선택 라인 별 페일 칼럼의 개수를 저장할 수 있다.
패스/페일 저장부(125)는 패스/페일 체크부(160)로부터 수신된 패스/페일 신호를 저장할 수 있다. 일 실시예에서, 패스/페일 저장부(125)는 복수의 스트링 선택 라인들에 대응하는 하나의 래치를 포함할 수 있다. 다른 실시예에서, 패스/페일 저장부(125)는 복수의 스트링 선택 라인들 각각에 대응하는 래치들을 포함할 수 있다.
소거 제어부(121)는 패스/페일 신호(P/F)에 따라 소거 동작을 수행할지 소거 검증 동작을 수행할지 결정할 수 있다. 패스/페일 저장부(125)에 페일 신호가 저장되면, 소거 제어부(121)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거되도록 전압 발생부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다. 한편, 패스/페일 저장부(125)에 패스 신호가 저장되면, 소거 제어부(121)는 메모리 셀 어레이(110)의 선택된 메모리 블록 내의 다음 스트링 선택 라인에 연결된 스트링들이 소거 검증되도록 전압 발생부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다.
구체적으로, 소거 제어부(121)는 소거 카운터(123)에서 출력된 소거 카운트(ERCNT)를 기초로 소거 동작을 제어할 수 있다. 예를 들어, 소거 카운트(ERCNT)가 증가하면, 소거 제어부(121)는 전압 발생부(130)에서 더 높은 전압을 출력하도록 전압 발생부(130)를 제어할 수 있다. 또한, 소거 제어부(121)는 스트링 선택 라인 카운터(122)에서 출력된 스트링 선택 라인 카운트(SSLCNT)를 기초로 소거 검증 동작을 제어할 수 있다. 예를 들어, 스트링 선택 라인 카운트(SSLCNT)가 증가하면, 소거 제어부(121)는 로우 디코더(140)에서 해당 스트링 선택 라인이 선택되도록 로우 디코더(140)를 제어할 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 소거 검증 방법을 더욱 상세하게 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 메모리 장치의 소거 검증 방법은 메모리 셀들에 대한 소거 동작이 수행된 후에, 각 스트링 선택 라인 별로 수행될 수 있다. 구체적으로, 본 실시예에 따른 메모리 장치의 소거 검증 방법은 도 6의 S130 및 S150의 구체적인 동작일 수 있다. 도 1 내지 도 16을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S210에서, 스트링 선택 라인 카운트(SSLCNT)는 1이다. 단계 S220에서, 스트링 선택 라인(SSL)에 연결된 스트링들에 대해 소거 검증 동작을 수행한다. 예를 들어, 소거 제어부(121)은 스트링 선택 라인 카운터(122)에서 출력되는 스트링 선택 라인 카운트(SSLCNT)가 1이면, 제1 스트링 선택 라인(SSL1)에 대한 소거 검증 동작이 수행되도록 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다.
단계 S230에서, 선택된 스트링 선택 라인(SSL)에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13) 중 소거 실패된 페일 스트링(예를 들어, NS11)에 연결된 페일 비트 래치(예를 들어, 도 11의 1512)는 페일 비트를 저장할 수 있다.
단계 S240에서, 스트링 선택 라인(SSL) 별 소거 패스/페일을 저장한다. 예를 들어, 패스/페일 체크부(160)은 스트링 선택 라인(SSL) 별 페일 칼럼의 개수를 제1 임계 개수와 비교함으로써, 스트링 선택 라인(SSL)의 소거 패스/페일을 판단하고, 판단 결과를 제어 로직(120)에 제공할 수 있다. 이어서, 제어 로직(120)에 포함된 패스/페일 저장부(125)는 스트링 선택 라인(SSL) 별 소거 패스/페일을 저장한다.
단계 S250에서, 선택된 스트링 선택 라인에 대해 소거 실패되었는지 판단한다. 판단 결과, 소거 실패된 경우 S260이 수행되고, 소거 패스한 경우 S270이 수행된다. 예를 들어, 소거 제어부(121)는 패스/페일 신호를 기초로 제1 스트링 선택 라인(SSL1)에 소거 패스/페일을 판단한다.
단계 S260에서, 소거 카운트(ERCNT)가 최대값인지 여부를 판단한다. 판단 결과, 소거 카운트(ERCNT)가 최대값인 경우 S270이 수행되고, 그렇지 않은 경우 소거 검증 동작은 종료되고 소거 카운트(ERCNT)는 카운트 업되어 메모리 블록에 대해 다시 소거 동작이 수행될 수 있다.
단계 S270에서, 스트링 선택 라인 카운트(SSLCNT)가 최대값인지 여부를 판단한다. 판단 결과, 스트링 선택 라인 카운트(SSLCNT)가 최대값인 경우 소거 검증 동작이 종료되고, 그렇지 않은 경우 S280이 수행된다. 예를 들어, 소거 제어부(121)는 스트링 선택 라인 카운터(122)에서 수신된 스트링 선택 라인 카운트(SSLCNT)가 최대값(예를 들어, 4)인지 여부를 판단할 수 있다.
단계 S280에서, 스트링 선택 라인 카운트(SSLCNT)는 카운트 업된다. 예를 들어, 스트링 선택 라인 카운터(122)는 스트링 선택 라인 카운트(SSLCNT)를 카운트 업하여, 스트링 선택 라인 카운트(SSLCNT)를 2로 출력할 수 있다. 이에 따라, 단계 S220부터 다시 수행되며, 소거 제어부(121)는 제2 스트링 선택 라인(SSL2)에 대한 소거 검증 동작이 수행되도록 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 18을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 대해 소거 동작 및 소거 검증 동작을 수행하는 방법으로서, 도 6의 방법을 더욱 상세하게 나타낸다. 도 1 내지 도 17을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
단계 S300에서, 소거 커맨드를 수신한다. 예를 들어, 메모리 장치(100)의 제어 로직(120)은 메모리 컨트롤러(200)로부터 소거 커맨드 및 어드레스를 수신할 수 있다. 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들에 대응할 수 있다.
단계 S310에서, 스트링 선택 라인 카운트(SSLCNT) 및 소거 카운트(ERCNT)를 리셋한다. 예를 들어, 소거 제어부(121)는 스트링 선택 라인 카운터(122) 및 소거 카운터(123)를 리셋함으로써, 스트링 선택 라인 카운트(SSLCNT) 및 소거 카운트(ERCNT)를 리셋한다. 예를 들어, 리셋된 스트링 선택 라인 카운트(SSLCNT)는 수신된 어드레스에 대응하는 메모리 블록(예를 들어, BLK1)의 첫번째 스트링 선택 라인(예를 들어, SSL1)에 대응할 수 있다. 예를 들어, 리셋된 소거 카운트(ERCNT)는 논리 값 '1'을 가질 수 있다.
단계 S320에서, 수신된 어드레스에 대응하는 메모리 셀들, 예를 들어, 메모리 블록을 소거한다. 단계 S330에서, 스트링 선택 라인 카운트(SSLCNT)에 대응되는 스트링들을 소거 검증한다. 예를 들어, 스트링 선택 라인 카운트(SSLCNT)가 제1 스트링 선택 라인(SSL1)을 나타낼 때, 제1 스트링 선택 라인(SSL1)에 대응하는 제1 로우의 스트링들(NS11, NS12, NS13)의 메모리 셀들이 소거 검증될 수 있다.
단계 S340에서, 선택된 스트링 선택 라인에 대응하는 복수의 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다. 단계 S350에서, 스트링 선택 라인 별 패스/페일을 저장한다. 단계 S360에서, 선택된 스트링 선택 라인에 대해 소거 페일되었는지 판단한다. 판단 결과, 소거 페일된 경우 S370이 수행되고, 소거 패스된 경우 S390이 수행된다.
단계 S370에서, 소거 카운트(ERCNT)가 최대값인지 여부를 판단한다. 판단 결과, 소거 카운트(ERCNT)가 최대값인 경우 S390이 수행되고, 그렇지 않은 경우 S375가 수행된다. 단계 S375에서, 소거 카운트(ERCNT)는 카운트 업된다. 예를 들어, 소거 카운터(123)는 소거 카운트(ERCNT)를 카운트 업하여, 소거 카운트(ERCNT)를 2로 출력할 수 있다.
단계 S380에서, 소거 카운트(ERCNT)에 따라 소거 전압이 조절된다. 예를 들어, 소거 제어부(121)는 소거 카운트(ERCNT) 2를 수신하면, 메모리 셀들에 대한 제2 소거 루프가 수행되도록 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다. 이때, 소거 제어부(121)는 소거 카운트(ERCNT)가 증가함에 따라 소거 전압이 더욱 상승되도록 전압 제어 신호(CTRL_vol)를 생성하고, 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(130)에 제공할 수 있다.
단계 S390에서, 스트링 선택 라인 카운트(SSLCNT)가 최대값인지 여부를 판단한다. 판단 결과, 스트링 선택 라인 카운트(SSLCNT)가 최대값인 경우 소거 동작이 종료되고, 그렇지 않은 경우 S395가 수행된다. 예를 들어, 소거 제어부(121)는 스트링 선택 라인 카운터(122)에서 수신된 스트링 선택 라인 카운트(SSLCNT)가 최대값(예를 들어, 4)인지 여부를 판단할 수 있다.
단계 S395에서, 스트링 선택 라인 카운트(SSLCNT)는 카운트 업된다. 예를 들어, 스트링 선택 라인 카운터(122)는 스트링 선택 라인 카운트(SSLCNT)를 카운트 업하여, 스트링 선택 라인 카운트(SSLCNT)를 2로 출력할 수 있다. 이에 따라, 단계 S330부터 다시 수행되며, 소거 제어부(121)는 제2 스트링 선택 라인(SSL2)에 대한 소거 검증 동작이 수행되도록 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다.
도 19는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 대해 소거 동작 및 소거 검증 동작을 수행하는 방법으로서, 도 1 내지 도 18을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
단계 S410에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 단계 S430에서, 각 스트링 선택 라인 단위로 소거 검증 동작을 수행한다. 단계 S450에서, 하나의 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다.
단계 S470에서, 복수의 스트링 선택 라인들에 대해 페일 칼럼 개수를 누적함으로써 메모리 블록에 대한 전체 페일 스트링의 개수를 획득한다. 일 실시예에서, 페일 비트 래치(도 11의 FBL)는 각 스트링 선택 라인 별 페일 칼럼 개수를 누적함으로써, 복수의 스트링 선택 라인들을 포함하는 메모리 블록에 대한 전체 페일 스트링의 개수를 저장할 수 있다. 다른 실시예에서, 누적부(도 15의 163)는 각 스트링 선택 라인 별 페일 칼럼 개수를 누적함으로써, 복수의 스트링 선택 라인들을 포함하는 메모리 블록에 대한 전체 페일 스트링의 개수를 저장할 수 있다.
단계 S490에서, 전체 페일 스트링의 개수를 기초로 메모리 블록 별 소거 패스/페일을 저장한다. 구체적으로, 전체 페일 스트링의 개수를 기초로 메모리 블록 별 소거 패스/페일을 판별할 수 있고, 판별된 소거 패스/페일 결과를 저장할 수 있다. 도 14의 예에서, 전체 페일 스트링의 개수는 23개이다. 임계 개수 저장부(예를 들어, 도 15의 161')에 저장된, 메모리 블록에 대한 제2 임계 개수가 20인 경우, 전체 페일 스트링의 개수인 23은 임계 개수인 20 이상이므로, 메모리 블록은 소거 페일된 것으로 판별하고, 메모리 블록에 대한 소거 페일을 저장할 수 있다.
상술한 본 실시예에 따르면, 각 스트링 선택 라인 단위로 소거 검증 동작을 수행하고, 소거 검증 동작의 결과에 따라 각 스트링 선택 라인 별로 페일 스트링에 해당하는 페일 칼럼 정보를 누적하여 저장함으로써, 복수의 스트링 선택 라인들을 포함하는 메모리 블록 별로 소거 패스/페일을 저장할 수 있다. 이에 따라, 도 14의 예에서 제2 스트링 선택 라인(SSL)에 연결된 스트링들만 소거 페일된 것으로 보고 불량 스트링 선택 라인으로 처리하지 않고, 전체 메모리 블록을 소거 페일된 것으로 보고 불량 블록으로 처리할 수 있다.
도 20은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 20을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 19의 방법의 일 예를 더욱 상세하게 나타낸다. 구체적으로, 본 실시예에 따른 메모리 장치의 동작 방법은 스트링 선택 라인 별 페일 칼럼 개수를 누적하여 메모리 블록에 대한 소거 패스/페일을 체크하는 방법으로서, 도 19의 S470 및 S490의 일 예에 대응될 수 있다. 도 1 내지 도 19를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S510에서, 스트링 선택 라인 카운트(SSLCNT)는 1이다. 단계 S520에서, 소거 실패된 페일 스트링에 해당하는 페일 칼럼의 개수를 카운트한다. 단계 S530에서, 페일 칼럼의 개수를 누적한다. 예를 들어, 누적부(도 5의 163)은 복수의 스트링 선택 라인들에 대한 페일 칼럼의 개수를 누적한다.
단계 S540에서, 스트링 선택 라인 카운트(SSLCNT)가 최대값인지 여부를 판단한다. 판단 결과, 스트링 선택 라인 카운트(SSLCNT)가 최대값인 경우 S560이 수행되고, 그렇지 않은 경우 S550이 수행된다. 예를 들어, 소거 제어부(121)는 스트링 선택 라인 카운터(122)에서 수신된 스트링 선택 라인 카운트(SSLCNT)가 최대값(예를 들어, 4)인지 여부를 판단할 수 있다.
단계 S550에서, 스트링 선택 라인 카운트(SSLCNT)는 카운트 업된다. 예를 들어, 스트링 선택 라인 카운터(122)는 스트링 선택 라인 카운트(SSLCNT)를 카운트 업하여, 스트링 선택 라인 카운트(SSLCNT)를 2로 출력할 수 있다. 이에 따라, 단계 S520부터 다시 수행되며, 소거 제어부(121)는 제2 스트링 선택 라인(SSL2)에 대한 소거 검증 동작이 수행되도록 전압 생성부(130), 로우 디코더(140) 및 기입/독출 회로(150)를 제어할 수 있다.
단계 S560에서, 메모리 블록 별 소거 패스/페일을 결정한다. 구체적으로, 패스/페일 판단부(도 15의 162')는 전체 페일 스트링의 개수를 기초로 메모리 블록 별 소거 패스/페일을 판별할 수 있고, 판별된 소거 패스/페일 결과를 제어 로직(120)에 저장할 수 있다.
도 21은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 21을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 19의 방법의 다른 예를 더욱 상세하게 나타낸다. 구체적으로, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 블록 별로 소거 패스/페일을 체크하는 방법이다. 도 1 내지 도 19를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S610에서, 스트링 선택 라인 카운트(SSLCNT)는 1이다. 단계 S620에서, 스트링 선택 라인에 연결된 스트링들에 대해 소거 검증 동작을 수행한다. 단계 S630에서, 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다.
단계 S640에서, 스트링 선택 라인 별 소거 패스/페일을 저장한다. 단계 S650에서, 선택된 스트링 선택 라인에 대해 소거 페일되었는지 판단한다. 판단 결과, 소거 페일된 경우 S670이 수행되고, 소거 패스된 경우 S660이 수행된다.
단계 S660에서, 스트링 선택 라인 카운트(SSLCNT)가 최대값인지 여부를 판단한다. 판단 결과, 스트링 선택 라인 카운트(SSLCNT)가 최대값인 경우 S680이 수행되고, 그렇지 않은 경우 S665가 수행된다. 단계 S665에서, 스트링 선택 라인 카운트(SSLCNT)는 카운트 업된다. 예를 들어, 스트링 선택 라인 카운터(122)는 스트링 선택 라인 카운트(SSLCNT)를 카운트 업하여, 스트링 선택 라인 카운트(SSLCNT)를 2로 출력할 수 있다.
단계 S670에서, 소거 카운트(ERCNT)가 최대값인지 여부를 판단한다. 판단 결과, 소거 카운트(ERCNT)가 최대값인 경우 S660이 수행되고, 그렇지 않은 경우 S680이 수행된다. 단계 S680에서, 메모리 블록에 포함된 스트링 선택 라인들 중 소거 페일된 스트링 선택 라인이 있는지 판단한다. 판단 결과, 소거 페일된 스트링 선택 라인이 하나라도 존재하는 경우 소거 검증 루프는 종료하고, 모든 스트링 선택 라인들에 대해 소거 패스된 경우 단계 S690이 수행된다.
단계 S690에서, 메모리 블록 전체에 대해 페일인지 판단한다. 판단 결과, 전체 페일인 경우 소거 검증 루프는 종료되고, 그렇지 않은 경우 소거 패스된 것으로 판단한다. 구체적으로, 각 스트링 선택 라인 별 소거 검증 동작의 결과, 모든 스트링 선택 라인들에 대해 소거 패스된 경우라도, 누적된 전체 페일 비트 개수가 제2 임계 개수 이상이면 해당 메모리 블록은 소거 페일된 것으로 판단할 수 있다.
도 22는 본 개시의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 22를 참조하면, 메모리 장치(100')는 메모리 셀 어레이(110), 제어 로직(120'), 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 패스/페일 체크부(160)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100')는 도 2의 메모리 장치(100)의 변형 실시예로서, 도 2의 메모리 장치(100)와 비교하면 제어 로직(120')의 구성이 변경되었으며, 다른 구성 요소들은 실질적으로 동일하게 구현될 수 있다. 따라서, 도 1 내지 도 21을 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
제어 로직(120')은 소거 제어부(121) 및 페일 셀 처리부(122)를 포함할 수 있다. 도시되지는 않았으나, 제어부(120')는 도 16에 도시된 바와 같이 스트링 선택 라인 카운터(122), 소거 카운터(123), 페일 칼럼 개수 저장부(124) 및 패스/페일 저장부(125)를 더 포함할 수 있다. 소거 제어부(121)는 도 16에 예시된 소거 제어부(121)와 실질적으로 동일하게 구현될 수 있으며, 도 16을 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
페일 셀 처리부(122)는 소거 검증 동작의 결과 소거 페일된 것으로 판단된 메모리 셀들에 대한 처리를 수행할 수 있고, 구체적으로, 소거 페일된 것으로 판단된 메모리 셀들에 대해 리페어 동작 또는 불량 셀 처리 동작을 수행할 수 있다. 일 실시예에서, 페일 셀 처리부(122)는 페일 칼럼 정보를 기초로 페일 스트링에 대해 리페어 동작 또는 불량 스트링 처리 동작을 수행할 수 있다. 다른 실시예에서, 페일 셀 처리부(122)는 페일 칼럼 정보를 기초로 페일된 것으로 판단된 스트링 선택 라인에 연결된 스트링들에 대해 리페어 동작 또는 불량 스트링 처리 동작을 수행할 수 있다. 다른 실시예에서, 페일 셀 처리부(122)는 페일 칼럼 정보를 기초로 페일된 것으로 판단된 메모리 블록에 대해 리페어 동작 또는 불량 블록 처리 동작을 수행할 수 있다.
도 23은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 대해 소거 동작 및 소거 검증 동작을 수행하고, 소거 검증 동작의 결과에 따라 페일 셀들을 처리하는 방법으로서, 도 1 내지 도 22을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
단계 S710에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 단계 S730에서, 소거 동작이 수행된 메모리 셀들에 대해, 각 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 단계 S750에서, 하나의 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다.
단계 S770에서, 페일 칼럼 정보를 기초로 각 페일 스트링 또는 페일 스트링과 동일한 스트링 선택 라인에 연결된 스트링들에 대해 리페어 동작 또는 불량 처리 동작을 수행한다. 예를 들어, 페일 셀 처리부(122)는 페일 칼럼 정보를 기초로 페일 스트링에 대해 리페어 동작 또는 불량 스트링 처리 동작을 수행할 수 있다. 다른 예를 들어, 페일 셀 처리부(122)는 페일 칼럼 정보를 기초로 페일된 것으로 판단된 스트링 선택 라인에 연결된 스트링들에 대해 리페어 동작 또는 불량 스트링 처리 동작을 수행할 수 있다.
도 24는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 24를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 23의 방법을 더욱 상세하게 나타낸다. 도 1 내지 도 23을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S810에서, 메모리 블록에 포함된 복수의 메모리 셀들을 소거한다. 단계 S820에서, 메모리 블록에 포함된 각 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 구체적으로, 메모리 블록에 복수의 스트링 선택 라인들에 대해 순차적으로 소거 검증 동작을 수행한다.
단계 S830에서, 메모리 블록에 포함된 복수의 스트링 선택 라인들에 대해 소거 패스되었는지 판단한다. 판단 결과, 소거 패스된 경우 본 동작은 종료되고, 소거 페일된 경우 S840이 수행된다.
단계 S840에서, 스트링 선택 라인 카운트(SSLCNT)는 1이다. 단계 S850에서, 선택된 스트링 선택 라인에 대해 소거 페일되었는지 판단한다. 판단 결과, 소거 페일된 경우 S860을 수행하고, 소거 패스된 경우 S870을 수행한다. 단계 S860에서, 선택된 스트링 선택 라인에 대해 리페어/불량 처리를 수행한다.
단계 S870에서, 스트링 선택 라인 카운트(SSLCNT)가 최대값인지 판단한다. 판단 결과, 스트링 선택 라인 카운트(SSLCNT)가 최대값인 경우 본 동작은 종료되고, 그렇지 않은 경우 S880이 수행된다. 단계 S880에서, 스트링 선택 라인 카운트(SSLCNT)는 카운트 업된다.
도 25는 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 25를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 23의 방법의 변형 실시예로서, 도 23 및 도 24를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S910에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 단계 S930에서, 소거 동작이 수행된 메모리 셀들에 대해, 각 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 단계 S950에서, 하나의 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다.
단계 S970에서, 페일 칼럼 정보를 기초로 메모리 블록에 대해 리페어 동작 또는 불량 처리 동작을 수행한다. 일 실시예에서, 페일 칼럼 정보를 기초로, 소거 페일로 판단된 스트링 선택 라인이 있을 경우 해당 스트링 선택 라인을 포함하는 메모리 블록 전체에 대해 리페어 동작 또는 불량 처리 동작을 수행할 수 있다. 다른 실시예에서, 소거 페일로 판단된 스트링 선택 라인이 없을 경우에도, 페일 칼럼 정보를 기초로 해당 메모리 블록이 소거 페일로 판단되는 경우 해당 메모리 블록에 대해 리페어 동작 또는 불량 처리 동작을 수행할 수 있다.
도 26은 본 개시의 다른 실시예에 따른 메모리 장치(100")를 나타내는 블록도이다.
도 26을 참조하면, 메모리 장치(100")는 메모리 셀 어레이(110), 제어 로직(120"), 전압 생성부(130), 로우 디코더(140), 기입/독출 회로(150) 및 패스/페일 체크부(160)를 포함할 수 있다. 도시되지는 않았으나, 제어 로직(120")은 도 22에 도시된 페일 셀 처리부를 더 포함할 수도 있다. 본 실시예에 따른 메모리 장치(100")는 도 2의 메모리 장치(100)의 변형 실시예로서, 도 2의 메모리 장치(100)와 비교하면 제어 로직(120")의 구성이 변경되었으며, 다른 구성 요소들은 실질적으로 동일하게 구현될 수 있다. 따라서, 도 1 내지 도 25를 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
제어 로직(120")은 소거 제어부(121) 및 프로그램 제어부(123)를 포함할 수 있다. 도시되지는 않았으나, 제어부(120")는 도 16에 도시된 바와 같이 스트링 선택 라인 카운터(122), 소거 카운터(123), 페일 칼럼 개수 저장부(124) 및 패스/페일 저장부(125)를 더 포함할 수 있다. 소거 제어부(121)는 도 16에 예시된 소거 제어부(121)와 실질적으로 동일하게 구현될 수 있으며, 도 16을 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
프로그램 제어부(123)는 페일 칼럼을 포함하는 프로그램 어드레스 및 프로그램 커맨드가 수신된 경우, 페일 칼럼에 대해 프로그램 동작을 금지하고, 페일 칼럼에 로딩되는 데이터의 패턴을 변경하도록 제어할 수 있다. 예를 들어, 페일 칼럼에 대응하는 프로그램 데이터가 0인 경우, 프로그램 제어부(123)는 해당 페일 칼럼에 대한 로딩 데이터를 1로 변경함으로써 해당 페일 칼럼에 대한 프로그램 동작을 금지할 수 있다.
일 실시예에서, 프로그램 제어부(123)는 복수의 스트링 선택 라인들에 대응하는 메모리 블록에 대한 프로그램 동작 시에, 페일 칼럼의 개수 또는 위치를 기초로 하여, 페일 스트링에 대한 프로그램 동작을 금지하도록 제어할 수 있다. 예를 들어, 스트링 선택 라인 별 소거 검증 동작의 결과, 페일 스트링이 NS11인 경우, 페일 칼럼은 NS11, NS21, NS31을 포함할 수 있다. 이때, 프로그램 제어부(123)는 페일 스트링인 NS11을 포함하는 프로그램 어드레스에 대해 프로그램 커맨드가 수신된 경우, 페일 스트링인 NS11에 대해서만 프로그램 동작을 금지하도록 제어할 수 있다.
다른 실시예에서, 프로그램 제어부(123)는 복수의 스트링 선택 라인들에 대응하는 메모리 블록에 대한 프로그램 동작 시에, 페일 칼럼의 개수 또는 위치를 기초로 하여, 페일 칼럼에 대응하는 복수의 스트링들에 대한 프로그램 동작을 금지하도록 제어할 수 있다. 예를 들어, 스트링 선택 라인 별 소거 검증 동작의 결과, 페일 스트링이 NS11인 경우, 페일 칼럼은 NS11, NS21, NS31을 포함할 수 있다. 이때, 프로그램 제어부(123)는 페일 칼럼인 NS11, NS21, NS31을 포함하는 프로그램 어드레스에 대해 프로그램 커맨드가 수신된 경우, 페일 칼럼인 NS11, NS21, NS31에 대해서 프로그램 동작을 금지하도록 제어할 수 있다.
또 다른 실시예예서, 프로그램 제어부(123)는 복수의 스트링 선택 라인들에 대응하는 메모리 블록에 대한 프로그램 동작 시에, 페일 칼럼의 개수 또는 위치를 기초로 하여, 페일 스트링을 포함하는 메모리 블록에 대한 프로그램 동작을 금지하도록 제어할 수 있다. 예를 들어, 스트링 선택 라인 별 소거 검증 동작의 결과, 페일 스트링이 NS11인 경우, 페일 칼럼은 NS11, NS21, NS31을 포함할 수 있다. 이때, 프로그램 제어부(123)는 페일 스트링인 NS11을 포함하는 프로그램 어드레스에 대해 프로그램 커맨드가 수신된 경우, 페일 스트링인 NS11을 포함하는 메모리 블록(BLK1)에 대해서 프로그램 동작을 금지하도록 제어할 수 있다.
도 27은 본 개시의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 27을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 대해 소거 동작 및 소거 검증 동작을 수행하고, 소거 검증 동작의 결과에 따라 프로그램 동작을 적응적으로 수행하는 방법으로서, 도 1 내지 도 26을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
단계 S1010에서, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 단계 S1030에서, 소거 검증 동작이 수행된 메모리 셀들에 대해, 각 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 단계 S1050에서, 하나의 스트링 선택 라인에 연결된 스트링들 중 소거 실패된 페일 스트링에 해당하는 페일 칼럼 정보를 저장한다.
단계 S1070에서, 페일 칼럼 정보를 기초로 페일 스트링 또는 페일 칼럼에 대한 프로그램 동작을 금지한다. 프로그램 어드레스가 페일 칼럼에 대응되는 경우, 페일 스트링 또는 페일 칼럼에 로딩되는 데이터를 변경함으로써, 페일 스트링 또는 페일 칼럼에 대해 프로그램 동작을 금지할 수 있다.
도 28은 도 27의 메모리 장치의 동작 방법에 따른 메모리 시스템의 동작의 일 예를 나타내는 흐름도이다.
도 28을 참조하면, 단계 S1100에서, 메모리 컨트롤러(200)는 소거 커맨드를 생성한다. 단계 S1110에서, 메모리 컨트롤러(200)는 메모리 장치(100")에 소거 커맨드 및 소거 어드레스를 전송한다. 단계 S1120에서, 메모리 장치(100")는 메모리 블록 별로 소거 동작을 수행한다. 단계 S1130에서, 메모리 장치(100")는 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 단계 S1140에서, 메모리 장치(100")는 스트링 선택 라인의 단위로 페일 칼럼 정보를 저장한다.
단계 S1150에서, 메모리 컨트롤러(200)는 프로그램 커맨드를 생성한다. 단계 S1160에서, 메모리 컨트롤러(200)는 프로그램 커맨드 및 프로그램 어드레스를 전송한다. 이때, 프로그램 어드레스는 페일 칼럼 정보에 대응되는 메모리 셀들에 대한 어드레스일 수 있다. 단계 S1170에서, 메모리 장치(100")는 페일 스트링/페일 칼럼에 대한 프로그램 동작을 금지한다. 구체적으로, 프로그램 금지 칼럼에 대해서는 데이터 로딩 패턴을 변경함으로써 프로그램 동작을 금지한다.
도 29는 도 27의 메모리 장치의 동작 방법에 따른 메모리 시스템의 동작의 다른 예를 나타내는 흐름도이다.
도 29를 참조하면, 단계 S1200에서, 메모리 컨트롤러(200)는 소거 커맨드를 생성한다. 단계 S1210에서, 메모리 컨트롤러(200)는 메모리 장치(100")에 소거 커맨드 및 소거 어드레스를 전송한다. 단계 S1220에서, 메모리 장치(100")는 메모리 블록 별로 소거 동작을 수행한다. 단계 S1230에서, 메모리 장치(100")는 스트링 선택 라인의 단위로 소거 검증 동작을 수행한다. 단계 S1240에서, 메모리 장치(100")는 스트링 선택 라인의 단위로 페일 칼럼 정보를 저장한다.
단계 S1250에서, 메모리 장치(100")는 메모리 블록의 페일 칼럼을 결정한다. 일 실시예에서, 메모리 블록에 포함된 복수의 스트링 선택 라인들 각각에 대한 소거 검증 결과, 한번이라도 페일 비트가 발생한 칼럼을 페일 칼럼으로 결정할 수 있다. 다른 실시예에서, 메모리 블록에 포함된 복수의 스트링 선택 라인들 각각에 대한 소거 검증 결과, 임계 개수 이상의 페일 비트가 발생한 칼럼을 페일 칼럼으로 결정할 수도 있다. 예를 들어, 임계 개수가 2인 경우, 제1 스트링 선택 라인에 대한 소거 검증 결과에서만 페일 비트가 발생한 칼럼은 페일 칼럼이 아닌 것으로 결정할 수 있다.
단계 S1260에서, 메모리 장치(100")은 복수의 메모리 블록들에 대한 프로그램 금지 칼럼을 결정한다. 구체적으로, 복수의 메모리 블록들에 대해서, 칼럼 별 페일 발생 횟수가 임계 값 이상인 경우 해당 칼럼을 프로그램 금지 칼럼으로 결정할 수 있다. 이하에서는 도 30a를 참조하여 프로그램 금지 칼럼의 결정 동작에 대해 설명하기로 한다.
도 30a는 본 개시의 일 실시예에 따른 메모리 블록 별 페일 칼럼을 나타내는 테이블이다.
도 30a를 참조하면, 제1 메모리 블록(Block1)의 페일 칼럼은 제1 칼럼(Col.1), 제5 칼럼(Col.5) 및 제7 칼럼(Col.7)이고, 제2 메모리 블록(Block2)의 페일 칼럼은 제1 칼럼(Col.1) 및 제7 칼럼(Col.7)이며, 제N 메모리 블록(BlockN)의 페일 칼럼은 제1 칼럼(Col.1)일 수 있다. 예를 들어, 칼럼 별 페일 발생 횟수가 2 이상인 경우 해당 칼럼을 프로그램 금지 칼럼으로 결정할 경우, 제1 칼럼(Col.1)은 프로그램 금지 칼럼으로 결정될 수 있다.
다시 도 29를 참조하면, 단계 S1270에서, 메모리 컨트롤러(200)는 프로그램 커맨드를 생성한다. 단계 S1280에서, 메모리 컨트롤러(200)는 프로그램 커맨드 및 프로그램 어드레스를 전송한다. 이때, 프로그램 어드레스는 프로그램 금지 칼럼에 대응되는 메모리 셀들에 대한 어드레스일 수 있다. 단계 S1290에서, 메모리 장치(100")는 프로그램 금지 칼럼에 대한 프로그램 동작을 금지한다. 구체적으로, 프로그램 금지 칼럼에 대해서는 데이터 로딩 패턴을 변경함으로써 프로그램 동작을 금지한다. 이하에서는 도 30b를 참조하여 프로그램 금지 동작에 대해 설명하기로 한다.
도 30b는 본 개시의 일 실시예에 따른 칼럼 별 데이터 로딩 패턴을 나타내는 테이블이다.
도 30b를 참조하면, 제1 칼럼(Col.1)이 프로그램 금지 칼럼이므로, 제1 칼럼(Col.1)에 대응되는 프로그램 데이터가 '0'인 경우 로딩 데이터는 '1'로 변경함으로써, 제1 칼럼(Col.1)에 대해서는 프로그램 동작이 수행되지 않도록 할 수 있다. 이와 같이, 본 실시예에 따르면, 페일 칼럼에 대해서 프로그램 동작을 금지시킴으로써, 프로그램 실패를 방지할 수 있다.
도 31은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 31을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 30에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 32는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 32를 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 32에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 31에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 33은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 33을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 32에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100', 100": 메모리 장치/120, 120', 120": 제어 로직
121: 소거 제어부/122: 페일 셀 처리부/123: 프로그램 제어부

Claims (10)

  1. 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    복수의 스트링 선택 라인들에 대응하는 메모리 셀들에 대해 소거 동작을 수행하는 단계;
    상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인에 연결된 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계;
    상기 제1 스트링들 중 소거 페일된 제1 페일 스트링에 해당하는 페일 칼럼 정보를 저장하는 단계; 및
    상기 제1 스트링들에 대해 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인에 연결된 제2 스트링들에 대해 소거 검증 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 페일 칼럼 정보는, 상기 제1 페일 스트링에 해당하는 페일 칼럼의 개수인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 페일 칼럼 정보를 기초로 상기 제1 스트링 선택 라인에 연결된 상기 제1 스트링들에 대한 소거 패스/페일을 결정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 소거 패스/페일을 결정하는 단계는, 상기 페일 칼럼의 개수가 제1 임계 개수 이상이면, 상기 제1 스트링 선택 라인에 연결된 상기 제1 스트링들은 소거 페일된 것으로 결정하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 복수의 스트링 선택 라인들에 대해 상기 페일 칼럼의 개수를 누적함으로써, 상기 복수의 스트링 선택 라인들에 대응하는 메모리 블록에 대한 전체 페일 스트링의 개수를 획득하는 단계; 및
    획득된 상기 전체 페일 스트링의 개수를 기초로, 상기 메모리 블록에 대한 소거 패스/페일을 결정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 메모리 블록에 대한 소거 패스/페일을 결정하는 단계는, 상기 전체 페일 스트링의 개수가 제2 임계 개수 이상이면, 상기 메모리 블록은 소거 페일된 것으로 결정하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    소거 페일된 상기 메모리 블록에 대해 리페어(repair) 동작 또는 배드(bad) 블록 처리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제1 스트링들에 대해 소거 페일되면, 상기 제1 스트링들에 대해 리페어 동작 또는 배드 스트링 처리 동작을 수행하는 단계; 또는
    상기 제1 스트링들에 대해 소거 페일되면, 상기 제1 스트링들 중 상기 제1 페일 스트링들에 대해 리페어 동작 또는 배드 스트링 처리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 페일 칼럼 정보는, 상기 제1 페일 스트링에 해당하는 페일 칼럼의 위치이고,
    상기 방법은, 상기 복수의 스트링 선택 라인들에 대응하는 메모리 블록에 대한 프로그램 동작 시에, 상기 페일 칼럼의 위치를 기초로 하여, 상기 제1 페일 스트링에 대한 프로그램 동작을 금지하는 단계; 또는
    상기 메모리 블록에 대한 프로그램 동작 시에, 상기 페일 칼럼의 위치를 기초로 하여, 상기 페일 칼럼에 대응하는 복수의 스트링들에 대한 프로그램 동작을 금지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 메모리 컨트롤러에서 상기 비휘발성 메모리 장치로 소거 커맨드 및 소거 어드레스를 전송하는 단계;
    상기 소거 커맨드 및 상기 소거 어드레스에 응답하여, 상기 소거 어드레스에 따른 복수의 스트링 선택 라인들에 대응되는 메모리 셀들에 대해 소거 동작을 수행하는 단계;
    상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인에 연결된 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계;
    상기 제1 스트링들에 대해 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인에 연결된 제2 스트링들에 대해 소거 검증 동작을 수행하는 단계; 및
    상기 제1 스트링들에 대해 소거 페일되면, 상기 메모리 셀들에 대해 다시 소거 동작을 수행하는 단계를 포함하고,
    상기 제1 스트링들에 대해 소거 검증 동작을 수행하는 단계는,
    상기 제1 스트링들에 소거 검증 전압을 인가하는 단계; 및
    상기 제1 스트링들 중 소거 페일된 제1 페일 스트링에 해당하는 페일 칼럼 정보를 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
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