KR20070077679A - 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정표시 장치 - Google Patents

박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정표시 장치 Download PDF

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Abstract

본 발명은 3매 마스크 공정을 이용한 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치에 관한 것으로, 기판 위에 제1 도전성막을 형성하는 단계와, 소정 패턴이 형성된 제1 마스크를 통하여 상기 제1 도전성막 위에 형성된 제1 감광막 패턴을 이용하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계와, 기판 전면에 게이트 절연막, 활성층, 오믹 접촉층, 제2 도전성막 및 보호막을 순차적으로 형성하는 단계와, 소정 패턴이 형성된 제2 마스크를 통하여 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역 및 소스-드레인 전극을 포함한 데이터 라인을 형성하는 단계와, 제2 감광막 패턴을 이용하여 활성층의 채널 영역을 노출시키고, 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계와, 기판 전면에 제3 도전성막을 형성하는 단계 및 소정 패턴이 형성된 제3 마스크를 통하여 제3 도전성막 위에 형성된 제3 감광막 패턴을 이용하여, 콘택홀과 연결되는 화소전극을 형성하는 단계를 포함하며, 제2 감광막 패턴은 소정 영역의 두께가 서로 상이한 것을 특징으로 하는 박막 트랜지스터 기판 제조방법과 박막 트랜지스터 기판 및 이를 포함한 액정 표시 장치가 제공된다.
액정 표시 장치, 박막 트랜지스터, 3 마스크

Description

박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치 {Thin film transistor and method for manufacturing the same and liquid crystal display having the same}
도 1은 종래 기술에 따른 박막 트랜지스터 기판의 제조공정 흐름도이다.
도 2는 본 발명에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3a 내지 도 3k는 본 발명에 따른 박막 트랜지스터 기판의 제조공정을 개략적으로 도시한 단면도이다.
도 4a 및 도 4b는 본 발명에 따른 감광막 패턴의 제조공정을 나타내는 단면도이다.
도 5는 본 발명에 따른 박막 트랜지스터 기판을 포함한 액정 표시 장치의 개략적인 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
310; 게이트 라인 312; 게이트 전극
320; 게이트 절연막 330; 활성층
340; 오믹 접촉층 350; 데이터 라인
351; 소스 전극 352; 드레인 전극
360; 보호막 370; 화소 전극
380; 배향막 420; 제2 감광막 패턴
520; 제2 마스크 521, 522, 523; 슬릿 패턴
본 발명은 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치에 관한 것으로, 보다 상세하게는 3-마스크 공정을 이용한 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치에 관한 것이다.
액정 표시 장치는 종래의 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있으며, 랩탑형 컴퓨터뿐만 아니라 데스크탑형 컴퓨터의 모니터, 대형 표시장치 및 이동 통신 단말기의 디스플레이장치에도 사용되고 있어 그의 사용범위가 급속도로 확대되고 있으며, 이러한 액정 표시 장치는 매트릭스 형태로 배열된 다수의 제어용 스위치들에 인가되는 영상신호에 따라 광의 투과량이 조절되어 액정 표시 장치의 패널에 원하는 화상을 표시한다.
이러한 액정 표시 장치의 박막 트랜지스터 기판을 제조하기 위해서 일반적으로 5매 또는 4매의 마스크가 소요된다. 도 1을 참조하여, 5매 마스크 공정에 따른 박막 트랜지스터 기판의 제조공정 흐름도를 살펴보면, 게이트 패턴을 형성하는 과정(S10)에서 제1 마스크가 소요되며, 활성층 패턴을 형성하는 과정(S30)에서 제2 마스크가 소요되며, 소스/드레인 패턴을 형성하는 과정(S40)에서 제3 마스크가 소요되고, 보호막을 형성하는 과정에서(S70)에서 제4 마스크가 소요되고, 마지막으로 화소 전극을 형성하는 과정(S80)에서 제5 마스크가 소요되어, 박막 트랜지스터 기판 제조시 총 5매의 마스크가 소요된다.
그러나, 박막 트랜지스터 기판의 제조원가 절감과 생산성 혁신의 필요성에 따라, 액정 표시 장치의 박막 트랜지스터 기판의 제조 공정 단순화를 위한 연구는 계속 진행되고 있으며, 이에 따라 기존의 생산 라인을 변경하지 않으면서, 제조공정을 단순화할 수 있는 3매 마스크 공정을 이용한 박막 트랜지스터 기판의 제조공정의 요구가 절실하였다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 3매 마스크 공정을 이용한 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치를 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 위에 제1 도전성막을 형성하는 단계; 소정 패턴이 형성된 제1 마스크를 통하여 상기 제1 도전성막 위에 형성된 제1 감광막 패턴을 이용하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 기판 전면에 게이트 절연막, 활성층, 오믹 접촉층, 제2 도전성막 및 보호막을 순차적으로 형성하는 단계; 소정 패턴이 형성된 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역 및 소스-드레인 전극을 포함한 데이터 라인을 형성하는 단계; 상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계; 상기 기판 전면에 제3 도전성막을 형성하는 단계 및 소정 패턴이 형성된 제3 마스크를 통하여 상기 제3 도전성막 위에 형성된 제3 감광막 패턴을 이용하여, 상기 콘택홀과 연결되는 화소전극을 형성하는 단계를 포함하며, 상기 제2 감광막 패턴은 소정 영역의 두께가 서로 상이한 것을 특징으로 하는 박막 트랜지스터 기판 제조방법이 제공된다.
상기 제2 감광막 패턴은 활성층의 채널 영역에 상응하는 제1 영역 및 상기 콘택홀에 상응하는 제2 영역을 포함하는 것을 특징으로 한다.
상기 제1 영역의 제2 감광막 패턴의 두께는 제2 영역의 제2 감광막 패턴의 두께 보다 얇게 형성되는 것을 특징으로 한다.
상기 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역과 데이터 라인을 형성하는 단계는, 상기 보호막 위에 감광막을 도포하는 단계; 상기 제2 마스크를 이용하여, 상기 제1 영역과 제2 영역의 노광량을 제어하는 단계 및 상기 감광막을 현상하여 상기 제2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 마스크에는 슬릿 패턴이 형성되는 것을 특징으로 한다.
상기 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역과 데이터 라인을 형성하는 단계는, 상기 제2 감광막 패턴을 이용하여 상기 보호막, 제2 도전성막, 오믹 접촉층 및 활성층을 식각하여, 상기 활성 영 역과 데이터 라인을 형성하는 단계 및 1차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 한다.
상기 1차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계는, 상기 제1 영역의 제2 감광막 패턴이 제거될 때까지, 상기 1차 애싱 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계는, 상기 활성층의 채널 영역 위에 형성된 상기 제2 도전성막 및 보호막을 식각하는 단계; 2차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계 및 상기 제2 감광막 패턴을 이용하여 상기 보호막 일부를 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 2차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계는, 상기 제2 영역의 제2 감광막 패턴이 제거될 때까지, 상기 2차 애싱 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계는, 상기 제2 감광막 패턴을 제거하는 단계 및 상기 채널 영역 위에 형성된 오믹 접촉층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
상기 보호막 위에 감광막을 도포하는 단계는, 상기 보호막 위에 감광막을 20000Å 이상 도포하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 라인을 형성하는 단계는, 상기 소스-드레인 전극을 포함한 데이터 라인의 제1 부분은 상기 게이트 라인과 교차하는 방향으로 형성하며, 제2 부분은 상기 게이트 라인과 일부 중첩되고 평행하게 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스-드레인 전극을 포함한 데이터 라인의 제1 부분과 제2 부분을 형성하는 단계는, 상기 데이터 라인의 제2 부분의 일 단은 인접 화소의 데이터 라인의 제2 부분의 일 단과 소정 간격 이격되도록 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인을 형성하는 단계는, 상기 게이트 라인의 일 단에 게이트 패드를 형성하는 단계를 포함하며, 상기 데이터 라인을 형성하는 단계는 상기 데이터 라인의 일 단에 데이터 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 감광막 패턴은 상기 데이터 패드에 상응하는 제3 영역을 더 포함하며, 상기 제3 영역과 제2 영역의 제2 감광막 패턴의 두께는 동일하게 형성되는 것을 특징으로 한다.
상기 기판 전면에 배향막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 측면에 따르면, 기판상에 일 방향으로 연장되어 형성된 게이트 라인; 상기 게이트 라인과 절연되어 교차되도록 형성된 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극 및 소스-드레인 전극을 포함한 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하며, 상기 박막 트랜지스터는, 상기 기판 위에 형성된 게이트 전극; 상기 게이트 전극 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 활성층 및 상기 활성층의 채널 영역을 제외한 나머지 영역 위에 순차적으로 형성된 오믹 접촉층과, 소스-드레인 전극 및 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 및 이를 포함한 액정 표시 장치가 제공된다.
본 발명의 상세한 설명에서 층, 막, 영역, 판 등의 부분이 다른 부분의 상 부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 본 발명에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 상기 도 2에서는 설명의 편의를 위하여 복수의 단위 화소중 하나의 단위 화소만이 도시된다. 상기 도 2를 참조하면, 상기 박막 트랜지스터 기판은 기판의 일 방향으로 형성된 게이트 라인(310)과, 상기 게이트 라인(310)과 절연되어 교차하는 데이터 라인(350)과, 상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 단위 화소와, 상기 게이트 라인의 일 단에 형성된 게이트 패드(315) 및 상기 데이터 라인의 일 단에 형성된 데이터 패드(355)를 포함한다. 상기 단위 화소는 박막 트랜지스터와, 화소 전극(370) 및 스토리지 커패시터 전극(미도시)을 포함하며, 상기 박막 트랜지스터는 상기 게이트 라인(310)에서 연장되어 형성된 게이트 전극(312), 상기 데이터 라인에 연장되어 형성된 소스 전극(351), 상기 화소 전극(370)과 연결된 드레인 전극(352)을 포함한다. 이때, 상기 데이터 라인(350)은 상기 게이트 라인(310)과 교차하는 방향으로 형성된 제1 데이터 라인(353)과 상기 제1 데이터 라인과 교차하는 방향 즉, 게이트 라인과 평행한 방향으로 형성된 제2 데이터 라인(354)을 포함할 수 있다. 상기 제2 데이터 라인(354)은 인접한 단위 화소의 제2 데이터 라인과는 소정 간격 이격되어 형성되는데, 바람직하게는 5 내지 6㎛ 정도 이격되어 형성된다.
도 3a 내지 도 3k는 본 발명에 따른 박막 트랜지스터 기판의 제조공정을 개략적으로 도시한 단면도이다. 상기 도 3a 내지 도 3k는 도 2에 도시된 박막 트랜지스터 기판을 A-A'선에 따라 절단한 도면이다.
도 3a를 참조하면, 투명 절연 기판(301) 상에 제 1 도전성막을 형성한 다음, 이를 제 1 감광막 패턴(미도시)을 사진 식각공정을 통해 게이트 라인(310) 및 게이트 전극(312)을 형성한다.
우선, 상기의 투명 절연 기판(301) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제 1 도전성 막을 형성한다. 제 1 도전성 막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하며, 상기 제 1 도전성막은 다층막으로 형성할 수도 있다.
그 다음, 감광막을 도포한 다음, 제1 마스크(미도시)를 이용한 포토리소그라피 공정을 실시하여 제1 감광막 패턴을 형성한다. 상기 제1 감광막 패턴을 식각 마스크로 하는 식각 공정을 실시하여 도 3a에 도시된 바와 같이, 게이트 라인(310) 및 게이트 전극(312)을 형성한다.
그리고 나서, 스트립 공정을 실시하여 상기 게이트 라인(310)과 게이트 전극(312) 위에 잔존하는 상기 제1 감광막 패턴을 제거한다.
도 3b를 참조하면, 상기 게이트 라인(310)과 상기 게이트 전극(312)이 형성된 기판 전면에 게이트 절연막(320), 활성층(330), 오믹 접촉층(340), 제2 도전성막(350) 및 보호막(360)을 순차적으로 형성한다.
기판 전면에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(320)을 형성한다. 이때, 게이트 절연막(320)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 그리고 나서, 게이트 절연막(320) 상에 상술한 증착 방법을 통해 활성층(330), 오믹 접촉층(340), 제2 도전성막(350) 및 보호막(360)을 순차적으로 형성하는데, 이때, 상기 활성층(330)으로는 비정질 실리콘층을 사용하고, 오믹 접촉층(340)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. 또한, 상기 제 2 도전성막(350)으로는 Mo, Al, Cr, Ti 중 적어도 하나의 금속 단일층 또는 다중층을 사용하는 것이 바람직하다. 물론 제 2 도전성막은 제 1 도전성막과 동일한 물질을 사용할 수도 있다. 그리고, 상기 보호막(360)은 상기 게이트 절연막(320)과 동일한 절연물질을 사용하는 것이 바람직하며, 상기 보호막(360)은 다층으로, 예를 들면 무기 보호막과 유기 보호막의 두 층으로 형성할 수도 있다.
도 3c를 참조하면, 상기 기판의 전면에 감광막을 도포한 다음, 제2 마스크(미도시)를 이용한 포토리소그라피 공정을 통하여 제2 감광막 패턴(420)을 형성한다. 이때, 제2 감광막 패턴을 형성하는 감광막은 20000Å 이상의 두께로 도포하는 것이 바람직하다.
상기 제2 감광막 패턴(420)은 소정 영역별로 두께가 서로 상이하게 형성된다. 상기 제2 감광막 패턴(420)은 박막 트랜지스터의 채널 영역에 상응하는 S1 영역과, 데이터 라인의 일 단에 형성된 데이터 패드 영역에 상응하는 S2 영역 및 박막 트랜지스터의 드레인 전극과 화소 전극이 연결되는 콘택홀 영역에 상응하는 S3 영역을 포함한다. 이때, S1 영역의 두께를 d1, S2 영역의 두께를 d2, S3 영역의 두께를 d3, 제2 감광막 패턴이 형성되기 전의 감광막의 두께를 d4 라고 할 때, d1의 두께가 가장 얇게 형성되며, d2 및 d3는 d1 보다는 두껍고, d4 보다는 얇게 형성된다. 또한, 상기 d2 및 d3의 두께는 동일하게 형성되는 것이 바람직하다.
상기와 같이 제2 감광막 패턴(420)의 소정 영역 두께를 상이하게 형성하기 위하여, 상기 제2 마스크의 소정 영역 즉, S1, S2 , S3 영역에 상응하는 영역에는 슬릿 패턴이 형성된다. 상기 제2 마스크에 형성된 슬릿 패턴에 의해, 상기 제2 감광막 패턴의 S1, S2 , S3 영역들은 불충분하게 노광되어, 현상 후에는 두께가 상이하게 형성된다. 상기 제2 감광막 패턴의 형성 과정은 이하의 도 4에서 상세히 살펴본다.
도 3d를 참조하면, 상기 제2 감광막 패턴(420)을 식각 마스크로 하고, 게이트 절연막(320)을 식각 정지막으로 하는 식각 공정을 실시하여, 상기 게이트 전극(312)의 상부에 활성 영역을 형성한다. 또한, 상기 게이트 라인의 일 단에는 게이트 패드 영역을 형성하고, 데이터 라인의 일 단에는 데이터 패드 영역을 형성한다. 이때, 상기 게이트 패드 영역의 게이트 절연막을 식각하여, 게이트 라인은 일부 노출시킨다.
도 3e를 참조하면, 1차 애싱(Ashing) 공정을 수행하여, 제2 감광막 패턴(420)의 두께를 전체적으로 감소시킨다. 이때, 상기 1차 애싱 공정은 산소(O2) 플라즈마를 이용하여 수행할 수 있으며, 박막 트랜지스터의 채널 영역이 노출될 때까지 1차 애싱 공정을 수행한다. 즉, S1 영역의 제2 감광막 패턴이 제거될 때까지, 1차 애싱 공정을 수행한다.
도 3f를 참조하면, 1차 애싱 공정을 통하여 S1 영역이 제거된 제2 감광막 패턴(420)을 식각 마스크로 하고, 식각 공정을 수행하여, 상기 보호막(360) 및 제2 도전성막(350)을 식각함으로써, 소스 전극(351)과 드레인 전극(352)을 형성한다.
도 3g를 참조하면, 2차 애싱(Ashing) 공정을 수행하여, 제2 감광막 패턴(420)의 두께를 전체적으로 감소시킨다. 이때, 상기 2차 애싱 공정은 산소(O2) 플라즈마를 이용하여 수행할 수 있으며, 상기 드레인 전극(352)과 후술되는 화소 전극 (370)을 연결하기 위한 콘택홀 영역에 상응하는 S3 영역과 데이터 패드 영역에 상응하는 S2 영역의 제2 감광막 패턴이 제거될 때까지, 2차 애싱 공정을 수행한다. 그 다음에, 2차 애싱 공정을 통하여 S2 영역과 S3 영역이 제거된 제2 감광막 패턴(420)을 식각 마스크로 하고, 식각 공정을 수행하여 보호막(260)을 제거한다.
도 3h를 참조하면, 상기 제2 감광막 패턴을 식각 마스크로 하여, 박막 트랜지스터의 채널 영역에서 상기 소스 전극(351)과 드레인 전극(352)을 연결하고 있는 오믹 접촉층(340)을 식각한다.
도 3i를 참조하면, 스트립 공정을 실시하여 상기 기판 전면에 잔존하는 제2감광막 패턴을 제거한다.
도 3j를 참조하면, 기판 전면에 제3 도전성막을 형성한 다음, 제3 마스크(미도시)를 이용한 포토리소그라피 공정을 통하여 제3 감광막 패턴(미도시)을 형성한다. 제3 감광막 패턴을 식각 마스크로 하는 식각 공정을 통해 제3 도전성막의 개방영역을 제거하고, 소정의 스트립 공정을 통해 제3 감광막 패턴을 제거함으로써, 화소 전극(370), 게이트 패드(315) 및 데이터 패드(355)를 형성한다. 이때, 제3 도전성막은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다.
도 3k를 참조하면, 박막 트랜지스터가 형성된 박막 트랜지스터 기판 전면에 배향막(380)을 형성한다. 상기에서 살펴본 3매 마스크 공정에 따라 제조된 박막 트랜지스터 기판의 박막 트랜지스터는 채널 영역의 활성층(330)이 노출되므로, 화소 전극을 형성한 다음, 즉시 배향막을 형성하는 것이 바람직하다.
도 4a 및 도 4b는 본 발명에 따른 감광막 패턴의 제조공정을 나타내는 단면도이다. 상기 도 4a 및 도 4b에는 상기 도 3a 내지 도 3k에서 살펴본 박막 트랜지스터 기판 제조 공정 중 제2 마스크(520)를 이용하여, 제2 감광막 패턴(420)을 형성하는 공정이 도시된다.
우선, 게이트 라인(310)과 상기 게이트 전극(312)이 형성된 기판 전면에 게이트 절연막(320), 활성층(330), 오믹 접촉층(340), 제2 도전성막(350) 및 보호막(360)을 순차적으로 형성된다. 그 다음, 상기 기판 전면에 소정 두께로, 바람직하게는 20000Å 이상의 두께로 감광막을 도포한다.
상기 제2 감광막 패턴(420)의 S1, S2, S3 영역의 두께를 상이하게 형성하기 위하여, 상기 제2 마스크(520)의 소정 영역 즉, S1, S2, S3 영역에 상응하는 영역에는 슬릿 패턴(521, 522, 523)이 각각 형성된다. 이때, 상기에서 살펴본 바와 같이, S1 영역의 두께는 S2 영역의 두께와 S3 영역의 두께 보다 얇게 형성하고, S2 영역의 두께와 S3 영역의 두께는 동일하게 형성시키기 위하여, 상기 슬릿 패턴(521)은 상기 슬릿 패턴들(522, 523)보다 많은 광이 투과될 수 있도록 형성된다. 예를 들면, 상기 슬릿 패턴(521)의 수를 상기 슬릿 패턴(522, 523)의 수 보다 많게 형성한다.
상기와 같이 슬릿 패턴이 형성된 제2 마스크를 통하여 광을 투과시키면, 상기 슬릿 패턴을 통과한 광은 회절되어, 개방된 영역에 비하여 불충분하게 노광 (under exposure)된다. 노광 공정 후, 현상을 하게 되면, 상기 도 4b에 도시된 바와 같은 제2 감광막 패턴(420)이 형성된다.
본 발명의 실시예에서는 광 투과량을 조절하기 위하여, 마스크 상에 슬릿 패턴을 형성한 예만을 설명하고 있으나, 이에 한정되는 것은 아니며, 반투과부를 갖는 반투과 마스크를 이용하여 광 투과량을 조절할 수도 있다.
도 5는 본 발명에 따른 박막 트랜지스터 기판을 포함한 액정 표시 장치의 개략적인 단면도이다.
상기 도 5를 참조하면, 상기 액정 표시 장치는 박막 트랜지스터 기판과, 상기 박막 트랜지스터 기판과 대향되어 형성된 컬러 필터 기판 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 주입된 액정층(750)을 포함한다.
상기 박막 트랜지스터 기판은 게이트 라인(미도시)과 데이터 라인(미도시)의 교차 영역에 형성되는 스위칭 소자인 박막 트랜지스터와, 투명하고 전기 전도성을 갖는 ITO로 형성되어, 박막 트랜지스터에 인가된 신호 전압을 액정셀에 가해주는 화소 전극(370)과, 상기 화소 전극에 인가된 신호 전압을 일정시간 이상 유지시켜주는 스토리지 커패시터(미도시)를 포함한다. 상기 박막 트랜지스터는 상기 기판(301) 위에 형성된 게이트 전극(312)과, 상기 게이트 전극 위에 형성된 게이트 절연막(320)과, 상기 게이트 절연막 위에 형성된 활성층(330) 및 상기 활성층의 채널 영역을 제외한 나머지 영역 위에 순차적으로 형성된 오믹 접촉층(340)과, 소스-드레인 전극(351, 352) 및 보호막(360)을 포함한다. 이때, 상기 박막 트랜지스터 기 판은 상기에서 살펴본 바와 같이, 3매 마스크 공정을 통하여 제조된다.
한편, 상기 컬러 필터 기판은 기판(601) 상에 블랙 매트릭스(610), 컬러 필터(620), 공통 전극(630) 및 배향막(640)을 순차적으로 형성하여 제작한다. 이때, 상기 공통 전극(630)과 상기 컬러 필터(620) 사이에는 오버코트막(미도시)이 형성될 수도 있다.
상기 컬러 필터 기판과 박막 트랜지스터 기판 사이에 스페이서(미도시)가 개재되며, 이러한 스페이서에 의해 마련된 공간에 액정층(750)이 주입된다. 실 패턴(760)은 상기 기판의 주변부에 형성되어, 상기 컬러 필터 기판과 박막트랜지스터 기판을 접착시킨다.
이상에서 설명한 것은 본 발명에 따른 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정 표시 장치의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
전술한 바와 같이 본 발명에 따르면, 기존의 설비 라인을 변경하지 않으면서, 3매 마스크 공정을 이용하여 박막 트랜지스터 기판을 제조할 수 있게 되어, 제 조 공정을 단순화할 수 있으며, 그 결과 제조원가를 절감할 수 있는 효과를 얻게 된다.

Claims (22)

  1. 기판 위에 제1 도전성막을 형성하는 단계;
    소정 패턴이 형성된 제1 마스크를 통하여 상기 제1 도전성막 위에 형성된 제1 감광막 패턴을 이용하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계;
    상기 기판 전면에 게이트 절연막, 활성층, 오믹 접촉층, 제2 도전성막 및 보호막을 순차적으로 형성하는 단계;
    소정 패턴이 형성된 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역 및 소스-드레인 전극을 포함한 데이터 라인을 형성하는 단계;
    상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계;
    상기 기판 전면에 제3 도전성막을 형성하는 단계 및
    소정 패턴이 형성된 제3 마스크를 통하여 상기 제3 도전성막 위에 형성된 제3 감광막 패턴을 이용하여, 상기 콘택홀과 연결되는 화소전극을 형성하는 단계를 포함하며, 상기 제2 감광막 패턴은 소정 영역의 두께가 서로 상이한 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  2. 제1항에 있어서,
    상기 제2 감광막 패턴은 활성층의 채널 영역에 상응하는 제1 영역 및 상기 콘택홀에 상응하는 제2 영역을 포함하는 것을 특징으로 하는 박막트랜지스터 기판 제조방법.
  3. 제2항에 있어서,
    상기 제1 영역의 제2 감광막 패턴의 두께는 제2 영역의 제2 감광막 패턴의 두께 보다 얇게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  4. 제3항에 있어서,
    상기 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역과 데이터 라인을 형성하는 단계는,
    상기 보호막 위에 감광막을 도포하는 단계;
    상기 제2 마스크를 이용하여, 상기 제1 영역과 제2 영역의 노광량을 제어하는 단계 및
    상기 감광막을 현상하여 상기 제2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  5. 제4항에 있어서,
    상기 제2 마스크에는 슬릿 패턴이 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  6. 제4항에 있어서,
    상기 제2 마스크를 통하여 상기 보호막 위에 형성된 제2 감광막 패턴을 이용하여 활성 영역과 데이터 라인을 형성하는 단계는,
    상기 제2 감광막 패턴을 이용하여 상기 보호막, 제2 도전성막, 오믹 접촉층 및 활성층을 식각하여, 상기 활성 영역과 데이터 라인을 형성하는 단계 및
    1차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  7. 제6항에 있어서,
    상기 1차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계는,
    상기 제1 영역의 제2 감광막 패턴이 제거될 때까지, 상기 1차 애싱 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  8. 제6항에 있어서,
    상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계는,
    상기 활성층의 채널 영역 위에 형성된 상기 제2 도전성막 및 보호막을 식각하는 단계;
    2차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단 계 및
    상기 제2 감광막 패턴을 이용하여 상기 보호막 일부를 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  9. 제8항에 있어서,
    상기 2차 애싱 공정을 통하여 상기 제2 감광막 패턴의 전체 두께를 감소시키는 단계는,
    상기 제2 영역의 제2 감광막 패턴이 제거될 때까지, 상기 2차 애싱 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  10. 제8항에 있어서,
    상기 제2 감광막 패턴을 이용하여 상기 활성층의 채널 영역을 노출시키고, 상기 소스-드레인 전극 일부를 노출시켜 콘택홀을 형성하는 단계는,
    상기 제2 감광막 패턴을 제거하는 단계 및
    상기 채널 영역 위에 형성된 오믹 접촉층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  11. 제4항에 있어서,
    상기 보호막 위에 감광막을 도포하는 단계는,
    상기 보호막 위에 감광막을 20000Å 이상 도포하는 단계를 포함하는 것을 특 징으로 하는 박막 트랜지스터 기판 제조방법.
  12. 제3항에 있어서,
    상기 데이터 라인을 형성하는 단계는,
    상기 소스-드레인 전극을 포함한 데이터 라인의 제1 부분은 상기 게이트 라인과 교차하는 방향으로 형성하며, 제2 부분은 상기 게이트 라인과 일부 중첩되고 평행하게 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  13. 제12항에 있어서,
    상기 소스-드레인 전극을 포함한 데이터 라인의 제1 부분과 제2 부분을 형성하는 단계는,
    상기 데이터 라인의 제2 부분의 일 단은 인접 화소의 데이터 라인의 제2 부분의 일 단과 소정 간격 이격되도록 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  14. 제8항에 있어서,
    상기 게이트 라인을 형성하는 단계는, 상기 게이트 라인의 일 단에 게이트 패드를 형성하는 단계를 포함하며,
    상기 데이터 라인을 형성하는 단계는 상기 데이터 라인의 일 단에 데이터 패 드를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  15. 제14항에 있어서,
    상기 제2 감광막 패턴은 상기 데이터 패드에 상응하는 제3 영역을 더 포함하며, 상기 제3 영역과 제2 영역의 제2 감광막 패턴의 두께는 동일하게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  16. 제3항에 있어서,
    상기 기판 전면에 배향막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조방법.
  17. 기판상에 일 방향으로 연장되어 형성된 게이트 라인;
    상기 게이트 라인과 절연되어 교차되도록 형성된 데이터 라인;
    상기 게이트 라인과 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극 및 소스-드레인 전극을 포함한 박막 트랜지스터 및
    상기 박막 트랜지스터와 연결된 화소 전극을 포함하며, 상기 박막 트랜지스터는,
    상기 기판 위에 형성된 게이트 전극;
    상기 게이트 전극 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 활성층 및
    상기 활성층의 채널 영역을 제외한 나머지 영역 위에 순차적으로 형성된 오믹 접촉층과, 소스-드레인 전극 및 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  18. 제17항에 있어서,
    상기 데이터 라인은,
    상기 게이트 라인과 교차하는 방향으로 형성된 제1 데이터 라인 및
    상기 제1 데이터 라인으로부터 연장되어, 상기 게이트 라인과 평행한 방향으로 형성된 제2 데이터 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 제18항에 있어서,
    상기 제2 데이터 라인과 인접한 제2 데이터 라인은 소정 간격 이격되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제17항에 있어서,
    상기 기판의 전면에 형성된 배향막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  21. 제17항에 있어서,
    상기 박막 트랜지스터 기판은 3매 마스크를 이용하여 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  22. 기판 위에 일 방향으로 연장되어 형성된 게이트 라인과, 상기 게이트 라인과 절연되어 교차되도록 형성된 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극 및 소스-드레인 전극을 포함한 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하며, 상기 박막 트랜지스터는 상기 기판 위에 형성된 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 활성층 및 상기 활성층의 채널 영역을 제외한 나머지 영역 위에 순차적으로 형성된 오믹 접촉층과, 소스-드레인 전극 및 보호막을 포함한 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판과 대향되어 형성되며, 공통 전극을 포함한 컬러 필터 기판 및
    상기 박막 트랜지스터 기판 및 상기 컬러 필터 기판 사이에 주입된 액정층을 포함하는 것을 특징으로 하는 액정 표시 장치.
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