CN113424302A - 薄膜晶体管及其制造方法、显示面板和显示装置 - Google Patents
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Abstract
本公开涉及一种制造薄膜晶体管的方法。该方法可以包括:提供基板;在基板上形成有源层和覆盖有源层的栅极绝缘材料层;在所述栅极绝缘层的远离所述基板的表面上形成栅极层;在栅极层上形成包括第一光致抗蚀剂的第一光致抗蚀剂图案;在第一光致抗蚀剂图案上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案;对栅极层执行第一蚀刻以形成栅极;以及使用第一光致抗蚀剂图案和第二光致抗蚀剂图案作为掩模对栅极绝缘材料层执行第二蚀刻,以形成栅极绝缘层;其中第一光致抗蚀剂不同于第二光致抗蚀剂。
Description
技术领域
本公开涉及显示技术,尤其涉及一种薄膜晶体管及其制造方法、显示面板和显示装置。
背景技术
顶栅薄膜晶体管是其栅极制造在有源层上的薄膜晶体管(TFT)。显示面板中的顶栅型TFT具有短沟道的特性,可以有效提高导通电流,从而显著提高显示质量,降低显示面板的功耗。此外,由于顶栅TFT在栅极和源极/漏极之间具有小的重叠面积,寄生电容小,并且出现缺陷例如生长暗点(GDS)的可能性也降低。
发明内容
本公开的一个实施例是一种制造薄膜晶体管的方法。所述方法可以包括:提供基板;在所述基板上形成有源层和覆盖所述有源层的栅极绝缘材料层;在所述栅极绝缘材料层的远离所述基板的表面上形成栅极层;在所述栅极层上形成包括第一光致抗蚀剂的第一光致抗蚀剂图案;在所述第一光致抗蚀剂图案上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案;对所述栅极层执行第一蚀刻以形成栅极;以及使用所述第一光致抗蚀剂图案和所述第二光致抗蚀剂图案作为掩模对所述栅极绝缘材料层执行第二蚀刻,以形成栅极绝缘层。所述第一光致抗蚀剂可以不同于所述第二光致抗蚀剂。所述栅极的宽度可以小于所述第一光致抗蚀剂图案的宽度,并且所述第一光致抗蚀剂图案的宽度可以小于所述第二光致抗蚀剂图案的宽度。
可选地,所述第二光致抗蚀剂图案在所述基板上的正投影可以覆盖所述第一光致抗蚀剂图案在所述基板上的正投影,以及所述栅极绝缘层在所述基板上的正投影可以覆盖所述第一光致抗蚀剂图案在所述基板上的正投影。
可选地,可以通过湿法蚀刻处理来执行对所述栅极层的所述第一蚀刻。所述第一光致抗蚀剂图案在所述基板上的正投影可以覆盖所述栅极在所述基板上的正投影。
可选地,可以通过干法蚀刻处理来执对所述栅极绝缘层的所述第二蚀刻。在所述干法蚀刻处理期间,所述第一光致抗蚀剂的蚀刻速率可以小于所述栅极绝缘材料层的蚀刻速率,并且所述第二光致抗蚀剂的蚀刻速率可以大于所述栅极绝缘材料层的蚀刻速率。
可选地,在所述干法蚀刻处理期间,所述第一光致抗蚀剂的蚀刻速率可以实质上为零。
可选地,在垂直于所述基板的平面中,所述栅极绝缘层的横截面可以是具有彼此平行的上底和下底的梯形形状,并且所述梯形形状的上底在所述基板上的正投影可以与所述第一光致抗蚀剂图案在所述基板上的正投影实质完全重叠。
可选地,所述栅极在所述基板上的正投影可以落在所述栅极绝缘层在所述基板上的正投影内。
可选地,所述梯形形状的上底的宽度可以比所述栅极的宽度大出约1μm至大约2μm,并且所述梯形形状的下底的宽度可以比所述栅极的宽度大出约2μm至大约3μm。
可选地,所述栅极绝缘层的侧表面可以是形成所述梯形形状的侧表面的倾斜表面。
可选地,在所述栅极层上形成包括所述第一光致抗蚀剂的所述第一光致抗蚀剂图案可以包括:在所述栅极层上涂覆所述第一光致抗蚀剂的溶液,随后进行图案化处理、曝光处理和显影处理;以及在所述第一光致抗蚀剂图案上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案可以包括:在所述第一光致抗蚀剂图案上涂覆所述第二光致抗蚀剂的溶液,随后进行图案化处理、曝光处理和显影处理。
可选地,在所述基板上形成所述有源层和覆盖所述有源层的所述栅极绝缘层之前,该方法还可以包括:在所述基板上形成遮光层;以及在所述遮光层的远离所述基板的一侧形成缓冲层。所述遮光层可以被配置为:为所述有源层遮挡来自所述薄膜晶体管的底部的光。
可选地,在形成所述栅极绝缘层之后,该方法还可以包括:对所述有源层执行导体化处理以形成第一导电区和第二导电区以及位于所述第一导电区和所述第二导电区之间的沟道有源区。
可选地,所述第一光致抗蚀剂和所述第二光致抗蚀剂两者可以均为正性光致抗蚀剂或负性光致抗蚀剂。
可选地,所述第一光致抗蚀剂可以是正性光致抗蚀剂,且所述第二光致抗蚀剂可以是负性光致抗蚀剂,或者所述第一光致抗蚀剂可以是负性光致抗蚀剂,且所述第二光致抗蚀剂可以是正性光致抗蚀剂。
可选地,所述有源层可以由铟镓锌氧化物制成。
本公开的另一个实施例是一种薄膜晶体管,其通过上述方法来制造。
本公开的另一个实施例是一种显示面板。所述显示面板包括多个薄膜晶体管。所述多个薄膜晶体管中的每一个可以根据上述方法来制造。
可选地,所述多个薄膜晶体管中的每一个可以包括栅极绝缘层。在所述多个薄膜晶体管中的每个薄膜晶体管中,所述栅极绝缘层在所述基板上的正投影的面积可以实质相同。
可选地,所述多个薄膜晶体管中的每个薄膜晶体可以包括栅极绝缘顶部尾部(GItop tail)。所述多个薄膜晶体管中的每个薄膜晶体的所述栅极绝缘顶部尾部可以具有实质相同的宽度。
本公开的另一个实施例是一种显示装置。所述显示装置可以包括上述显示面板。
附图说明
附图旨在提供对本公开的技术方案的进一步理解,并且旨在作为说明书的一部分,并且用于解释本公开的技术方案,而不构成对本公开的技术方案的限制。
图1是示出相关技术中的顶栅阵列显示面板的3T1C驱动电路的电路图;
图2是相关技术中的薄膜晶体管的横截面的示意图;
图3示出了根据本公开的一个实施例的制造薄膜晶体管的方法的流程图;
图4是根据本公开的一个实施例的在形成栅极之后的中间薄膜晶体管的横截面的示意图;以及
图5为根据本公开的一个实施例的在形成栅极绝缘层、并对有源层进行导体化处理后的中间薄膜晶体管的横截面的示意图。
具体实施方式
将参考附图和实施例进一步详细描述本公开,以便为本领域技术人员提供对本公开的技术方案的更好理解。在本公开的整个说明书中,参照图1至图5。当参考附图时,相同的结构和元件用相同的参考数字表示。
在以下实施例的描述中,具体特征、结构、材料或特性可以以任何合适的方式组合在任何一个或多个实施例或一个或多个示例中。
在本文中,结构的"宽度"是指在垂直于基板的结构的横截面中、沿着平行于基板的方向测量的结构的尺寸。
顶栅型有源矩阵有机发光二极管(AMOLED)显示面板通常采用具有3T1C配置的驱动电路。图1为相关技术中的顶栅显示面板的3T1C驱动电路的电路图。如图1所示,3T1C驱动电路包括开关晶体管T1、感测晶体管T2、驱动晶体管T3以及存储电容器Cst。开关晶体管T1的栅极端G1连接至扫描线以接收扫描信号,开关晶体管T1的第一端连接至数据线以接收图像数据信号(DATA),且开关晶体管T1的第二端连接至驱动晶体管T3的栅极端以控制驱动晶体管T3的导通状态/截止状态。驱动晶体管T3的第一端连接到驱动电压VDD,驱动晶体管T3的第二端连接到有机发光二极管(OLED)的阳极。OLED的阴极连接到低电压源VSS或负电压源VSS。感测晶体管T2由从感测晶体管的栅极端子G2提供的第二扫描信号来控制。感测晶体管T2的第一端连接到感测信号(Sense),感测晶体管T2的第二端连接到OLED的阳极。
存储电容器Cst连接在驱动晶体管T3的栅极端和OLED的阳极之间。存储电容器Cst可以帮助驱动晶体管T3保持导通状态或截止状态。
在AMOLED显示面板中,顶栅薄膜晶体管通常使用铟镓锌氧化物(IGZO)作为有源层。在制造过程中,在采用包括曝光和蚀刻的图案化处理以形成栅极之后,通过自对准干法蚀刻处理进一步蚀刻栅极下面的栅极绝缘层。然后,通过使用例如氦等离子体的导体化处理来处理有源层。为了防止在导体化处理期间、氦等离子体横向扩散到有源层的有源沟道区中,并且防止栅极的金属原子从有源层的两侧扩散到有源层的有源沟道区中,通常在栅极上形成光致抗蚀剂图案,并且栅极的宽度显著小于光致抗蚀剂图案的宽度。也就是说,存在大的关键尺寸(CD)偏差,其是栅极宽度和光致抗蚀剂图案的宽度之间的差,使得栅极下面的栅极绝缘层的两侧可以被光致抗蚀剂图案更好地保护而不被蚀刻。因此,在干法蚀刻处理之后的栅极绝缘层的宽度比栅极的宽度宽,从而分别在栅极绝缘层的两侧上形成具有一定宽度的栅极绝缘(GI)尾部。GI尾部是指栅极绝缘层的未被栅极覆盖的部分。在有源层的导体化处理期间,GI尾部可以对有源沟道区提供一定的保护和限制。GI尾部可以有效防止在导体化处理期间、氦等离子体向有源沟道区的横向扩散、以及栅极金属原子通过有源层的两侧向有源沟道区的扩散,从而保证TFT特性的稳定性。
然而,由于在干法蚀刻装置的蚀刻室中、气体入口与上电极之间的能量分布不均匀,目前的处理可能导致在GI干法蚀刻处理之后形成的GI尾部的宽度不一致。尤其是,一些具有快速干法蚀刻速率的区域可能遭受光致抗蚀剂图案的过度蚀刻,并且甚至不能形成GI尾部。因此,栅极1下方的栅极绝缘层2无法有效阻挡栅极金属原子经由有源层3中的有源沟道区3-1的两侧扩散至有源沟道区3-1,如图2中箭头所示。由于GI尾部的长度不一致,因此在后续的导体化处理后,形成在各处的有源沟道区3-1的有效通道长度L可能会有很大的变化。已知薄膜晶体管(TFT)的导通电压与有源沟道区的宽长比W/L直接相关。有效沟道长度的变化进一步导致显示面板上的开启电压的差异,这严重影响了显示质量。
本公开的一些实施例提供了一种制造薄膜晶体管的方法。将参照图3至图5更详细地描述根据本公开的一些实施例的制造薄膜晶体管的方法。图3示出了根据本公开的一个实施例的制造薄膜晶体管的方法的流程图。图4是根据本公开的一个实施例的在形成栅极之后的中间薄膜晶体管的横截面的示意图。图5为根据本公开的一个实施例的形成栅极绝缘层、并对有源层进行导体化处理后的中间薄膜晶体管的横截面的示意图。
在一个实施例中,如图3所示,薄膜晶体管的制造方法包括以下步骤S10至S70。
步骤S10包括提供基板7。基板7可以是刚性基板(例如玻璃基板)或者是由柔性材料例如聚酰亚胺等制成的柔性基板。
步骤S20包括:在基板7上形成有源层3和覆盖有源层3的栅极绝缘材料层。有源层3可以由铟镓锌氧化物制成。铟镓锌氧化物是一种来源广泛、易于获得、成本低廉、易于在制造过程中实施的半导体材料。形成栅极绝缘材料层以覆盖基板7上的有源层3。形成有源层3和栅极绝缘材料层可以采用诸如真空蒸发沉积、化学气相沉积、旋涂或喷墨印刷的技术。这些技术的常规工艺参数可在本文中使用,且本文中不描述其细节。
在一个实施例中,如图4和图5所示,在形成有源层3和栅极绝缘材料层之前,该方法还包括:在基板7上形成遮光层6,以及在遮光层6的远离基板7的一侧形成缓冲层5。在一个实施例中,首先,在基板7的表面上沉积遮光材料层。可以通过对遮光材料层进行包括曝光处理和蚀刻处理的图案化处理来形成遮光层6。遮光层6可以被配置为为有源层遮挡来自薄膜晶体管的底部的光。随后,在遮光层6的远离基板7的表面上沉积缓冲层5。然后,在缓冲层5上沉积用于形成有源层的材料以形成有源层3。
步骤S30包括:在栅极绝缘材料层的远离基板7的表面上形成栅极层。栅极层可以是沉积在栅极绝缘材料层的远离基板的表面上的金属层。
步骤S40包括:在栅极层上形成包括第一光致抗蚀剂的第一光致抗蚀剂图案PR1。在一个实施例中,在栅极层上涂覆第一光致抗蚀剂,再对第一光致抗蚀剂层进行后续的图案化处理,以在栅极层上形成第一光致抗蚀剂图案PR1。
在一个实施例中,在栅极层上形成包括第一光致抗蚀剂的第一光致抗蚀剂图案PR1的处理包括:在栅极层上涂覆第一光致抗蚀剂的溶液,随后是光刻处理,光刻处理包括涂覆处理、烘烤处理、图案化处理、曝光处理和显影处理。第一光致抗蚀剂可以是正性光致抗蚀剂或负性光致抗蚀剂。
步骤S50包括:在第一光致抗蚀剂图案PR1上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案PR2。在第一光致抗蚀剂图案PR1上形成第二光致抗蚀剂图案PR2,并且第二光致抗蚀剂图案PR2的宽度比第一光致抗蚀剂图案PR1的宽度宽例如大约1μm至约2μm。在本文中,光致抗蚀剂图案的“宽度”是指在晶体管的垂直于基板的剖面中,沿着平行于基板的方向所测得的光致抗蚀剂图案的尺寸,如图4和图5所示。此外,第二光致抗蚀剂图案PR2在基板7上的正投影覆盖第一光致抗蚀剂图案PR1在基板7上的正投影。
在一个实施例中,在第一光致抗蚀剂图案PR1上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案PR2的处理包括:在第一光致抗蚀剂图案PR1上涂覆第二光致抗蚀剂的溶液,随后通过包括涂覆处理、烘烤处理、图案化处理、曝光处理和显影处理的光刻处理。第二光致抗蚀剂可以是正性光致抗蚀剂或负性光致抗蚀剂。
在一个实施例中,第一光致抗蚀剂与第二光致抗蚀剂均为正性光致抗蚀剂或负性光致抗蚀剂。在另一实施例中,第一光致抗蚀剂为正光致抗蚀剂,且第二光致抗蚀剂为负光致抗蚀剂,或者第一光致抗蚀剂为负光致抗蚀剂,且第二光致抗蚀剂为正光致抗蚀剂。
步骤S60包括:对栅极层执行第一蚀刻以形成栅极1。栅极层的第一蚀刻可以是湿法蚀刻处理。湿法蚀刻是基于化学反应的制造工艺,并且湿法蚀刻处理通常涉及使用液体化学品或蚀刻剂来去除基板材料。湿法蚀刻处理大部分是各向同性的、并且与晶体取向无关。在一个实施例中,湿法蚀刻处理的蚀刻剂可以包含过氧化氢。在栅极层上图案化的第一光致抗蚀剂和第二光致抗蚀剂两者都对湿法蚀刻处理的蚀刻剂具有耐受性。因此,第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2用作掩模,以保护栅极层的光致抗蚀剂图案下面的一部分不受用于形成栅极的湿法蚀刻处理的影响。当通过湿法蚀刻来去除未被光致抗蚀剂图案PR1和PR2覆盖的栅极层时,由于湿法蚀刻处理的各向同性特性,栅极层的在光致抗蚀剂图案PR1和PR2下面的一部分也从栅极层的两侧横向蚀刻掉。如此一来,栅极1的宽度小于第一光致抗蚀剂图案PR1的宽度,且第一光致抗蚀剂图案PR1在基板7上的正投影可覆盖栅极1在基板7上的正投影。如图4和图5所示,光致抗蚀剂图案的两侧可以悬在通过对栅极层的第一蚀刻而形成的栅极1上。在一个实施例中,第二光致抗蚀剂图案PR2的宽度比栅极1的宽度宽例如大约2μm至约3μm。第一光致抗蚀剂图案PR1的宽度比栅极1的宽度宽大约1μm至约2μm。
步骤S70包括:使用第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2作为掩模对栅极绝缘材料层执行第二蚀刻,以形成栅极绝缘层(GI)2。第二蚀刻可以是对栅极绝缘材料层执行的自对准干法蚀刻处理。由于在之前的湿法蚀刻处理中、第一光致抗蚀剂和第二光致抗蚀剂对蚀刻剂具有耐受性,所以第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2保留在栅极1上,并且可以在栅极绝缘材料层的第二蚀刻中被再次用作掩模。
第二蚀刻可以采用典型的干法蚀刻技术,例如反应离子蚀刻(RIE)、电感耦合等离子体蚀刻(ICP)和增强电容耦合等离子体蚀刻(ECCP)。在一个实施例中,自对准干法蚀刻处理可使用等离子体激活的蚀刻剂气体,其通常包含CF4和O2的组合或SF6和O2的组合。
第一光致抗蚀剂和第二光致抗蚀剂的主要成分分别可以包括:①基质材料,如酚醛树脂,是光致抗蚀剂图案的主要结构成分,可以增强光致抗蚀剂图案的强度;②光敏材料,如,邻叠氮醌(o-azidoquinone),是光化学反应的主要成分,其在光化学反应之后变得可溶于显影液中;③溶剂,如二甲苯、各种醋酸酯,包括丙二醇单甲醚醋酸酯(PGMEA),可以调节光致抗蚀剂的粘度,从而调节光致抗蚀剂图案与待曝光的底层膜之间的附着力。
其中,光致抗蚀剂的基质材料通常包括有机树脂,例如具有碳链的酚醛树脂。基质材料的有机树脂中含有的碳链越长,碳链的刚性越强,光致抗蚀剂越耐干法蚀刻处理。
在一个实施例中,第一光致抗蚀剂不同于第二光致抗蚀剂。第一光致抗蚀剂中的基质材料的有机树脂具有较长的碳链。因此,第一光致抗蚀剂更能抵抗干法蚀刻。相反,第二光致抗蚀剂中的基质材料的有机树脂具有较短的碳链。因此,第二光致抗蚀剂的耐干刻性较差。
在一个实施例中,在干法蚀刻处理中,第一光致抗蚀剂的蚀刻速率小于栅极绝缘材料层的蚀刻速率,第二光致抗蚀剂的蚀刻速率大于栅极绝缘材料层的蚀刻速率。也就是说,第二光致抗蚀剂的耐干刻性比第一光致抗蚀剂的耐干刻性相对较弱。在一个实施例中,在干法蚀刻处理期间,第一光致抗蚀剂的蚀刻速率实质上较低或者为零。
在对栅极绝缘材料层的第二蚀刻中,由于第二光致抗蚀剂的耐干刻性相对较弱,所以随着干法蚀刻的进行,第一光致抗蚀剂图案PR1上的第二光致抗蚀剂图案PR2的薄边缘被蚀刻掉。然而,当蚀刻至第一光致抗蚀剂图案PR1时,由于第一光致抗蚀剂的耐干刻性强,第一光致抗蚀剂图案PR1可以阻挡并保护下面的栅极绝缘材料不被进一步蚀刻。因此,在干法蚀刻处理之后,栅极绝缘层2的宽度大于栅极1的宽度。栅极绝缘层2的未被栅极1覆盖的部分称为GI尾部,如图5所示。即,栅极绝缘材料层可以被蚀刻以在栅极1的两侧形成具有一定长度的GI尾部,如图5所示。此外,GI尾部的长度主要由第一光致抗蚀剂图案PR1的宽度决定,并且在不同位置处较不易受干法蚀刻速率的变化的影响,从而克服了相关技术中由于干法蚀刻速率的不均匀而导致的GI尾部具有不同长度的缺点。
此外,由于第二光致抗蚀剂的耐干刻性较低,并且在干法刻蚀处理中相对容易地刻蚀掉第二光致抗蚀剂图案PR2,刻蚀的GI层可以具有带倾角的斜边,如图5所示。这样的斜边可以有助于后续的各层与栅极绝缘层2的重叠。此外,在形成栅极绝缘层2之后,对有源层3执行以下导体化处理。由于每个GI尾部保持均匀的长度,因此在导体化处理后,也可实现TFT的沟道有源区的长度的均匀性。
在一个实施例中,在形成第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2之后,第二光致抗蚀剂图案PR2在基板7上的正投影覆盖第一光致抗蚀剂图案PR1在基板7上的正投影。然后对栅极绝缘材料层执行第二蚀刻,例如干法蚀刻,以形成栅极绝缘层2。在第二蚀刻处理之后,栅极绝缘层2在基板7上的正投影覆盖第一光致抗蚀剂图案PR1在基板7上的正投影。
在一个实施例中,对栅极绝缘材料层的第二蚀刻形成栅极绝缘层2。在垂直于基板7的平面中,栅极绝缘层2的横截面是具有彼此平行的上底和下底的梯形形状。上底与栅极层相邻,且下底与有源层3相邻。上底的宽度大于栅极1的宽度。如图5所示,上底的大于栅极1的部分被称为GI顶部尾部8,并且一侧的GI顶部尾部8的宽度大约在0.5μm至1μm的范围内。相应地,下底的宽度大于栅极1的宽度,并且下底的大于栅极1的部分被称为GI底部尾部9。一侧的GI底部尾部9大约在1μm到1.5μm的范围内。在干法蚀刻之后,梯形形状的上底的宽度可以与第一光致抗蚀剂图案PR1的宽度实质相同,并且梯形形状的上底在基板7上的正投影可以与第一光致抗蚀剂图案PR1在基板7上的正投影实质完全重叠,如图5所示。
在一个实施例中,梯形形状的上底的宽度比栅极1的宽度宽大约1μm至大约2μm。梯形形状的下底的宽度比栅极1的宽度宽大约2μm至大约3μm。栅极绝缘层2的侧表面是形成梯形形状的侧表面的倾斜表面。
在一个实施例中,在干法蚀刻后,栅极1在基板7上的正投影落在栅极绝缘层2在基板7上的正投影内。
在一个实施例中,在形成栅极绝缘层2之后,该制造方法还包括:对有源层3执行导体化处理,以形成第一导电区4和第二导电区4以及在第一导电区4和第二导电区4之间的沟道有源区3-1。
在一个实施例中,所述制造方法还包括:去除栅极1上的第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2,从而形成薄膜晶体管。
在本公开的一些实施例中,所述制造方法包括栅极掩模处理。即,首先涂覆耐干刻性较高的第一光致抗蚀剂,然后在栅极层上对其曝光并显影以形成第一光致抗蚀剂图案PR1。接下来,涂覆第二光致抗蚀剂,然后对其曝光并显影以形成第二光致抗蚀剂图案PR2。在第二光致抗蚀剂的图案化处理完成之后,对栅极层执行湿法蚀刻处理以形成栅极1。然后,在自对准干法蚀刻处理中,使用第一光致抗蚀剂图案PR1和第二光致抗蚀剂图案PR2作为掩模,以形成栅极绝缘层2。在栅极绝缘材料层的自对准干法蚀刻中,由于第二光致抗蚀剂的耐干刻性相对较弱,所以随着干法蚀刻的进行,第一光致抗蚀剂图案PR1上的第二光致抗蚀剂图案PR2的薄边被蚀刻掉。然而,当蚀刻至第一光致抗蚀剂图案PR1时,由于第一光致抗蚀剂的耐干刻性较强,因此第一光致抗蚀剂图案PR1可以阻挡并保护下面的栅极绝缘材料不被进一步蚀刻。也就是说,如图5所示,栅极绝缘材料层可以被蚀刻以在栅极1的两侧形成具有特定长度的GI尾部。此外,GI尾部的长度主要由第一光致抗蚀剂图案PR1的宽度决定,且较不易受不同位置的干法蚀刻速率的变化的影响,从而克服了现有技术中由于干法蚀刻速率的不均匀而导致的GI尾部具有不同长度的缺点。结果,在对多个TFT的有源层进行导体化处理之后,多个TFT的沟道有源区的长度是均匀的。
本公开的另一实施例还提供一种薄膜晶体管,其是通过根据本公开的一个实施例的方法制造的。薄膜晶体管可以是顶栅晶体管。
本公开的另一实施例还提供一种显示面板。显示面板包括多个薄膜晶体管。多个薄膜晶体管中的每一个可以通过根据本公开的一个实施例的方法来制造。
在一个实施例中,显示面板中的多个薄膜晶体管中的每一个包括栅极绝缘层2和包括沟道有源区3-1的有源层3。在多个薄膜晶体管的每一个中,栅极绝缘层2在基板7上的正投影的面积实质上相同。也就是说,形成在相应栅极1下方的每个栅极绝缘层2具有相同的宽度和长度。此外,多个薄膜晶体管中的每一个中的沟道有源区3-1的长度实质相同。在多个薄膜晶体管的每一个中,沟道有源区3-1在基板7上的正投影的面积实质上相同。
在另一个实施例中,多个薄膜晶体管中的每一个包括栅极绝缘顶部尾部8,其中多个薄膜晶体管中的每一个中的栅极绝缘顶部尾部8具有实质上相同的宽度。
本公开的另一实施例还提供一种显示装置。显示装置包括根据本公开的一个实施例的显示面板。相较于现有技术,根据本公开实施例提供的显示装置的有益效果包括上述显示面板的有益效果,在此不再赘述。
在一个实施例中,显示装置可为具有显示功能的任何产品或组件,例如移动电话、平板电脑、电视、显示器、笔记本电脑、数码相框或导航仪。
除非另有定义,本公开中使用的技术术语或科学术语旨在具有本领域普通技术人员的普通含义。本公开中使用的词语"第一"、"第二"和类似词语不表示任何顺序、数量或重要性,而是仅用于区分不同的组件。词语"包括"或"包含"等是指该词语之前的元件或项目包括该词语之后列出的元件或项目及其等同物,并且不排除其它部件或对象。"上"、"下"、"左"、"右"等仅用于指示相对位置关系。当被描述的对象的绝对位置改变时,相对位置关系也可以相应地改变。
在说明书中阐述了本公开的原理和实施例。本公开实施例的描述仅用于帮助理解本公开的方法及其核心思想。同时,对于本领域普通技术人员而言,本公开涉及本公开的范围,并且本公开的技术实施例不限于各技术特征的具体组合,并且还应当覆盖通过组合各技术特征或技术特征的等同特征而形成的其它技术实施例,而不脱离本公开的构思。例如,可以通过用类似的特征替换如在本公开中公开的上述特征(但不限于)来获得技术实施例。
Claims (20)
1.一种制造薄膜晶体管的方法,包括:
提供基板;
在所述基板上形成有源层和覆盖所述有源层的栅极绝缘材料层;
在所述栅极绝缘材料层的远离所述基板的表面上形成栅极层;
在所述栅极层上形成包括第一光致抗蚀剂的第一光致抗蚀剂图案;
在所述第一光致抗蚀剂图案上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案;
对所述栅极层执行第一蚀刻以形成栅极;以及
使用所述第一光致抗蚀剂图案和所述第二光致抗蚀剂图案作为掩模对所述栅极绝缘材料层执行第二蚀刻,以形成栅极绝缘层;
其中,所述第一光致抗蚀剂与所述第二光致抗蚀剂不同,所述栅极的宽度小于所述第一光致抗蚀剂图案的宽度,并且所述第一光致抗蚀剂图案的宽度小于所述第二光致抗蚀剂图案的宽度。
2.根据权利要求1所述的方法,其中,所述第二光致抗蚀剂图案在所述基板上的正投影覆盖所述第一光致抗蚀剂图案在所述基板上的正投影,以及
所述栅极绝缘层在所述基板上的正投影覆盖所述第一光致抗蚀剂图案在所述基板上的正投影。
3.根据权利要求1所述的方法,其中,通过湿法蚀刻处理来执行对所述栅极层的所述第一蚀刻,
其中,所述第一光致抗蚀剂图案在所述基板上的正投影覆盖所述栅极在所述基板上的正投影。
4.根据权利要求1所述的方法,其中,通过干法蚀刻处理来执对所述栅极绝缘层的所述第二蚀刻,
其中,在所述干法蚀刻处理期间,所述第一光致抗蚀剂的蚀刻速率小于所述栅极绝缘材料层的蚀刻速率,并且所述第二光致抗蚀剂的蚀刻速率大于所述栅极绝缘材料层的蚀刻速率。
5.根据权利要求4所述的方法,其中,在所述干法蚀刻处理期间,所述第一光致抗蚀剂的蚀刻速率实质上为零。
6.根据权利要求4所述的方法,其中,在垂直于所述基板的平面中,所述栅极绝缘层的横截面是具有彼此平行的上底和下底的梯形形状,并且所述梯形形状的上底在所述基板上的正投影与所述第一光致抗蚀剂图案在所述基板上的正投影实质完全重叠。
7.根据权利要求6所述的方法,其中,所述栅极在所述基板上的正投影落在所述栅极绝缘层在所述基板上的正投影内。
8.根据权利要求6所述的方法,其中,所述梯形形状的上底的宽度比所述栅极的宽度大了约1μm至大约2μm,并且所述梯形形状的下底的宽度比所述栅极的宽度大了约2μm至大约3μm。
9.根据权利要求6所述的方法,其中,所述栅极绝缘层的侧表面是形成所述梯形形状的侧表面的倾斜表面。
10.根据权利要求1所述的方法,其中,在所述栅极层上形成包括所述第一光致抗蚀剂的所述第一光致抗蚀剂图案包括:在所述栅极层上涂覆所述第一光致抗蚀剂的溶液,随后进行图案化处理、曝光处理和显影处理;以及
在所述第一光致抗蚀剂图案上形成包括第二光致抗蚀剂的第二光致抗蚀剂图案包括:在所述第一光致抗蚀剂图案上涂覆所述第二光致抗蚀剂的溶液,随后进行图案化处理、曝光处理和显影处理。
11.根据权利要求1所述的方法,在所述基板上形成所述有源层和覆盖所述有源层的所述栅极绝缘层之前,还包括:
在所述基板上形成遮光层;以及
在所述遮光层的远离所述基板的一侧形成缓冲层,
其中,所述遮光层被配置为:为所述有源层遮挡来自所述薄膜晶体管的底部的光。
12.根据权利要求1所述的方法,在形成所述栅极绝缘层之后,还包括:对所述有源层执行导体化处理以形成第一导电区和第二导电区以及位于所述第一导电区和所述第二导电区之间的沟道有源区。
13.根据权利要求1所述的方法,其中,所述第一光致抗蚀剂和所述第二光致抗蚀剂两者均为正性光致抗蚀剂或负性光致抗蚀剂。
14.根据权利要求1所述的方法,其中,所述第一光致抗蚀剂是正性光致抗蚀剂,且所述第二光致抗蚀剂是负性光致抗蚀剂,或者所述第一光致抗蚀剂是负性光致抗蚀剂,且所述第二光致抗蚀剂是正性光致抗蚀剂。
15.根据权利要求1所述的方法,其中,所述有源层由铟镓锌氧化物制成。
16.一种薄膜晶体管,其通过权利要求1-15中任一项所述的方法制造。
17.一种包括多个薄膜晶体管的显示面板,所述多个薄膜晶体管中的每一个根据权利要求1-15中任一项所述的方法来制造。
18.根据权利要求17所述的显示面板,其中,所述多个薄膜晶体管中的每一个包括栅极绝缘层,
其中,在所述多个薄膜晶体管中的每个薄膜晶体管中,所述栅极绝缘层在所述基板上的正投影面积实质相同。
19.根据权利要求17所述的显示面板,其中,所述多个薄膜晶体管中的每个薄膜晶体包括栅极绝缘顶部尾部,其中所述多个薄膜晶体管中的每个薄膜晶体的所述栅极绝缘顶部尾部具有实质相同的宽度。
20.一种显示装置,包括根据权利要求17至19中任一项所述的显示面板。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060017974A (ko) * | 2004-08-23 | 2006-02-28 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
KR20060064810A (ko) * | 2004-12-09 | 2006-06-14 | 삼성전자주식회사 | 박막 트랜지스터 기판의 제조방법 |
KR20070016603A (ko) * | 2005-08-04 | 2007-02-08 | 삼성전자주식회사 | Cmos 박막 트랜지스터의 제조 방법 |
CN101009251A (zh) * | 2006-01-24 | 2007-08-01 | 三星电子株式会社 | 薄膜晶体管基板及其制造方法,以及具有其的液晶显示器 |
US20130071963A1 (en) * | 2011-09-20 | 2013-03-21 | Hee Dong Choi | Method of fabricating a thin film transistor and method of fabricating an organic light-emitting display device |
US20150318362A1 (en) * | 2013-12-27 | 2015-11-05 | Beijing Boe Display Technology Co., Ltd. | Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof |
CN109075204A (zh) * | 2016-10-12 | 2018-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管、具有该薄膜晶体管的阵列基板、显示面板和显示装置、及其制造方法 |
CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060017974A (ko) * | 2004-08-23 | 2006-02-28 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
KR20060064810A (ko) * | 2004-12-09 | 2006-06-14 | 삼성전자주식회사 | 박막 트랜지스터 기판의 제조방법 |
KR20070016603A (ko) * | 2005-08-04 | 2007-02-08 | 삼성전자주식회사 | Cmos 박막 트랜지스터의 제조 방법 |
CN101009251A (zh) * | 2006-01-24 | 2007-08-01 | 三星电子株式会社 | 薄膜晶体管基板及其制造方法,以及具有其的液晶显示器 |
US20130071963A1 (en) * | 2011-09-20 | 2013-03-21 | Hee Dong Choi | Method of fabricating a thin film transistor and method of fabricating an organic light-emitting display device |
US20150318362A1 (en) * | 2013-12-27 | 2015-11-05 | Beijing Boe Display Technology Co., Ltd. | Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof |
CN109075204A (zh) * | 2016-10-12 | 2018-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管、具有该薄膜晶体管的阵列基板、显示面板和显示装置、及其制造方法 |
CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
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