KR20070059186A - 상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판 - Google Patents

상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판 Download PDF

Info

Publication number
KR20070059186A
KR20070059186A KR1020077009477A KR20077009477A KR20070059186A KR 20070059186 A KR20070059186 A KR 20070059186A KR 1020077009477 A KR1020077009477 A KR 1020077009477A KR 20077009477 A KR20077009477 A KR 20077009477A KR 20070059186 A KR20070059186 A KR 20070059186A
Authority
KR
South Korea
Prior art keywords
metal
interconnect
layer
posts
major surface
Prior art date
Application number
KR1020077009477A
Other languages
English (en)
Inventor
기미타카 엔도
겐지 마스다
도모카즈 시마다
Original Assignee
테세라 인터커넥트 머터리얼즈, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라 인터커넥트 머터리얼즈, 인크. filed Critical 테세라 인터커넥트 머터리얼즈, 인크.
Publication of KR20070059186A publication Critical patent/KR20070059186A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0384Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0502Patterning and lithography
    • H05K2203/0542Continuous temporary metal layer over metal pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/064Photoresists
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/931Silicon carbide semiconductor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 및 상기 제1 주표면으로부터 내부로 연장하는 복수의 리세스들을 갖는 유전체 소자(4)를 포함하는 상호접속 소자(2)가 제공된다. 복수의 금속 트레이스들(6, 6a)이 복수의 리세스들에 매입되고, 상기 금속 트레이스들은 상기 제1 주표면과 실질적으로 동면인 외부 표면들과, 상기 외부 표면들로부터 떨어진 내부 표면들을 갖는다. 복수의 포스트들(8)이 유전체 소자(4)를 통하여 상기 복수의 금속 트레이스들(6, 6a)의 내부 표면들로부터 연장하고, 복수의 포스트들은 제2 주표면에서 노출된 정상부들을 갖는다. 이러한 복수의 상호접속 소자들(2)을 포함하는 다층 배선 기판(12)과, 이러한 상호접속 소자들 및 다층 배선 기판들을 제조하는 다양한 방법들이 또한 제공된다.

Description

상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속 소자를 포함하는 다층 배선 기판{STRUCTURE AND METHOD OF MAKING INTERCONNECT ELEMENT, AND MULTILAYER WIRING BOARD INCLUDING THE INTERCONNECT ELEMENT}
본 발명은 2004년 10월 1일에 출원된 일본 특허 출원 제2004-289722호로부터의 우선권의 이익에 기초하고, 이를 주장하며, 그 전체 내용이 여기서 참조용으로 사용되었다.
본 발명은 특히, 예컨대, 집적 회로("ICS" 또는 "칩")와 같은 마이크로전자공학 유닛의 패키징에서의 마이크로전자공학용 상호접속 구조, 및 예컨대, 배선 기판을 포함할 수도 있는 인쇄 기판과 같은 회로 패널과 같은 다른 상호접속 구조에 관한 것이다.
일부 다층 배선 기판에서, 에폭시 수지와 같은 열-경화 가능 수지가 각 배선 레벨 내의 절연체로서 사용된다. 상호접속부는, 경화된 기판이 고정물에 단단히 유지되는 동안 수행된 경화 반응 후 패터닝된다. 이러한 방식으로, 상호접속부는 하나의 다층 기판에서 배선 레벨들과 절연체들을 함께 결합시키는 것의 결과로서 뒤틀려지거나 끊어지지 않는다.
불행히도, 다층 배선 기판의 배선 레벨들이 열가소성 물질에 의하여 절연될 때, 현재 사용 가능한 방법들은 불만족스런 결과를 낳는다. 각 레벨의 열가소성 절연체들은 열가소성 수지의 융점 근처의 온도에서 결합된다. 이것은, 이러한 다층 배선 기판 내의 금속 상호접속부가 뒤틀리고, 인접 상호접속부와 쇼트되고, 끊어지는 등을 초래한다.
이러한 기판에서, 금속 상호접속층이 각 층간 절연층의 표면 위로 돌출하므로, 다층 배선 기판을 형성하는 배선 기판층들의 표면들 상에 요철(indentations and protrusions)을 갖는 경향이 있었다. 다층 배선 기판들이 이들 복수의 배선 기판층들과 함께 결합함으로 인하여 생성될 때, 층수가 많을 수록, 다층 배선 기판의 표면 상의 요철은 더 커진다. 그러면, 배선 기판으로서 상호접속부 패턴들은 뒤틀릴 수 있고, 인접 상호접속부는 서로 쇼트될 수 있고, 상호접속부들이 끊어질 수 있는 등, 치명적인 결함을 유발한다. 또한, 반도체 집적 회로, 대규모 집적 회로 등과 같은 다층 배선 기판에 탑재된 전자 부품은 특히, 많은 수의 소형 단자들을 갖는다. 따라서, 상호접속 소자 또는 다층 배선 기판 상의 금속 상호접속부들의 각 세트의 평탄성(planarity)을 유지하는 것이 상당히 바람직하다. 일부 경우에서, 칩과 같은 전자 소자들이 탑재된 상호접속 소자의 표면의 평탄성으로부터의 큰 편차는 고 신뢰성 탑재에 장해가 된다.
따라서, 다층 배선 기판의 표면 상의 과잉 요철은 무시될 수 없는 문제점을 야기하여, 제거되어야 한다.
두번째로, 상술된 종래 기술에 의하면, 단일 다층 배선 기판의 제조는, 하나의 배선 기판이 다른 배선 기판에 결합되고, 그 후 다른 배선 기판이 이전 결합 프 로세스에 의하여 생성된 적층체(layered unit)에 결합되는 레이어링(layering) 프로세스를 요할 수 있다. 그 후, 이 프로세스는 다수회 반복되어, 다층 배선 기판을 위한 많은 제조 단계들을 초래하여, 제조 비용 삭감을 어렵게 할 것이다.
본 발명의 일 태양에 따르면, 제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 및 상기 제1 주표면으로부터 내부로 연장하는 복수의 리세스(recess)를 갖는 유전체 소자를 포함하는 상호접속 소자가 제공된다. 복수의 금속 트레이스가 복수의 리세스들에 매입(embed)되며, 상기 금속 트레이스들은, 제1 주표면과 실질적으로 동면(co-planar)인 외부 표면들과, 이 외부 표면들로부터 떨어진 내부 표면들을 갖는다. 복수의 포스트(post)들이 유전체 소자를 통하여 복수의 금속 트레이스들의 내부 표면들로부터 연장하며, 상기 복수의 포스트들은 제2 주표면에서 노출된 정상부를 갖는다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 상호접속 소자는 복수의 금속 트레이스들의 외부 표면들과 접촉하는 본딩(bonding) 금속층을 더 포함할 수도 있다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 상호접속 소자의 복수의 포스트들 각각은, 각 상호접속 필러가 그로부터 연장되는 복수의 금속 트레이스들 중 하나의 외부 표면의 표면적보다 큰 외부 표면적을 갖도록 구성될 수 있다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 유전체 소자는 열 가소성 물질을 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 금속 트레이스들은 구리를 포함하고, 복수의 포스트들은 구리를 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 포스트들은 제2 주표면 위로 돌출한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 포스트들 각각은 복수의 금속 트레이스들로부터 연장하는 제1 금속을 포함하는 기본 구조를 포함하고, 상기 포스트들 각각은 정상부에서 제1 금속을 덮는 본드 금속을 더 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 제1 금속은 제1 융점을 가지며, 본드 금속은 상기 제1 융점보다 낮은 제2 융점을 갖는다.
본 발명의 일 태양에 따르면, 다층 상호접속 소자는, 복수의 상호접속 소자들 중 제1 상호접속 소자의 복수의 포스트들이 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 금속 트레이스들의 외부 표면들에 결합되는 것인 복수의 상호접속 소자들을 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 본드 금속은 복수의 상호접속 소자들 중 제1 상호접속 소자의 복수의 포스트들과, 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 금속 트레이스들 사이에 위치된다
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 금속 트레이스들은 제1 금속을 포함하고, 복수의 포스트들은 제2 금속을 포함하고, 상호접속 소자는, 복수의 포스트들 각각과 복수의 금속 트레이스들 사이에 위치된 제3 금속을 더 포함하고, 제3 금속은 제2 금속을 공격하는 에천트에 의하여 공격받지 않도록 복합물을 갖는다. 본 발명의 특정 태양에 따르면, 제1 금속 및 제2 금속은 동일한 금속이다. 또는, 제1 금속과 제2 금속은 상이한 금속일 수 있다.
본 발명의 특정 태양에 따르면, 상호접속 소자를 제조하기 위하여, 복수의 금속 트레이스들을 포함하는 금속층이, 캐리어층을 덮는 마스크층에 의하여 캐리어 층 상에 본드 금속층을 선택적으로 적층하고, 마스크층에 의하여 본드 금속층 상에 제2 금속층을 도금한 후, 마스크 층을 제거하고, 복수의 금속 트레이스들을 포함하는 금속층 상에 제2 마스크층을 제조함으로써 제조되는 방법이 제공된다. 이러한 방법에서, 복수의 포스트들이 제2 마스크층 내에서 금속을 개구부들에 도금함으로써 형성되며, 유전체 소자는 층간 절연층, 및 층간 접촉 필러의 노출 표면 상에, 접속성 향상을 위한 저 융점 금속층을 제조함으로써 제공된다.
본 발명의 다른 태양에 따르면, 상호접속 소자를 제조하기 위하여, 캐리어층을 덮는 금속층을 제조하는 단계를 포함하는 방법이 제공되며, 상기 금속층은 복수의 금속 트레이스들을 포함한다. 유전체 소자는 금속층과 캐리어층을 덮도록 제공되어, 복수의 금속 트레이스들의 외부 표면들과 유전체 소자의 제1 주표면이 캐리어층에 인접하며, 복수의 금속 트레이스들의 내부 표면들은 상기 외부 표면들로부터 떨어진 유전체 소자에서의 리세스들 내부에 위치되며, 상기 유전체 소자는 제1 주표면으로부터 떨어진 제2 주표면을 갖는다. 복수의 금속 포스트들은 복수의 금속 트레이스들의 내부 표면들로부터 적어도 유전체 소자의 제2 주표면으로 연장하도록 제공된다. 본 방법은 또한, 유전체 소자의 제1 주표면과 복수의 금속 트레이스들의 외부 표면들을 노출하도록 캐리어층을 제거하는 단계를 더 포함한다.
본 발명의 하나 이상의 특정 태양에 따르면, 복수의 금속 트레이스들의 외부 표면들은 유전체 소자의 제1 주표면과 실질적으로 동면이다.
본 발명의 하나 이상의 특정 태양에 따르면, 캐리어층은 금속을 포함하고, 복수의 금속 트레이스들은, 포토레지스트의 층에서의 개구부들을 패터닝하고, 상기 개구부들 내의 복수의 금속 트레이스들을 도금함으로써 형성된다.
본 발명의 하나 이상의 특정 태양에 따르면, 내-에칭(etch-resistant)층이 개구부들 내의 복수의 금속 트레이스들을 도금하기 전에 캐리어층 상에 제공되어, 상기 캐리어층을 제거하는 단계 동안, 상기 내-에칭층은, 복수의 금속 트레이스들이 캐리어층을 제거하는 단계 동안 공격받는 것으로부터 보호한다.
본 발명의 하나 이상의 특정 태양에 따르면, 복수의 금속 포스트들을 제공하는 단계는, 복수의 금속 트레이스들의 내부 표면들을 덮는 금속층을 에칭하는 단계를 포함하고, 유전체 소자를 제공하는 단계는, 복수의 금속 포스트들이 복수의 금속 트레이스들의 내부 표면들로부터 연장하도록 제공된 후에 유전체 소자를 형성하는 단계를 포함한다.
본 발명의 하나 이상의 특정 태양에 따르면, 다층 상호접속 소자를 제조하기 위하여, 상호접속 소자를 제조하는 상술된 방법을 포함하는 방법이 제공된다. 이러한 방법에서, 복수의 상호접속 소자들 중 제1 상호접속 소자의 복수의 포스트들은 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 금속 트레이스들의 외부 표면들에 동시에 결합된다. 또한, 상호접속 소자들 중 제1 상호접속 소자의 유전체 소자의 제1 주표면은 상호접속 소자들 중 제2 상호접속 소자의 유전체 소자의 제2 주표면에 동시에 결합된다.
본 발명의 하나 이상의 특정 태양에 따르면, 상기 동시에 결합하는 단계는 또한, 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 포스트들을, 복수의 상호접속 소자들 중 제3 상호접속 소자의 복수의 금속 트레이스들의 외부 표면들에 결합시킨다.
본 발명의 하나 이상의 특정 태양에 따르면, 상기 동시에 결합하는 단계는, 복수의 상호접속 소자들 중 제1 상호접속 소자의 복수의 포스트들과 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 금속 트레이스들 사이에 배치된 본드 금속을 동시에 용해(fusing)하는 단계와, 복수의 상호접속 소자들 중 제2 상호접속 소자의 복수의 포스트들과 복수의 상호접속 소자들 중 제3 상호접속 소자의 복수의 금속 트레이스들 사이에 배치된 본드 금속을 용해하는 단계를 포함한다.
본 발명의 특정 태양에 따르면, 금속으로 제조된, 복수의 상호접속층들을 갖는 복수의 배선 기판들이, 매입된 상태에서 층간 절연층의 일 주표면 상에 제조되어, 상호접속층들의 주표면이 층간 절연층의 상기 일 주표면과 동면일 것이고; 층간 접촉 필러가 복수의 상호접속층들의 타 주표면 상의 상호접속층의 적어도 일부 상에 금속으로부터 제조되어, 층간 절연층을 통과하여 층간 절연층의 타 주표면에 도달하여 여기서 노출되며; 접속성을 향상시키기 위한 저 융점 금속층이 층간 접촉 필러의 노출 표면 상에 제조되는 것인 다층 배선 기판을 제조하는 방법이 제공된다. 복수의 준비된 배선 기판들이 스택으로 결합되어, 접속성 향상을 위한 저 융점 금속층에 의하여, 접속시, 상기 접속성 향상을 위한 저 융점 금속층에 의하여, 층간 접촉 필러에 의하여, 하나의 배선 기판의 상호접속층이 다른 배선 기판의 층간 접촉 필러와 접촉하고, 또는 하나의 배선 기판의 층간 접촉 필러가 다른 배선 기판의 층간 접촉 필러에 접촉하도록 복수의 준비된 배선 기판들이 정렬되는 상태에 복수의 준비된 배선 기판들이 있을 때 열을 가하고 압력을 가함으로써, 하나의 배선 기판의 상호접속층이 다른 배선 기판의 층간 접촉 필러에 접촉하고, 또는 하나의 배선 기판의 층간 접촉 필러가 다른 배선 기판의 층간 접촉 필러에 접촉되어, 인접하는 배선 기판들의 층간 절연층들이 용해되어 함께 일체화될 것이다.
도 1(A) 내지 도 1(C)는 본 발명에 따른 실시예의 일 예를 도시하는 단면도이고, 여기서 (A)는 복수의 배선 기판층들 또는 레벨들(이 경우, 8개의 배선 기판들)을 결합시키기 전의 상태를 도시하는 단면도이고, (B)는 다수의 배선 기판층들을 결합한 후에 생성되는 다층 배선 기판을 도시하는 단면도이고, (C)는 다층 배선 기판의 단일 상호접속 소자 또는 배선 기판층의 단면도이다.
도 2(A) 내지 도 2(L)은 도 1(C)에 도시된 상호접속 소자 또는 배선 기판층을 제조하는 방법을 위한 제조 프로세스의 예를 도시하는 단면도이며, 여기서 (L)은 제조 방법의 대안적인 예를 설명하는 단면도이다.
도 3(A) 내지 도 3(C)는 도 1에 도시된 상호접속 소자 또는 배선 기판층들을 제조하는 방법을 위한 대안적인 예에 대한 제조 프로세스를 도시하는 단면도이다.
도 4(A) 내지 도 4(D)는 도 1에 도시된 상호접속 소자 또는 배선 기판층을 제조하기 위한 방법의 다른 대안적인 예에 대한 제조 프로세스의 단면도이다.
도 5(A) 및 도 5(B)는, 스터드 범프(stud bump) 또는 솔더 범프(solder bump)가 포스트들 또는 층간 접촉 필러들로서 제공되는, 도 1(C)에 도시된 실시예의 변형을 도시하는 단면도이다.
도 6(A) 내지 도 6(H)는 본 발명에 따른 상호접속 소자 또는 배선 기판층을 제조하는 또다른 방법을 위한 제조 프로세스를 도시하는 단면도이다.
도 7(A) 및 도 7(B)는, 구리로 제조된 캐리어층을 에칭을 통하여 제거하기 전에 본드 금속층을 보호하는 방법을 설명하는 단면도이다.
도 8(A) 내지 도 8(C)는 상호접속 소자가 랜드리스(landless) 구조를 갖는 또다른 실시예에 따른 제조 방법을 도시하는 단면도이다.
도 9(A) 내지 도 9(D)는 상호접속 소자가 상호접속층들(6, 6a)에 제공된 트레이스들의 외부 표면들 상에 형성된 본드 금속을 포함하는 또다른 실시예에 따른 제조 방법을 도시하는 단면도이다.
도 10(A) 내지 도 10(D)는 본 발명에 따른 상호접속 소자 또는 배선 기판층을 제조하는 방법의 또다른 실시예를 도시하는 단면도이다.
도 11(A) 내지 도 11(F)는 본 발명에 따른 상호접속 소자 또는 배선 기판층을 제조하는 방법의 또다른 실시예를 도시하는 단면도이다.
본 발명의 특정 실시예에 따르면, 내부-층 패턴이 뒤틀리지 않고, 인접 상호접속부와의 단락을 생성하지 않고, 층들 수가 많아도 끊어지지 않는 다층 배선 기판이 제공된다. 이러한 실시예에서, 다층 배선 기판 내의 각 상호접속 소자의 표 면은 실질적으로 평면인 주표면을 갖는다. 이러한 방식으로, 상호접속부 외관은 전자 부품의 탑재에 간섭하는 방식으로 돌출하지 않는다. 또한, 전기 접속의 향상된 신뢰성은 다층 배선 기판을 구성하는 배선 기판들 사이에서 달성될 수도 있다. 또한, 이러한 상호접속 소자를 제조하기 위하여 요구되는 제조 프로세스들의 감소를 달성할 수도 있다.
도 1C에 도시된 본 발명의 실시예에 따른 상호접속 소자에서, 유전체층(4)은 바람직하게는 열가소성 수지를 포함하고, 예컨대, PEEK(polyether ether ketone) 수지, PES 수지, PPS(polyphenylene sulfide) 수지, PEN(polyethylene napthalate) 수지, PEEK-PES 수지 폴리머 블렌드, 및 액정 폴리머가 적합한 수지들의 특정 예들이다. 유전체층의 두께는 바람직하게는 수십 내지 수백 미크론이다.
금속 트레이스들을 포함하는 금속 배선층은 상호접속층(6)으로서 기능하고, 복수의 포스트들이 이로부터 연장하며, 이 포스트들은, 예컨대 회로 패널들, 칩들, 패키지 소자들 등의 다른 마이크로전자공학 소자들과 접촉하기 위한 접촉 필러들(8)로서 기능한다. 이 포스트들은 다층 배선 기판에서 하나의 상호접속 소자를 다른 상호접속 소자로 결합하는 층간 접촉 필러들(8)로서 기능할 수도 있다. 이 포스트들은 가장 바람직하게는 구리를 포함하거나, 본질적으로 구리로 이루어진다. 바람직하게는, 이 포스트들은 고순도 구리를 포함한다. 상호접속층의 두께는 바람직하게는 10 미크론 내지 수십 미크론이며, 상호접속층으로부터 연장하는 포스트들의 길이 또는 높이는 바람직하게는, 예컨대 수십 미크론 내지 약 150 미크론이나, 더 짧거나 더 길수도 있다. 바람직하게는 접속성 향상을 위한 저 융점 금속층인 본드 금속층은 포스트들의 표면을 덮으며, 예컨대 층간 절연층의 제2 주표면에 노출된 정상부를 갖는다. 본드 금속층은 바람직하게는 150℃ 내지 350℃의 융점과 2 미크론 내지 10 미크론의 두께를 갖는다. 주석, 아연, 리튬, 비스무트, 납, 안티몬, 은, 구리, 금, 알루미늄 등과 같은 성분들을 갖는 저 융점 합금이 적합하고, 본드 금속층(10)으로서 사용에 바람직하다.
특정 실시예에서, 칩이 상호접속 소자에 결합되거나 상호접속 소자에 의하여 접촉된다. 이러한 상호접속 소자는 회로 패널, 제2 칩, 또는 패키징된 칩의 패키지 소자에 의하여 칩의 반대 측 상에 더 접촉될 수 있다. 다른 실시예에서, 상호접속 소자(2)는 패키징된 칩에 의하여 접촉될 수 있고, 유전체층(4)의 약간의 굽힘이 상호접속 소자와 패키징된 칩 사이의 압력의 결과로서 발생할 수도 있는 적당한 압력에서 패키징된 칩과의 도통을 유지할 수 있다.
다층 배선 기판을 제조하는 실시예에서, 예컨대 150℃ 내지 350℃의 온도까지 가열하는 것이 적합하고, 20 kg/cm2 내지 100 kg/cm2의 압력이 바람직하다. 또한, 특히 전자 부품들이 미세한 피치들을 갖는 많은 수의 단자들을 갖는 집적 회로들(IC들 또는 칩들)과 같은 전자 부품들이 장착되어야 하는 경우, 상호접속 소자의 전면 및 후면 모두 상에 본드 금속을 제공하는 것이 바람직하다. 본드 금속층(10)으로서 금이 사용을 위하여 잘 적합하다.
도 1(A) 내지 도 1(C)는 본 발명에 따른 제1 실시예를 도시하며, 여기서 (A)는 복수의 상호접속 소자들, 특히 스택 배열에서 함께 결합될 배선 기판층들(본 예 에서 8개의 배선 기판들)을 결합하기 전의 상태의 단면도이고, (B)는 배선 기판층들을 결합한 후에 생성된 다층 배선 기판의 단면도이고, (C)는 다층 배선 기판을 형성하기 위하여 다른 이러한 배선 기판층들에 결합될 수 있는 배선 기판 또는 단일 상호접속 소자의 단면도이다.
우선, 상호접속 소자(2) 또는 배선 기판층은 도 1(C)를 참조하여 설명될 것이다. 유전체층, 예컨대 층간 절연층(4)은, 예컨대 PEEK 수지, PES 수지, PPS 수지, PEN 수지, PEEK-PES 수지 폴리머 블렌드 또는 액정 폴리머로부터 제조된, 예컨대 열가소성 수지를 포함한다. 도면 부호 6 및 6a는 상술된 층간 절연층(4)의 제1 주표면(예컨대, 외부 표면)에서의 리세스들 내부에 매입된 하나 이상의 상호접속층들의 금속 트레이스들이다. 상호접속층들(6, 6a)의 외부 표면들은 상기 외부 표면, 즉 상술된 층간 절연층(4)의 제1 주표면과 동면이다. 상호접속층(6)은 포스트들, 예컨대 상기 제2 주표면 위의 유전체층(4)을 통하여 연장하는, 후술된 층간 접속 필러들(8)을 갖는 상호접속층이다. 상호접속층(6a)은, 포스트 또는 층간 접촉 필러(8)가 유전체층(4)을 통하여 그 표면으로부터 연장하지 않는 상호접속층이다. 이들 상호접속층들(6, 6a)은, 예컨대 구리로 제조되며, 약 10 미크론 내지 수십 미크론의 두께를 갖는다.
포스트들(8), 예컨대 층간 접촉 필러들은 상호접속층(6)의 내부(유전체층이 덮은) 측 상의 표면으로부터 연장하도록 층간 절연층(4) 내부에 제공되어, 포스트들이 유전체층(4)의 제2 주표면에 노출된다. 특정 실시예에서, 포스트들의 노출면은 층간 절연층(4)의 제2 주표면과 동면일 수 있고, 포스트와 상호접속층(6) 모두 는 본질적으로 구리로 이루어진다.
본드 금속층(10)은 바람직하게는, 상술된 유전체층(4)의 제2 주표면에 노출된 상술된 층간 접촉 필러(8)의 표면을 덮는 층으로서, 접속성 향상을 위한 저 융점 금속층이다. 본드 금속층(10)은 바람직하게는, 예컨대 150℃ 내지 350℃의 융점과, 2 미크론 내지 10 미크론의 두께를 갖는다. 본드 금속에 대하여, 성분으로서, 주석, 아연, 리튬, 비스무트, 납, 안티몬, 은, 구리, 금, 알루미늄 등을 갖는 저 융점 금속 또는 합금 등이 바람직하다.
다음, 복수의 배선 기판층들(2)로부터 다층 배선 기판을 제조하는 방법이 도 1(A) 및 도 1(B)를 참조하여 설명될 것이다.
도 1(C)에 도시된 복수의 배선 기판층들(2)(본 예에서 8개의 배선 기판들(2))이 준비되며, 도 1(A)에 도시된 바와 같이 정렬되고 스택된다. 인접 배선 기판들(2, 2) 사이에 갭이 도시되어, 이것이 배선 기판들(2)이 단순히 정렬되어 스택되어 있는 상태라는 것을 도시한다는 것에 주목바란다.
8개의 배선 기판들(2, 2, ...) 중, 위에서 네개의 배선 기판들(2, 2, 2, 2)은, 상호접속층들(6, 6a)이 위로 향하고 있고, 층간 절연층들(4)(상기 노출 표면들 상에 제조된 접속성 향상을 위한 저 융점 금속층(10)을 갖는)의 후측들 상의 표면에 층간 접촉 필러들(8)이 노출된 표면들은 아래로 향하도록 배향된다. 하부 4개의 배선 기판들(2, 2, 2, 2)은 상기 표면들과 반대 방향으로 배향되며, 여기서 층간 접촉 필러들(8)은 위로 향하는 면에서 노출되고, 상호접속층들(6, 6a)의 외부 표면들은 아래로 향한다. 중간 높이에 단일 점선이 도시되어 있는데, 여기서 이 선 위의 측을 A로서 정의하고, 이 선의 아래 측을 B로 정의할 것이다
이러한 방식으로, A 및 B의 배향을 상이하게 함으로써 IC들과 같은 전자 부품들이 다층 배선 기판(12)의 양 측 상의 상호접속층들(6, 6a)의 주표면들을 대면하여 밖으로 탑재될 수 있도록 한다.
결과적으로, A 및 B 간의 계면에서, 배선 기판들(2, 2)의 층간 접촉 필러들(8, 8)은 각 배선 기판(2)의 본드 금속층들 또는 저융점 금속층들(10, 10)에 의하여 서로 접속된다. 또한, B 측 상에서와 같이 A 측 상에 동일 수의 배선 기판들(2)이 있어도, 이것은 반드시 그러한 경우일 필요는 없다. A 측 상에 단일 배선 기판(2)을 갖고, B 측 상에 나머지 모든 배선 기판들(2)을 갖거나, 또는 역으로 B 측 상에 하나의 단일 기판(2)을 갖고 A 측 상에 나머지 모든 배선 기판들(2)을 갖는 것 등과 같은 다양한 구성이 가능하다.
그러나, 도 1(C)에 도시된 복수의 배선 기판들(2)은 그 양 표면들 상에 상호접속층들(6, 6a)를 갖는 양면 배선 기판(미도시) 상에 스택되고 적층될 수도 있다. 그러나, 그러한 경우에서, 단지 한 측 상에 상호접속층들(6, 6a)를 갖는, 도 1(C)에 도시된 배선 기판들(2)을 준비하는 것, 그리고 양 표면들 상에 상호접속층들(6, 6a)을 갖는 상이한 구조를 갖는 배선 기판들을 준비하는 것은 필수적일 것이다. 제조 효율성의 관점에서, 도 1에 도시된 동일한 구조를 갖는 배선 기판들(2)만으로부터 다층 배선 기판을 구성하는 것이 바람직하다.
도 1(A)에 도시된 바와 같이, 배선 기판들(2)이 정렬되고 스택되는 상태에서의 열 및 압력의 인가는, 하나의 배선 기판의 상호접속층들(6)을, 상술된 본드 금 속층, 예컨대 저 융점 금속층(10)에 의하여 다른 배선 기판의 층간 접촉 필러(8)에 접속시킨다. 또한, 포스트들 또는 층간 접촉 필러들(8, 8)이 본드 금속층(10)에 의하여 서로 접속된다. 동시에, 열 및 압력의 인가는 또한, 인접 배선 기판들(2, 2)의 층간 절연층들(4, 4)을 함께 융해시켜 일체화시킨다. 가열 온도는, 예컨대 150 ℃ 내지 350℃이며, 선택된 적절한 온도는 수지의 형태에 따른다. 인가된 압력은, 예컨대 20 kg/cm2 내지 100 kg/cm2 이어야 한다.
따라서, 인접 배선 기판들(2, 2)의 수지는 적층되고 함께 일체화되어, 8개의 층들을 갖는 다층 배선 기판(12)을 생성하며, 여기서 복수의 배선 기판들(2, 2, ..)(본 예에서 8개의 배선 기판들(2))이 도 1(B)에 도시된 바와 같이 적층된다.
도 1B에 도시된 다층 배선 기판(12)을 구성하는 배선 기판들(2) 각각에서, 층간 절연층(4)의 앞 측 상의 표면 상의 상호접속층들(6, 6a)은, 금속 상호접속층들(6, 6a)의 외부 표면들이 주표면, 즉 층간 절연층(4)의 앞 측과 동면이도록 된다(즉, 상기 표면들은 동일한 면 상에 위치된다). 또한, 층간 절연층(4)의 타 주표면(후측)에 노출된 포스트(8) 또는 층간 접촉 필러(8)의 표면은 층간 절연층(4)의 후측면과 동면이다. 따라서, 다층 배선 기판(12)의 주표면들 모두는 본질적으로 평면이거나 평평하다. 그러나, 본드 금속층(10)은 평면으로부터 약간 돌출할 수도 있다. 압력하에서, 본드 금속층은, 배선 기판층들(2)이 함께 결합될 때 옆으로 밀어 넣어진다. 포스트들 및 본드 금속층의 표면적은 전체적으로 배선 기판층(2)의 표면적에 비해 작으므로, 배선 기판의 평탄성과 상호접속부의 변형 등으로 의 영향은 무시될 수 있다.
따라서, 다층 배선 기판(12)이 이러한 복수의 평평한 배선 기판들(2, 2)을 결합함으로써 구성되므로, 다층 배선 기판(12)의 주(정상 및 바닥) 표면들은, 배선기판들(2)의 층수가 증가해도 평탄하게 될 수 있다. 이러한 방식으로, 평탄성이 제공된 다층 배선 기판(12)이 설치되어, 전자 부품의 탑재에 대한 지장의 위험성은 거의 없다.
또한, 인접한 스택된 배선 기판들(2, 2) 간의 전기 접속은, 저 융점 본드 금속층(10)으로의 열 및 압력을 인가함으로써 상호접속층과의 금속 본딩에 의하여 형성된다. 본드 금속층이 상호접속층(6)과 포스트(8) 또는 층간 접촉 필러(8) 사이, 또는 2개의 포스트들 또는 층간 접촉 필러들(8, 8) 사이에 개재되므로, 향상된 접속 신뢰성이 제공된다. 이것은, 다층 배선 기판들(12)에 안정하고 높은 신뢰성의 전기적 특성 및 낮은 결함율이 제공될 수 있도록 한다.
또한, 다층 배선 기판(12)이 일괄하여 복수의 배선 기판층들(2)을 정렬하고 스택하고, 1회만 열을 가하고 또는 압력을 인가하여 생성되어 배선 기판층들을 결합하므로, 다층 배선 기판(12)의 제조시에 관련되는 작업량이, 배선 기판층들의 부분적으로 완료된 스택에 층들을 스택하고 결합하는 반복되는 단계들의 종래 제조 방법에 비하여 감소될 수 있다. 이러한 방식으로, 제조 비용을 감소시킬 수 있고, 나아가서 다층 배선 기판(12)의 비용을 감소시킬 수 있다.
도 2(A) 내지 도 2(K)는 도 1(C)에 도시된 배선 기판(2)의 제조 방법의 일예에서의 제조 프로세스를 도시하는 단면도이고, 도 2(L)은 제조 방법의 대안적인 예 를 설명하는 단면도이다.
먼저, 도 2(A) 내지 도 2(K)는 배선 기판(2)의 제조 방법의 예를 설명하기 위하여 참고된다.
도 2(A)에 도시된 바와 같이, 캐리어층(20)(예컨대, 수십 미크론 내지 수백 미크론의 두께를 갖는)의 주 표면들(앞측의 표면 및 반대 혹은 후측의 표면) 모두 상에 레지스트층들(22)이 형성된다. 바람직하게는, 캐리어층은 구리를 포함하거나, 본질적으로 구리로 이루어진다. 그러나, 수지는 캐리어층(20)으로서 대신에 사용될 수도 있다.
다음, 도 2(B)에 도시된 바와 같이, 일 측 상의 표면 상의 레지스트층(22)이 노광 및 현상에 의하여 패터닝되어, 상호접속층들(6, 6a)을 제조하기 위한 마스크가 된다.
다음, 도 2(B)를 참조하여, 상술된 레지스트층(22)을 마스크로서 사용하여, 예컨대 니켈을 포함하는 에칭 배리어층(24)이 먼저 도금된(예컨대, 0.5 ㎛ 내지 5㎛의 두께로) 후, 예컨대 구리를 포함하는 상호접속층들(6, 6a)이 도금에 의하여 형성된다. 도 2(C)는 이들 상호접속층들(6, 6a)이 제조된 후의 상태를 도시한다. 에칭 배리어층(24)은, 도 2(K)를 참조하여 후술되는 바와 같이, 캐리어층(20)이 에칭에 의하여 프로세스의 이후의 시점에서 제거될 때, 상호접속층들(6, 6a)이 에칭되는 것을 방지하는 역할을 완수한다.
다음, 도 2(D)에 도시된 바와 같이, 상술된 레지스트층(22)이 제거된다.
다음, 도 2(E)에 도시된 바와 같이, 레지스트층(26)이 포스트들 또는 층간 접촉 필러들(8)의 한 세트를 제조하기 위하여 마스크로서 포토리소그래피적으로 적층되고 패터닝된다.
다음, 도 2(F)에 도시된 바와 같이, 상술된 레지스트층(26)은, 구리로 도금함으로써 층간 접촉 필러들(8)을 제조할 때 마스크로서 사용된다. 이들 층간 접촉 필러들(8)의 제조는 과도금(overplating)에 의하여 수행된다는 것에 주목바란다. 과도금은, 특정 두께보다 두꺼운 두께로의 도금, 또는 다시 말하면 레지스트층(26)의 두께보다 두꺼운 두께로의 도금에 관한 것이다. 그 후, 에칭 또는 연마가 층간 접촉 필러(8)의 높이를 특정값으로 감소시키도록 수행될 수 있다.
다음, 도 2(G)에 도시된 바와 같이, 레지스트층(26)이 제거된다.
다음, 도 2(H)에 도시된 바와 같이, 층간 절연층(4)이 코팅 또는 수지막을 압력에 의하여 부착함으로써 제조된다. 이 층간 절연층(4)의 두께는 상술된 층간 접촉 필러들(8)의 두께보다 큰 두께이다.
다음, 도 2(I)에 도시된 바와 같이, 상술된 층간 절연층(4)이 상술된 포스트들 또는 층간 접촉 필러들(8)의 표면을 노출하도록 연마되어, 포스트들의 정상부가 층간 절연층(4)의 표면과 동면일 것이다.
다음, 도 2(J)에 도시된 바와 같이, 접속성을 향상시키기 위한 저 융점 금속층(10)이, 예컨대 상술된 층간 접촉 필러들(8)의 노출 표면 상의 도금에 의하여 제조된다.
다음, 도 2(K)에 도시된 바와 같이, 캐리어층(20)이 에칭에 의하여 제거된다. 캐리어층(20)이 구리를 포함하거나 또는 본질적으로 구리로 이루어질 때, 상 술된 에칭 배리어층(24)은 에칭액(etching fluid)에 의하여, 또한 구리를 포함하거나 본질적으로 구리로 이루어지는 상호접속층들(6, 6a)의 부식을 방지하는 역할을 완수한다.
다음, 에칭 배리어층(24)을 완전히 제거하기 위하여 부가적인 프로세싱이 수행될 수도 있다. 그러나, 이러한 제거 프로세스 후에 일부 잔여 물질이 남겨질 수도 있다.
층간 접촉 필러들(8)이 상기의 프로세스 (I)에 도시된 바와 같이, 예컨대 연마에 의하여 층간 절연층(4)의 표면과 동면이도록 한 후, 도 2(L)에 도시된 바와 같이, 상호접속층 위의 층간 접촉 필러들(8)의 높이는, 마스크로서 층간 절연층(4)을 사용하여 층간 접촉 필러들(8)의 표면들을 약하게 에칭함으로써 감소될 수도 있다. 다음, 후속 프로세스(J)에서, 저 융점 금속을 포함할 수도 있는 본드 금속층(10)이 형성되어, 이 본드 금속층(10)이 층간 절연층(4)의 표면과 동면이도록 행해질 수 있다. 또는, 본드 금속층(10)이, 층간 절연층(4)의 주표면 위로 돌출하도록 형성될 수 있다.
상술된 실시예의 변형에서, 레지스트층(26)을 제거하여 층간 절연층(4)으로 대체하는 것 대신, 적절한 복합물을 갖는 레지스트층(26)이 제 위치에 남겨져, 그대로 층간 절연층(4) 또는 그 일부로서 사용될 수 있다.
도 3(A) 내지 도 3(C)는 도 2(A)에 도시된 배선 기판을 제조하는 대안적인 실시예를 도시하는 단면도이다. 도 3(A)에 도시된 바와 같이, 금속판(30)은 3층 구조를 갖는다. 캐리어층(20)은 구리를 포함한다. 에칭 배리어층(24)은 캐리어층 을 공격하는 에천트에 의하여 공격받지 않는 니켈 또는 다른 금속을 포함한다. 상호접속층들(6, 6a)을 형성할 것인 다른 구리층(32)은 롤링에 의하여 생성된 적층 구조체의 일부이다.
레지스트층(34)은 금속층(30)의 양 측들 상으로 코팅되며, 구리층(32)을 덮는 이 레지스트층(34)의 일부가 노광 및 현상에 의하여 패터닝되어, 에칭에 의해 상호접속층들(6, 6a)을 제조하기 위한 마스크로 한다. 도 3(B)는 레지스트층이 패터닝된 후의 상태를 도시한다.
다음, 도 3(C)에 도시된 바와 같이, 상호접속층들(6, 6a)이, 마스크로서 상술된 레지스트층(34)을 사용하여 상술된 구리층(32)을 에칭함으로써 패터닝된다.
그 후, 부분적으로 완성된 상호접속 소자는 도 2(D) 내지 도 2(K) 또는 도 2(L)에 관련된 상술된 프로세스로 시작하는 일련의 프로세스들에 의하여 처리되어, 완성된 상호접속 소자 또는 배선 기판층을 형성한다.
도 4(A) 내지 도 4(D)는 도 2에 도시된 배선 기판을 제조하기 위한 다른 대안적인 실시예를 도시하는 단면도이다.
도 2(A) 내지 도 2(D)에 도시된 프로세스들을 완료한 후, 상술된 바와 같이, 예컨대 니켈로 제조된 에칭 배리어층(36)이, 상호접속층들(6, 6a)이 제조되었던 측 상의 표면 상에 제조된다. 그 후, 층간 접촉 필러들(8)을 형성할 것인 구리층, 예컨대 층(38)이, 바람직하게는 도금에 의하여 또는 대안적으로 다른 적층 기술에 의하여 형성된다. 도 4(A)는 구리층(38)이 제조된 후의 상태를 도시한다.
다음, 도 4(B)에 도시된 바와 같이, 상술된 구리층(38)의 표면 상에 레지스 트층(40)이 적층되고 포토리소그래피적으로 패터닝된다.
다음, 도 4(C)에 도시된 바와 같이, 상술된 레지스트층(40)이 마스크로서 사용되어, 상술된 구리층(38)을 에칭함으로써 층간 접촉 필러들(8)을 형성한다. 에칭을 수행할 때, 예컨대 상술된 바와 같이 니켈로 제조된 에칭 배리어층(36)은 에칭액이 상호접속층들(6, 6a)을 부식시키는 것을 방지하는 역할을 완수한다.
그 후, 도 4(D)에 도시된 바와 같이, 상술된 레지스트층(40)이 제거되고, 그 후 층간 접촉 필러들(8)이 마스크로서 사용되며, 상술된 배리어층(36)이 제거된다.
도 4(D)에 도시된 프로세스들의 완료 후, 기판은 도 2(H)에 도시된 프로세스로 시작하여 일련의 프로세스들에 의하여 처리된다.
도 5(A) 및 도 5(B)는 도 2(A) 내지 도 2(L)에 도시된 기술의 일부를 적용함으로써, 예컨대 금으로 제조된 스터드 범프(44)를 제조하거나 솔더 범프(46)를 제조하기 위한 기술에 대한 설명도이다.
도 2(D)에 도시된 프로세스의 완료 후, 예컨대 금으로 제조된 스터드 범프들(44)이 상호접속층(6)의 표면 상에 도 5(A)에 도시된 바와 같이 제조되거나, 솔더 범프들(46)이 도 5(B)에 도시된 바와 같이 제조된다.
그 후, 도 2(A) 내지 도 2(L)에 도시된 배선 기판을 제조하는 방법의 변형에서, 금 등으로 제조된 스터드 범프들(42) 또는 솔더 범프들(44)이 상술된 바와 같이 도금된 필러들 대신 접속 필러들로서 사용되며, 그 후 층간 절연층(4)이 제조된다.
도 6(A) 내지 도 6(H)는 상호접속 소자 또는 배선 기판층을 제조하는 방법의 또다른 일예에서의 제조 프로세스를 도시하는 단면도이다.
먼저, 도 6(A)에 도시된 바와 같이, 5층 구조를 갖는 금속판(60)이 준비된다. 이 금속판(60)의 최하층은, 바람직하게는 구리를 포함하거나 본질적으로 구리로 이루어진 캐리어층(20)이고, 그 다음 층은 니켈로 제조된 에칭 배리어층(62)이고, 그 다음 층은 상호접속층(6, 6a)을 형성할 것인 구리층(64)이며, 그 다음 층은 니켈로 제조된 에칭 배리어층(66)이고, 최상층은 층간 접촉 필러들(8)이 될 것인 구리층(68)이다.
다음, 도 6(B)에 도시된 바와 같이, 레지스트층(70)은 층간 접촉 필러들(8)이 될 것인 구리층(68)의 표면 상에 선택적으로 형성된다.
다음, 도 6(C)에 도시된 바와 같이, 상술된 레지스트층(70)은 상술된 구리층(68)을 선택적으로 에칭함으로써 층간 접촉 필러들(8)을 제조하기 위한 마스크로서 사용된다. 이 때, 에칭 배리어층(66)은 에칭액이 상호접촉층(6, 6a)이 될 것인 구리층(64)을 부식하는 것을 방지하는 역할을 완수한다.
다음, 도 6(D)에 도시된 바와 같이, 상술된 레지스트층(70)이 제거된다.
다음, 도 6(E)에 도시된 바와 같이, 상술된 층간 접촉 필러들(8)이 마스크로서 사용되고, 에칭 배리어층(66)은 층간 접촉 필러들(8)의 하부에 있는 부분을 제외하고 제거된다.
다음, 도 6(F)에 도시된 바와 같이, 레지스트층(72)이 전체 표면에 걸쳐 형성된다.
다음, 상술된 레지스트층(72)이 포토리소그래피 노광 및 현상에 의하여 패터 닝된다.
다음, 패터닝된 레지스트층(72)은 상술된 구리층(64)을 에칭함으로써 상호접속층들(6, 6a)을 제조하기 위한 마스크로서 사용되고, 그 후 레지스트층(72)이 제거된다. 도 6(H)는 레지스트층(72)이 제거된 후의 상태를 도시한다.
그 후, 기판은 도 2(H)에 관련된 상술된 프로세스로 시작하는 일련의 프로세스들에 의하여 처리된다.
도 7(A) 및 도 7(B)는, 구리를 포함하거나 본질적으로 구리로 이루어지는 캐리어층(20)이 에칭을 통하여 제거되는 바람직한 상태를 도시하는 단면도이다.
도 7(A) 및 도 7(B)는 구리-함유(또는 다른 금속-함유) 캐리어층(20)이 이러한 캐리어층을 에칭함으로써와 같이 제거될 때, 본드 금속층(10)이 부식으로부터 보호되는 방법을 도시한다. 따라서, 도 7(A) 및 도 7(B)에 도시된 실시예에서, 캐리어층(20)은, 층간 접촉 필러들(8)의 표면들 상의 본드 금속층(10)이 보호막(11)(점선으로 도시된)에 의하여 보호되는 상태에서 에칭된다.
도 8(A) 내지 도 8(C)는 도 2(A) 내지 도 2(K)에 도시된 상술된 실시예의 변형을 도시하는 단면도이다. 본 실시예에서, 층간 접촉 필러들(8)이 제조되는 층간접속층(7)의 일부는 랜드리스(landless) 구조를 갖는다. 랜드리스 구조는 상호접속 소자의 배선 밀도를 증가시킴으로써와 같이 집적화 레벨을 증가시키는 것을 도울 수 있다. 여기서, 이것은 상호접속층(6)의 일부의 표면 면적을 감소하여, 층간 접촉 필러들(8)이 도 8(C)에 도시된 바와 같이 직접 접촉함으로써 달성된다.
도 8(A)에 도시된 바와 같이, 상호접속층(6)은 금속, 바람직하게는 구리를 포함하는 캐리어층(20) 상에 제조된다. 62는 상호접속층(6)과 캐리어층(20) 사이에 개재된 에칭 배리어층으로서, 예컨대 니켈층을 포함한다. 이 경우, 랜드리스 구조를 사용하는 것은, 층간 접촉 필러들(8)이 형성된 상호접속층(6)의 일부가 완성된 층간 접촉 필러들(8)의 치수보다 작은 치수를 가질 것이 요구된다.
다음, 도 8(B)에 도시된 바와 같이, 레지스트층(26)이 적층되어 포토리소그래피적으로 패터닝된 후, 레지스트층(26)은 도금에 의하여, 예컨대 니켈로 제조된 에칭 배리어층(37)을 제조할 때에 마스크로서 사용된다.
다음, 상술된 레지스트층(26)은, 예컨대 구리 도금에 의하여 층간 접촉 필러들(8)을 제조할 때에 마스크로서 사용되며, 그 후 레지스트층(26)이 제거된다. 도 8(C)는 레지스트층(26)이 제거된 후의 상태를 도시한다.
그 후, 캐리어층(20)이 제거된다. 캐리어층(20)이 구리를 포함할 때, 에칭 배리어층(62)은 상호접속층(6)과 같은 구조를 포함하는 다른 구리가 공격받는 것으로부터 보호하고, 에칭 배리어층(37)은 이러한 프로세스 동안 층간 접촉 필러들(8)을 보호하는 역할을 완수한다.
도 9(A) 내지 도 9(D)는 배선 기판층일 수도 있는 상호접속 소자를 제조하는 방법의 다른 예의 제조 프로세스를 도시하는 단면도이다. 본 예에서, 금속층(82)은, 배선 본딩 특징과 같은 본딩을 향상시키는 데 사용되며, 상호접속층들(6, 6a) 각각의 표면들 상에 금, 은, 니켈 등을 포함하는 것인 배선층(2)이 제공된다.
구리로 제조된 캐리어층(20) 상에, 예컨대 선택적 도금에 의하여 니켈, 금, 및 니켈로 제조된 3층 기초 구조 상에 상호접속층(6, 6a)이 제조된다. 도 9(A)는 상호접속층들(6, 6a)의 제조 후의 상태를 도시한다.
이 기초 구조는 니켈층(80)과 같은 에칭 배리어층, 금층(82), 및 다른 니켈층(84)과 같은 제2 에칭 배리어층을 포함한다. 이들 기초 층들(80, 82 및 84)을 포함하는 상호접속층들(6, 6a)의 제조는, 예컨대 레지스트층의 제1 적층 및 패터닝후, 니켈층(80), 금층(82), 니켈층(84), 및 구리를 순차적으로 도금하기 위한 마스크로서 패터닝된 레지스트층을 사용함으로써 수행될 수 있다.
그 후, 도 9(B)에 도시된 바와 같이, 층간 접촉 필러들(8)이 상술된 상호접속층(6) 상에 제조된다. 층간 접촉 필러들(8)의 제조는 또한, 마스크로서 선택적으로 제조된 레지스트층을 사용하고 구리 도금을 수행함으로써, 행해질 수 있다.
다음, 도 9(C)에 도시된 바와 같이, 층간 절연층(4)이, 상술된 상호접속층들(6, 6a)과 층간 접촉 필러들(8) 등이 제조되는 측 상에 제조된다. 층간 절연층(4)의 표면에 노출된 층간 접촉 필러들(8)의 표면들로의 다른 적층 프로세스 또는 도금에 의하여, 저 융점 금속을 포함할 수도 있는 본드 금속층(10)이 형성된다.
다음, 도 9(D)에 도시된 바와 같이, 캐리어층(20)이 선택적 에칭에 의해서와 같이 제거되어, 에칭 배리어층(84), 예컨대 니켈층(84)을 보호한다. 이 에칭 프로세스 동안, 니켈층(84)은 금층(82)을 노출하기 위하여 약하게 에칭될 수도 있다. 니켈층(84)은 금층(82)을 보호하는 역할을 완수한다.
이 방법에서, 금층(82)은 전해 도금에 의하여 상호접속층들(6, 6a) 각각 상에 용이하게 제조될 수 있다. 이것은, 캐리어층(20)이 전해 도금 동안 상호접속층들(6, 6a) 각각에 대한 전기 도통 경로가 되기 때문이다.
도 9에 도시된 프로세스로, 도 1(C)에 도시된 바와 같은 개개 배선 기판층들의 제조 후 이러한 금층을 도금하기 위하여 귀찮은 동작을 요하지 않고, 상호접속층(6, 6a) 상에 금층을 형성하도록 전해 도금이 수행될 수 있다.
도 10(A) 내지 도 10(C)은 배선 기판을 제조하는 방법의 또다른 예에서의 제조 프로세스를 도시하는 단면도이다. 본 예는 층간 접촉 필러들을 제조하기 위한 마스크로서 역할할 것인 수지 마스크 패턴을 제조하는 방법을 사용하고, 레이저 빔을 사용하는 선택적으로 조사하는 방법을 사용한다.
도 10(A)에 도시된 바와 같이, 레이저 빔을 사용하여 패터닝된 수지막(90)이, 상호접속층들(6, 6a)이 위에 제조된, 구리로 제조된 캐리어층(20) 상에 정렬된다. 92는 레이저 빔에 의하여 형성된 홀이며, 이 홀(92) 내에 층간 접촉 필러들이 형성될 것이다.
다음, 도 10(B)에 도시된 바와 같이, 상술된 캐리어층(20) 상에 수지막이 위치된다.
다음, 마스크로서 상술된 수지막을 사용하여, 도금에 의하여 상술된 상호접속층(6) 상에 층간 접촉 필러들(8)이 제조된 후, 향상된 접속성을 위한 저 융점 금속층(10)이 도금에 의하여 제조된다. 도 10(C)는, 향상된 접속성을 위한 저 융점층(10)의 제조 후의 상태를 도시한다.
그 후, 수지막(90)이 제거될 수도 있고, 층간 절연층이 제조될 수도 있거나, 수지막(90)이 층간 절연층으로서 그 자신이 사용될 수도 있다는 것에 주목바란다. 도 10(D)에 도시된 바와 같이, 액상 수지(94)가 코팅되고 적절히 건조된 후, 이 수 지(94)는 도 10(B)에 도시된 바와 같은 형태를 취하기 위하여 레이저 빔에 의하여 패터닝되고, 그 후 상호접속 소자가 도 10(C)에 도시된 프로세스들에 의하여 처리된다는 점에 주목바란다. 이 프로세스 또한 사용될 수도 있다
도 11(A) 내지 도 11(F)는 배선 기판을 제조하는 방법에서의 다른 예의 제조 프로세스를 도시하는 단면도이다. 본 예에서, 구리박이 적용되는 수지막이 캐리어로서 사용된다.
도 11(A)에 도시된 바와 같이, 구리-박-적층 수지막(copper-foil-laminated resin film)(80)은, 접착제(84)를 통하여 그 일 표면에 구리층(86)이 접착되고 있는 수지를 포함하는 막 부(82)를 포함한다.
다음, 도 11(B)에 도시된 바와 같이, 상호접속층들(6, 6a)은 구리층(86)을 선택적으로 에칭함으로써 패터닝에 의해 제조된다.
다음, 도 11(C)에 도시된 바와 같이, 층간 접촉 필러들(8)을 제조하기 위한 마스크로서 기능할 것인 레지스트층(88)이 적층되어 패터닝된다.
다음, 도 11(D)에 도시된 바와 같이, 층간 접촉 필러들(8)이 마스크로서 상술된 레지스트층(88)을 사용하여, 구리 도금에 의해 제조된다.
다음, 상술된 레지스트층(88)이 제거되고, 층간 절연층(89)이 제조된 후, 층간 접촉 필러들(8)이 구리 도금에 의해서와 같이 도금에 의하여 제조되고, 그 후 저 융점 금속을 포함할 수도 있는 본드 금속층(10)이 도금에 의하여 제조된다. 도 11(E)는 이 본드 금속층(10)의 형성 후의 상태를 도시한다.
그 후, 도 11(F)에 도시되는 바와 같이, 상술된 수지막(82)이 도 11(F)에서 도시된 필링에 의하여 또는 다른 기술에 의하여와 같이 박리된다. 이렇게 함으로써 상호접속 소자 또는 배선 기판층이 완료된다.
상기에 나타낸 특징의 이들 및 다른 변형 및 조합이 사용될 수 있으므로, 바람직한 실시예의 상기 설명은 본 발명의 제한에 의해서라기 보다 예시의 목적으로 취해져야 한다.
본 발명은 다른 것들 중에서 상호접속 소자, 예컨대 배선 기판 등에서 사용될 수 있으며, 상호접속층의 복수의 금속 트레이스들이 유전체 소자, 예컨데 열가소성 물질과 같은 수지로 제조된 층간 절연층의 표면들 중 하나에 노출된다. 예컨대, 구리와 같은 금속으로 제조된 포스트들 또는 층간 접촉 필러들은 이러한 유전체 소자를 통하여 연장한다. 이러한 포스트들 또는 필러들은 다층 배선 기판들의 각 층들의 상호접속층들의 적어도 일부에 대응하는 층간 접속부들을 제공할 수 있다. 또한, 본 발명은 상호접속 소자들의 형성 방법에서 그리고 다층 배선 기판들의 제조 방법에서 사용된다.

Claims (22)

  1. 제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 및 상기 제1 주표면으로부터 내부로 연장하는 복수의 리세스(recess)들을 갖는 유전체 소자;
    상기 복수의 리세스들에 매입된(embed) 복수의 금속 트레이스들로서, 상기 제1 주표면과 실질적으로 동면(co-planar)인 외부 표면들과, 상기 외부 표면들로부터 떨어진 내부 표면들을 갖는 상기 복수의 금속 트레이스들; 및
    상기 유전체 소자를 통하여 상기 복수의 금속 트레이스들의 상기 내부 표면들로부터 연장하며, 상기 제2 주표면에서 노출된 정상부들을 갖는 복수의 포스트(post)들
    을 포함하는 상호접속 소자.
  2. 제 1 항에 있어서, 상기 복수의 금속 트레이스들의 상기 외부 표면들과 접촉하는 본딩(bonding) 금속층을 더 포함하는 상호접속 소자.
  3. 제 1 항에 있어서, 상기 복수의 포스트들 각각은, 각 상호접속 필러가 그로부터 연장되는 상기 복수의 금속 트레이스들 중 하나의 상기 외부 표면의 표면적보다 큰 외부 표면적을 갖는 것인 상호접속 소자.
  4. 제 1 항에 있어서, 상기 유전체 소자는 열 가소성 물질을 포함하는 것인 상 호접속 소자.
  5. 제 1 항에 있어서, 상기 복수의 금속 트레이스들은 구리를 포함하고, 상기 복수의 포스트들은 구리를 포함하는 것인 상호접속 소자.
  6. 제 1 항에 있어서, 상기 복수의 포스트들은 상기 제2 주표면 위로 돌출하는 것인 상호접속 소자.
  7. 제 6 항에 있어서, 상기 포스트들 각각은 상기 복수의 금속 트레이스들로부터 연장하는 제1 금속을 포함하는 기본 구조를 포함하고, 상기 포스트들 각각은 상기 정상부들에서 상기 제1 금속을 덮는 본드 금속을 더 포함하는 것인 상호접속 소자.
  8. 제 7 항에 있어서, 상기 제1 금속은 제1 융점을 가지며, 상기 본드 금속은 상기 제1 융점보다 낮은 제2 융점을 갖는 것인 상호접속 소자.
  9. 복수의 상호접속 소자들을 포함하는 다층 상호접속 소자로서, 각 상호접속 소자는 제 1 항에 기재된 바와 같고, 상기 복수의 상호접속 소자들 중 제1 상호접속 소자의 상기 복수의 포스트들은 상기 복수의 상호접속 소자들 중 제2 상호접속 소자의 상기 복수의 금속 트레이스들의 상기 외부 표면들에 결합되는 것인 다층 상 호접속 소자.
  10. 제 9 항에 있어서, 상기 복수의 상호접속 소자들 중 상기 제1 상호접속 소자의 상기 복수의 포스트들과, 상기 복수의 상호접속 소자들 중 상기 제2 상호접속 소자의 상기 복수의 금속 트레이스들 사이에 위치되는 본드 금속을 더 포함하는 다층 상호접속 소자.
  11. 제 1 항에 있어서, 상기 복수의 금속 트레이스들은 제1 금속을 포함하고, 상기 복수의 포스트들은 제2 금속을 포함하고, 상기 상호접속 소자는 상기 복수의 포스트들 각각과 상기 복수의 금속 트레이스들 사이에 위치된 제3 금속을 더 포함하고, 상기 제3 금속은 상기 제2 금속을 공격하는 에천트에 의하여 공격받지 않도록 복합물을 갖는 것인 상호접속 소자.
  12. 제 11 항에 있어서, 상기 제1 금속 및 상기 제2 금속은 동일한 금속인 것인 다층 상호접속 소자.
  13. 제 2 항에 기재된 상호접속 소자를 제조하는 방법으로서,
    상기 복수의 금속 트레이스들을 포함하는 상기 금속층은, 캐리어층을 덮는 마스크층에 의하여 상기 캐리어 층 상에 본드 금속층을 선택적으로 적층하고, 상기 마스크층에 의하여 상기 본드 금속층 상에 제2 금속층을 도금한 후, 상기 마스크 층을 제거하고, 상기 복수의 금속 트레이스들을 포함하는 상기 금속층 상에 제2 마스크층을 제조함으로써 제조되며,
    상기 복수의 포스트들은 금속을 상기 제2 마스크층 내의 개구부들에 도금함으로써 형성되며,
    상기 유전체 소자는 층간 절연층, 및 층간 접촉 필러의 노출 표면 상에, 접속성 향상을 위한 저 융점 금속층을 제조함으로써 제공되는
    것인 상호접속 소자의 제조 방법.
  14. 상호접속 소자를 제조하는 방법으로서,
    복수의 금속 트레이스들을 포함하며, 캐리어층을 덮는 금속층을 제조하는 단계;
    상기 복수의 금속 트레이스들의 외부 표면들과 유전체 소자의 제1 주표면이 캐리어층에 인접하며, 상기 복수의 금속 트레이스들의 내부 표면들이 상기 외부 표면들로부터 떨어진 상기 유전체 소자에서의 리세스들 내부에 위치되며, 상기 유전체 소자는 상기 제1 주표면으로부터 떨어진 제2 주표면을 갖도록, 상기 금속층과 상기 캐리어층을 덮도록 유전체 소자를 제공하는 단계;
    상기 복수의 금속 트레이스들의 상기 내부 표면들로부터 적어도 상기 유전체 소자의 상기 제2 주표면으로 연장하는 복수의 금속 포스트들을 제공하는 단계; 및
    상기 유전체 소자의 상기 제1 주표면과 상기 복수의 금속 트레이스들의 상기 외부 표면들을 노출하도록 상기 캐리어층을 제거하는 단계
    를 포함하는 상호접속 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 복수의 금속 트레이스들의 상기 외부 표면들은 상기 유전체 소자의 상기 제1 주표면과 실질적으로 동면인 것인 상호접속 소자의 제조 방법.
  16. 제 14 항에 있어서, 상기 캐리어층은 금속을 포함하고, 상기 복수의 금속 트레이스들은, 포토레지스트의 층에서의 개구부들을 패터닝하고, 상기 개구부들 내의 상기 복수의 금속 트레이스들을 도금함으로써 형성되는 것인 상호접속 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 개구부들 내의 상기 복수의 금속 트레이스들을 도금하기 전에 내-에칭(etch-resistant)층을 상기 캐리어층 상에 제공하는 단계로서, 이로써 상기 캐리어층을 제거하는 단계 동안, 상기 내-에칭층은, 상기 캐리어층을 제거하는 단계 동안 복수의 금속 트레이스들이 공격받는 것으로부터 보호하는 것인 상기 제공 단계를 더 포함하는 상호접속 소자의 제조 방법.
  18. 제 14 항에 있어서, 상기 복수의 금속 포스트들을 제공하는 단계는, 상기 복수의 금속 트레이스들의 상기 내부 표면들을 덮는 금속층을 에칭하는 단계를 포함하고, 상기 유전체 소자를 제공하는 단계는, 상기 복수의 금속 포스트들이 상기 복 수의 금속 트레이스들의 상기 내부 표면들로부터 연장하도록 제공된 후에 상기 유전체 소자를 형성하는 단계를 포함하는 것인 상호접속 소자의 제조 방법.
  19. 제 14 항에 기재된 상호접속 소자를 제조하는 방법을 포함하는 다층 상호접속 소자를 제조하는 방법으로서,
    상기 복수의 상호접속 소자들 중 제1 상호접속 소자의 상기 복수의 포스트들을 상기 복수의 상호접속 소자들 중 제2 상호접속 소자의 상기 복수의 금속 트레이스들의 상기 외부 표면들에 동시에 결합시키는 단계와, 상기 상호접속 소자들 중 제1 상호접속 소자의 유전체 소자의 상기 제1 주표면을 상기 상호접속 소자들 중 제2 상호접속 소자의 유전체 소자의 제2 주표면에 결합시키는 단계
    를 더 포함하는 다층 상호접속 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 동시에 결합시키는 단계는 또한, 상기 복수의 상호접속 소자들 중 상기 제2 상호접속 소자의 상기 복수의 포스트들을, 상기 복수의 상호접속 소자들 중 제3 상호접속 소자의 상기 복수의 금속 트레이스들의 상기 외부 표면들에 결합시키는 것인 다층 상호접속 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 동시에 결합하는 단계는, 상기 복수의 상호접속 소자들 중 상기 제1 상호접속 소자의 상기 복수의 포스트들과, 상기 복수의 상호접속 소자들 중 상기 제2 상호접속 소자의 상기 복수의 금속 트레이스들 사이에 배치된 본드 금속을 동시에 용해(fusing)하는 단계와, 상기 복수의 상호접속 소자들 중 상기 제2 상호접속 소자의 상기 복수의 포스트들과, 상기 복수의 상호접속 소자들 중 상기 제3 상호접속 소자의 상기 복수의 금속 트레이스들 사이에 배치된 본드 금속을 용해하는 단계를 포함하는 것인 다층 상호접속 소자의 제조 방법.
  22. 복수의 배선 기판들을 포함하는 다층 배선 기판을 제조하는 방법으로서, 금속으로 제조된 복수의 상호접속층들이, 매입된 상태에서 층간 절연층의 일 주표면 상에 제조되어, 상기 상호접속층들의 주표면이 상기 층간 절연층의 상기 일 주표면과 동면일 것이고; 층간 접촉 필러가 상기 복수의 상호접속층들의 타 주표면 상의 상호접속층의 적어도 일부 상에 금속으로부터 제조되어, 상기 층간 절연층을 통과하여 상기 층간 절연층의 타 주표면에 도달하여 여기서 노출되며; 접속성을 향상시키기 위한 저 융점 금속층이 상기 층간 접촉 필러의 상기 노출 표면 상에 제조되며,
    상기 복수의 준비된 배선 기판들이 스택으로 결합되어, 접속성 향상을 위한 저 융점 금속층에 의하여, 접속시, 상기 접속성 향상을 위한 저 융점 금속층에 의하여, 상기 층간 접촉 필러에 의하여 하나의 배선 기판의 상호접속층이 다른 배선 기판의 층간 접촉 필러와 접촉하고, 또는 하나의 배선 기판의 층간 접촉 필러가 다른 배선 기판의 층간 접촉 필러에 접촉하도록, 상기 복수의 준비된 배선 기판들이 정렬되는 상태에 상기 복수의 준비된 배선 기판들이 있을 때 열을 가하고 압력을 가함으로써, 하나의 배선 기판의 상호접속층이 다른 배선 기판의 층간 접촉 필러에 접촉하고, 또는 하나의 배선 기판의 층간 접촉 필러가 다른 배선 기판의 층간 접촉 필러에 접촉되어, 인접하는 배선 기판들의 층간 절연층들이 용해되어 함께 일체화되는 것인 다층 배선 기판의 제조 방법.
KR1020077009477A 2004-10-01 2005-09-30 상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판 KR20070059186A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004289722A JP2006108211A (ja) 2004-10-01 2004-10-01 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JPJP-P-2004-00289722 2004-10-01

Publications (1)

Publication Number Publication Date
KR20070059186A true KR20070059186A (ko) 2007-06-11

Family

ID=35840405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077009477A KR20070059186A (ko) 2004-10-01 2005-09-30 상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판

Country Status (5)

Country Link
US (2) US7923828B2 (ko)
JP (2) JP2006108211A (ko)
KR (1) KR20070059186A (ko)
CN (1) CN101076883B (ko)
WO (1) WO2006039633A2 (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP2007311642A (ja) * 2006-05-19 2007-11-29 Sharp Corp 多層プリント配線板の製造方法
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
KR100757910B1 (ko) * 2006-07-06 2007-09-11 삼성전기주식회사 매립패턴기판 및 그 제조방법
KR100894178B1 (ko) * 2007-09-28 2009-04-22 삼성전기주식회사 인쇄회로기판 제조방법
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
KR101230564B1 (ko) * 2008-12-22 2013-02-07 후지쯔 가부시끼가이샤 전자 부품과 그 제조 방법
TW201032687A (en) * 2009-02-27 2010-09-01 Hon Hai Prec Ind Co Ltd Method for leveling surface of LGA substrate
KR101776299B1 (ko) * 2010-07-02 2017-09-07 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP5677179B2 (ja) * 2011-04-20 2015-02-25 株式会社フジクラ 多層回路基板およびその製造方法
JP6065359B2 (ja) * 2011-11-24 2017-01-25 凸版印刷株式会社 貫通電極付き配線基板の製造方法
CN109920774A (zh) 2012-03-26 2019-06-21 先进封装技术私人有限公司 用于半导体封装的多层基底
US9440135B2 (en) * 2012-05-29 2016-09-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with integral vias extending in in-plane direction
KR20140008923A (ko) * 2012-07-13 2014-01-22 삼성전기주식회사 코어리스 인쇄회로기판 및 그 제조 방법
US8997342B2 (en) * 2012-10-15 2015-04-07 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabrication, a multilayer electronic structure and structures in accordance with the method
US8866286B2 (en) * 2012-12-13 2014-10-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Single layer coreless substrate
NL2010077C2 (en) 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.
WO2014121300A2 (en) * 2013-02-04 2014-08-07 American Semiconductor, Inc. Photonic data transfer assembly
US20140264938A1 (en) * 2013-03-14 2014-09-18 Douglas R. Hackler, Sr. Flexible Interconnect
JP6150587B2 (ja) * 2013-03-29 2017-06-21 東京応化工業株式会社 パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池
US9049791B2 (en) * 2013-06-07 2015-06-02 Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co. Ltd. Terminations and couplings between chips and substrates
CN104244614A (zh) * 2013-06-21 2014-12-24 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
USRE49652E1 (en) 2013-12-16 2023-09-12 Qualcomm Incorporated Power saving techniques in computing devices
JP2016143727A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP2016143725A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP6932475B2 (ja) * 2015-03-26 2021-09-08 住友ベークライト株式会社 有機樹脂基板の製造方法、有機樹脂基板および半導体装置
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
KR101947052B1 (ko) * 2015-06-29 2019-02-12 삼성전기주식회사 다층기판 및 다층기판 제조방법
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
KR102473406B1 (ko) * 2015-10-23 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10257932B2 (en) * 2016-02-16 2019-04-09 Microsoft Technology Licensing, Llc. Laser diode chip on printed circuit board
CN205807211U (zh) * 2016-06-20 2016-12-14 冯霞 用于容器的发光装置
WO2018079198A1 (ja) * 2016-10-28 2018-05-03 株式会社村田製作所 樹脂回路基板
US10593563B2 (en) * 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias
KR102442386B1 (ko) * 2017-10-20 2022-09-14 삼성전기주식회사 인쇄회로기판
KR102483613B1 (ko) * 2017-10-20 2023-01-02 삼성전기주식회사 인쇄회로기판
KR20190065748A (ko) * 2017-12-04 2019-06-12 삼성전기주식회사 인쇄회로기판
CN109729639B (zh) 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
JP7238548B2 (ja) * 2019-03-29 2023-03-14 Tdk株式会社 多層基板用絶縁シート、多層基板および多層基板の製造方法
JP7455516B2 (ja) * 2019-03-29 2024-03-26 Tdk株式会社 素子内蔵基板およびその製造方法
CN111970810A (zh) * 2019-05-20 2020-11-20 庆鼎精密电子(淮安)有限公司 多层树脂基板及其制作方法
US10905007B1 (en) * 2019-07-01 2021-01-26 Qorvo Us, Inc. Contact pads for electronic substrates and related methods
JP2019204974A (ja) * 2019-08-21 2019-11-28 住友ベークライト株式会社 有機樹脂基板の製造方法、有機樹脂基板および半導体装置
JP7424218B2 (ja) * 2020-06-12 2024-01-30 トヨタ自動車株式会社 配線基板の製造方法
WO2022186037A1 (ja) * 2021-03-04 2022-09-09 Tdk株式会社 多層配線基板及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02265243A (ja) 1989-04-05 1990-10-30 Nec Corp 多層配線およびその形成方法
US5072075A (en) 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US5011580A (en) 1989-10-24 1991-04-30 Microelectronics And Computer Technology Corporation Method of reworking an electrical multilayer interconnect
US5185502A (en) * 1989-12-01 1993-02-09 Cray Research, Inc. High power, high density interconnect apparatus for integrated circuits
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5118385A (en) * 1991-05-28 1992-06-02 Microelectronics And Computer Technology Corporation Multilayer electrical interconnect fabrication with few process steps
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
EP1981317A3 (en) * 1996-01-11 2008-10-29 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method thereof
US6262478B1 (en) 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
US6534855B1 (en) * 1997-08-22 2003-03-18 Micron Technology, Inc. Wireless communications system and method of making
US6261941B1 (en) 1998-02-12 2001-07-17 Georgia Tech Research Corp. Method for manufacturing a multilayer wiring substrate
TW585813B (en) * 1998-07-23 2004-05-01 Toyo Kohan Co Ltd Clad board for printed-circuit board, multi-layered printed-circuit board, and the fabrication method
IL128200A (en) 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
CN1176567C (zh) * 1999-03-03 2004-11-17 株式会社大和工业 制造多层布线板的方法
JP4794714B2 (ja) 2000-02-08 2011-10-19 ソニー株式会社 半導体集積回路装置とその製造方法
JP2002033580A (ja) * 2000-05-11 2002-01-31 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP4756802B2 (ja) * 2000-09-28 2011-08-24 住友ベークライト株式会社 多層配線板およびその製造方法
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
US6780673B2 (en) * 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
US7260890B2 (en) 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US7052932B2 (en) * 2004-02-24 2006-05-30 Chartered Semiconductor Manufacturing Ltd. Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication
US7251884B2 (en) 2004-04-26 2007-08-07 Formfactor, Inc. Method to build robust mechanical structures on substrate surfaces
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias

Also Published As

Publication number Publication date
WO2006039633A2 (en) 2006-04-13
JP2008515241A (ja) 2008-05-08
US7923828B2 (en) 2011-04-12
CN101076883B (zh) 2011-01-19
CN101076883A (zh) 2007-11-21
US20060079127A1 (en) 2006-04-13
JP2006108211A (ja) 2006-04-20
US20110252637A1 (en) 2011-10-20
US8859420B2 (en) 2014-10-14
JP5084509B2 (ja) 2012-11-28
WO2006039633A3 (en) 2006-08-24

Similar Documents

Publication Publication Date Title
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
US8177577B2 (en) Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density
EP2172089B1 (en) Method for manufacturing a multilayer wiring element having pin interface
US8736064B2 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
US7640655B2 (en) Electronic component embedded board and its manufacturing method
US7985663B2 (en) Method for manufacturing a semiconductor device
JP2011501410A (ja) 頑健な多層配線要素および埋設された超小型電子素子とのアセンブリ
JP2005209689A (ja) 半導体装置及びその製造方法
JP3653452B2 (ja) 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
US20080169568A1 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
JP2009253261A (ja) 高密度回路基板及びその形成方法
JP4950743B2 (ja) 積層配線基板及びその製造方法
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
CN107770946A (zh) 印刷布线板及其制造方法
US6913814B2 (en) Lamination process and structure of high layout density substrate
JP5285385B2 (ja) 積層配線基板の製造方法
JP2008529283A (ja) 誘電体の表面に埋め込まれた金属トレースを有する相互接続要素を作る構成および方法
CN108305864B (zh) 端子
US9673063B2 (en) Terminations
JP2009512176A (ja) 誘電体の表面に埋め込まれた金属トレースを有する相互接続要素を作成する構造体および方法
TW201828396A (zh) 新型端子
JPH11145622A (ja) 多層配線基板
JPH1126052A (ja) 厚さ方向導電シート及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid