KR20070002669A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 에지부 하부의 반도체 기판 내부에 배리어막을 형성하여 소스/드레인 영역의 도펀트들이 게이트 하단으로 확산되어 유효 게이트 길이가 짧아지는 것을 방지하며, 드레인의 공핍층이 증가하는 것을 막아주어 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 기술을 나타낸다.
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 에지부 하부의 반도체 기판 내부에 배리어막을 형성하여 소스/드레인 영역의 도펀트들이 게이트 하단으로 확산되어 유효 게이트 길이가 짧아지는 것을 방지하며, 드레인의 공핍층이 증가하는 것을 막아주어 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 기술을 나타낸다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 소자 분리막(20)이 구비된 반도체 기판(10) 상부에 게이트 산화막(30)을 형성하고, 게이트 산화막(30) 상부에 폴리실리콘층(40), 텅스텐 실리사이드층(50) 및 게이트 하드마스크층(60)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각하여 게이트를 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 게이트 길이가 짧아지면서 펀치쓰루(Punch through) 및 짧은 채널 효과(Short Channel Effect)가 발생하여 리프레쉬 특성을 열화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 게이트 에지부 하부의 반도체 기판 내부에 배리어막을 형성하여 소스/드레인 영역의 도펀트들이 게이트 하단으로 확산되어 유효 게이트 길이가 짧아지는 것을 방지하며, 드레인의 공핍층이 증가하는 것을 막아주어 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부의 게이트 예정 영역에 돌출부를 형성하는 단계와,
상기 돌출부 측벽에 배리어막을 형성하는 단계와,
상기 반도체 기판에 실리콘 에피층을 성장시킨 후 평탄화 식각 공정을 수행하는 단계와,
상기 반도체 기판 상부에 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 게이트 예정 영역을 정의하는 제 1 감광막 패턴(110)을 형성한다.
여기서, 제 1 감광막 패턴(110)은 상기 게이트 예정 영역보다 좁은 폭으로 형성되는 것이 바람직하다.
도 2b를 참조하면, 제 1 감광막 패턴(110)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 상기 게이트 예정 영역 상부에 돌출부를 형성한다.
상기 돌출부는 300 내지 500Å의 높이로 형성되는 것이 바람직하다.
도 2c를 참조하면, 상기 돌출부를 포함한 반도체 기판(100) 전면에 절연막(120)을 형성한다.
여기서, 절연막(120)은 산화계열의 절연물질 또는 질화막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 전면 식각 공정을 수행하여 상기 돌출부 측벽에만 절연막(120)을 남겨서 배리어막(125)을 형성한다.
도 2e를 참조하면, 상기 노출된 반도체 기판(100) 상부에 실리콘 에피층(130)을 성장시킨다.
여기서, 실리콘 에피층(130)은 배리어막(125) 상측으로부터 5 내지 15nm의 두께로 형성하는 것이 바람직하다.
이때, 배리어막(125) 상부에 형성된 실리콘층(130)은 MOS 트랜지스터 동작시 채널 영역이 된다.
도 2f를 참조하면, 평탄화 식각 공정을 수행한 후 상기 반도체 기판(100) 상부에 게이트 산화막(140)을 형성한다.
도 2g를 참조하면, 반도체 기판(100) 상부에 게이트 패턴을 형성한다.
여기서, 상기 게이트 패턴은 폴리실리콘층(150), 게이트 금속층(160) 및 게이트 하드마스크층(170)의 적층 구조로 형성되며, 게이트 금속층(160)은 텅스텐 실리사이드층으로 형성되며, 게이트 하드마스크층(170)은 질화막으로 형성되는 것이 바람직하다.
도 2h를 참조하면, 상기 게이트 패턴 측벽에 스페이서(180)을 형성하여 게이트를 형성하고 상기 게이트를 마스크로 이온 주입 공정을 수행하여 소스/드레인 영역(190)을 형성한다.
여기서, 배리어막(125)은 소스/드레인 영역의 도펀트들이 게이트 하단으로 확산되어 유효 게이트 길이가 짧아지는 것을 방지하기 위해 게이트 에지부 하부에 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은, 게이트 에지부 하부의 반도체 기판 내부에 배리어막을 형성하여 소스/드레인 영역의 도펀트들이 게이트 하단으로 확산되어 유효 게이트 길이가 짧아지는 것을 방지하며, 드레인의 공핍층이 증가하는 것을 막아주어 펀치 쓰루 현상을 방지하며, 배리어막과 게이트 산화막 사이에 실리콘층을 일부 남겨두어 트랜지스터 동작시 채널 형성에 방해가 되지 않도록 하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판 상부의 게이트 예정 영역에 돌출부를 형성하는 단계;상기 돌출부 측벽에 배리어막을 형성하는 단계;상기 반도체 기판에 실리콘 에피층을 성장시킨 후 평탄화 식각 공정을 수행하는 단계; 및상기 반도체 기판 상부에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 돌출부는 반도체 기판 상부에 게이트 예정 영역을 정의하는 감광막 패턴을 형성한 후 상기 감광막 패턴을 마스크로 상기 게이트 예정 영역 양측의 상기 반도체 기판을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 돌출부는 300 내지 500Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판 상부에 배리어막을 제거하는 공정은 건식 식각 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 산화계열의 절연물질 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 에피층은 상기 배리어막 상측으로부터 5 내지 15nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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