JPH06177377A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH06177377A JPH06177377A JP13492093A JP13492093A JPH06177377A JP H06177377 A JPH06177377 A JP H06177377A JP 13492093 A JP13492093 A JP 13492093A JP 13492093 A JP13492093 A JP 13492093A JP H06177377 A JPH06177377 A JP H06177377A
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- ldd
- drain
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Abstract
(57)【要約】 （修正有）
【目的】 小さい突き抜け漏れ電流（パンチスルー・リ
ーク）を有する絶縁ゲート電界効果トランジスタ装置。 【構成】 基板材料中の窪んだデバイスチャネル領域に
隣接するトレンチゲートこれに隣接し、前記基板材料内
にある少なくとも１つの低濃度にドープされた接合を含
み、窪んだゲートトレンチ領域の下側に、ゲート誘電層
によって前記窪んだゲート領域から分離された窪んだチ
ャネル領域を形成すること、及びゲートトレンチ領域に
隣接して本質的に垂直な低濃度にドープされた接合を形
成するの工程を含む。
ーク）を有する絶縁ゲート電界効果トランジスタ装置。 【構成】 基板材料中の窪んだデバイスチャネル領域に
隣接するトレンチゲートこれに隣接し、前記基板材料内
にある少なくとも１つの低濃度にドープされた接合を含
み、窪んだゲートトレンチ領域の下側に、ゲート誘電層
によって前記窪んだゲート領域から分離された窪んだチ
ャネル領域を形成すること、及びゲートトレンチ領域に
隣接して本質的に垂直な低濃度にドープされた接合を形
成するの工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は微小電子デバイスに関す
るものであり、更に詳細には、ＣＭＯＳ及びＢｉＣＭＯ
Ｓ技術への応用のための低濃度にドープされたドレイン
（ＬＤＤ）接合及び側壁を備える、高性能な、突き抜け
現象に耐性のある絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）デバイスに関するものである。
るものであり、更に詳細には、ＣＭＯＳ及びＢｉＣＭＯ
Ｓ技術への応用のための低濃度にドープされたドレイン
（ＬＤＤ）接合及び側壁を備える、高性能な、突き抜け
現象に耐性のある絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）デバイスに関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクス産業の常に変
わらないテーマの１つは、より小さいデバイスと小さい
部品寸法を達成して実装密度を増大させ、回路性能を向
上させることである。しかしながら、技術がＶＬＳＩ技
術を通り過ぎて未来のＵＬＳＩ技術へと進展するにつ
れ、更に小型化を進め、実装密度を増大させた集積回路
構造を提供することは益々難しくなっている。特に、各
々の部品をスケールダウン、すなわち縮小することはデ
バイス製造工程に、より多くの複雑さを持ち込むことに
なる。相補型の金属−酸化物−半導体（ＣＭＯＳ）トラ
ンジスタ寸法の縮小はトランジスタのチャネル長を短く
し、それはドレイン接合領域近傍に存在する高い電界に
よるデバイス信頼性の問題を生み出す。この強い電界
は、半導体基板中で生成されゲート誘電体及び／または
側壁スペーサ領域中へ注入されるホットキャリアによる
デバイス寿命短縮化の加速の原因となる。
わらないテーマの１つは、より小さいデバイスと小さい
部品寸法を達成して実装密度を増大させ、回路性能を向
上させることである。しかしながら、技術がＶＬＳＩ技
術を通り過ぎて未来のＵＬＳＩ技術へと進展するにつ
れ、更に小型化を進め、実装密度を増大させた集積回路
構造を提供することは益々難しくなっている。特に、各
々の部品をスケールダウン、すなわち縮小することはデ
バイス製造工程に、より多くの複雑さを持ち込むことに
なる。相補型の金属−酸化物−半導体（ＣＭＯＳ）トラ
ンジスタ寸法の縮小はトランジスタのチャネル長を短く
し、それはドレイン接合領域近傍に存在する高い電界に
よるデバイス信頼性の問題を生み出す。この強い電界
は、半導体基板中で生成されゲート誘電体及び／または
側壁スペーサ領域中へ注入されるホットキャリアによる
デバイス寿命短縮化の加速の原因となる。
【０００３】この問題に対する可能な解答の中には、供
給電源の電圧を下げること及び／または低濃度にドープ
されたドレイン（ＬＤＤ）接合を採用することが含まれ
る。これらはドレイン接合領域近傍のチャネル中の電界
のピークを低減化することによってデバイスの信頼性を
向上させる。しかし、そこにはＩＧＦＥＴの信頼性と性
能パラメータとのトレードオフが存在する。デバイス信
頼性を改善させるために採られた処置が相互コンダクタ
ンスの低下の原因ともなるのである。ＣＭＯＳデバイス
に要求される別の１つの重要な事項は、サブスレッシュ
ホールドの勾配等の因子によって決定される小さいサブ
スレッシュホールド漏れ電流である。このように、ドレ
イン誘起による障壁低下（ＤＩＢＬ）及び突き抜け（パ
ンチスルー）漏れ電流を低下させることが本質的に重要
である。言い替えれば浅いソース／ドレイン及び／また
はＬＤＤ接合深さが要求されるということである。
給電源の電圧を下げること及び／または低濃度にドープ
されたドレイン（ＬＤＤ）接合を採用することが含まれ
る。これらはドレイン接合領域近傍のチャネル中の電界
のピークを低減化することによってデバイスの信頼性を
向上させる。しかし、そこにはＩＧＦＥＴの信頼性と性
能パラメータとのトレードオフが存在する。デバイス信
頼性を改善させるために採られた処置が相互コンダクタ
ンスの低下の原因ともなるのである。ＣＭＯＳデバイス
に要求される別の１つの重要な事項は、サブスレッシュ
ホールドの勾配等の因子によって決定される小さいサブ
スレッシュホールド漏れ電流である。このように、ドレ
イン誘起による障壁低下（ＤＩＢＬ）及び突き抜け（パ
ンチスルー）漏れ電流を低下させることが本質的に重要
である。言い替えれば浅いソース／ドレイン及び／また
はＬＤＤ接合深さが要求されるということである。
【０００４】突き抜け漏れ電流はトランジスタのドレイ
ン端子へ供給された電圧からの電界が、付随するソース
／ドレイン空乏領域の境界を越えて広がる時に発生す
る。もし仮にトランジスタのチャネルが無限に長いもの
であれば、ゲート電圧によってチャネル中の電界と電流
とが完全に制御できるであろう。しかし、ドレイン及び
ソース接合が互いに接近するにつれて、ドレインからの
電界がデバイスのチャネルにも影響を及ぼすようにな
る。例えば、小型の埋め込みチャネルＰＭＯＳデバイス
は、表面チャネル型のデバイスと比べてＤＩＢＬ及び突
き抜け漏れ電流に対して耐性が大きいであろう。
ン端子へ供給された電圧からの電界が、付随するソース
／ドレイン空乏領域の境界を越えて広がる時に発生す
る。もし仮にトランジスタのチャネルが無限に長いもの
であれば、ゲート電圧によってチャネル中の電界と電流
とが完全に制御できるであろう。しかし、ドレイン及び
ソース接合が互いに接近するにつれて、ドレインからの
電界がデバイスのチャネルにも影響を及ぼすようにな
る。例えば、小型の埋め込みチャネルＰＭＯＳデバイス
は、表面チャネル型のデバイスと比べてＤＩＢＬ及び突
き抜け漏れ電流に対して耐性が大きいであろう。
【０００５】デバイス寿命及び突き抜け漏れ電流の問題
を改善するために、デバイスの設計者は浅く低濃度にド
ープされたドレイン（ＬＤＤ）接合領域を採用して、そ
のＬＤＤ領域に隣接したより高濃度にドープされたドレ
イン領域を備えるチャネルに隣接してそれを配置するこ
とを行う。ＬＤＤ構造の効果はホットキャリアによって
誘起されるデバイス劣化を減らし、ＩＧＦＥＴ降伏電圧
を増大させることである。しかし、既存のＬＤＤ絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）には重大なデ
バイス上の制約が存在する。例えば、ＬＤＤ接合深さは
重要な因子であって、それはＩＧＦＥＴのオフ状態の漏
れ電流、または突き抜け漏れ電流に影響する。これらの
漏れ電流を減らすためには非常に浅い（＜１０００オン
グストローム）ＬＤＤ接合が要求される。
を改善するために、デバイスの設計者は浅く低濃度にド
ープされたドレイン（ＬＤＤ）接合領域を採用して、そ
のＬＤＤ領域に隣接したより高濃度にドープされたドレ
イン領域を備えるチャネルに隣接してそれを配置するこ
とを行う。ＬＤＤ構造の効果はホットキャリアによって
誘起されるデバイス劣化を減らし、ＩＧＦＥＴ降伏電圧
を増大させることである。しかし、既存のＬＤＤ絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）には重大なデ
バイス上の制約が存在する。例えば、ＬＤＤ接合深さは
重要な因子であって、それはＩＧＦＥＴのオフ状態の漏
れ電流、または突き抜け漏れ電流に影響する。これらの
漏れ電流を減らすためには非常に浅い（＜１０００オン
グストローム）ＬＤＤ接合が要求される。
【０００６】既存のＬＤＤ ＩＧＦＥＴデバイス構造の
１つの制約は非平面的なデバイスゲート構造を採用して
いることである。従来のＩＧＦＥＴの非平面的な構造は
ゲートの積層構造（すなわち、ゲート電極とゲート絶縁
体）の厚さのために生ずる。更に、いくつかのＬＤＤ
ＩＧＦＥＴデバイスは持ち上がったソース／ドレイン接
合を採用している。持ち上がった構造はサブミクロンデ
バイスの製造を困難なものとする。特に既存のＬＤＤ
ＩＧＦＥＴにおける持ち上がったソース／ドレイン接合
を採用するためには、そのデバイス構造を形成し、シー
ト抵抗の小さいシリサイド化した接合を許容するため
に、選択的な半導体成長（ＳＳＧ）等の制御されたプロ
セスが必要とされる。更に、従来のＬＤＤ ＩＧＦＥＴ
は少なくとも望みのゲート長と同程度の微細リソグラフ
ィ分解能を要求する。この要求は、最小ゲート長が利用
可能な微細リソグラフィ及びパターン加工の分解能によ
って制限されることを意味する。更に、スケーリングさ
れた（例えば、サブ０．５ミクロンの）ＬＤＤ ＩＧＦ
ＥＴの製造には、ＬＤＤ接合領域の横方向への拡散に起
因するチャネル突き抜け現象を阻止するための比較的厚
い側壁スペーサを必要とする。
１つの制約は非平面的なデバイスゲート構造を採用して
いることである。従来のＩＧＦＥＴの非平面的な構造は
ゲートの積層構造（すなわち、ゲート電極とゲート絶縁
体）の厚さのために生ずる。更に、いくつかのＬＤＤ
ＩＧＦＥＴデバイスは持ち上がったソース／ドレイン接
合を採用している。持ち上がった構造はサブミクロンデ
バイスの製造を困難なものとする。特に既存のＬＤＤ
ＩＧＦＥＴにおける持ち上がったソース／ドレイン接合
を採用するためには、そのデバイス構造を形成し、シー
ト抵抗の小さいシリサイド化した接合を許容するため
に、選択的な半導体成長（ＳＳＧ）等の制御されたプロ
セスが必要とされる。更に、従来のＬＤＤ ＩＧＦＥＴ
は少なくとも望みのゲート長と同程度の微細リソグラフ
ィ分解能を要求する。この要求は、最小ゲート長が利用
可能な微細リソグラフィ及びパターン加工の分解能によ
って制限されることを意味する。更に、スケーリングさ
れた（例えば、サブ０．５ミクロンの）ＬＤＤ ＩＧＦ
ＥＴの製造には、ＬＤＤ接合領域の横方向への拡散に起
因するチャネル突き抜け現象を阻止するための比較的厚
い側壁スペーサを必要とする。
【０００７】従って、ソース領域とドレイン領域との間
での突き抜け現象に耐性を有する進歩したＬＤＤ ＩＧ
ＦＥＴに対する需要が存在する。
での突き抜け現象に耐性を有する進歩したＬＤＤ ＩＧ
ＦＥＴに対する需要が存在する。
【０００８】従来のＬＤＤ ＩＧＦＥＴの非平面的な構
造的制約を回避できるＬＤＤ ＩＧＦＥＴを提供する方
法及び構造に対する需要が存在する。
造的制約を回避できるＬＤＤ ＩＧＦＥＴを提供する方
法及び構造に対する需要が存在する。
【０００９】微細リソグラフィの限界以下のゲート長を
備えるＬＤＤ ＩＧＦＥＴを作製することを許容するこ
とによって、既存のＬＤＤ ＩＧＦＥＴデバイスのリソ
グラフィ分解能上の制限を克服するＬＤＤ ＩＧＦＥＴ
を実現する方法及び構造に対する需要が存在する。
備えるＬＤＤ ＩＧＦＥＴを作製することを許容するこ
とによって、既存のＬＤＤ ＩＧＦＥＴデバイスのリソ
グラフィ分解能上の制限を克服するＬＤＤ ＩＧＦＥＴ
を実現する方法及び構造に対する需要が存在する。
【００１０】ドレインに起因する障壁低下（ＤＩＢＬ）
及び突き抜け漏れ電流効果を最小化し、選択的な半導体
成長（ＳＳＧ）プロセスを必要とせずに低シート抵抗の
シリサイド化されたソース／ドレイン接合の形成を許容
するＬＤＤ ＩＧＦＥＴを実現する方法及び構造に対す
る需要が存在する。
及び突き抜け漏れ電流効果を最小化し、選択的な半導体
成長（ＳＳＧ）プロセスを必要とせずに低シート抵抗の
シリサイド化されたソース／ドレイン接合の形成を許容
するＬＤＤ ＩＧＦＥＴを実現する方法及び構造に対す
る需要が存在する。
【００１１】更に、従来のＬＤＤ ＩＧＦＥＴ構造に制
限されることなく、サブ０．５ミクロンまでのデバイス
の縮小化を許容するＬＤＤ ＩＧＦＥＴを実現する方法
及び構造に対する需要が存在する。
限されることなく、サブ０．５ミクロンまでのデバイス
の縮小化を許容するＬＤＤ ＩＧＦＥＴを実現する方法
及び構造に対する需要が存在する。
【００１２】
【発明の概要】従って、本発明は従来のＬＤＤ ＩＧＦ
ＥＴデバイス構造及び製造方法に付随する欠点及び制限
を克服または低減化する、突き抜け現象に耐性のあるＬ
ＤＤＩＧＦＥＴデバイス構造及びそれを形成するための
方法を提供する。
ＥＴデバイス構造及び製造方法に付随する欠点及び制限
を克服または低減化する、突き抜け現象に耐性のあるＬ
ＤＤＩＧＦＥＴデバイス構造及びそれを形成するための
方法を提供する。
【００１３】本発明の１つの態様は、少なくとも１つの
縦型の低濃度にドープされたドレイン（ＬＤＤ）領域を
有するトランジスタを形成するための方法であって、最
初に基板材料中に能動デバイスの島を形成する工程を含
む方法である。次に、この方法は前記基板材料中の前記
能動デバイス島中に側壁を有する浅いゲートトレンチを
形成する。前記ゲートトレンチ中にまずダミーのゲート
が形成され、それを通してしきい値電圧及び突き抜け現
象調節のためのチャネルイオン打ち込みが行われ、次に
前記ダミーゲートが除去される。次に、前記ゲートトレ
ンチ中へゲート誘電材料が形成される。次に、前記ゲー
ト誘電材料を覆って非晶質シリコンの第１層と二酸化シ
リコンの第２層とが堆積される。次に、前記二酸化シリ
コン層が、それをゲートトレンチまたはトレンチ上の非
晶質シリコンの平坦な表面から除去することなしに側壁
から選択的にエッチされる。次に、本方法は基板中に縦
型の側壁ＬＤＤ接合を形成することを要求し、残存する
二酸化シリコン層の下側のゲートトレンチ中に存在する
非晶質シリコン層をドーピングすることを要求する。
縦型の低濃度にドープされたドレイン（ＬＤＤ）領域を
有するトランジスタを形成するための方法であって、最
初に基板材料中に能動デバイスの島を形成する工程を含
む方法である。次に、この方法は前記基板材料中の前記
能動デバイス島中に側壁を有する浅いゲートトレンチを
形成する。前記ゲートトレンチ中にまずダミーのゲート
が形成され、それを通してしきい値電圧及び突き抜け現
象調節のためのチャネルイオン打ち込みが行われ、次に
前記ダミーゲートが除去される。次に、前記ゲートトレ
ンチ中へゲート誘電材料が形成される。次に、前記ゲー
ト誘電材料を覆って非晶質シリコンの第１層と二酸化シ
リコンの第２層とが堆積される。次に、前記二酸化シリ
コン層が、それをゲートトレンチまたはトレンチ上の非
晶質シリコンの平坦な表面から除去することなしに側壁
から選択的にエッチされる。次に、本方法は基板中に縦
型の側壁ＬＤＤ接合を形成することを要求し、残存する
二酸化シリコン層の下側のゲートトレンチ中に存在する
非晶質シリコン層をドーピングすることを要求する。
【００１４】側壁の非晶質シリコンの予め定められた部
分を除去することが次の工程である。その後、本方法は
ゲートトレンチ中への窒化物側壁の形成と二酸化シリコ
ン層及び非晶質シリコン層のデバイスからの除去とを要
求する。しかし、この工程で、シリコン窒化物側壁及び
ゲート絶縁材料と共に、二酸化シリコン層と非晶質シリ
コン層はゲートトレンチ中の所定の場所に残される。次
に、本方法は（Ａｓ及び／またはＰ及び／またはＳｂを
ドープした）Ｎ+ ソース−ドレイン接合と（Ｎチャネル
ＩＧＦＥＴのための）Ｎ+ ゲート電極の形成を要求す
る。最後に、本方法は自己整合されたシリサイド（サリ
サイド）プロセスを用いたシリサイド化されたゲート及
びソース−ドレイン領域の形成を含む。
分を除去することが次の工程である。その後、本方法は
ゲートトレンチ中への窒化物側壁の形成と二酸化シリコ
ン層及び非晶質シリコン層のデバイスからの除去とを要
求する。しかし、この工程で、シリコン窒化物側壁及び
ゲート絶縁材料と共に、二酸化シリコン層と非晶質シリ
コン層はゲートトレンチ中の所定の場所に残される。次
に、本方法は（Ａｓ及び／またはＰ及び／またはＳｂを
ドープした）Ｎ+ ソース−ドレイン接合と（Ｎチャネル
ＩＧＦＥＴのための）Ｎ+ ゲート電極の形成を要求す
る。最後に、本方法は自己整合されたシリサイド（サリ
サイド）プロセスを用いたシリサイド化されたゲート及
びソース−ドレイン領域の形成を含む。
【００１５】本発明の技術的な特長はそれがＬＤＤ Ｉ
ＧＦＥＴ用の窪んだデバイスゲート及び窪んだチャネル
を提供することである。このことによって、短チャネル
効果を回避し、突き抜け漏れ電流を減らし、低シート抵
抗のシリサイド化された接合を形成するために持ち上が
ったソース−ドレイン接合形成のための選択的な半導体
成長（ＳＳＧ）が不要になる。更に加えて、本デバイス
の平面的な構造は従来のＬＤＤ ＩＧＦＥＴデバイスと
比べて表面の凹凸（表面トポグラフィ）を少なくする。
更に平面的な構造はデバイス製造及び収率に関して有益
な効果がある。
ＧＦＥＴ用の窪んだデバイスゲート及び窪んだチャネル
を提供することである。このことによって、短チャネル
効果を回避し、突き抜け漏れ電流を減らし、低シート抵
抗のシリサイド化された接合を形成するために持ち上が
ったソース−ドレイン接合形成のための選択的な半導体
成長（ＳＳＧ）が不要になる。更に加えて、本デバイス
の平面的な構造は従来のＬＤＤ ＩＧＦＥＴデバイスと
比べて表面の凹凸（表面トポグラフィ）を少なくする。
更に平面的な構造はデバイス製造及び収率に関して有益
な効果がある。
【００１６】本発明の別の技術的な特長はそれが垂直あ
るいは側壁状のＬＤＤ接合を形成することである。本発
明のＬＤＤ接合は、浅いゲートトレンチ内のゲート電極
の垂直な側壁に隣接して基板の垂直あるいは垂直に近い
側壁に沿って作製される。このことはＬＤＤデバイスが
サブ０．５ミクロンのチャネル長にまで容易にスケール
ダウンできることを保証する。ＬＤＤ接合が（側壁の位
置にあって）垂直であり、ほとんどがチャネルのレベル
上にあるため、本発明のデバイス構造は優れた突き抜け
耐性を提供し、短チャネル効果を最小化する。これはＬ
ＤＤ接合がデバイスチャネルの下側へ侵入する量が小さ
いことのためである。
るいは側壁状のＬＤＤ接合を形成することである。本発
明のＬＤＤ接合は、浅いゲートトレンチ内のゲート電極
の垂直な側壁に隣接して基板の垂直あるいは垂直に近い
側壁に沿って作製される。このことはＬＤＤデバイスが
サブ０．５ミクロンのチャネル長にまで容易にスケール
ダウンできることを保証する。ＬＤＤ接合が（側壁の位
置にあって）垂直であり、ほとんどがチャネルのレベル
上にあるため、本発明のデバイス構造は優れた突き抜け
耐性を提供し、短チャネル効果を最小化する。これはＬ
ＤＤ接合がデバイスチャネルの下側へ侵入する量が小さ
いことのためである。
【００１７】本発明の更に別の技術的特長はＬＤＤ Ｉ
ＧＦＥＴを形成するプロセス手順がまた（ＮＭＯＳ Ｉ
ＧＦＥＴ用の）深いＮ+ または（ＰＭＯＳ ＩＧＦＥＴ
用の）Ｐ+ ソース／ドレイン接合の形成をも許容するこ
とである。従って、本発明は、複雑なＳＳＧに基づく持
ち上がったソース／ドレイン接合を採用する必要無し
に、漏れ電流が小さくシート抵抗の小さい高品質のシリ
サイド化された接合を提供する。
ＧＦＥＴを形成するプロセス手順がまた（ＮＭＯＳ Ｉ
ＧＦＥＴ用の）深いＮ+ または（ＰＭＯＳ ＩＧＦＥＴ
用の）Ｐ+ ソース／ドレイン接合の形成をも許容するこ
とである。従って、本発明は、複雑なＳＳＧに基づく持
ち上がったソース／ドレイン接合を採用する必要無し
に、漏れ電流が小さくシート抵抗の小さい高品質のシリ
サイド化された接合を提供する。
【００１８】本発明の更に別の技術的特長は、それが既
知の微細リソグラフィ技術の分解能より短いゲート長を
備えるデバイス製造を許容できる、より小さいデバイス
構造を提供することである。
知の微細リソグラフィ技術の分解能より短いゲート長を
備えるデバイス製造を許容できる、より小さいデバイス
構造を提供することである。
【００１９】本発明の更に別の技術的特長は、それが高
温でのゲートアニールプロセスを必要とせずに多結晶シ
リコン／二酸化シリコン界面近傍への効果的なゲートド
ーピングをもたらすことである。
温でのゲートアニールプロセスを必要とせずに多結晶シ
リコン／二酸化シリコン界面近傍への効果的なゲートド
ーピングをもたらすことである。
【００２０】本発明の更に別の技術的な特長は、それが
付加的なマスクを必要とせずに、デバイス性能を向上さ
せるためにデバイス当たり１個だけのＬＤＤ接合（例え
ばドレイン側のみ）を形成することを許容することであ
る。
付加的なマスクを必要とせずに、デバイス性能を向上さ
せるためにデバイス当たり１個だけのＬＤＤ接合（例え
ばドレイン側のみ）を形成することを許容することであ
る。
【００２１】本発明及びそれの利用形態及び特長につい
ては、以下の図面を参照した詳細な説明から最もよく理
解できよう。
ては、以下の図面を参照した詳細な説明から最もよく理
解できよう。
【００２２】
【実施例】本発明の好適実施例は図面を参照することで
最もよく理解できよう。各図面では対応する部品に同じ
符号を付してある。
最もよく理解できよう。各図面では対応する部品に同じ
符号を付してある。
【００２３】低濃度にドープされたドレイン（ＬＤＤ）
接合の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
は集積回路の設計・製造分野ではよく知られている。例
えば、図１は従来技術によるＰウエル（またはＰ形基
板）１２中の ＮチャネルＬＤＤ ＩＧＦＥＴ１０を示
しており、フィールド絶縁領域１８及び１９間にＮ+ ソ
ース−ドレイン領域１４及び１６を有し、またそれらの
上に導電性材料の持ち上がったゲート２０が位置してい
る。ソース−ドレイン１４及び１６間のゲート２０下の
チャネル長は長さＬを有し、そこに沿って電流が流れ
る。持ち上がったゲート２０の側壁スペーサ２４に沿っ
てＬＤＤ接合１５が位置する。これらのＬＤＤ接合はＩ
ＧＦＥＴチャネルの一部と重なり得る。
接合の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
は集積回路の設計・製造分野ではよく知られている。例
えば、図１は従来技術によるＰウエル（またはＰ形基
板）１２中の ＮチャネルＬＤＤ ＩＧＦＥＴ１０を示
しており、フィールド絶縁領域１８及び１９間にＮ+ ソ
ース−ドレイン領域１４及び１６を有し、またそれらの
上に導電性材料の持ち上がったゲート２０が位置してい
る。ソース−ドレイン１４及び１６間のゲート２０下の
チャネル長は長さＬを有し、そこに沿って電流が流れ
る。持ち上がったゲート２０の側壁スペーサ２４に沿っ
てＬＤＤ接合１５が位置する。これらのＬＤＤ接合はＩ
ＧＦＥＴチャネルの一部と重なり得る。
【００２４】ＬＤＤ接合１５の目的は、チャネル中の電
界ピークを減らすことによってホットキャリアに起因す
るデバイス劣化を避けることである。ゲートとＬＤＤと
の重なりの程度及びＬＤＤ接合深さはどちらもデバイス
の短チャネル効果及び突き抜け漏れ電流の量に影響を及
ぼす。デバイス突き抜け漏れ電流を避けるためには非常
に浅い（例えば＜１０００オングストローム）ＬＤＤ接
合が必要とされる。しかし、イオン打ち込みにおけるイ
オンチャネリング効果及び各種の熱処理工程は、実際に
実現できる最小のＬＤＤ（そしてＮ+ ）ソース／ドレイ
ン接合深さに制限を設ける。これはまた、突き抜け漏れ
電流及びその他の短チャネル効果によってデバイスのス
ケーリングを制限する。
界ピークを減らすことによってホットキャリアに起因す
るデバイス劣化を避けることである。ゲートとＬＤＤと
の重なりの程度及びＬＤＤ接合深さはどちらもデバイス
の短チャネル効果及び突き抜け漏れ電流の量に影響を及
ぼす。デバイス突き抜け漏れ電流を避けるためには非常
に浅い（例えば＜１０００オングストローム）ＬＤＤ接
合が必要とされる。しかし、イオン打ち込みにおけるイ
オンチャネリング効果及び各種の熱処理工程は、実際に
実現できる最小のＬＤＤ（そしてＮ+ ）ソース／ドレイ
ン接合深さに制限を設ける。これはまた、突き抜け漏れ
電流及びその他の短チャネル効果によってデバイスのス
ケーリングを制限する。
【００２５】図２は突き抜け漏れ電流のサブスレッシュ
ホールド・ドレイン電流に対する効果を示す。図示のよ
うに、突き抜け漏れ電流によってデバイスのターンオフ
特性は理想とはかけ離れたものとなる。すなわち、しき
い値電圧ＶTH以下で、デバイスは図２の区分３６の電流
特性を呈する。ゲート−ソース電圧がＶTH以下に低下す
るにつれて、ドレイン電流も理想的には零へ減少すべき
である。しかし実際にはドレイン電流ＩD は零へ減少せ
ずに、線３８で示した経路に沿って推移し、（突き抜け
漏れ電流無しの時）レベル３２のような特定のレベルに
到達する。もし本質的に突き抜け漏れ電流が発生すれ
ば、切片３２の事実上オフ状態の漏れ電流値に到達する
代わりにドレイン電流は（より大きなサブスレッシュホ
ールド勾配に対応する）破線３６で示したラインに沿っ
て推移し、切片３４で示したようなより高いレベルに到
達する。ほとんどの応用においてはＩD 対ＶGSの曲線の
部分３８のサブスレッシュホールド勾配は１桁当たり９
０ミリボルト未満であることが望まれる。もし、本質的
にオフ状態での漏れ電流が生ずると、ＬＤＤ ＩＧＦＥ
Ｔはこの要求に応えることができない。
ホールド・ドレイン電流に対する効果を示す。図示のよ
うに、突き抜け漏れ電流によってデバイスのターンオフ
特性は理想とはかけ離れたものとなる。すなわち、しき
い値電圧ＶTH以下で、デバイスは図２の区分３６の電流
特性を呈する。ゲート−ソース電圧がＶTH以下に低下す
るにつれて、ドレイン電流も理想的には零へ減少すべき
である。しかし実際にはドレイン電流ＩD は零へ減少せ
ずに、線３８で示した経路に沿って推移し、（突き抜け
漏れ電流無しの時）レベル３２のような特定のレベルに
到達する。もし本質的に突き抜け漏れ電流が発生すれ
ば、切片３２の事実上オフ状態の漏れ電流値に到達する
代わりにドレイン電流は（より大きなサブスレッシュホ
ールド勾配に対応する）破線３６で示したラインに沿っ
て推移し、切片３４で示したようなより高いレベルに到
達する。ほとんどの応用においてはＩD 対ＶGSの曲線の
部分３８のサブスレッシュホールド勾配は１桁当たり９
０ミリボルト未満であることが望まれる。もし、本質的
にオフ状態での漏れ電流が生ずると、ＬＤＤ ＩＧＦＥ
Ｔはこの要求に応えることができない。
【００２６】本質的な突き抜け漏れ電流は集積回路中で
のＩＧＦＥＴの使用を厳しく制限する。指摘したよう
に、ＬＤＤ ＩＧＦＥＴ中に存在する突き抜け漏れ電流
の量はＬＤＤ接合深さによって影響を受ける。すなわ
ち、ＬＤＤ接合が深くなればなるほど、突き抜け漏れ電
流は悪化する。一般に、ＬＤＤ接合深さはゲート長の数
分の１以下であるべきである。例えば、ゲート長が０．
３５ミクロンのＩＧＦＥＴは１０００オングストローム
よりも浅いＬＤＤ接合深さを要求する。
のＩＧＦＥＴの使用を厳しく制限する。指摘したよう
に、ＬＤＤ ＩＧＦＥＴ中に存在する突き抜け漏れ電流
の量はＬＤＤ接合深さによって影響を受ける。すなわ
ち、ＬＤＤ接合が深くなればなるほど、突き抜け漏れ電
流は悪化する。一般に、ＬＤＤ接合深さはゲート長の数
分の１以下であるべきである。例えば、ゲート長が０．
３５ミクロンのＩＧＦＥＴは１０００オングストローム
よりも浅いＬＤＤ接合深さを要求する。
【００２７】図３は好適実施例の進歩したＬＤＤ ＩＧ
ＦＥＴを示す。本発明の好適実施例は従来のＬＤＤ Ｉ
ＧＦＥＴデバイスに比べていろいろな特長を有し、優れ
た突き抜け漏れ電流耐性を示すスケーリング可能なサブ
ミクロンＬＤＤ ＩＧＦＥＴのための新しいデバイス構
造及びそれの製造方法を提供する。例えば、好適実施例
のデバイス及びプロセスの流れは、選択的な半導体成長
（ＳＳＧ）を用いて持ち上がったソース／ドレイン構造
を作ることを必要とせず、窪んだゲートチャネル構成を
使用している。この結果、本発明は従来のデバイスに存
在するデバイス突き抜け漏れ電流及び短チャネル効果を
低減化し、しかも複雑な持ち上がったソース−ドレイン
技術を必要としない。本発明は窪んだゲートトレンチの
垂直な（または垂直に近い）側壁に沿って作製された縦
型ＬＤＤ接合を有するデバイスを供給する。この特徴
は、ＬＤＤデバイスをサブ０．５ミクロンのチャネル長
にまで容易にスケーリングすることを保証する。ＬＤＤ
接合が垂直で、本質的にチャネルレベルより上になるの
で、このことは突き抜け漏れ電流抵抗を更に改善し、ま
た従来のデバイスにつきものの短チャネル効果を最小化
する。
ＦＥＴを示す。本発明の好適実施例は従来のＬＤＤ Ｉ
ＧＦＥＴデバイスに比べていろいろな特長を有し、優れ
た突き抜け漏れ電流耐性を示すスケーリング可能なサブ
ミクロンＬＤＤ ＩＧＦＥＴのための新しいデバイス構
造及びそれの製造方法を提供する。例えば、好適実施例
のデバイス及びプロセスの流れは、選択的な半導体成長
（ＳＳＧ）を用いて持ち上がったソース／ドレイン構造
を作ることを必要とせず、窪んだゲートチャネル構成を
使用している。この結果、本発明は従来のデバイスに存
在するデバイス突き抜け漏れ電流及び短チャネル効果を
低減化し、しかも複雑な持ち上がったソース−ドレイン
技術を必要としない。本発明は窪んだゲートトレンチの
垂直な（または垂直に近い）側壁に沿って作製された縦
型ＬＤＤ接合を有するデバイスを供給する。この特徴
は、ＬＤＤデバイスをサブ０．５ミクロンのチャネル長
にまで容易にスケーリングすることを保証する。ＬＤＤ
接合が垂直で、本質的にチャネルレベルより上になるの
で、このことは突き抜け漏れ電流抵抗を更に改善し、ま
た従来のデバイスにつきものの短チャネル効果を最小化
する。
【００２８】好適実施例が実行するプロセス手順は、Ｎ
ＭＯＳデバイス用の深いＮ+ 接合または、それと同様に
ＰＭＯＳデバイス用の深いＰ+ 接合を形成する。それら
は小さい漏れ電流しか示さず、従来技術のデバイスのよ
り複雑な持ち上がったソース−ドレイン技術を必要とし
ない。好適実施例が示す別の重要な特長は利用可能な微
細リソグラフィ分解能よりも短いゲート長を有するデバ
イスの作製を許容する、より小さなデバイス構造であ
る。更にまた好適実施例は、ゲート電極とゲート誘電体
との界面付近に効果的なゲートドーピングをもたらし、
それは高温でのアニール処理を不要にするものである。
ＭＯＳデバイス用の深いＮ+ 接合または、それと同様に
ＰＭＯＳデバイス用の深いＰ+ 接合を形成する。それら
は小さい漏れ電流しか示さず、従来技術のデバイスのよ
り複雑な持ち上がったソース−ドレイン技術を必要とし
ない。好適実施例が示す別の重要な特長は利用可能な微
細リソグラフィ分解能よりも短いゲート長を有するデバ
イスの作製を許容する、より小さなデバイス構造であ
る。更にまた好適実施例は、ゲート電極とゲート誘電体
との界面付近に効果的なゲートドーピングをもたらし、
それは高温でのアニール処理を不要にするものである。
【００２９】更に詳細に図３を参照すると、好適実施例
の完成したＬＤＤ ＩＧＦＥＴデバイス構造６０が示さ
れている。進歩したＬＤＤ ＩＧＦＥＴ６０は、例え
ば、能動デバイス島６２と、能動デバイス島６２からＰ
チャネルストップ領域６８及び７０によって分離された
フィールド絶縁領域６４及び６６とを有するＮＭＯＳデ
バイスである。好適実施例はまた、材料のドーピング伝
導形を適当に変更することによってＰＭＯＳデバイスに
も適用できる。窒化物側壁７２がシリサイドゲート７４
を取り囲み、シリサイド化されたソース−ドレイン領域
７６及び７８から分離している。シリサイド化されたソ
ースードレイン領域７６及び７８はそれぞれ、フィール
ド絶縁領域６４及び６６へつながっている。シリサイド
化されたソース−ドレイン領域７６及び７８の下側には
Ｎ+ ソース−ドレイン接合領域８０及び８１がある。能
動デバイス島６２中にはＬＤＤ接合８２がある。ＬＤＤ
接合８２がゲートトレンチ８４を取り囲む。ゲートトレ
ンチ８４中にはゲート誘電体８６が存在する。ゲート誘
電体８６はＮ+ 多結晶シリコンゲート８９をチャネル領
域から分離する。以下では、進歩したＬＤＤ ＩＧＦＥ
Ｔの上述の各部品間の関係について述べ、また好適なデ
バイス製造処理の流れについて述べる。
の完成したＬＤＤ ＩＧＦＥＴデバイス構造６０が示さ
れている。進歩したＬＤＤ ＩＧＦＥＴ６０は、例え
ば、能動デバイス島６２と、能動デバイス島６２からＰ
チャネルストップ領域６８及び７０によって分離された
フィールド絶縁領域６４及び６６とを有するＮＭＯＳデ
バイスである。好適実施例はまた、材料のドーピング伝
導形を適当に変更することによってＰＭＯＳデバイスに
も適用できる。窒化物側壁７２がシリサイドゲート７４
を取り囲み、シリサイド化されたソース−ドレイン領域
７６及び７８から分離している。シリサイド化されたソ
ースードレイン領域７６及び７８はそれぞれ、フィール
ド絶縁領域６４及び６６へつながっている。シリサイド
化されたソース−ドレイン領域７６及び７８の下側には
Ｎ+ ソース−ドレイン接合領域８０及び８１がある。能
動デバイス島６２中にはＬＤＤ接合８２がある。ＬＤＤ
接合８２がゲートトレンチ８４を取り囲む。ゲートトレ
ンチ８４中にはゲート誘電体８６が存在する。ゲート誘
電体８６はＮ+ 多結晶シリコンゲート８９をチャネル領
域から分離する。以下では、進歩したＬＤＤ ＩＧＦＥ
Ｔの上述の各部品間の関係について述べ、また好適なデ
バイス製造処理の流れについて述べる。
【００３０】図４において、本方法の第１段階は、ある
種の窪んだあるいは半分窪んだ分離技術処理によって能
動デバイス島６２を定義することである。従来の局部的
なシリコンの酸化技術（ＬＯＣＯＳ技術）でもよいが、
フィールド絶縁領域６４、６６及びチャネルストップ領
域６８、７０に加えて能動デバイス島６２が形成され
る。ＮＭＯＳデバイスでは能動デバイス島はＰ形ウエル
あるいはＰ形基板６２を含む。本質的に図４に示したも
ののような能動デバイス島６２とフィールド絶縁及びチ
ャネルストップ領域を形成することのできるものであれ
ば、任意の方法が本発明の目的のために利用できる。
種の窪んだあるいは半分窪んだ分離技術処理によって能
動デバイス島６２を定義することである。従来の局部的
なシリコンの酸化技術（ＬＯＣＯＳ技術）でもよいが、
フィールド絶縁領域６４、６６及びチャネルストップ領
域６８、７０に加えて能動デバイス島６２が形成され
る。ＮＭＯＳデバイスでは能動デバイス島はＰ形ウエル
あるいはＰ形基板６２を含む。本質的に図４に示したも
ののような能動デバイス島６２とフィールド絶縁及びチ
ャネルストップ領域を形成することのできるものであれ
ば、任意の方法が本発明の目的のために利用できる。
【００３１】図５はデバイス作製の次の段階を示してお
り、それはゲートトレンチ８４の形成である。これは例
えば、一回り大きい寸法のゲートマスクを用いた微細リ
ソグラフィによって行われる。好適実施例では、例え
ば、反応性イオンエッチング（ＲＩＥ）プロセスを用い
て０．３と１．０ミクロンの間の深さを有する浅いゲー
トトレンチ８４を形成している。
り、それはゲートトレンチ８４の形成である。これは例
えば、一回り大きい寸法のゲートマスクを用いた微細リ
ソグラフィによって行われる。好適実施例では、例え
ば、反応性イオンエッチング（ＲＩＥ）プロセスを用い
て０．３と１．０ミクロンの間の深さを有する浅いゲー
トトレンチ８４を形成している。
【００３２】図６はゲート誘電体８６の形成後のデバイ
スを示す。しかし好適実施例のプロセスは、最初にダミ
ーのあるいは仮のゲート（図示されていない）を形成す
る。ダミーゲートを備えることによって、ＩＧＦＥＴし
きい値電圧調節と突き抜け漏れ電流の防止のためにイオ
ン打ち込みを行うことができる。点線８８はイオン打ち
込みによって導入されたチャネルドーパントを示す。次
に、プロセスはダミーゲートを剥離し、それをゲート誘
電体８６で置き換える。ゲート誘電体８６はサブ０．５
ミクロンのＩＧＦＥＴに対して５０と１００オングスト
ロームの間の厚さを有するのが望ましい。ダミーゲート
の特長はそれが、ＲＩＥによって持ち込まれ、ダミーゲ
ート誘電体が剥離された後にゲートトレンチ８４中に現
れてくるすべての損傷を除去できるということである。
更に、ダミーゲートの成長と除去はまたデバイス分離の
製造工程によってもたらされるすべての損傷をも除去で
きる。
スを示す。しかし好適実施例のプロセスは、最初にダミ
ーのあるいは仮のゲート（図示されていない）を形成す
る。ダミーゲートを備えることによって、ＩＧＦＥＴし
きい値電圧調節と突き抜け漏れ電流の防止のためにイオ
ン打ち込みを行うことができる。点線８８はイオン打ち
込みによって導入されたチャネルドーパントを示す。次
に、プロセスはダミーゲートを剥離し、それをゲート誘
電体８６で置き換える。ゲート誘電体８６はサブ０．５
ミクロンのＩＧＦＥＴに対して５０と１００オングスト
ロームの間の厚さを有するのが望ましい。ダミーゲート
の特長はそれが、ＲＩＥによって持ち込まれ、ダミーゲ
ート誘電体が剥離された後にゲートトレンチ８４中に現
れてくるすべての損傷を除去できるということである。
更に、ダミーゲートの成長と除去はまたデバイス分離の
製造工程によってもたらされるすべての損傷をも除去で
きる。
【００３３】図７は処理の次の段階を示す。この段階は
減圧ＣＶＤ（ＬＰＣＶＤ）によって薄い非晶質のシリコ
ン層９０を堆積させることを含み、更に異方性のプラズ
マ増速ＣＶＤ（ＰＥＣＶＤ）処理によって二酸化シリコ
ン（ＳｉＯ2 ）層９２を堆積させることを含む。好適実
施例の場合、非晶質シリコン層９０の厚さは５０ないし
５００オングストロームであり、酸化物９２の厚さは２
５０ないし５００オングストロームである。
減圧ＣＶＤ（ＬＰＣＶＤ）によって薄い非晶質のシリコ
ン層９０を堆積させることを含み、更に異方性のプラズ
マ増速ＣＶＤ（ＰＥＣＶＤ）処理によって二酸化シリコ
ン（ＳｉＯ2 ）層９２を堆積させることを含む。好適実
施例の場合、非晶質シリコン層９０の厚さは５０ないし
５００オングストロームであり、酸化物９２の厚さは２
５０ないし５００オングストロームである。
【００３４】図８は処理の次の段階を示す。この段階で
は、側壁９４の非晶質シリコン層９０を除去することな
く、また平坦な表面から酸化物を除去することなしに、
ゲートトレンチ８４の側壁９４に沿って存在する酸化物
層９２部分を、選択的エッチ（湿式ＨＦ等）によって除
去または剥離することが要求される。ゲートトレンチ８
４内の平坦な表面９６上及びゲートトレンチ８４より上
の平坦な表面９８上に現れる酸化物層よりも側壁酸化物
層９２がずっと緩く除去が容易であるため、この処理が
可能である。この処理の結果、ゲートトレンチ８４の上
に平坦な酸化物層９２が得られ、またゲートトレンチ８
４の底部９６にも平坦な酸化物層が得られる。
は、側壁９４の非晶質シリコン層９０を除去することな
く、また平坦な表面から酸化物を除去することなしに、
ゲートトレンチ８４の側壁９４に沿って存在する酸化物
層９２部分を、選択的エッチ（湿式ＨＦ等）によって除
去または剥離することが要求される。ゲートトレンチ８
４内の平坦な表面９６上及びゲートトレンチ８４より上
の平坦な表面９８上に現れる酸化物層よりも側壁酸化物
層９２がずっと緩く除去が容易であるため、この処理が
可能である。この処理の結果、ゲートトレンチ８４の上
に平坦な酸化物層９２が得られ、またゲートトレンチ８
４の底部９６にも平坦な酸化物層が得られる。
【００３５】図９は好適実施例において垂直および傾い
たイオン打ち込みを実施することによるＮ- ＬＤＤ接合
８２の形成結果を示す。これはゲートトレンチ８４内の
酸化物層９２の下の非晶質シリコン層９０をドーピング
し、能動デバイス島６２内のトレンチ８４周りにＮ- の
縦形ＬＤＤ接合８２を形成する効果を有する。この目的
のために多重イオン打ち込みを行ってもよい。好適実施
例に関しては、イオン打ち込みはリンまたは砒素を用い
ている。ゲートトレンチ８４内の酸化物層９２のために
イオン打ち込みはゲート誘電体８６の下側へは行われな
いことを注意しておく。代わりに、非晶質シリコン層９
０のその部分が、さもなければゲートトレンチ８４の下
側の能動デバイス島中へ侵入するはずのイオンを受け止
める。
たイオン打ち込みを実施することによるＮ- ＬＤＤ接合
８２の形成結果を示す。これはゲートトレンチ８４内の
酸化物層９２の下の非晶質シリコン層９０をドーピング
し、能動デバイス島６２内のトレンチ８４周りにＮ- の
縦形ＬＤＤ接合８２を形成する効果を有する。この目的
のために多重イオン打ち込みを行ってもよい。好適実施
例に関しては、イオン打ち込みはリンまたは砒素を用い
ている。ゲートトレンチ８４内の酸化物層９２のために
イオン打ち込みはゲート誘電体８６の下側へは行われな
いことを注意しておく。代わりに、非晶質シリコン層９
０のその部分が、さもなければゲートトレンチ８４の下
側の能動デバイス島中へ侵入するはずのイオンを受け止
める。
【００３６】好適実施例では、イオン打ち込みはまず非
晶質シリコンをドーピングするために低エネルギーで垂
直方向から行われる。次に、縦型ＬＤＤ接合になるはず
のＮ - 領域を形成するために傾いた方向からイオン打ち
込みが行われる。好適実施例ではＬＤＤ接合８２はゲー
トトレンチ８４の底部の下側へ侵入し得ることに注意さ
れたい。ＬＤＤ接合がゲートトレンチ８４の底部の上ま
たは下側へ侵入する程度はイオン打ち込みの傾斜角度と
ゲートトレンチのアスペクト比の関数である。しかし、
酸化物層９２がゲートトレンチ８４の内部に存在するた
め、Ｎ- ドーパントがチャネル中へ侵入して欠陥デバイ
スを作り出すことはない。
晶質シリコンをドーピングするために低エネルギーで垂
直方向から行われる。次に、縦型ＬＤＤ接合になるはず
のＮ - 領域を形成するために傾いた方向からイオン打ち
込みが行われる。好適実施例ではＬＤＤ接合８２はゲー
トトレンチ８４の底部の下側へ侵入し得ることに注意さ
れたい。ＬＤＤ接合がゲートトレンチ８４の底部の上ま
たは下側へ侵入する程度はイオン打ち込みの傾斜角度と
ゲートトレンチのアスペクト比の関数である。しかし、
酸化物層９２がゲートトレンチ８４の内部に存在するた
め、Ｎ- ドーパントがチャネル中へ侵入して欠陥デバイ
スを作り出すことはない。
【００３７】図１０は好適実施例が採用することのでき
る付加的工程を示す。好適実施例は別の異方性のＰＥＣ
ＶＤ酸化物堆積処理とそれに続く選択的エッチを用いて
ゲートトレンチ８４の底部に酸化物層１０２を形成し、
また上部へ酸化物層１００を形成することができる。図
９にはゲートトレンチ８４の側壁に沿って付加的な酸化
物は示されていないことに注意されたい。これは図８に
関連して実施されたものと類似の側壁酸化物を除去する
ために選択的な湿式剥離の使用を意味する。酸化物層１
０２の厚さは好適実施例でのゲートとＬＤＤとの重なり
の程度を決定する。もし、ゲートとＬＤＤとの間に重な
りが不要であれば、この工程は無視することができる。
しかし、いくつかのＬＤＤデバイス設計ではいくらかの
ゲート−ＬＤＤ間の重なりを必要とする。好適実施例で
は、酸化物層１００及び１０２の典型的な厚さは約１５
００オングストロームである。
る付加的工程を示す。好適実施例は別の異方性のＰＥＣ
ＶＤ酸化物堆積処理とそれに続く選択的エッチを用いて
ゲートトレンチ８４の底部に酸化物層１０２を形成し、
また上部へ酸化物層１００を形成することができる。図
９にはゲートトレンチ８４の側壁に沿って付加的な酸化
物は示されていないことに注意されたい。これは図８に
関連して実施されたものと類似の側壁酸化物を除去する
ために選択的な湿式剥離の使用を意味する。酸化物層１
０２の厚さは好適実施例でのゲートとＬＤＤとの重なり
の程度を決定する。もし、ゲートとＬＤＤとの間に重な
りが不要であれば、この工程は無視することができる。
しかし、いくつかのＬＤＤデバイス設計ではいくらかの
ゲート−ＬＤＤ間の重なりを必要とする。好適実施例で
は、酸化物層１００及び１０２の典型的な厚さは約１５
００オングストロームである。
【００３８】図１１は好適実施例に関するシリコン窒化
物（Ｓｉ3 Ｎ4 ）側壁７２の形成を示す。形成は非晶質
シリコン層９０の側壁部分を除去するための時間を定め
た等方性シリコンエッチを実施することで始められる。
二酸化シリコン層９２、１００、及び１０２が覆ってい
る非晶質シリコン層９０の部分はこの等方性シリコンエ
ッチによって除去されないことに注意されたい。非晶質
シリコン層９０の露出部分を除去するための別の方法
は、熱酸化処理を用いて非晶質シリコン層９０を二酸化
シリコンに変換するものである。用いられる方法（すな
わち、露出した非晶質シリコンを除去もしくは非晶質シ
リコンを酸化物に変換）の如何に関わらず、次に行われ
る処理は窒化物を厚さ５００ないし１５００オングスト
ロームに堆積させて、窒化物側壁７２を形成することで
ある。この目的のために窒化物を堆積させる好適な方法
は減圧ＣＶＤ（ＬＰＣＶＤ）処理とそれに引き続くＲＩ
Ｅ処理である。このＲＩＥ処理によってゲートトレンチ
８４の垂直側壁を除いてすべての表面から窒化物が除去
される。すなわち、ＲＩＥはゲートトレンチ８４及び能
動デバイス島６２の平坦な表面から窒化物を除去する。
物（Ｓｉ3 Ｎ4 ）側壁７２の形成を示す。形成は非晶質
シリコン層９０の側壁部分を除去するための時間を定め
た等方性シリコンエッチを実施することで始められる。
二酸化シリコン層９２、１００、及び１０２が覆ってい
る非晶質シリコン層９０の部分はこの等方性シリコンエ
ッチによって除去されないことに注意されたい。非晶質
シリコン層９０の露出部分を除去するための別の方法
は、熱酸化処理を用いて非晶質シリコン層９０を二酸化
シリコンに変換するものである。用いられる方法（すな
わち、露出した非晶質シリコンを除去もしくは非晶質シ
リコンを酸化物に変換）の如何に関わらず、次に行われ
る処理は窒化物を厚さ５００ないし１５００オングスト
ロームに堆積させて、窒化物側壁７２を形成することで
ある。この目的のために窒化物を堆積させる好適な方法
は減圧ＣＶＤ（ＬＰＣＶＤ）処理とそれに引き続くＲＩ
Ｅ処理である。このＲＩＥ処理によってゲートトレンチ
８４の垂直側壁を除いてすべての表面から窒化物が除去
される。すなわち、ＲＩＥはゲートトレンチ８４及び能
動デバイス島６２の平坦な表面から窒化物を除去する。
【００３９】処理の次に続く段階は湿式ＨＦエッチや気
相のＨＦエッチのような等方性の酸化物エッチを用いて
酸化物層９２、１００、及び１０２を剥離してしまうこ
とである。次の段階はトレンチを埋めて、デバイス全体
を覆うようにフォトレジスト層をスピン塗布することで
ある。次に、処理はゲートトレンチ中にいくらかのフォ
トレジストを残すために必要な程度だけフォトレジスト
をエッチバックすることを要求する。次の処理は、選択
的シリコンエッチを用いてゲートトレンチ８４の上の非
晶質シリコン層９０の平坦部分を除去し、ゲートトレン
チ８４の上には露出したゲート誘電体８６を、そしてゲ
ートトレンチ８４の底部には非晶質シリコン層９０だけ
を残す。次に、フォトレジストの残りが除去され、ゲー
トトレンチ８４内の非晶質シリコン層９０のその部分が
露出される。図１２は結果の構造を示す。
相のＨＦエッチのような等方性の酸化物エッチを用いて
酸化物層９２、１００、及び１０２を剥離してしまうこ
とである。次の段階はトレンチを埋めて、デバイス全体
を覆うようにフォトレジスト層をスピン塗布することで
ある。次に、処理はゲートトレンチ中にいくらかのフォ
トレジストを残すために必要な程度だけフォトレジスト
をエッチバックすることを要求する。次の処理は、選択
的シリコンエッチを用いてゲートトレンチ８４の上の非
晶質シリコン層９０の平坦部分を除去し、ゲートトレン
チ８４の上には露出したゲート誘電体８６を、そしてゲ
ートトレンチ８４の底部には非晶質シリコン層９０だけ
を残す。次に、フォトレジストの残りが除去され、ゲー
トトレンチ８４内の非晶質シリコン層９０のその部分が
露出される。図１２は結果の構造を示す。
【００４０】処理の次の工程によって図１３の完成した
デバイスが得られ、これは図３に既に示したものと同一
である。最終の工程では、Ｎ+ 多結晶シリコンゲート８
９の形成を完成させるための選択的なシリコン堆積を実
施することが要求される。代替えの方法はＬＰＣＶＤに
よる全面被覆の多結晶シリコン同形堆積とそれに引き続
くプラズマエッチバックである。次のプロセスでは、Ｎ
+ ゲート電極８９に加えてＮ+ ソース／ドレイン接合領
域８０及び８１を形成するためのＮ+ イオン打ち込みを
実施することと、それらのドープされた領域を活性化
し、ドライブインするためのアニール処理が要求され
る。次に処理はソース／ドレイン接合表面から誘電体８
６を剥離する。更に、本方法は自己整合されたシリサイ
ド処理を用いることによってシリサイド化したゲート７
４及びシリサイド化したソース／ドレイン接合領域７６
及び７８を形成する。
デバイスが得られ、これは図３に既に示したものと同一
である。最終の工程では、Ｎ+ 多結晶シリコンゲート８
９の形成を完成させるための選択的なシリコン堆積を実
施することが要求される。代替えの方法はＬＰＣＶＤに
よる全面被覆の多結晶シリコン同形堆積とそれに引き続
くプラズマエッチバックである。次のプロセスでは、Ｎ
+ ゲート電極８９に加えてＮ+ ソース／ドレイン接合領
域８０及び８１を形成するためのＮ+ イオン打ち込みを
実施することと、それらのドープされた領域を活性化
し、ドライブインするためのアニール処理が要求され
る。次に処理はソース／ドレイン接合表面から誘電体８
６を剥離する。更に、本方法は自己整合されたシリサイ
ド処理を用いることによってシリサイド化したゲート７
４及びシリサイド化したソース／ドレイン接合領域７６
及び７８を形成する。
【００４１】もし必要であれば、ゲートとＬＤＤとの間
の重なり量は零とすることもできることに注意された
い。これは図１０に関連する光学的工程を省くことによ
って行われる。その結果、窒化物スペーサ７２が更に下
方へ、ゲート誘電体８６近くの地点１０４にまで広が
る。重なりを持つＬＤＤオプションなしで、図１４の最
終的なデバイス構造が得られる。どの場合でも製造工程
は完全に自己整合されており、ゲートとＬＤＤとの重な
りオプションのあるなしに関わらず製造可能である。
の重なり量は零とすることもできることに注意された
い。これは図１０に関連する光学的工程を省くことによ
って行われる。その結果、窒化物スペーサ７２が更に下
方へ、ゲート誘電体８６近くの地点１０４にまで広が
る。重なりを持つＬＤＤオプションなしで、図１４の最
終的なデバイス構造が得られる。どの場合でも製造工程
は完全に自己整合されており、ゲートとＬＤＤとの重な
りオプションのあるなしに関わらず製造可能である。
【００４２】従来のＬＤＤ ＩＧＦＥＴと対照的に、好
適実施例はより深いＮ+ ソース／ドレイン及びＮ- ＬＤ
Ｄ接合の使用に対しずっと寛容である。このことはいく
つかの重要な因子によっている。まず、Ｎ+ ソース／ド
レイン接合がチャネル表面よりも上方にある。第２に、
ＬＤＤ接合がゲート側壁領域中へのイオン打ち込みによ
って形成されており、垂直である。
適実施例はより深いＮ+ ソース／ドレイン及びＮ- ＬＤ
Ｄ接合の使用に対しずっと寛容である。このことはいく
つかの重要な因子によっている。まず、Ｎ+ ソース／ド
レイン接合がチャネル表面よりも上方にある。第２に、
ＬＤＤ接合がゲート側壁領域中へのイオン打ち込みによ
って形成されており、垂直である。
【００４３】図１５ないし図１８は本発明の別の実施例
を示している。図１５を参照すると、別のＬＤＤ ＩＧ
ＦＥＴは次のような違いを除けば図３のＬＤＤ ＩＧＦ
ＥＴ６０のものと同様な部品を有している。ゲートトレ
ンチ８４内に埋め込み酸化物部分１２２が存在する。加
えて、シリサイド化された局部相互接続１２４及び１２
６がシリサイド化されたソースドレイン区分７６及び７
８へつながっている。ソース／ドレインパッド誘電体区
分１２８及び１３０が局部相互接続１２４及び１２６を
Ｎ+ ソース／ドレイン接合領域８０及び８１から分離し
ている。図１６ないし図１８は図１５の結果を得るため
に必要な別の製造工程を説明している。
を示している。図１５を参照すると、別のＬＤＤ ＩＧ
ＦＥＴは次のような違いを除けば図３のＬＤＤ ＩＧＦ
ＥＴ６０のものと同様な部品を有している。ゲートトレ
ンチ８４内に埋め込み酸化物部分１２２が存在する。加
えて、シリサイド化された局部相互接続１２４及び１２
６がシリサイド化されたソースドレイン区分７６及び７
８へつながっている。ソース／ドレインパッド誘電体区
分１２８及び１３０が局部相互接続１２４及び１２６を
Ｎ+ ソース／ドレイン接合領域８０及び８１から分離し
ている。図１６ないし図１８は図１５の結果を得るため
に必要な別の製造工程を説明している。
【００４４】図１６を参照すると、図３ないし図１４の
プロセスの流れが修正されて、選択的なシリコン成長
（ＳＳＧ）を必要とせずに完成するゲートを形成するよ
うになっている。この代替えのプロセスの流れはまた、
フォトレジスト塗布とエッチバックの工程を不要として
いる。図１１を参照すると、この代替えのプロセスの流
れは希釈したフッ化水素酸または気相のＨＦエッチャン
ト中で時間を定めた酸化物エッチを行って、異方性工程
によって、堆積された酸化物の約半分を除去することか
ら始められる。注意すべきことはこのプロセスがいくら
かの酸化物のエッチし過ぎやエッチ不足に関して全く寛
容であることである。更に、湿式または気相エッチによ
って露出している酸化物層を完全に除去するような代替
えのプロセスを用いてもよい。図１６は、しかし、部分
的なエッチの使用を示しており、この後に酸化物の一部
９２が残存している。
プロセスの流れが修正されて、選択的なシリコン成長
（ＳＳＧ）を必要とせずに完成するゲートを形成するよ
うになっている。この代替えのプロセスの流れはまた、
フォトレジスト塗布とエッチバックの工程を不要として
いる。図１１を参照すると、この代替えのプロセスの流
れは希釈したフッ化水素酸または気相のＨＦエッチャン
ト中で時間を定めた酸化物エッチを行って、異方性工程
によって、堆積された酸化物の約半分を除去することか
ら始められる。注意すべきことはこのプロセスがいくら
かの酸化物のエッチし過ぎやエッチ不足に関して全く寛
容であることである。更に、湿式または気相エッチによ
って露出している酸化物層を完全に除去するような代替
えのプロセスを用いてもよい。図１６は、しかし、部分
的なエッチの使用を示しており、この後に酸化物の一部
９２が残存している。
【００４５】次に、処理はゲートトレンチ８４を埋める
ように、ＬＰＣＶＤによって多結晶シリコン１３２の表
面と同形の層を全面被覆堆積することを要求する。この
直後に、選択的なプラズマのエッチバック処理を施して
シリコンを除去し、すべての多結晶シリコンの平坦な表
面を清浄化し、ゲートトレンチ８４内に多結晶シリコン
１３４を残すことが行われる。図１７はこの結果を示
す。
ように、ＬＰＣＶＤによって多結晶シリコン１３２の表
面と同形の層を全面被覆堆積することを要求する。この
直後に、選択的なプラズマのエッチバック処理を施して
シリコンを除去し、すべての多結晶シリコンの平坦な表
面を清浄化し、ゲートトレンチ８４内に多結晶シリコン
１３４を残すことが行われる。図１７はこの結果を示
す。
【００４６】この代替えプロセスが、平坦な表面から多
結晶シリコン１３２を全面的に除去するためのエッチバ
ック工程に関して全く寛容であることを指摘しておく。
加えて、ゲートトレンチ８４中に残存する多結晶シリコ
ンの正確な高さというのは厳密である必要がない。平坦
な表面上の酸化物層は、フィールド酸化物６４及び能動
デバイス島のソース／ドレイン接合領域からの非晶質シ
リコン層９０の除去を防止するものである。
結晶シリコン１３２を全面的に除去するためのエッチバ
ック工程に関して全く寛容であることを指摘しておく。
加えて、ゲートトレンチ８４中に残存する多結晶シリコ
ンの正確な高さというのは厳密である必要がない。平坦
な表面上の酸化物層は、フィールド酸化物６４及び能動
デバイス島のソース／ドレイン接合領域からの非晶質シ
リコン層９０の除去を防止するものである。
【００４７】この代替えプロセスの流れの次の段階はゲ
ート７４及びソース／ドレイン領域７６及び７８へつな
がる局部相互接続領域を定義するための局部相互接続マ
スクと微細リソグラフィの使用である。次の工程は選択
的な（湿式またはドライ）エッチを用いて露出した領域
から酸化物層９２をエッチして除去することである。同
じプロセス工程で以て、シリサイド化した局部相互接続
線をフィールド絶縁領域上からのシリサイド化したゲー
トへコンタクトさせる目的で（ゲートトレンチ上の）窒
化物スペーサの選ばれた部分を除去することも可能であ
る。次に、工程は時間を定めた選択的なエッチを用いて
ゲート７４の外側の露出した領域から非晶質シリコン層
９０を除去することを要求する。最後に、プロセスはＮ
+ 打ち込みとそれに続くアニール及び酸化物デグレーズ
工程を要求する。次の工程はチタンを堆積させ、自己整
合されたシリサイド化、すなわち”サリサイド化”処理
によってシリサイドを形成することである。
ート７４及びソース／ドレイン領域７６及び７８へつな
がる局部相互接続領域を定義するための局部相互接続マ
スクと微細リソグラフィの使用である。次の工程は選択
的な（湿式またはドライ）エッチを用いて露出した領域
から酸化物層９２をエッチして除去することである。同
じプロセス工程で以て、シリサイド化した局部相互接続
線をフィールド絶縁領域上からのシリサイド化したゲー
トへコンタクトさせる目的で（ゲートトレンチ上の）窒
化物スペーサの選ばれた部分を除去することも可能であ
る。次に、工程は時間を定めた選択的なエッチを用いて
ゲート７４の外側の露出した領域から非晶質シリコン層
９０を除去することを要求する。最後に、プロセスはＮ
+ 打ち込みとそれに続くアニール及び酸化物デグレーズ
工程を要求する。次の工程はチタンを堆積させ、自己整
合されたシリサイド化、すなわち”サリサイド化”処理
によってシリサイドを形成することである。
【００４８】この代替えのプロセス流れに関する最終的
なデバイス構造が図１８に示されている。この代替えの
プロセス過程がＴｉＮ局部的相互接続の代わりにシリサ
イド化された局部的相互接続を形成するためにフィール
ド絶縁領域上の非晶質シリコン層９０を用いていること
に注目されたい。これは、この代替えの製造プロセスの
流れの一部として付加的なプロセスコストを必要とせず
に、局部的な相互接続特性を改善できるものである。更
に加えて、この代替えのプロセスの流れはシリサイドの
局部的相互接続延長部１２４及び１２６によってフィー
ルド絶縁体の上でソース／ドレイン領域７６及び７８と
ゲート領域７４とのコンタクトを許容する。
なデバイス構造が図１８に示されている。この代替えの
プロセス過程がＴｉＮ局部的相互接続の代わりにシリサ
イド化された局部的相互接続を形成するためにフィール
ド絶縁領域上の非晶質シリコン層９０を用いていること
に注目されたい。これは、この代替えの製造プロセスの
流れの一部として付加的なプロセスコストを必要とせず
に、局部的な相互接続特性を改善できるものである。更
に加えて、この代替えのプロセスの流れはシリサイドの
局部的相互接続延長部１２４及び１２６によってフィー
ルド絶縁体の上でソース／ドレイン領域７６及び７８と
ゲート領域７４とのコンタクトを許容する。
【００４９】要約すると、以上の詳細な説明は、従来の
ＬＤＤ ＩＧＦＥＴデバイスに対して複数の付加的な特
長と優れた突き抜け漏れ電流耐性を有する進歩したＬＤ
ＤＩＧＦＥＴと、スケーリング可能なサブミクロンのＬ
ＤＤ ＩＧＦＥＴ製造のためのプロセス流れとについて
述べている。特に、好適実施例は、ＳＳＧ技術に基づく
持ち上がったソース／ドレイン技術を必要とせずに、Ｐ
ＭＯＳデバイスに対してはＰ+ 接合を、またＮＭＯＳデ
バイスに対しては深いＮ+ 接合を形成できる垂直なＬＤ
Ｄ接合を提供する窪んだゲート及びチャネル形状を採用
している。更に、好適実施例のデバイス構造及び処理手
順は、従来のＬＤＤ ＩＧＦＥＴと比べて低減化された
表面の凹凸を有するほとんど平面的な構造を提供し、同
時に、利用可能な微細リソグラフィ分解能よりも小さい
ゲート長を許容し、また高温でのアニールを必要とせず
に多結晶シリコン／酸化物界面付近の効果的なゲートド
ーピングを与える。
ＬＤＤ ＩＧＦＥＴデバイスに対して複数の付加的な特
長と優れた突き抜け漏れ電流耐性を有する進歩したＬＤ
ＤＩＧＦＥＴと、スケーリング可能なサブミクロンのＬ
ＤＤ ＩＧＦＥＴ製造のためのプロセス流れとについて
述べている。特に、好適実施例は、ＳＳＧ技術に基づく
持ち上がったソース／ドレイン技術を必要とせずに、Ｐ
ＭＯＳデバイスに対してはＰ+ 接合を、またＮＭＯＳデ
バイスに対しては深いＮ+ 接合を形成できる垂直なＬＤ
Ｄ接合を提供する窪んだゲート及びチャネル形状を採用
している。更に、好適実施例のデバイス構造及び処理手
順は、従来のＬＤＤ ＩＧＦＥＴと比べて低減化された
表面の凹凸を有するほとんど平面的な構造を提供し、同
時に、利用可能な微細リソグラフィ分解能よりも小さい
ゲート長を許容し、また高温でのアニールを必要とせず
に多結晶シリコン／酸化物界面付近の効果的なゲートド
ーピングを与える。
【００５０】本発明は上述のように特定の実施例に関連
して説明してきたが、この説明は限定的な意図のもので
はない。ここに開示される実施例の各種の修正が本発明
のその他の実施例と共に、以上の説明を参考にすること
によって当業者には明かとなるであろう。従って、本発
明の特許請求の範囲は、そのような修正や実施例が本発
明の範囲に含まれるものとして解釈されなければならな
い。
して説明してきたが、この説明は限定的な意図のもので
はない。ここに開示される実施例の各種の修正が本発明
のその他の実施例と共に、以上の説明を参考にすること
によって当業者には明かとなるであろう。従って、本発
明の特許請求の範囲は、そのような修正や実施例が本発
明の範囲に含まれるものとして解釈されなければならな
い。
【００５１】以上の説明に関して更に以下の項を開示す
る。 （１）小さい突き抜け漏れ電流を有する絶縁ゲート電界
効果トランジスタ装置であって：基板材料中の窪んだデ
バイスチャネル領域、前記基板領域内に広がり、前記窪
んだチャネル領域に隣接するトレンチゲート領域、前記
トレンチゲート領域に隣接し、前記基板材料内にある少
なくとも１つの低濃度にドープされた接合、を含む装
置。
る。 （１）小さい突き抜け漏れ電流を有する絶縁ゲート電界
効果トランジスタ装置であって：基板材料中の窪んだデ
バイスチャネル領域、前記基板領域内に広がり、前記窪
んだチャネル領域に隣接するトレンチゲート領域、前記
トレンチゲート領域に隣接し、前記基板材料内にある少
なくとも１つの低濃度にドープされた接合、を含む装
置。
【００５２】（２）第１項記載の装置であって、前記低
濃度にドープされた接合が前記窪んだチャネル領域の上
方にほとんど垂直に配置されている装置。
濃度にドープされた接合が前記窪んだチャネル領域の上
方にほとんど垂直に配置されている装置。
【００５３】（３）第２項記載の装置であって、更に前
記トレンチゲート領域に隣接して高濃度にドープされた
ソース／ドレイン領域を含む装置。
記トレンチゲート領域に隣接して高濃度にドープされた
ソース／ドレイン領域を含む装置。
【００５４】（４）第３項記載の装置であって、更に前
記高濃度にドープされたソース／ドレイン領域を前記ト
レンチゲート領域から分離するための側壁スペーサ材料
を含む装置。
記高濃度にドープされたソース／ドレイン領域を前記ト
レンチゲート領域から分離するための側壁スペーサ材料
を含む装置。
【００５５】（５）第３項記載の装置であって、前記ト
レンチゲート領域が前記高濃度にドープされたソース／
ドレイン領域の下に広がっている装置。
レンチゲート領域が前記高濃度にドープされたソース／
ドレイン領域の下に広がっている装置。
【００５６】（６）第３項記載の装置であって、前記ト
レンチゲート領域がＮ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＮ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＮ+ にドープされた材料を含んでいる
装置。
レンチゲート領域がＮ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＮ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＮ+ にドープされた材料を含んでいる
装置。
【００５７】（７）第３項記載の装置であって、前記ト
レンチゲート領域がＰ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＰ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＰ+ にドープされた材料を含んでいる
装置。
レンチゲート領域がＰ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＰ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＰ+ にドープされた材料を含んでいる
装置。
【００５８】（８）第３項記載の装置であって、前記ト
レンチゲート領域がＮ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＰ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＰ+ にドープされた材料を含んでいる
装置。
レンチゲート領域がＮ+ にドープされたゲート材料を含
み、前記低濃度にドープされた接合がＰ- にドープされ
た材料を含み、そして前記高濃度にドープされたソース
−ドレイン領域がＰ+ にドープされた材料を含んでいる
装置。
【００５９】（９）第２項記載の装置であって前記垂直
で低濃度にドープされた接合が前記基板材料中で前記ト
レンチゲート領域の下側へわずかに広がっている装置。
で低濃度にドープされた接合が前記基板材料中で前記ト
レンチゲート領域の下側へわずかに広がっている装置。
【００６０】（１０）第１項記載の装置であって、更に
前記窪んだチャネル領域を前記トレンチゲート領域から
分離するためのゲート誘電材料を含む装置。
前記窪んだチャネル領域を前記トレンチゲート領域から
分離するためのゲート誘電材料を含む装置。
【００６１】（１１）第１項記載の装置であって、更に
分離されたトランジスタを前記基板材料中の他のデバイ
スから分離するためのフィールド絶縁領域を含む装置。
分離されたトランジスタを前記基板材料中の他のデバイ
スから分離するためのフィールド絶縁領域を含む装置。
【００６２】（１２）小さい突き抜け漏れ電流を有する
絶縁ゲート電界効果トランジスタを作製するための方法
であって：基板材料中に窪んだゲートトレンチ領域を形
成すること、前記窪んだゲートトレンチ領域の下側に、
ゲート誘電層によって前記窪んだゲート領域から分離さ
れた窪んだチャネル領域を形成すること、及び前記基板
材料中に前記窪んだゲートトレンチ領域に隣接して本質
的に垂直な低濃度にドープされた接合を形成すること、
の工程を含む方法。
絶縁ゲート電界効果トランジスタを作製するための方法
であって：基板材料中に窪んだゲートトレンチ領域を形
成すること、前記窪んだゲートトレンチ領域の下側に、
ゲート誘電層によって前記窪んだゲート領域から分離さ
れた窪んだチャネル領域を形成すること、及び前記基板
材料中に前記窪んだゲートトレンチ領域に隣接して本質
的に垂直な低濃度にドープされた接合を形成すること、
の工程を含む方法。
【００６３】（１３）第１２項記載の方法であって、更
に前記窪んだゲートトレンチ領域、前記低濃度にドープ
された接合、及び前記窪んだチャネル領域と関連付ける
ように、前記トランジスタデバイスを前記基板材料中の
フィールド絶縁領域によって取り囲まれた能動デバイス
島領域中に作製する工程を含む方法。
に前記窪んだゲートトレンチ領域、前記低濃度にドープ
された接合、及び前記窪んだチャネル領域と関連付ける
ように、前記トランジスタデバイスを前記基板材料中の
フィールド絶縁領域によって取り囲まれた能動デバイス
島領域中に作製する工程を含む方法。
【００６４】（１４）第１２項記載の方法であって、前
記ゲートトレンチ形成工程が前記基板材料中へトレンチ
を形成するための微細リソグラフィとエッチングのプロ
セスを含んでいる方法。
記ゲートトレンチ形成工程が前記基板材料中へトレンチ
を形成するための微細リソグラフィとエッチングのプロ
セスを含んでいる方法。
【００６５】（１５）第１２項記載の方法であって、更
にゲート誘電体の形成に先だって、損傷を受けた表面層
を除去するために、前記ゲートトレンチ領域内にダミー
のゲート絶縁体を形成し、除去する工程を含む方法。
にゲート誘電体の形成に先だって、損傷を受けた表面層
を除去するために、前記ゲートトレンチ領域内にダミー
のゲート絶縁体を形成し、除去する工程を含む方法。
【００６６】（１６）第１２項記載の方法であって、更
にイオン打ち込みプロセスを用いて前記低濃度にドープ
された接合を形成する工程を含む方法。
にイオン打ち込みプロセスを用いて前記低濃度にドープ
された接合を形成する工程を含む方法。
【００６７】（１７）第１６項記載の方法であって、更
にＮ- の低濃度にドープされた接合に対しては砒素元素
を用いた前記イオン打ち込みを実施し、またＰ- に対し
てはホウ素元素を用いたイオン打ち込みを実施する工程
を含む方法。
にＮ- の低濃度にドープされた接合に対しては砒素元素
を用いた前記イオン打ち込みを実施し、またＰ- に対し
てはホウ素元素を用いたイオン打ち込みを実施する工程
を含む方法。
【００６８】（１８）第１２項記載の方法であって、更
に気相でのドーピングプロセスを用いて、前記低濃度に
ドープされた接合を形成する工程を含む方法。
に気相でのドーピングプロセスを用いて、前記低濃度に
ドープされた接合を形成する工程を含む方法。
【００６９】（１９）第１２項記載の方法であって、更
に前記基板材料を覆って高濃度にドープされたソース−
ドレイン領域を形成し、また前記ゲートトレンチ領域内
にゲートを形成する工程を含む方法。
に前記基板材料を覆って高濃度にドープされたソース−
ドレイン領域を形成し、また前記ゲートトレンチ領域内
にゲートを形成する工程を含む方法。
【００７０】（２０）第１９項記載の方法であって、前
記高濃度にドープされたソース−ドレイン領域の少なく
とも一部が前記低濃度にドープされた接合領域へつなが
っている方法。
記高濃度にドープされたソース−ドレイン領域の少なく
とも一部が前記低濃度にドープされた接合領域へつなが
っている方法。
【００７１】（２１）第１９項記載の方法であって、更
に前記ソース−ドレイン領域と低濃度にドープされた接
合とを前記ゲート領域から分離するための誘電体側壁を
形成する工程を含む方法。
に前記ソース−ドレイン領域と低濃度にドープされた接
合とを前記ゲート領域から分離するための誘電体側壁を
形成する工程を含む方法。
【００７２】（２２）第２１項記載の方法であって、前
記誘電体側壁を形成する工程が更にＣＶＤ堆積とプラズ
マエッチングプロセスとを用いて前記誘電体側壁を形成
する工程を含んでいる方法。
記誘電体側壁を形成する工程が更にＣＶＤ堆積とプラズ
マエッチングプロセスとを用いて前記誘電体側壁を形成
する工程を含んでいる方法。
【００７３】（２３）窪んだチャネルとゲート側壁に沿
って低濃度にドープされたドレイン接合とを有するトラ
ンジスタを作製する方法であって：基板材料中に、フィ
ールド絶縁領域によって取り囲まれた能動デバイス島を
形成すること、前記能動デバイス島内に側壁を有するゲ
ートトレンチを形成すること、前記トレンチ中にゲート
誘電体を形成すること、前記ゲート誘電体を覆って第１
のシリコン層と第２の誘電体層とを堆積させること、前
記第２の誘電体層及び前記ゲートトレンチの平坦な表面
から前記誘電体層を除去すること無しに、前記側壁から
前記第２の誘電体層を選択的にエッチングすること、前
記基板中に側壁の低濃度にドープされた接合を形成し、
前記ゲートトレンチ中の前記誘電体層の下の前記シリコ
ン層をドーピングすること、前記シリコン層の予め定め
られた部分を除去すること、前記ゲートトレンチ中に誘
電体側壁を形成すること、前記シリコン層を覆う前記第
２の誘電体層を選択的にエッチングして、前記誘電体側
壁と前記ゲート誘電体とを残しながら、前記ゲートトレ
ンチ中の前記シリコン層の少なくとも一部を露出させる
こと、高濃度にドープされたソース／ドレイン接合領域
と導電性トレンチゲート電極とを形成すること、の工程
を含む方法。
って低濃度にドープされたドレイン接合とを有するトラ
ンジスタを作製する方法であって：基板材料中に、フィ
ールド絶縁領域によって取り囲まれた能動デバイス島を
形成すること、前記能動デバイス島内に側壁を有するゲ
ートトレンチを形成すること、前記トレンチ中にゲート
誘電体を形成すること、前記ゲート誘電体を覆って第１
のシリコン層と第２の誘電体層とを堆積させること、前
記第２の誘電体層及び前記ゲートトレンチの平坦な表面
から前記誘電体層を除去すること無しに、前記側壁から
前記第２の誘電体層を選択的にエッチングすること、前
記基板中に側壁の低濃度にドープされた接合を形成し、
前記ゲートトレンチ中の前記誘電体層の下の前記シリコ
ン層をドーピングすること、前記シリコン層の予め定め
られた部分を除去すること、前記ゲートトレンチ中に誘
電体側壁を形成すること、前記シリコン層を覆う前記第
２の誘電体層を選択的にエッチングして、前記誘電体側
壁と前記ゲート誘電体とを残しながら、前記ゲートトレ
ンチ中の前記シリコン層の少なくとも一部を露出させる
こと、高濃度にドープされたソース／ドレイン接合領域
と導電性トレンチゲート電極とを形成すること、の工程
を含む方法。
【００７４】（２４）第２３項記載の方法であって、更
に自己整合されたシリサイドプロセスを用いて前記ゲー
ト及び高濃度にドープされたソース／ドレイン領域を覆
って複数個の導電性高融点金属シリサイドのストラップ
を形成する工程を含む方法。
に自己整合されたシリサイドプロセスを用いて前記ゲー
ト及び高濃度にドープされたソース／ドレイン領域を覆
って複数個の導電性高融点金属シリサイドのストラップ
を形成する工程を含む方法。
【００７５】（２５）本方法は側壁に低濃度にドープさ
れたドレイン（ＬＤＤ）接合領域８２を有するトランジ
スタ６０を作製するものであり、まず能動デバイス島６
２を形成し、次にその中へ側壁９４を有するゲートトレ
ンチ８４を配置する。本方法はゲートトレンチ８４中に
ゲート誘電体８６を形成し、そのゲート誘電体を覆って
非晶質シリコン層９０と二酸化シリコン層９２とを堆積
させる。次に、本方法はゲートトレンチ８４及び非晶質
シリコン層９０の平坦な表面から二酸化シリコン層９２
を除去すること無しに側壁９４から二酸化シリコン層９
２を選択的にエッチングする。次に、本方法は能動デバ
イス島６２中に少なくとも１つの垂直または側壁状のＬ
ＤＤ接合８２を形成し、ゲートトレンチ８４中の酸化物
層９２部分の下側の非晶質シリコン層９０をドープす
る。非晶質シリコン層９０の予め定められた部分を除去
した後に、本方法はゲートトレンチ８４中にシリコン窒
化物の側壁７２を形成する。本方法は次に、ゲートトレ
ンチ８４内を除いて、二酸化シリコン層９２と非晶質シ
リコン層９０を除去する。最後に、本方法はゲート領域
７４、シリサイド化されたソース／ドレイン接合８０、
８１、シリサイドのストラップ７４を備えるドープされ
たゲート電極８９、そしてデバイスコンタクトを完成さ
せ、突き抜け現象耐性の向上した進歩したＬＤＤ ＩＧ
ＦＥＴを提供する。
れたドレイン（ＬＤＤ）接合領域８２を有するトランジ
スタ６０を作製するものであり、まず能動デバイス島６
２を形成し、次にその中へ側壁９４を有するゲートトレ
ンチ８４を配置する。本方法はゲートトレンチ８４中に
ゲート誘電体８６を形成し、そのゲート誘電体を覆って
非晶質シリコン層９０と二酸化シリコン層９２とを堆積
させる。次に、本方法はゲートトレンチ８４及び非晶質
シリコン層９０の平坦な表面から二酸化シリコン層９２
を除去すること無しに側壁９４から二酸化シリコン層９
２を選択的にエッチングする。次に、本方法は能動デバ
イス島６２中に少なくとも１つの垂直または側壁状のＬ
ＤＤ接合８２を形成し、ゲートトレンチ８４中の酸化物
層９２部分の下側の非晶質シリコン層９０をドープす
る。非晶質シリコン層９０の予め定められた部分を除去
した後に、本方法はゲートトレンチ８４中にシリコン窒
化物の側壁７２を形成する。本方法は次に、ゲートトレ
ンチ８４内を除いて、二酸化シリコン層９２と非晶質シ
リコン層９０を除去する。最後に、本方法はゲート領域
７４、シリサイド化されたソース／ドレイン接合８０、
８１、シリサイドのストラップ７４を備えるドープされ
たゲート電極８９、そしてデバイスコンタクトを完成さ
せ、突き抜け現象耐性の向上した進歩したＬＤＤ ＩＧ
ＦＥＴを提供する。
【図１】従来技術のＬＤＤ ＩＧＦＥＴについてそれの
横型ＬＤＤ接合を示す側面模式図。
横型ＬＤＤ接合を示す側面模式図。
【図２】突き抜け漏れ電流の有害な効果を示すドレイン
電流ＩD 対ゲート電圧ＶGSのグラフ図。
電流ＩD 対ゲート電圧ＶGSのグラフ図。
【図３】本発明の好適実施例に従って形成されたＬＤＤ
ＩＧＦＥＴを示す図。
ＩＧＦＥＴを示す図。
【図４】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図５】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図６】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図７】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図８】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図９】図３のＬＤＤ ＩＧＦＥＴを作製するための好
適実施例の方法の段階を順次示す模式図。
適実施例の方法の段階を順次示す模式図。
【図１０】図３のＬＤＤ ＩＧＦＥＴを作製するための
好適実施例の方法の段階を順次示す模式図。
好適実施例の方法の段階を順次示す模式図。
【図１１】図３のＬＤＤ ＩＧＦＥＴを作製するための
好適実施例の方法の段階を順次示す模式図。
好適実施例の方法の段階を順次示す模式図。
【図１２】図３のＬＤＤ ＩＧＦＥＴを作製するための
好適実施例の方法の段階を順次示す模式図。
好適実施例の方法の段階を順次示す模式図。
【図１３】図３のＬＤＤ ＩＧＦＥＴを作製するための
好適実施例の方法の段階を順次示す模式図。
好適実施例の方法の段階を順次示す模式図。
【図１４】図３のＬＤＤ ＩＧＦＥＴを作製するための
好適実施例の方法の段階を順次示す模式図。
好適実施例の方法の段階を順次示す模式図。
【図１５】本発明の別の好適実施例に従って形成された
ＬＤＤ ＩＧＦＥＴの側面模式図。
ＬＤＤ ＩＧＦＥＴの側面模式図。
【図１６】本発明の別の実施例の方法の段階を順次示す
模式図。
模式図。
【図１７】本発明の別の実施例の方法の段階を順次示す
模式図。
模式図。
【図１８】本発明の別の実施例の方法の段階を順次示す
模式図。
模式図。
１０ ＬＤＤ ＩＧＦＥＴ １２ ウエル １４，１６ ソース−ドレイン領域 １５ ＬＤＤ接合 １８，１９ フィールド絶縁領域 ２０ ゲート ２４ 側壁スペーサ ３６，３８ 区分 ３２，３４ 切片 ６０ ＬＤＤ ＩＧＦＥＴデバイス構造 ６２ 能動デバイス島 ６４，６６ フィールド絶縁領域 ６８，７０ チャネルストップ領域 ７２ 窒化物側壁 ７４ シリサイドゲート ７６，７８ シリサイド化ソース−ドレイン領域 ８０，８１ ソース−ドレイン接合領域 ８２ ＬＤＤ接合 ８４ ゲートトレンチ ８６ ゲート誘電体 ８８ チャネルドーパント ８９ 多結晶シリコンゲート ９０ 非晶質シリコン層 ９２ 二酸化シリコン層 ９４ 側壁 ９６，９８ 平坦な表面 １００，１０２ 酸化物層 １２２ 埋め込み酸化物部 １２４，１２６ 局部相互接続 １２８，１３０ ソース／ドレイン誘電体区分 １３２，１３４ 多結晶シリコン
Claims (2)
- 【請求項１】 小さい突き抜け漏れ電流（パンチスルー
・リーク）を有する絶縁ゲート電界効果トランジスタ装
置であって：基板材料中の窪んだデバイスチャネル領
域、 前記基板領域内に広がり、前記窪んだチャネル領域に隣
接するトレンチゲート領域、 前記トレンチゲート領域に隣接し、前記基板材料内にあ
る少なくとも１つの低濃度にドープされた接合、 を含む装置。 - 【請求項２】 小さい突き抜け漏れ電流を有する絶縁ゲ
ート電界効果トランジスタを作製するための方法であっ
て：基板材料中に窪んだゲートトレンチ領域を形成する
こと、 前記窪んだゲートトレンチ領域の下側に、ゲート誘電層
によって前記窪んだゲート領域から分離された窪んだチ
ャネル領域を形成すること、及び前記基板材料中に前記
窪んだゲートトレンチ領域に隣接して本質的に垂直な低
濃度にドープされた接合を形成すること、 の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US894413 | 1978-04-07 | ||
| US89441392A | 1992-06-05 | 1992-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177377A true JPH06177377A (ja) | 1994-06-24 |
Family
ID=25403046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13492093A Pending JPH06177377A (ja) | 1992-06-05 | 1993-06-04 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177377A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-06-04 JP JP13492093A patent/JPH06177377A/ja active Pending
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| US9274236B2 (en) | 2000-04-12 | 2016-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
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