JPH11154752A - 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 - Google Patents
薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法Info
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- JPH11154752A JPH11154752A JP32085897A JP32085897A JPH11154752A JP H11154752 A JPH11154752 A JP H11154752A JP 32085897 A JP32085897 A JP 32085897A JP 32085897 A JP32085897 A JP 32085897A JP H11154752 A JPH11154752 A JP H11154752A
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Abstract
(57)【要約】
【課題】 チャネルエッチ型薄膜トランジスタのｎ−ａ
−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部への電界集中を抑制
し、オフ電流を低減する。 【解決手段】 Ａｌ／Ｃｒからなる金属膜をスパッタリ
ング法等により成膜し、異方性エッチングによりソース
電極線６、ドレイン電極７を形成し、これらをマスクと
してチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッ
チングにより除去する。以上の工程により、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成する。このような庇構
造にすることにより、電界集中をドレイン側エッジ部か
ら移動させ、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合
部への電界集中によるトンネル効果を抑制し、オフ電流
を低減することができる。その結果、オン電流／オフ電
流比が向上し、コントラスト比、画像安定性の向上が図
られ、表示品質の高い液晶表示装置が得られる。
−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部への電界集中を抑制
し、オフ電流を低減する。 【解決手段】 Ａｌ／Ｃｒからなる金属膜をスパッタリ
ング法等により成膜し、異方性エッチングによりソース
電極線６、ドレイン電極７を形成し、これらをマスクと
してチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッ
チングにより除去する。以上の工程により、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成する。このような庇構
造にすることにより、電界集中をドレイン側エッジ部か
ら移動させ、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合
部への電界集中によるトンネル効果を抑制し、オフ電流
を低減することができる。その結果、オン電流／オフ電
流比が向上し、コントラスト比、画像安定性の向上が図
られ、表示品質の高い液晶表示装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびこれを用いた液晶表示装置並びにＴＦＴアレイ基
板の製造方法に関し、特にアクティブマトリクス型液晶
表示装置に使用される薄膜トランジスタのオフ電流の低
減に関するものである。
およびこれを用いた液晶表示装置並びにＴＦＴアレイ基
板の製造方法に関し、特にアクティブマトリクス型液晶
表示装置に使用される薄膜トランジスタのオフ電流の低
減に関するものである。
【０００２】
【従来の技術】フラットパネルディスプレイ、中でもア
クティブマトリクス型液晶表示装置は、高度情報化社
会、マルチメディアの時代において中核となるデバイス
の一つとして期待されている。アクティブマトリクス型
液晶表示装置は、各画素をスイッチング素子である薄膜
トランジスタ（以後ＴＦＴと称す）により駆動させるた
め、画素のコントラストを十分にとることができるとい
う利点がある。図６(a) は、従来のＴＦＴを用いたアク
ティブマトリクス型液晶表示装置の一画素の構造を示す
平面図、図６(b) は、図６(a) のＡ−Ｂで切断した場合
の逆スタガー型ＴＦＴの構造を示す断面図である。図に
おいて、１は透明絶縁性基板であるガラス基板、２はガ
ラス基板１上に形成されたゲート電極線、３は窒化シリ
コン（ＳｉＮX ）膜等よりなるゲート絶縁膜、４はゲー
ト電極２上にゲート絶縁膜３を介して設けられ、その中
央部がチャネルとなる真性半導体層であるアモルファス
シリコン層（以下ｉ−ａ−Ｓｉ層と記す）、５はｉ−ａ
−Ｓｉ層４上のソース／ドレイン接点領域に設けられ、
ｎ型の不純物であるリンを含むｎ＋アモルファスシリコ
ン層（以下ｎ−ａ−Ｓｉ層と記す）、６、７はｉ−ａ−
Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形
成するソース電極線およびドレイン電極、８はＩＴＯ等
の透明導電膜よりなる画素電極、９はゲート電極線２と
接続された保持容量電極をそれぞれ示す。
クティブマトリクス型液晶表示装置は、高度情報化社
会、マルチメディアの時代において中核となるデバイス
の一つとして期待されている。アクティブマトリクス型
液晶表示装置は、各画素をスイッチング素子である薄膜
トランジスタ（以後ＴＦＴと称す）により駆動させるた
め、画素のコントラストを十分にとることができるとい
う利点がある。図６(a) は、従来のＴＦＴを用いたアク
ティブマトリクス型液晶表示装置の一画素の構造を示す
平面図、図６(b) は、図６(a) のＡ−Ｂで切断した場合
の逆スタガー型ＴＦＴの構造を示す断面図である。図に
おいて、１は透明絶縁性基板であるガラス基板、２はガ
ラス基板１上に形成されたゲート電極線、３は窒化シリ
コン（ＳｉＮX ）膜等よりなるゲート絶縁膜、４はゲー
ト電極２上にゲート絶縁膜３を介して設けられ、その中
央部がチャネルとなる真性半導体層であるアモルファス
シリコン層（以下ｉ−ａ−Ｓｉ層と記す）、５はｉ−ａ
−Ｓｉ層４上のソース／ドレイン接点領域に設けられ、
ｎ型の不純物であるリンを含むｎ＋アモルファスシリコ
ン層（以下ｎ−ａ−Ｓｉ層と記す）、６、７はｉ−ａ−
Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形
成するソース電極線およびドレイン電極、８はＩＴＯ等
の透明導電膜よりなる画素電極、９はゲート電極線２と
接続された保持容量電極をそれぞれ示す。
【０００３】従来の逆スタガー型ＴＦＴの製造方法を図
７を用いて説明する。まず、ガラス基板１上に低抵抗で
高融点材料であるＣｒ等の金属膜をスパッタリング法等
で成膜し、写真製版およびエッチングによるパターン形
成を行いゲート電極２を形成する（図７(a) ）。次に、
ＳｉＮX 膜よりなるゲート絶縁膜３を介して、チャネル
となるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域と
なるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vap
or Deposition ）法により連続成膜し（図７(b) ）、ｉ
−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状
にパターニングする（図７(c) ）。次に、ＣｒおよびＡ
ｌ等を主成分とする金属膜をスパッタリング法等で成膜
し、パターン形成を行い、ソース電極線６、ドレイン電
極７を形成し、これらをマスクとしてチャネル上の不要
なｎ−ａ−Ｓｉ層５をドライエッチング等により除去
し、逆スタガー型ＴＦＴが形成される（図７(d) ）。
７を用いて説明する。まず、ガラス基板１上に低抵抗で
高融点材料であるＣｒ等の金属膜をスパッタリング法等
で成膜し、写真製版およびエッチングによるパターン形
成を行いゲート電極２を形成する（図７(a) ）。次に、
ＳｉＮX 膜よりなるゲート絶縁膜３を介して、チャネル
となるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域と
なるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vap
or Deposition ）法により連続成膜し（図７(b) ）、ｉ
−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状
にパターニングする（図７(c) ）。次に、ＣｒおよびＡ
ｌ等を主成分とする金属膜をスパッタリング法等で成膜
し、パターン形成を行い、ソース電極線６、ドレイン電
極７を形成し、これらをマスクとしてチャネル上の不要
なｎ−ａ−Ｓｉ層５をドライエッチング等により除去
し、逆スタガー型ＴＦＴが形成される（図７(d) ）。
【０００４】
【発明が解決しようとする課題】液晶表示装置では、液
晶を挟む電極間に蓄積される電荷をＴＦＴにより制御
し、電極間の電界により液晶の配向を変化させ、ガラス
基板下のバックライト（背面光）の透過を制御させるこ
とにより画面表示を行う。そのため、必要な電荷を一定
時間保持させなければならない。この保持期間中に電荷
が変動すると、表示特性に影響を与える。保持期間中の
電荷変動を最小限に抑制するためには、ＴＦＴのオフ電
流、すなわちＩｄ- Ｖｇ特性におけるＶｇ時のドレイン
電流を小さくしなければならない。ＴＦＴでは、真性半
導体層であるイントリンシックなアモルファスシリコン
層（ｉ−ａ−Ｓｉ層４）が使用されており、その真性キ
ャリア密度が小さいため、オフ電流は小さいとされてい
る。しかしながら、従来の逆スタガー型ＴＦＴの構造で
は、ｎ−ａ−Ｓｉ層５／ｉ−ａ−Ｓｉ層４接合部界面の
不純物であるリンのプロファイルが急峻であるために、
ドレイン電極７側、特にドレインエッジ部側において発
生する電界が非常に大きくなる。その電界強度は１Ｅ６
Ｖ／cmになり、アバランシェ破壊の領域となる。そのた
め、深い負のゲートバイアスが印加された場合には大き
なオフ電流が流れることになる。この機構によるオフ電
流を減少させるためには、電界の緩和が有効であり、オ
フ電流の低減は安定した良好な表示特性を得るために重
要な課題であった。
晶を挟む電極間に蓄積される電荷をＴＦＴにより制御
し、電極間の電界により液晶の配向を変化させ、ガラス
基板下のバックライト（背面光）の透過を制御させるこ
とにより画面表示を行う。そのため、必要な電荷を一定
時間保持させなければならない。この保持期間中に電荷
が変動すると、表示特性に影響を与える。保持期間中の
電荷変動を最小限に抑制するためには、ＴＦＴのオフ電
流、すなわちＩｄ- Ｖｇ特性におけるＶｇ時のドレイン
電流を小さくしなければならない。ＴＦＴでは、真性半
導体層であるイントリンシックなアモルファスシリコン
層（ｉ−ａ−Ｓｉ層４）が使用されており、その真性キ
ャリア密度が小さいため、オフ電流は小さいとされてい
る。しかしながら、従来の逆スタガー型ＴＦＴの構造で
は、ｎ−ａ−Ｓｉ層５／ｉ−ａ−Ｓｉ層４接合部界面の
不純物であるリンのプロファイルが急峻であるために、
ドレイン電極７側、特にドレインエッジ部側において発
生する電界が非常に大きくなる。その電界強度は１Ｅ６
Ｖ／cmになり、アバランシェ破壊の領域となる。そのた
め、深い負のゲートバイアスが印加された場合には大き
なオフ電流が流れることになる。この機構によるオフ電
流を減少させるためには、電界の緩和が有効であり、オ
フ電流の低減は安定した良好な表示特性を得るために重
要な課題であった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、チャネルエッチ型薄膜トランジ
スタのｎ−ａ−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部における
電界集中を抑制し、オフ電流を低減するとにより、コン
トラスト比および画像安定性の向上を図り、表示品質の
高い液晶表示装置を得ることを目的とする。
ためになされたもので、チャネルエッチ型薄膜トランジ
スタのｎ−ａ−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部における
電界集中を抑制し、オフ電流を低減するとにより、コン
トラスト比および画像安定性の向上を図り、表示品質の
高い液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係わる薄膜トラ
ンジスタは、透明絶縁性基板上に形成されたゲート電極
と、このゲート電極上にゲート絶縁膜を介して設けら
れ、その中央部がチャネルとなる真性半導体層と、この
真性半導体層上のソース／ドレイン接点領域に設けられ
たｎ型の不純物を含む半導体層と、真性半導体層および
不純物を含む半導体層と共に半導体素子を形成するソー
ス電極およびドレイン電極を備え、ソース／ドレイン電
極のチャネル側のエッジ部を内側に伸ばし、チャネル上
に庇を形成したものである。また、透明絶縁性基板上に
形成されたゲート電極と、このゲート電極上にゲート絶
縁膜を介して設けられ、その中央部がチャネルとなる真
性半導体層と、この真性半導体層上のソース／ドレイン
接点領域に設けられたｎ型の不純物を含む半導体層と、
真性半導体層および不純物を含む半導体層と共に半導体
素子を成するソース電極およびドレイン電極を備え、ソ
ース／ドレイン電極および不純物を含む半導体層のチャ
ネル側のエッジ部を内側に伸ばし、チャネル上に庇を形
成したものである。さらに、本発明に係わる液晶表示装
置は、上記いずれかの薄膜トランジスタを含むスイッチ
ング素子およびこのスイッチング素子を経てそれぞれ制
御される表示素子を有するＴＦＴアレイ基板と、ＴＦＴ
アレイ基板との間に液晶を挟持する対向電極基板と、ス
イッチング素子の駆動回路を備えたものである。
ンジスタは、透明絶縁性基板上に形成されたゲート電極
と、このゲート電極上にゲート絶縁膜を介して設けら
れ、その中央部がチャネルとなる真性半導体層と、この
真性半導体層上のソース／ドレイン接点領域に設けられ
たｎ型の不純物を含む半導体層と、真性半導体層および
不純物を含む半導体層と共に半導体素子を形成するソー
ス電極およびドレイン電極を備え、ソース／ドレイン電
極のチャネル側のエッジ部を内側に伸ばし、チャネル上
に庇を形成したものである。また、透明絶縁性基板上に
形成されたゲート電極と、このゲート電極上にゲート絶
縁膜を介して設けられ、その中央部がチャネルとなる真
性半導体層と、この真性半導体層上のソース／ドレイン
接点領域に設けられたｎ型の不純物を含む半導体層と、
真性半導体層および不純物を含む半導体層と共に半導体
素子を成するソース電極およびドレイン電極を備え、ソ
ース／ドレイン電極および不純物を含む半導体層のチャ
ネル側のエッジ部を内側に伸ばし、チャネル上に庇を形
成したものである。さらに、本発明に係わる液晶表示装
置は、上記いずれかの薄膜トランジスタを含むスイッチ
ング素子およびこのスイッチング素子を経てそれぞれ制
御される表示素子を有するＴＦＴアレイ基板と、ＴＦＴ
アレイ基板との間に液晶を挟持する対向電極基板と、ス
イッチング素子の駆動回路を備えたものである。
【０００７】また、本発明に係わるＴＦＴアレイ基板の
製造方法は、透明絶縁性基板上に金属薄膜を成膜し、パ
ターン形成によりゲート電極線を形成する工程と、ゲー
ト電極線上にゲート絶縁膜を介してチャネルとなる真性
半導体層およびソース／ドレイン接点領域となるｎ型の
不純物を含む半導体層を連続して成膜し、アイランド状
にパターニングする工程と、透明導電膜をスパッタリン
グ法等で成膜し、パターン形成により画素電極を形成す
る工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法
等で成膜し、異方性エッチングによりソース／ドレイン
電極を形成する工程と、チャネル上の不要な不純物を含
む半導体層を等方性エッチングにより除去する工程を含
み、ソース／ドレイン電極のチャネル側のエッジ部を内
側に伸ばし、チャネル上に庇を形成するものである。
製造方法は、透明絶縁性基板上に金属薄膜を成膜し、パ
ターン形成によりゲート電極線を形成する工程と、ゲー
ト電極線上にゲート絶縁膜を介してチャネルとなる真性
半導体層およびソース／ドレイン接点領域となるｎ型の
不純物を含む半導体層を連続して成膜し、アイランド状
にパターニングする工程と、透明導電膜をスパッタリン
グ法等で成膜し、パターン形成により画素電極を形成す
る工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法
等で成膜し、異方性エッチングによりソース／ドレイン
電極を形成する工程と、チャネル上の不要な不純物を含
む半導体層を等方性エッチングにより除去する工程を含
み、ソース／ドレイン電極のチャネル側のエッジ部を内
側に伸ばし、チャネル上に庇を形成するものである。
【０００８】また、透明絶縁性基板上に金属薄膜を成膜
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、パターン形成によりソース／ドレ
イン電極を形成する工程と、チャネル上の不要な不純物
を含む半導体層と、その下部の真性半導体層の一部を異
なる速度でエッチングする工程を含み、ソース／ドレイ
ン電極のチャネル側のエッジ部を内側に伸ばし、チャネ
ル上に庇を形成するものである。
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、パターン形成によりソース／ドレ
イン電極を形成する工程と、チャネル上の不要な不純物
を含む半導体層と、その下部の真性半導体層の一部を異
なる速度でエッチングする工程を含み、ソース／ドレイ
ン電極のチャネル側のエッジ部を内側に伸ばし、チャネ
ル上に庇を形成するものである。
【０００９】また、透明絶縁性基板上に金属薄膜を成膜
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、異方性エッチングによりソース／
ドレイン電極を形成し、さらに、チャネル上の不要な不
純物を含む半導体層を異方性エッチングにより除去する
工程と、チャネル部の真性半導体層の一部を等方性エッ
チングにより除去する工程を含み、ソース／ドレイン電
極および不純物を含む半導体層のチャネル側のエッジ部
を内側に伸ばし、チャネル上に庇を形成するものであ
る。
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、異方性エッチングによりソース／
ドレイン電極を形成し、さらに、チャネル上の不要な不
純物を含む半導体層を異方性エッチングにより除去する
工程と、チャネル部の真性半導体層の一部を等方性エッ
チングにより除去する工程を含み、ソース／ドレイン電
極および不純物を含む半導体層のチャネル側のエッジ部
を内側に伸ばし、チャネル上に庇を形成するものであ
る。
【００１０】さらに、透明絶縁性基板上に金属薄膜を成
膜し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、ドライエッチングによりソース／
ドレイン電極を形成する工程と、チャネル上の不要な不
純物を含む半導体層をウエットエッチングにより除去す
る工程を含み、ソース／ドレイン電極および不純物を含
む半導体層のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。
膜し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、ドライエッチングによりソース／
ドレイン電極を形成する工程と、チャネル上の不要な不
純物を含む半導体層をウエットエッチングにより除去す
る工程を含み、ソース／ドレイン電極および不純物を含
む半導体層のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。
【００１１】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図について説明する。図１(a) は、本発明
の実施の形態１であるアクティブマトリクス型液晶表示
装置の一画素の構造を示す平面図、図１(b) は、図１
(a) のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構
造を示す断面図である。図において、１は透明絶縁性基
板であるガラス基板、２はガラス基板１上に形成された
ゲート電極線、３は窒化シリコン（ＳｉＮX ）膜等より
なるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜
３を介して設けられ、その中央部がチャネルとなる真性
半導体層であるｉ−ａ−Ｓｉ層、５はｉ−ａ−Ｓｉ層４
上のソース／ドレイン接点領域に設けられたｎ型の不純
物であるリンを含むｎ−ａ−Ｓｉ層、６、７は上記ｉ−
ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子
を形成するソース電極線およびドレイン電極、８はＩＴ
Ｏ等の透明導電膜よりなる画素電極、９はゲート電極線
２と接続された保持容量電極をそれぞれ示す。本実施の
形態では、ソース電極６およびドレイン電極７のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
したことを特徴とする。
実施の形態を図について説明する。図１(a) は、本発明
の実施の形態１であるアクティブマトリクス型液晶表示
装置の一画素の構造を示す平面図、図１(b) は、図１
(a) のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構
造を示す断面図である。図において、１は透明絶縁性基
板であるガラス基板、２はガラス基板１上に形成された
ゲート電極線、３は窒化シリコン（ＳｉＮX ）膜等より
なるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜
３を介して設けられ、その中央部がチャネルとなる真性
半導体層であるｉ−ａ−Ｓｉ層、５はｉ−ａ−Ｓｉ層４
上のソース／ドレイン接点領域に設けられたｎ型の不純
物であるリンを含むｎ−ａ−Ｓｉ層、６、７は上記ｉ−
ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子
を形成するソース電極線およびドレイン電極、８はＩＴ
Ｏ等の透明導電膜よりなる画素電極、９はゲート電極線
２と接続された保持容量電極をそれぞれ示す。本実施の
形態では、ソース電極６およびドレイン電極７のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
したことを特徴とする。
【００１２】本実施の形態による逆スタガー型ＴＦＴを
採用したＴＦＴアレイ基板の製造方法を図２を用いて説
明する。まず、ガラス基板１上に低抵抗で高融点材料で
あるＣｒ等の金属膜をスパッタリング法等で成膜し、写
真製版およびエッチングによるパターン形成によりゲー
ト電極線２を形成する。次に、ＳｉＮX 膜よりなるゲー
ト絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層
４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５
をプラズマＣＶＤ（Chemical Vapor Deposition）法に
より連続成膜する。この時、ゲート絶縁膜３の膜厚は４
００ｎｍ、ｉ−ａ−Ｓｉ層４の膜厚は１５０ｎｍ程度と
する。次に、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５
をアイランド状にパターニングし、透明導電膜からなる
画素電極（図示せず）を形成する。続いてＡｌ／Ｃｒか
らなる金属膜をスパッタリング法等により成膜し（図２
(a) ）、異方性エッチングによりソース電極線６、ドレ
イン電極７を形成し（図２(b) ）、これらをマスクとし
てチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッチ
ングにより除去（バックチャネルエッチング）した後、
保護膜（図示せず）を形成する。以上の工程により、ソ
ース電極６およびドレイン電極７のチャネル側のエッジ
部が内側に伸びた庇構造を有する逆スタガー型ＴＦＴが
形成される（図２(c) ）。
採用したＴＦＴアレイ基板の製造方法を図２を用いて説
明する。まず、ガラス基板１上に低抵抗で高融点材料で
あるＣｒ等の金属膜をスパッタリング法等で成膜し、写
真製版およびエッチングによるパターン形成によりゲー
ト電極線２を形成する。次に、ＳｉＮX 膜よりなるゲー
ト絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層
４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５
をプラズマＣＶＤ（Chemical Vapor Deposition）法に
より連続成膜する。この時、ゲート絶縁膜３の膜厚は４
００ｎｍ、ｉ−ａ−Ｓｉ層４の膜厚は１５０ｎｍ程度と
する。次に、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５
をアイランド状にパターニングし、透明導電膜からなる
画素電極（図示せず）を形成する。続いてＡｌ／Ｃｒか
らなる金属膜をスパッタリング法等により成膜し（図２
(a) ）、異方性エッチングによりソース電極線６、ドレ
イン電極７を形成し（図２(b) ）、これらをマスクとし
てチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッチ
ングにより除去（バックチャネルエッチング）した後、
保護膜（図示せず）を形成する。以上の工程により、ソ
ース電極６およびドレイン電極７のチャネル側のエッジ
部が内側に伸びた庇構造を有する逆スタガー型ＴＦＴが
形成される（図２(c) ）。
【００１３】本実施の形態によれば、ソース電極６およ
びドレイン電極７のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成することで、電界集中をドレ
イン側エッジ部から移動させ、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界集中によるトンネル効果を
抑制し、オフ電流を低減することができる。その結果、
保持容量電極が小型化でき、高開口率化が図られる。さ
らに、本実施の形態によるＴＦＴを含むスイッチング素
子およびこのスイッチング素子を経てそれぞれ制御され
る表示素子を有するＴＦＴアレイ基板と対向電極基板の
間に液晶を挟持し、スイッチング素子の駆動回路を備え
た液晶表示装置においては、オフ電流の低減によりオン
電流／オフ電流比が向上し、コントラスト比、画像安定
性の向上が図られる。
びドレイン電極７のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成することで、電界集中をドレ
イン側エッジ部から移動させ、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界集中によるトンネル効果を
抑制し、オフ電流を低減することができる。その結果、
保持容量電極が小型化でき、高開口率化が図られる。さ
らに、本実施の形態によるＴＦＴを含むスイッチング素
子およびこのスイッチング素子を経てそれぞれ制御され
る表示素子を有するＴＦＴアレイ基板と対向電極基板の
間に液晶を挟持し、スイッチング素子の駆動回路を備え
た液晶表示装置においては、オフ電流の低減によりオン
電流／オフ電流比が向上し、コントラスト比、画像安定
性の向上が図られる。
【００１４】実施の形態２．図３は、本発明の実施の形
態２による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、ソース電極６およびドレイン電極７形成後、チャネ
ル上の不要なｎ−ａ−Ｓｉ層５と、その下部のｉ−ａ−
Ｓｉ層４の一部を異なる速度でエッチングすることで、
図３に示すような庇構造を形成するものである。このよ
うな庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流
を低減することができ、上記実施の形態１と同様の効果
が得られる。
態２による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、ソース電極６およびドレイン電極７形成後、チャネ
ル上の不要なｎ−ａ−Ｓｉ層５と、その下部のｉ−ａ−
Ｓｉ層４の一部を異なる速度でエッチングすることで、
図３に示すような庇構造を形成するものである。このよ
うな庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流
を低減することができ、上記実施の形態１と同様の効果
が得られる。
【００１５】実施の形態３．図４は、本発明の実施の形
態３による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、Ａｌ／Ｃｒ等の金属薄膜をスパッタリング法等で成
膜し、異方性エッチングによりソース電極線６およびド
レイン電極７を形成し、さらに、チャネル上の不要なｎ
−ａ−Ｓｉ層５を異方性エッチングにより除去した後、
チャネル部のｉ−ａ−Ｓｉ層４の一部を等方性エッチン
グにより除去することで、図４に示すように、ソース電
極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
するものである。このような庇構造にすることにより、
ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の
集中を抑制し、オフ電流を低減することができ、上記実
施の形態１、２と同様の効果が得られる。
態３による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、Ａｌ／Ｃｒ等の金属薄膜をスパッタリング法等で成
膜し、異方性エッチングによりソース電極線６およびド
レイン電極７を形成し、さらに、チャネル上の不要なｎ
−ａ−Ｓｉ層５を異方性エッチングにより除去した後、
チャネル部のｉ−ａ−Ｓｉ層４の一部を等方性エッチン
グにより除去することで、図４に示すように、ソース電
極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
するものである。このような庇構造にすることにより、
ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の
集中を抑制し、オフ電流を低減することができ、上記実
施の形態１、２と同様の効果が得られる。
【００１６】実施の形態４．図５は、本発明の実施の形
態４による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１〜３では、エッチング方法および
速度を変えることにより、チャネル上に庇を形成した。
本実施の形態では、ソース電極６およびドレイン電極７
をドライエッチングにより形成し、チャネル上の不要な
ｎ−ａ−Ｓｉ層５をウエットエッチングにより除去する
ことにより、ｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５の界
面にアンダーカットが生じることを利用して、図５に示
すように、ソース電極６、ドレイン電極７およびｎ−ａ
−Ｓｉ層５のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。本実施の形態によ
れば、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への
電界の集中を抑制し、オフ電流を低減することができ、
上記実施の形態１〜３と同様の効果が得られる。
態４による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１〜３では、エッチング方法および
速度を変えることにより、チャネル上に庇を形成した。
本実施の形態では、ソース電極６およびドレイン電極７
をドライエッチングにより形成し、チャネル上の不要な
ｎ−ａ−Ｓｉ層５をウエットエッチングにより除去する
ことにより、ｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５の界
面にアンダーカットが生じることを利用して、図５に示
すように、ソース電極６、ドレイン電極７およびｎ−ａ
−Ｓｉ層５のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。本実施の形態によ
れば、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への
電界の集中を抑制し、オフ電流を低減することができ、
上記実施の形態１〜３と同様の効果が得られる。
【００１７】
【発明の効果】以上のように、本発明によれば、ソース
／ドレイン電極のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成したので、真性半導体層とｎ
型の不純物を含む半導体層の接合部への電界集中による
トンネル効果が抑制され、オフ電流を低減することがで
きる。その結果、オン電流／オフ電流比が向上し、コン
トラスト比、画像安定性の向上が図られ、表示品質の高
い液晶表示装置が得られる。
／ドレイン電極のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成したので、真性半導体層とｎ
型の不純物を含む半導体層の接合部への電界集中による
トンネル効果が抑制され、オフ電流を低減することがで
きる。その結果、オン電流／オフ電流比が向上し、コン
トラスト比、画像安定性の向上が図られ、表示品質の高
い液晶表示装置が得られる。
【図１】 本発明の実施の形態１であるアクティブマト
リクス型液晶表示装置の一画素の構造を示す平面図と逆
スタガー型ＴＦＴの構造を示す断面図である。
リクス型液晶表示装置の一画素の構造を示す平面図と逆
スタガー型ＴＦＴの構造を示す断面図である。
【図２】 本発明の実施の形態１である逆スタガー型Ｔ
ＦＴの製造方法を示す図である。
ＦＴの製造方法を示す図である。
【図３】 本発明の実施の形態２である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。
ＦＴの構造を示す断面図である。
【図４】 本発明の実施の形態３である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。
ＦＴの構造を示す断面図である。
【図５】 本発明の実施の形態４である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。
ＦＴの構造を示す断面図である。
【図６】 従来のアクティブマトリクス型液晶表示装置
の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構
造を示す断面図である。
の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構
造を示す断面図である。
【図７】 従来の逆スタガー型ＴＦＴの製造方法を示す
図である。
図である。
１ ガラス基板、２ ゲート電極線、３ ゲート絶縁
膜、４ ｉ−ａ−Ｓｉ層、５ ｎ−ａ−Ｓｉ層、６ ソ
ース電極線、７ ドレイン電極、８ 画素電極、９ 保
持容量電極。
膜、４ ｉ−ａ−Ｓｉ層、５ ｎ−ａ−Ｓｉ層、６ ソ
ース電極線、７ ドレイン電極、８ 画素電極、９ 保
持容量電極。
Claims (7)
- 【請求項１】 透明絶縁性基板上に形成されたゲート電
極、 上記ゲート電極上にゲート絶縁膜を介して設けられ、そ
の中央部がチャネルとなる真性半導体層と、この真性半
導体層上のソース／ドレイン接点領域に設けられたｎ型
の不純物を含む半導体層、 上記真性半導体層および上記不純物を含む半導体層と共
に半導体素子を形成するソース電極およびドレイン電極
を備え、上記ソース／ドレイン電極のチャネル側のエッ
ジ部を内側に伸ばし、チャネル上に庇を形成したことを
特徴とする薄膜トランジスタ。 - 【請求項２】 透明絶縁性基板上に形成されたゲート電
極、 上記ゲート電極上にゲート絶縁膜を介して設けられ、そ
の中央部がチャネルとなる真性半導体層と、この真性半
導体層上のソース／ドレイン接点領域に設けられたｎ型
の不純物を含む半導体層、 上記真性半導体層および上記不純物を含む半導体層と共
に半導体素子を形成するソース電極およびドレイン電極
を備え、上記ソース／ドレイン電極および上記不純物を
含む半導体層のチャネル側のエッジ部を内側に伸ばし、
チャネル上に庇を形成したことを特徴とする薄膜トラン
ジスタ。 - 【請求項３】 請求項１または請求項２に記載の薄膜ト
ランジスタを含むスイッチング素子およびこのスイッチ
ング素子を経てそれぞれ制御される表示素子を有するＴ
ＦＴアレイ基板と、上記ＴＦＴアレイ基板との間に液晶
を挟持する対向電極基板と、上記スイッチング素子の駆
動回路を備えたことを特徴とする液晶表示装置。 - 【請求項４】 透明絶縁性基板上に金属薄膜を成膜し、
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、異方性エッチングによりソース／ドレイン電極を形
成する工程、 チャネル上の不要な上記不純物を含む半導体層を等方性
エッチングにより除去する工程を含み、上記ソース／ド
レイン電極のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成することを特徴とするＴＦＴアレイ
基板の製造方法。 - 【請求項５】 透明絶縁性基板上に金属薄膜を成膜し、
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、パターン形成によりソース／ドレイン電極を形成す
る工程、 チャネル上の不要な上記不純物を含む半導体層と、その
下部の真性半導体層の一部を異なる速度でエッチングす
る工程を含み、上記ソース／ドレイン電極のチャネル側
のエッジ部を内側に伸ばし、チャネル上に庇を形成する
ことを特徴とするＴＦＴアレイ基板の製造方法。 - 【請求項６】 透明絶縁性基板上に金属薄膜を成膜し、
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、異方性エッチングによりソース／ドレイン電極を形
成し、さらに、チャネル上の不要な上記不純物を含む半
導体層を異方性エッチングにより除去する工程、 チャネル部の上記真性半導体層の一部を等方性エッチン
グにより除去する工程を含み、上記ソース／ドレイン電
極および上記不純物を含む半導体層のチャネル側のエッ
ジ部を内側に伸ばし、チャネル上に庇を形成することを
特徴とするＴＦＴアレイ基板の製造方法。 - 【請求項７】 透明絶縁性基板上に金属薄膜を成膜し、
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、ドライエッチングによりソース／ドレイン電極を形
成する工程、 チャネル上の不要な上記不純物を含む半導体層をウエッ
トエッチングにより除去する工程を含み、上記ソース／
ドレイン電極および上記不純物を含む半導体層のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
することを特徴とするＴＦＴアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32085897A JP3798133B2 (ja) | 1997-11-21 | 1997-11-21 | 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32085897A JP3798133B2 (ja) | 1997-11-21 | 1997-11-21 | 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154752A true JPH11154752A (ja) | 1999-06-08 |
| JP3798133B2 JP3798133B2 (ja) | 2006-07-19 |
Family
ID=18126047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32085897A Expired - Fee Related JP3798133B2 (ja) | 1997-11-21 | 1997-11-21 | 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3798133B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151381A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| US8111362B2 (en) | 2007-07-06 | 2012-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP2012212933A (ja) * | 2008-07-31 | 2012-11-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8334537B2 (en) | 2007-07-06 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| JP2014157893A (ja) * | 2013-02-15 | 2014-08-28 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JP2020188276A (ja) * | 2008-10-24 | 2020-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-11-21 JP JP32085897A patent/JP3798133B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11726378B2 (en) | 2007-07-06 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11194207B2 (en) | 2007-07-06 | 2021-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US8325285B2 (en) | 2007-07-06 | 2012-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US8334537B2 (en) | 2007-07-06 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US8462286B2 (en) | 2007-07-06 | 2013-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10712625B2 (en) | 2007-07-06 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US8842230B2 (en) | 2007-07-06 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10678107B2 (en) | 2007-07-06 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US8111362B2 (en) | 2007-07-06 | 2012-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9766526B2 (en) | 2007-07-06 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10338447B2 (en) | 2007-07-06 | 2019-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9496406B2 (en) | 2008-07-31 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2012212933A (ja) * | 2008-07-31 | 2012-11-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US11296121B2 (en) | 2008-07-31 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2020188276A (ja) * | 2008-10-24 | 2020-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011151381A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| US9202929B2 (en) | 2009-12-21 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
| JP2014157893A (ja) * | 2013-02-15 | 2014-08-28 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
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