KR20070002491A - Thin film transistor of poly silicon type, thin film transistor substrate having thereof, and method of fabricating the same - Google Patents

Thin film transistor of poly silicon type, thin film transistor substrate having thereof, and method of fabricating the same Download PDF

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Abstract

A polysilicon type TFT, and a TFT substrate having the same and a method for manufacturing the same are provided to minimize kink current and to prevent abnormal operation of a driving circuit by forming an active layer having a first and a second channel regions of different width. A TFT substrate includes a gate line, a data line(104) defined with a pixel region, a pixel electrode(122) formed at the pixel region, an active layer(114) having at least two channel regions with different width, and a polysilicon type TFT connected to the pixel electrode. The polysilicon type TFT further includes gate electrodes(106a,106b) connected with the gate line, a source electrode(108) connected with the data line, and a drain electrode(110) connected with the pixel electrode between the two channel regions.

Description

폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Of Poly Silicon Type, Thin Film Transistor Substrate Having Thereof, And Method of Fabricating The Same}Thin Film Transistor Of Poly Silicon Type, Thin Film Transistor Substrate Having Thereof, And Method of Fabricating The Same}

도 1은 종래 폴리 실리콘형 박막트랜지스터에서 발생되는 킹크 전류를 설명하기 위한 도면이다.1 is a view for explaining a kink current generated in a conventional polysilicon thin film transistor.

도 2는 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판을 나타내는 평면도이다.2 is a plan view showing a polysilicon thin film transistor substrate according to the present invention.

도 3은 도 2에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 3 is a cross-sectional view illustrating the thin film transistor substrate taken along the line "I-I '" in FIG.

도 4는 도 2 및 도 3에 도시된 제1 및 제2 채널 영역의 폭비율에 따른 킹크 스타팅 전압변화를 설명하기 위한 도면이다.4 is a view for explaining the change in kink starting voltage according to the width ratios of the first and second channel regions illustrated in FIGS. 2 and 3.

도 5는 도 2 및 도 3에 도시된 제1 및 제2 채널 영역의 폭비율이 3:7인 경우 드레인 전류를 설명하기 위한 도면이다.FIG. 5 is a diagram for describing drain current when the width ratio of the first and second channel regions shown in FIGS. 2 and 3 is 3: 7.

도 6a 내지 도 6f는 도 2 및 도 3에 도시된 폴리 실리콘형 박막트랜지스터 기판의 제조방법을 설명하기 위한 평면도 및 단면도이다.6A to 6F are plan views and cross-sectional views illustrating a method of manufacturing the polysilicon thin film transistor substrate illustrated in FIGS. 2 and 3.

< 도면의 주요부분에 대한 설명><Description of Main Parts of Drawing>

101 : 기판 102 : 게이트 라인101: substrate 102: gate line

104 : 데이터 라인 106 : 게이트 전극104: data line 106: gate electrode

110 : 드레인 전극 112 : 게이트 절연막110 drain electrode 112 gate insulating film

114 : 액티브층 116 : 버퍼층114: active layer 116: buffer layer

118 : 보호막 120,124 : 콘택홀118: protective film 120,124: contact hole

122 : 화소 전극 126 : 층간 절연막122: pixel electrode 126: interlayer insulating film

본 발명은 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 킹크 전류를 억제할 수 있는 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법에 관한 것이다.The present invention relates to a poly-silicon thin film transistor, a thin film transistor substrate having the same, and a manufacturing method thereof, and more particularly, to a poly-silicon thin film transistor capable of suppressing kink current, and a thin film transistor substrate having the same, and a method of manufacturing the same .

통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.In general, a liquid crystal display (LCD) displays an image corresponding to a video signal on a liquid crystal panel in which liquid crystal cells are arranged in a matrix by adjusting light transmittance of liquid crystal cells according to a video signal. In this case, a thin film transistor (TFT) is commonly used as a device for switching liquid crystal cells.

이러한 액정표시소자에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스 (Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.The thin film transistor used in the liquid crystal display device uses amorphous silicon or poly silicon as the semiconductor layer. The amorphous silicon thin film transistor has the advantage that the characteristics of the amorphous silicon film are relatively good and the characteristics are stable. However, the amorphous silicon thin film transistor has a disadvantage in that the response speed is low due to low charge mobility. Accordingly, the amorphous silicon thin film transistor has a disadvantage in that it is difficult to apply to a driving device of a high resolution display panel, a gate driver, and a data driver that require fast response speed.

폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.The polysilicon thin film transistor is suitable for a high resolution display panel requiring fast response speed due to high charge mobility, and has the advantage of embedding peripheral driving circuits in the display panel. Accordingly, liquid crystal displays using polysilicon thin film transistors have emerged.

그러나, 폴리 실리콘형 박막트랜지스터는 포화영역에서 일정한 전류가 흘러야 하지만 도 1에 도시된 바와 같이 포화영역에서 드레인 전류가 급격히 증가하는 킹크(Kink) 현상이 발생한다.However, in the polysilicon thin film transistor, although a constant current must flow in the saturation region, as shown in FIG. 1, a kink phenomenon occurs in which the drain current rapidly increases in the saturation region.

이는 포화동작영역에서 드레인 접합에서 발생하는 정공이 부동 전위를 갖는 채널 하부에 축적되고 이로 인해 채널 하부의 전위가 상승하여 소스 영역과 일정 전위 이상이 된다. 그러면 정공이 소스 영역으로 주입되고 동시에 전자가 채널 하부로 주입되어 드레인 전류가 증가하기 때문이다. 이러한 킹크 현상에 의해 구동회로의 소비전력이 증가되고 구동회로의 오동작이 야기된다.This is because holes generated at the drain junction in the saturation operation region accumulate in the lower portion of the channel having the floating potential, thereby increasing the potential in the lower portion of the channel and above the source region and a predetermined potential. This is because holes are injected into the source region and electrons are injected below the channel to increase the drain current. The kink phenomenon increases the power consumption of the driving circuit and causes a malfunction of the driving circuit.

따라서, 본 발명의 목적은 킹크 전류를 억제할 수 있는 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a poly-silicon type thin film transistor capable of suppressing kink current, a thin film transistor substrate having the same, and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 화소 영역에 형성되는 화소전극과; 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 액티브층을 포함하며 상기 화소전극과 접속되는 폴리 실리콘형 박막트랜지스터를 구비하는 것을 특징으로 한다.In order to achieve the above object, the thin film transistor substrate according to the present invention comprises a gate line; A data line crossing the gate line to provide a pixel area; A pixel electrode formed in the pixel region; An active layer having at least two channel regions spaced apart from each other by a predetermined interval and having different widths may include a polysilicon thin film transistor connected to the pixel electrode.

상기 폴리 실리콘형 박막트랜지스터는 상기 게이트라인과 접속된 게이트 전극과; 상기 데이터라인과 접속된 소스 전극과; 상기 화소전극과 접속된 드레인 전극을 구비하는 것을 특징으로 한다.The polysilicon thin film transistor may include a gate electrode connected to the gate line; A source electrode connected to the data line; And a drain electrode connected to the pixel electrode.

상기 액티브층은 상기 소스 전극과 접촉하는 소스 영역과; 상기 적어도 두 개의 채널 영역을 사이에 두고 상기 소스 영역과 마주보며 상기 드레인 전극과 접촉하는 드레인 영역과; 상기 적어도 두 개의 채널 영역들 사이에 형성되어 상기 채널 영역들을 분리하는 중간 영역을 포함하는 것을 특징으로 한다.The active layer includes a source region in contact with the source electrode; A drain region facing the source region with the at least two channel regions interposed therebetween and in contact with the drain electrode; And an intermediate region formed between the at least two channel regions to separate the channel regions.

상기 적어도 두 개의 채널 영역은 상기 소스 영역과 인접한 제1 채널 영역과; 상기 드레인 영역과 인접한 제2 채널 영역을 포함하는 것을 특징으로 한다.The at least two channel regions comprise a first channel region adjacent the source region; And a second channel region adjacent to the drain region.

상기 제1 채널 영역은 상기 제2 채널영역보다 폭이 좁은 것을 특징으로 한 다.The first channel region is narrower than the second channel region.

상기 제1 채널 영역의 폭은 상기 채널 영역의 폭 대비 3/7인 것을 특징으로 한다.The width of the first channel region is 3/7 compared to the width of the channel region.

상기 게이트 전극은 상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되며 게이트라인과 접속된 적어도 두 개인 것을 특징으로 한다.The gate electrode may be at least two overlapping each of the at least two channel regions insulated from each other and connected to the gate line.

상기 적어도 두 개의 게이트 전극은 상기 소스 전극과 인접한 제1 게이트 전극과; 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 한다.The at least two gate electrodes comprising a first gate electrode adjacent to the source electrode; And a second gate electrode adjacent to the drain electrode and having a width different from that of the first gate electrode.

상기 제1 게이트 전극이 폭은 상기 제2 게이트 전극의 폭 대비 3/7인 것을 특징으로 한다.The width of the first gate electrode is 3/7 compared to the width of the second gate electrode.

상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터는 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 구비하는 것을 특징으로 한다.In order to achieve the above object, the polysilicon thin film transistor according to the present invention is characterized by having a polysilicon active layer having at least two channel regions spaced at predetermined intervals and having different widths.

상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터의 제조방법은 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the method of manufacturing a polysilicon thin film transistor according to the present invention includes the step of forming a polysilicon active layer having at least two channel regions spaced apart at predetermined intervals and having different widths; It features.

상기 폴리 실리콘형 박막트랜지스터의 제조방법은 상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와; 상기 적어도 두 개의 채널 영역 각각과 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와; 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와; 상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극 및, 상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method of manufacturing the polysilicon thin film transistor may include forming a gate insulating film to cover the polysilicon active layer; Forming at least two gate electrodes on the gate insulating layer overlapping each of the at least two channel regions and connected to gate lines; Forming an interlayer insulating film to cover the gate electrode; And forming a source electrode connected to the data line crossing the gate line and a drain electrode facing each other with the source electrode and a channel region interposed therebetween on the interlayer insulating layer.

상기 액티브층을 형성하는 단계는 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하여 상기 소스 전극과 접속되는 소스 영역, 상기 드레인 전극과 접속되는 드레인 영역, 상기 소스 영역과 인접하며 상기 게이트 전극과 중첩되는 제1 채널 영역, 상기 드레인 영역과 인접하며 상기 게이트 전극과 중첩되는 제2 채널 영역, 상기 제1 채널 영역 및 제2 채널 영역 사이의 중간 영역을 가지도록 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the active layer may include a source region connected to the source electrode, a drain region connected to the drain electrode, and adjacent to the source region by implanting impurities into the active layer using the gate electrode as a mask. Forming a first channel region overlapping with an electrode, a second channel region adjacent to the drain region and overlapping with the gate electrode, and an intermediate region between the first channel region and the second channel region. It features.

상기 액티브층을 형성하는 단계는 상기 제1 채널 영역의 폭이 상기 제2 채널 영역의 폭 대비 3/7이 되도록 상기 액티브층을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the active layer may include forming the active layer so that the width of the first channel region is 3/7 of the width of the second channel region.

상기 적어도 두 개의 게이트 전극을 형성하는 단계는 상기 소스 전극과 인접한 제1 게이트 전극, 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 형성하는 단계인 것을 특징으로 한다.The forming of the at least two gate electrodes may include forming a first gate electrode adjacent to the source electrode and a second gate electrode adjacent to the drain electrode and having a different width from the first gate electrode. .

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 6f를 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 6F.

도 2는 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 3은 도 2에 도시된 박막트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.FIG. 2 is a plan view partially illustrating a polysilicon thin film transistor substrate according to the present invention, and FIG. 3 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 2 taken along line II ′.

도 2 및 도 3에 도시된 폴리 실리콘형 TFT 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT와, TFT와 접속된 화소 전극(122)을 구비한다. TFT는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.The polysilicon TFT substrate shown in Figs. 2 and 3 includes a TFT connected with the gate line 102 and the data line 104, and a pixel electrode 122 connected with the TFT. Although the TFT is formed of an N type or a P type, only the case of forming the N type will be described below.

TFT는 화소 전극(122)에 데이터 신호를 충전한다. 이를 위하여, TFT는 게이트 라인(102)과 접속된 게이트 전극(106)과, 데이터 라인(104)과 접속된 소스 전극(108)과, 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110)과, 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다. The TFT charges the data signal to the pixel electrode 122. To this end, the TFT is formed through the gate electrode 106 connected to the gate line 102, the source electrode 108 connected to the data line 104, and the pixel contact hole 120 passing through the passivation layer 118. A drain electrode 110 connected to the pixel electrode 122 and an active layer 114 forming a channel between the source electrode 108 and the drain electrode 110 by the gate electrode 106 are provided.

게이트 전극(106)에는 게이트 드라이버(도시하지 않음)의 게이트 신호가 게이트라인(102)을 통해 공급된다. 이 게이트 전극(106)은 적어도 두 개의 게이트 전극, 예를 들어 제1 및 제2 게이트 전극(106a,106b)을 포함한다. The gate signal of a gate driver (not shown) is supplied to the gate electrode 106 through the gate line 102. The gate electrode 106 includes at least two gate electrodes, for example first and second gate electrodes 106a and 106b.

제1 게이트 전극(106a)은 제1 채널 영역(114C1)과 게이트 절연막(112)을 사이에 두고 중첩되며 제1 채널 영역(114C1)과 동일한 제1 폭(W1)으로 형성된다. 제2 게이트 전극(106b)은 제2 채널 영역(114C2)과 게이트 절연막(112)을 사이에 두고 중첩되며 제2 채널 영역(114C2)과 동일한 제2 폭(W2, W2>W1)으로 형성된다. 여기서, 제1 폭(W1)은 제2 폭(W2)의 3/7배이다. 이외에도 게이트 전극(106)은 제1 및 제2 채널 영역(114C1,114C2)과 중첩되게 하나의 게이트 전극으로 형성될 수도 있다.The first gate electrode 106a overlaps with the first channel region 114C1 and the gate insulating layer 112 interposed therebetween, and is formed to have the same first width W1 as the first channel region 114C1. The second gate electrode 106b overlaps the second channel region 114C2 and the gate insulating layer 112 and is formed to have the same second width W2 and W2> W1 as the second channel region 114C2. Here, the first width W1 is 3/7 times the second width W2. In addition, the gate electrode 106 may be formed as one gate electrode to overlap the first and second channel regions 114C1 and 114C2.

소스 전극(108)에는 데이터 드라이버(도시하지 않음)로부터의 데이터 신호가 데이터 라인(104)을 통해 공급된다. 이 소스 전극(108)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S)을 통해 n+불순물이 주입된 액티브층(114)의 소스 영역(114S)과 접속된다. The source electrode 108 is supplied with a data signal from a data driver (not shown) via the data line 104. The source electrode 108 is formed to be insulated with the gate electrode 106 and the interlayer insulating film 126 interposed therebetween. The source electrode 108 is connected to the source region 114S of the active layer 114 in which n + impurities are injected through the source contact hole 124S penetrating through the interlayer insulating layer 126 and the gate insulating layer 112.

드레인 전극(110)은 소스 전극(108)과 제1 및 제2 채널 영역(114C1,114C2)을 사이에 두고 마주보도록 형성된다. 이 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 드레인 영역(114D) 각각과 접속된다. The drain electrode 110 is formed to face the source electrode 108 with the first and second channel regions 114C1 and 114C2 interposed therebetween. The drain electrode 110 is formed to be insulated with the gate electrode 106 and the interlayer insulating film 126 interposed therebetween. The drain electrode 110 is connected to each of the drain regions 114D of the active layer 114 implanted with n + impurities through the drain contact holes 124D penetrating through the interlayer insulating layer 126 and the gate insulating layer 112. do.

액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 이 액티브층(114)은 소스 전극(108)과 접속되는 소스 영역(114S), 드레인 전극(110)과 접속되는 드레인 영역(114D), 제1 게이트 전극(106a)과 중첩되는 제1 채널 영역(114C1), 제2 게이트 전극(106b)과 중첩되는 제2 채널 영역(114C2), 제1 및 제2 채널 영역(114C1,114C2) 사이에 형성되는 중간 영역(114M)을 구비한다. 여기서, 제1 채널 영역(114C1)은 제2 채널 영역(114C2)과 다른 폭(W1<W2)을 가지도록 형성된다. 예를 들어, 제1 채널 영역(114C1)의 폭(W1)은 제2 채널 영역(114C2) 폭(W2)의 3/7배이다.The active layer 114 is formed on the lower substrate 101 with the buffer layer 116 interposed therebetween. The active layer 114 includes a source region 114S connected to the source electrode 108, a drain region 114D connected to the drain electrode 110, and a first channel region overlapping the first gate electrode 106a ( 114C1, a second channel region 114C2 overlapping the second gate electrode 106b, and an intermediate region 114M formed between the first and second channel regions 114C1 and 114C2. Here, the first channel region 114C1 is formed to have a width W1 <W2 different from the second channel region 114C2. For example, the width W1 of the first channel region 114C1 is 3/7 times the width W2 of the second channel region 114C2.

또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 제1 및 제2 채널 영역(114C1,114C2)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.In addition, the active layer 114 is a lightly doped drain in which n- impurities are implanted between the first and second channel regions 114C1 and 114C2 and the source and drain regions 114S and 114D to reduce the off current. LDD) region (not shown) may be further provided.

화소전극(122)은 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 TFT의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 이 화소전극(122)은 TFT를 통해 데이터 신호가 공급되어 공통 전극(도시하지 않음)과 전계를 형성한다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.The pixel electrode 122 is connected to the drain electrode 110 of the TFT through the pixel contact hole 120 penetrating the passivation layer 118 and is formed in the pixel region. The pixel electrode 122 is supplied with a data signal through a TFT to form an electric field with a common electrode (not shown). This electric field causes the liquid crystal molecules to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

도 4는 게이트 전극의 폭이 6㎛, 게이트 전극의 길이가 30㎛일 경우 도 2 및 도 3에 도시된 제1 및 제2 채널 영역(114C1,114C2)의 폭비율에 따른 킹크 스타팅 전압변화를 설명하기 위한 도면이다. 도 4에서 가로축은 제1 및 제2 채널 영역(114C1,114C2)의 폭 비율을, 세로축은 킹크 스타팅 전압(Kink starting voltage)을 각각 나타낸다.4 illustrates the change in kink starting voltage according to the width ratios of the first and second channel regions 114C1 and 114C2 shown in FIGS. 2 and 3 when the gate electrode is 6 μm wide and the gate electrode is 30 μm long. It is a figure for demonstrating. In FIG. 4, the horizontal axis represents the width ratio of the first and second channel regions 114C1 and 114C2, and the vertical axis represents the kink starting voltage, respectively.

도 4에 도시된 바와 같이 제1 채널 영역(114C1)의 폭이 9㎛, 제2 채널 영역(114C2)의 폭이 21㎛인 경우, -12.8V이하의 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다. 즉, 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 작은 경우(W1:W2=7:23,9:21,11:19,13:17), 상대적으로 낮은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다. 그리고, 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭이 같은, 즉 제1 채널 영역(C1)의 폭이 15㎛, 제2 채널 영역 (114C2)의 폭이 15㎛인 경우, -13.75V이하의 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다. As shown in FIG. 4, when the width of the first channel region 114C1 is 9 μm and the width of the second channel region 114C2 is 21 μm, a kink phenomenon occurs from a kink starting voltage of −12.8 V or less. . That is, when the width of the first channel region 114C1 is smaller than the width of the second channel region 114C2 (W1: W2 = 7: 23, 9: 21,11: 19,13: 17), a relatively low kink The kink occurs from the starting voltage. The width of the first channel region 114C1 is the same as that of the second channel region 114C2, that is, the width of the first channel region C1 is 15 μm, and the width of the second channel region 114C2 is 15 μm. In this case, the kink phenomenon occurs from the kink starting voltage of -13.75V or less.

반면에 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 큰 경우(W1:W2=17:13,19:11,21:9,23:7), 상대적으로 높은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 되므로 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 작은 경우보다 킹크 현상 발생율이 낮다.On the other hand, when the width of the first channel region 114C1 is greater than the width of the second channel region 114C2 (W1: W2 = 17: 13, 19: 11,21: 9,23: 7), the relatively high kink Since the kink phenomenon occurs from the starting voltage, the occurrence rate of the kink phenomenon is lower than that of the case where the width of the first channel region 114C1 is smaller than the width of the second channel region 114C2.

그리고, 본 발명과 같이 제1 및 제2 채널 영역(114C1,114C2)의 폭이 3:7의 비율, 즉 제1 채널 영역(114C1)의 폭이 21㎛, 제2 채널 영역(114C2)의 폭이 9㎛인 경우, -15.75V이하의 상대적으로 높은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 되어 킹크 현상 발생율이 제일 낮다.Then, as in the present invention, the width of the first and second channel regions 114C1 and 114C2 is 3: 7, that is, the width of the first channel region 114C1 is 21 µm and the width of the second channel region 114C2. In the case of 9 占 퐉, the kink phenomenon occurs from a relatively high kink starting voltage of -15.75V or less, and the kink development rate is the lowest.

이에 따라, 본 발명에 따른 폴리 실리콘형 박막트랜지스터는 도 5에 도시된 바와 같이 킹크 스타팅 전압을 최대화하여 킹크 효과를 최소화할 수 있다. 이에 따라, 포화동작영역에서 드레인 전류가 일정하여 구동회로의 오동작을 방지할 수 있으며 구동회로의 소비전력을 최소화할 수 있다.Accordingly, the polysilicon thin film transistor according to the present invention can maximize the kink starting voltage as shown in FIG. 5 to minimize the kink effect. Accordingly, since the drain current is constant in the saturation operation region, malfunction of the driving circuit can be prevented and power consumption of the driving circuit can be minimized.

한편, 이러한 폴리 실리콘형 TFT 기판은 도 6a 내지 도 6f에 도시된 바와 같은 제조 공정으로 형성된다. 여기서는 도 2 및 도 3에 도시된 폴리 실리콘형 TFT기판을 예로 들어 설명하기로 한다.On the other hand, this polysilicon TFT substrate is formed by a manufacturing process as shown in Figs. 6A to 6F. Here, the polysilicon TFT substrate shown in FIGS. 2 and 3 will be described as an example.

도 6a를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114)이 형성된다. Referring to FIG. 6A, a buffer layer 116 is formed on the lower substrate 101, and an active layer 114 is formed thereon.

버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The buffer layer 116 is formed by depositing an inorganic insulating material such as SiO 2 on the lower substrate 101.

액티브층(114)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 형성된다.The active layer 114 is formed by depositing amorphous silicon on the buffer film 116 and crystallizing with a laser to become poly-silicon, and then the poly-silicon is patterned by a photolithography process and an etching process.

도 6b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106a,106b) 및 게이트 라인(102)이 형성된다.Referring to FIG. 6B, the gate insulating layer 112 is formed on the buffer layer 116 on which the active layer 114 is formed, and the first and second gate electrodes 106a and 106b and the gate line 102 are formed thereon. Is formed.

게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The gate insulating layer 112 is formed by depositing an inorganic insulating material such as SiO 2 on the buffer layer 116 on which the active layer 114 is formed.

제1 및 제2 게이트 전극(106a,106b)과 게이트 라인(102)은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.The first and second gate electrodes 106a and 106b and the gate line 102 are formed by forming a gate metal layer on the gate insulating layer 112 and then patterning the gate metal layer by a photolithography process and an etching process.

그리고, 제1 및 제2 게이트 전극(106a,106b)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과 중간 영역(114M)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 중간 영역(114M)을 사이에 두고 분리된 제1 및 제2 채널 영역(114C1,114C2)을 사이에 두고 마주하게 된다. In addition, n + impurities are implanted into the active layer 114 using the first and second gate electrodes 106a and 106b as masks, thereby forming a source region 114S, a drain region 114D, and an intermediate region of the active layer 114. 114M is formed. The source and drain regions 114S and 114D of the active layer 114 face each other with the first and second channel regions 114C1 and 114C2 separated therebetween with the intermediate region 114M interposed therebetween.

도 6c를 참조하면, 제1 및 제2 게이트 전극(106) 및 게이트 라인(102)이 형 성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D)이 형성된다.Referring to FIG. 6C, an interlayer insulating layer 126 is formed on the gate insulating layer 112 on which the first and second gate electrodes 106 and the gate line 102 are formed, and the interlayer insulating layer 126 and the gate insulating layer ( A source contact hole 124S and a drain contact hole 124D penetrating through 112 are formed.

층간 절연막(126)은 게이트 전극(106) 및 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The interlayer insulating layer 126 is formed by depositing an inorganic insulating material such as SiO 2 on the gate insulating layer 112 on which the gate electrode 106 and the gate line 102 are formed.

이어서, 층간 절연막(126) 및 게이트 절연막(112)이 포토리소그래피공정과 식각공정으로 패터닝되어 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 콘택홀(124S, 124D)이 형성된다. Subsequently, the interlayer insulating layer 126 and the gate insulating layer 112 are patterned by a photolithography process and an etching process to expose the source and drain contact holes 124S exposing the source and drain regions 114S and 114D of the active layer 114, respectively. 124D) is formed.

도 6d를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된다.Referring to FIG. 6D, the data line 104, the source electrode 108, and the drain electrode 110 are formed on the interlayer insulating layer 126.

데이터 라인(104), 소스 전극(108), 드레인 전극(110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 콘택홀(124S, 124D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. The data line 104, the source electrode 108, and the drain electrode 110 are formed by forming a source / drain metal layer on the interlayer insulating layer 126, and then patterning the source / drain metal layer by a photolithography process and an etching process. do. The source electrode 108 and the drain electrode 110 are connected to each of the source region 114S and the drain region 114D of the active layer 114 through the source and drain contact holes 124S and 124D, respectively.

도 6e를 참조하면, 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 콘택홀(120)이 형성된다.Referring to FIG. 6E, a passivation layer 118 is formed on the interlayer insulating layer 126 on which the data line 104, the source electrode 108, and the drain electrode 110 are formed, and the pixel contact penetrates the passivation layer 118. The hole 120 is formed.

보호막(118)은 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형 성된 층간 절연막(126) 상에 무기 절연 물질 또는 유기 절연 물질이 전면 증착되어 형성된다.The passivation layer 118 is formed by depositing an inorganic insulating material or an organic insulating material on the interlayer insulating layer 126 on which the data line 104, the source electrode 108, and the drain electrode 110 are formed.

이어서, 보호막(118)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 보호막(118)을 관통하여 TFT의 드레인 전극(110)을 노출시키는 화소 콘택홀(120)이 형성된다.Subsequently, the passivation layer 118 is patterned by a photolithography process and an etching process to form a pixel contact hole 120 that penetrates the passivation layer 118 and exposes the drain electrode 110 of the TFT.

도 6f를 참조하면, 보호막(118) 상에 화소 전극(122)이 형성된다.Referring to FIG. 6F, the pixel electrode 122 is formed on the passivation layer 118.

화소 전극(122)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 그 투명 도전 물질이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 이러한 화소 전극(122)은 화소 콘택홀(120)을 통해 TFT의 드레인 전극(110)과 접속된다.The pixel electrode 122 is formed by depositing a transparent conductive material on the passivation layer 118, and then patterning the transparent conductive material by a photolithography process and an etching process. The pixel electrode 122 is connected to the drain electrode 110 of the TFT through the pixel contact hole 120.

한편, 본 발명에 따른 폴리 실리콘형 TFT는 액티브 영역에 스위칭 소자로 적용될 뿐만 아니라 게이트 라인을 구동하기 위한 게이트 드라이버 및 데이터 라인을 구동하기 위한 데이터 드라이버를 이루는 트랜지스터에 적용된다.On the other hand, the polysilicon TFT according to the present invention is applied not only to the switching element in the active region but also to the transistors forming the gate driver for driving the gate line and the data driver for driving the data line.

또한, 본 발명에 따른 폴리 실리콘형 TFT는 액정 표시 장치 뿐만 아니라 유기 전계 발광 소자에도 적용될 수 있다.In addition, the polysilicon TFT according to the present invention can be applied to not only a liquid crystal display but also an organic electroluminescent element.

상술한 바와 같이, 본 발명에 따른 폴리 실리콘형 TFT 및 그를 가지는 박막트랜지스터 기판과 그 제조방법은 서로 다른 폭의 제1 및 제2 채널영역을 가지는 액티브층을 구비한다. 이 액티브층에 의해 킹크 스타팅 전압이 최대화되어 킹크 발생율을 최소화할 수 있다. 이에 따라, 포화동작영역에서 드레인 전류가 일정하여 구동회로의 오동작을 방지할 수 있으며 구동회로의 소비전력을 최소화할 수 있다.As described above, the polysilicon TFT according to the present invention, a thin film transistor substrate having the same, and a method of manufacturing the same include an active layer having first and second channel regions having different widths. This active layer maximizes the kink starting voltage, minimizing the kink generation rate. Accordingly, since the drain current is constant in the saturation operation region, malfunction of the driving circuit can be prevented and power consumption of the driving circuit can be minimized.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (19)

게이트라인과;A gate line; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과;A data line crossing the gate line to provide a pixel area; 상기 화소 영역에 형성되는 화소전극과;A pixel electrode formed in the pixel region; 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 액티브층을 포함하며 상기 화소전극과 접속되는 폴리 실리콘형 박막트랜지스터를 구비하는 것을 특징으로 하는 박막트랜지스터 기판.A thin film transistor substrate comprising an active layer having at least two channel regions spaced apart from each other by a predetermined interval and having a different width and connected to the pixel electrode. 제 1 항에 있어서,The method of claim 1, 상기 폴리 실리콘형 박막트랜지스터는The polysilicon thin film transistor 상기 게이트라인과 접속된 게이트 전극과;A gate electrode connected to the gate line; 상기 데이터라인과 접속된 소스 전극과;A source electrode connected to the data line; 상기 적어도 두 개의 채널 영역을 사이에 두고 상기 소스 전극과 마주보며 상기 화소전극과 접속된 드레인 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.And a drain electrode facing the source electrode with the at least two channel regions interposed therebetween and connected to the pixel electrode. 제 2 항에 있어서,The method of claim 2, 상기 액티브층은 The active layer 상기 소스 전극과 접촉하는 소스 영역과;A source region in contact with the source electrode; 상기 드레인 전극과 접촉하는 드레인 영역과;A drain region in contact with the drain electrode; 상기 적어도 두 개의 채널 영역들 사이에 형성되어 상기 채널 영역들을 분리하는 중간 영역을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.And a middle region formed between the at least two channel regions to separate the channel regions. 제 3 항에 있어서,The method of claim 3, wherein 상기 적어도 두 개의 채널 영역은The at least two channel regions 상기 소스 영역과 인접한 제1 채널 영역과;A first channel region adjacent the source region; 상기 드레인 영역과 인접한 제2 채널 영역을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.And a second channel region adjacent to the drain region. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 채널 영역은 상기 제2 채널영역보다 폭이 좁은 것을 특징으로 하는 박막트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the first channel region is narrower than the second channel region. 제 5 항에 있어서,The method of claim 5, 상기 제1 채널 영역의 폭은 상기 제1 채널 영역 폭의 3/7 배인 것을 특징으로 하는 박막트랜지스터 기판.The width of the first channel region is a thin film transistor substrate, characterized in that 3/7 times the width of the first channel region. 제 2 항에 있어서,The method of claim 2, 상기 게이트 전극은 상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되 며 게이트라인과 접속된 적어도 두 개인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.And at least two gate electrodes insulated from and overlapping each of the at least two channel regions and connected to the gate lines. 제 7 항에 있어서,The method of claim 7, wherein 상기 적어도 두 개의 게이트 전극은The at least two gate electrodes 상기 소스 전극과 인접한 제1 게이트 전극과;A first gate electrode adjacent the source electrode; 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.And a second gate electrode adjacent to the drain electrode and having a width different from that of the first gate electrode. 제 8 항에 있어서,The method of claim 8, 상기 제1 게이트 전극이 폭은 상기 제2 게이트 전극의 폭의 3/7 배인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.The width of the first gate electrode is a polysilicon thin film transistor substrate, characterized in that 3/7 times the width of the second gate electrode. 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.And a polysilicon active layer having at least two channel regions spaced at predetermined intervals and having different widths. 제 10 항에 있어서,The method of claim 10, 상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극과;At least two gate electrodes overlapping each of the at least two channel regions and connected to gate lines; 상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극과;A source electrode connected to the data line crossing the gate line; 상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.And a drain electrode facing each other with the source electrode and the channel region interposed therebetween. 제 11 항에 있어서,The method of claim 11, 상기 액티브층은 The active layer 상기 소스 전극과 접촉하는 소스 영역과;A source region in contact with the source electrode; 상기 소스 영역과 인접한 제1 채널 영역과;A first channel region adjacent the source region; 상기 드레인 전극과 접촉하는 드레인 영역과;A drain region in contact with the drain electrode; 상기 드레인 영역과 인접한 제2 채널 영역과;A second channel region adjacent the drain region; 상기 제1 및 제2 채널 영역 사이에 위치하는 중간 영역을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.And a middle region positioned between the first and second channel regions. 제 12 항에 있어서,The method of claim 12, 상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭의 3/7 배인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.The width of the first channel region is a polysilicon thin film transistor, characterized in that 3/7 times the width of the second channel region. 제 11 항에 있어서,The method of claim 11, 상기 적어도 두 개의 게이트 전극은The at least two gate electrodes 상기 소스 전극과 인접한 제1 게이트 전극과;A first gate electrode adjacent the source electrode; 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.And a second gate electrode adjacent to the drain electrode and having a width different from that of the first gate electrode. 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.And forming a polysilicon active layer having at least two channel regions spaced at predetermined intervals and having different widths. 제 15 항에 있어서,The method of claim 15, 상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와;Forming a gate insulating film to cover the polysilicon active layer; 상기 적어도 두 개의 채널 영역 각각과 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와;Forming at least two gate electrodes on the gate insulating layer overlapping each of the at least two channel regions and connected to gate lines; 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와;Forming an interlayer insulating film to cover the gate electrode; 상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극 및, 상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.And forming a source electrode connected to the data line crossing the gate line and a drain electrode facing each other with the source electrode and a channel region therebetween on the interlayer insulating film. Method of manufacturing a thin film transistor. 제 16 항에 있어서,The method of claim 16, 상기 액티브층을 형성하는 단계는Forming the active layer 상기 액티브층이 상기 소스 전극과 접속되는 소스 영역, 상기 드레인 전극과 접속되는 드레인 영역, 상기 소스 영역과 인접하며 상기 게이트 전극과 중첩되는 제1 채널 영역, 상기 드레인 영역과 인접하며 상기 게이트 전극과 중첩되는 제2 채널 영역, 상기 제1 및 제2 채널 영역 사이의 중간 영역을 포함하도록 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하는 단계인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.A source region in which the active layer is connected to the source electrode, a drain region in contact with the drain electrode, a first channel region adjacent to the source region and overlapping with the gate electrode, and adjacent to the drain region and overlapping with the gate electrode Fabricating a polysilicon thin film transistor, wherein the impurity is implanted into the active layer using the gate electrode as a mask to include a second channel region and an intermediate region between the first and second channel regions. Way. 제 17 항에 있어서,The method of claim 17, 상기 액티브층을 형성하는 단계는Forming the active layer 상기 제1 채널 영역의 폭이 상기 제2 채널 영역의 폭의 3/7 배가 되도록 상기 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.And forming the active layer so that the width of the first channel region is 3/7 times the width of the second channel region. 제 17 항에 있어서,The method of claim 17, 상기 적어도 두 개의 게이트 전극을 형성하는 단계는Forming the at least two gate electrodes 상기 소스 전극과 인접한 제1 게이트 전극, 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 형성하는 단계인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.And forming a first gate electrode adjacent to the source electrode and a second gate electrode adjacent to the drain electrode and having a width different from that of the first gate electrode.
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