KR20100013948A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 비트 라인 형성 시 배리어 금속층을 TiN의 단일막으로 형성하여 기존의 Ti/TiN 적층막의 배리어 금속층보다 배리어 금속층의 두께를 줄여 비트 라인의 높이를 낮춤으로써, 배리어 금속층의 감소된 두께만큼 비트 라인 간 커패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
비트 라인, 커패시턴스, 배리어 금속층, 오믹 콘택층

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 비트 라인 간 커패시턴스(Capacitance)를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 소자의 크기가 줄어듦에 따라 회로 선폭이 매우 미세해지고 있어, 비트 라인(Bit Line)의 피치(Pitch)도 매우 작아지게 되고, 이에 따라 비트 라인의 저항이 증가하여 인접한 비트 라인들 간에 간섭(interference) 현상, 셀 전류(cell current) 감소 및 동작 속도 감소 등의 현상이 발생하고 있다.
현재의 고집적화된 NAND 플래시 소자에서 소자의 성능을 개선하기 위한 일환으로 프로그램 시간을 줄이기 위해 셀 비트라인 스트링(String) 저항을 감소시키고자 비트 라인의 높이를 증가시키고자 하였으나 이는 비트 라인 간 커패시턴스(Capacitance)와 상충 관계(Trade-Off)에 있어 비트 라인 간 커패시턴스를 줄이기 위해 비트 라인의 높이를 줄이면서 비트 라인의 저항을 감소시킬 수 있는 방향에 노력을 기울이고 있다.
하지만, 종래에는 비트 라인 콘택 플러그 형성 후 비트 라인 형성 시 드레인 콘택 플러그와의 오믹(Ohmic) 특성을 확보하기 위한 TiSix를 형성하기 위해 배리어 금속층으로 Ti/TiN의 적층막을 형성하여야 했다. 이러한 배리어 금속층은 비트 라인의 높이를 증가시켜 비트 라인 간 커패시턴스를 증가시키는 요인이 되고 있다.
현재의 고집적도를 갖는 NAND 플래시 소자에서는 배리어 금속층이 차지하는 부분이 스트링에 걸려있는 비트 라인 간 커패시턴스에서 아주 미세하게 작용하고 있어 배리어 금속층의 두께를 감소하기 위한 대책이 필요하다.
본 발명은 비트 라인 형성 시 배리어 금속층을 TiN의 단일막으로 형성하여 기존의 Ti/TiN 적층막의 배리어 금속층보다 배리어 금속층의 두께를 줄여 비트 라인의 높이를 낮춤으로써, 배리어 금속층의 감소된 두께만큼 비트 라인 간 커패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 제1 콘택홀을 형성하는 단계, 제1 콘택홀에 제1 콘택홀의 측벽 일부를 노출시키는 제1 콘택 플러그를 형성하는 단계, 층간 절연막을 식각하여 주변 영역의 접합 영역을 노출시키는 제2 콘택홀을 형성하는 단계, 제2 콘택홀의 일부가 채워지도록 제1 콘택 플러그 및 층간 절연막 상에 제1 및 제2 배리어 금속층을 순차적으로 형성하는 단계, 제2 콘택홀이 채워지도록 제2 배리어 금속층 상에 제1 금속층을 형성하는 단계, 제1 및 제2 배리어 금속층 및 제1 금속층을 평탄화하여 제1 및 제2 콘택홀을 분리하면서 제2 콘택홀의 내부에 제2 콘택 플러그를 형성하는 단계 및 제2 콘택 플러그 상부 및 제1 콘택 플러그와 대응되는 제2 배리어 금속층 상에 각각 제3 배리어 금속층과 제2 금속층의 적층 구조를 갖는 비트 라인을 형성하는 단계를 포함한다.
상기에서, 제1 콘택 플러그는 도프트 폴리실리콘(doped polysilicon)으로 형성된다. 제1 콘택 플러그를 형성하는 단계는, 제1 콘택홀이 채워지도록 제1 콘택홀을 포함한 층간 절연막 상에 도전막을 형성하는 단계 및 도전막의 일부를 식각하는 단계를 포함한다. 제1 콘택 플러그를 형성하는 단계는, 제1 콘택홀이 채워지도록 제1 콘택홀을 포함한 층간 절연막 상에 도전막을 형성하는 단계, 층간 절연막이 노출되는 시점까지 도전막을 평탄화하는 단계 및 도전막의 일부를 식각하는 단계를 포함한다.
제1 배리어 금속층은 Ti로 형성된다. 제2 및 제3 배리어 금속층은 TiN으로 형성된다. 제1 및 제2 금속층은 텅스텐(W)으로 형성된다.
제1 및 제2 배리어 금속층을 순차적으로 형성하는 단계와 제1 금속층을 형성하는 단계 사이에 제2 콘택홀의 일부가 채워지도록 제2 배리어 금속층 상에 제4 배리어 금속층을 형성하는 단계를 더 포함한다. 제4 배리어 금속층은 TiN으로 형성된다.
제2 콘택 플러그 형성을 위한 평탄화에 의해 제1 콘택홀 내부의 제1 콘택 플러그의 상부에 제1 및 제2 배리어 금속층 및 제1 금속층이 잔류된다. 제2 콘택 플러그 형성을 위한 평탄화에 의해 제1 콘택홀 내부의 제1 콘택 플러그의 상부에 제1 내지 제3 배리어 금속층 및 제1 금속층이 잔류된다.
비트 라인을 형성하는 단계는, 제2 콘택 플러그 및 잔류된 제1 및 제2 배리어 금속층 상에 제3 배리어 금속층 및 제2 금속층을 순차적으로 형성하는 단계 및 제2 금속층 및 제3 배리어 금속층을 식각하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는, 셀 영역의 접합 영역을 노출시키는 제1 콘택홀의 내부에 형성되며, 제1 콘택홀의 측벽 일부를 노출시키는 제1 콘택 플러그, 주변 영역의 접합 영역을 노출시키는 제2 콘택홀의 측벽 및 저면과 제1 콘택홀 내부의 제1 콘택 플러그 상에 형성된 제1 및 제2 배리어 금속층, 제2 콘택홀 내부의 제2 배리어 금속층 상에 형성된 제2 콘택 플러그, 제1 콘택 플러그와 제2 배리어 금속층 사이 및 주변 영역의 접합 영역과 제2 배리어 금속층 사이에 형성된 오믹 콘택층, 및 셀 영역의 제2 배리어 금속층 및 주변 영역의 제2 콘택 플러그와 제1 및 제2 배리어 금속층 상에 형성되며, 제3 배리어 금속층 및 금속층의 적층막으로 형성된 비트 라인을 포함한다.
상기에서, 제3 배리어 금속층은 단일막으로 형성된다. 제2 콘택 플러그와 제2 배리어 금속층과 제3 배리어 금속층 사이에 제4 배리어 금속층이 더 형성된다. 셀 영역에서 제2 배리어 금속층과 제3 배리어 금속층 사이에 제4 배리어 금속층이 더 형성된다. 셀 영역에서 제2 배리어 금속층과 제3 배리어 금속층 사이에 제4 배리어 금속층 및 금속층이 더 형성된다.
제2 내지 제4 배리어 금속층은 TiN으로 형성된다. 제1 콘택 플러그는 도프트 폴리실리콘막으로 형성된다. 제1 배리어 금속층은 Ti로 형성된다.
오믹 콘택층은 TiSix(x는 양의 정수)로 형성된다. 금속층 및 제2 콘택 플러그는 텅스텐으로 형성된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 비트 라인 형성 시 배리어 금속층을 TiN의 단일막으로 형성하여 기존의 Ti/TiN 적층막의 배리어 금속층보다 배리어 금속층의 두께를 줄여 비트 라인의 높이를 낮춤으로써, 배리어 금속층의 감소된 두께만큼 비트 라인 간 커패시턴스를 줄일 수 있다.
둘째, 감소된 배리어 금속층의 두께만큼의 금속층의 두께를 보상하여 비트 라인을 형성함으로써, 비트 라인의 저항을 감소시킬 수 있다.
셋째, 비트 라인 간 커패시턴스를 줄이거나, 비트 라인의 저항을 감소시켜 RC 지연을 개선함에 따라 셀 프로그램 시간(Cell Program Time)을 감소시켜 소자의 성능을 향상시킬 수 있다.
넷째, 드레인 콘택 플러그 형성을 위한 고가의 CMP 공정을 건식 식각(즉, 에치백(Etch Back)) 공정으로 대체함으로써 원가를 절감할 수 있다.
다섯째, 드레인 콘택 플러그의 일부를 에치백 공정으로 식각시키면서 발생할 수 있는 플러그 심(Seam)을 비트 라인 콘택 플러그 하부의 배리어 금속층으로 충분히 메우고 TiSix를 형성해 줌으로써, 낸드 셀에서 온 전류(On Current)의 안정성을 확보할 수 있는 안정한 드레인 콘택 저항을 확보할 수 있다.
여섯째, 비트 라인과 드레인 콘택 플러그 사이의 오믹(Ohmic) 특성을 확보하기 위해 기 적용된 배리어 금속층 형성 공정을 비트 라인 콘택 플러그의 배리어 금속층 형성 공정에 통합하여 진행함으로써, Ti의 배리어 금속층 증착 공정과 어닐링 공정을 생략하여 공정단순화를 통한 원가 절감에 기여할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 셀 영역에 소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 다수의 스트링 구조(드레인 셀렉트 트랜지스터의 드레인 영역만 도시됨; 101a)를 형성한다. 주변 영역에는 트랜지스터의 접합 영역(101b)을 형성한다. 드레인 영역(101a)들 사이와 접합 영역(101b)들 사이에는 소자 분리막(102)을 형성한다.
이어서, 도면에는 도시되어 있지 않지만, 소오스 셀렉트 트랜지스터의 소오스 상에 소오스 콘택 플러그(Source Contact Plug)를 형성하기 위한 공정을 실시한다. 이어서, 트랜지스터, 소자 분리막(102) 등 소정의 결과물이 형성된 반도체 기판(101) 상에 제1 층간 절연막(104)을 형성한다. 제1 층간 절연막(104)은 산화막 계열의 물질이면 모두 적용 가능하다.
이후, 마스크(미도시)를 이용한 식각 공정으로 셀 영역 내 제1 층간 절연 막(104)의 일부 영역을 식각하여 드레인 영역(101a)을 노출시키는 드레인 콘택홀(106)을 형성한다. 마스크는 감광막 패턴이 이용될 수 있으며, 이 경우 제1 층간 절연막(104) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다. 이후, 마스크를 제거한다.
그런 다음, 드레인 콘택홀(106)이 채워지도록 드레인 콘택홀(106)을 포함한 제1 층간 절연막(104) 상에 도전막을 증착한 후 도전막의 일부를 식각하여 드레인 콘택홀(106) 내부에 드레인 콘택 플러그(108)를 형성한다. 또한, 드레인 콘택홀(106)이 채워지도록 드레인 콘택홀(106)을 포함한 제1 층간 절연막(104) 상에 도전막을 증착한 후 제1 층간 절연막(104)이 노출되는 시점까지 도전막을 평탄화한 다음 도전막의 일부를 식각하여 드레인 콘택홀(106) 내부에 드레인 콘택 플러그(108)를 형성할 수도 있다. 이때, 도전막의 일부를 식각하기 위한 공정은 건식 식각(Dry Etch) 공정으로 실시하며, 바람직하게 건식 식각 공정은 에치백(Etch Back) 공정으로 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시한다.
드레인 콘택 플러그(108)는 도프트 폴리실리콘(doped polysilicon)으로 형성한다. 이때, 드레인 콘택 플러그(108)는 드레인 콘택홀(106)의 상부 측벽을 노출시키도록 형성한다. 이를 위하여, 에치백 공정은 제1 층간 절연막(104)의 상부 표면으로부터 10 내지 2000Å의 깊이로 드레인 콘택 플러그(108)의 상부 표면이 위치하도록 목표 식각 두께를 조절한다. 즉, 에치백 공정은 비트 라인 콘택 플러그 형성을 위한 CMP 후에 드레인 콘택 플러그(108) 계면에 형성된 오믹 콘택층의 손 실(Loss)이 발생되지 않을 정도로 목표 식각 두께를 조절한다.
상기에서 드레인 콘택 플러그(108)를 고가의 슬러리(Slurry)를 사용하는 CMP 공정을 생략한 채 에치백 공정으로만 형성할 경우에는 원가 절감 측면에서 더 유리하다는 장점을 갖는다.
도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 주변 영역 내 제1 층간 절연막(104)의 일부 영역을 식각하여 접합 영역(101b)을 노출시키는 비트 라인 콘택홀(110)을 형성한다. 마스크는 감광막 패턴을 이용할 수 있다. 이후, 마스크를 제거한다.
이어서, 비트 라인 콘택홀(110)의 일부가 채워지도록 드레인 콘택 플러그(108), 비트 라인 콘택홀(110) 및 제1 층간 절연막(104) 상에 라이너(liner) 형태의 제1 및 제2 배리어 금속층(112, 114)을 순차적으로 형성한다. 제1 배리어 금속층(112)은 이후에 드레인 콘택 플러그(108)와 제1 배리어 금속층(112)의 계면에서의 오믹 콘택층(Ohmic Contact Layer)을 형성하기 위해 Ti로 형성할 수 있다. 제2 배리어 금속층(114)은 접착력을 향상시킬 목적으로 TiN으로 형성할 수 있다. 이러한, 제1 및 제2 배리어 금속층(112, 114)의 적층막은 후속한 비트 라인 콘택 플러그 형성 물질의 확산을 방지하기 위한 배리어 금속층으로 사용된다.
이어서, 주변 영역 내 접합 영역(101b)과 제2 배리어 금속층(114) 사이에서의 오믹 콘택층(Ohmic Contact Layer; 116)을 형성하기 위한 어닐링 공정을 실시한다. 어닐링 공정은 급속열처리(Rapid Thermal Process; RTP) 공정으로 실시한다. RTP 공정은 접합 영역(101b)과 제1 배리어 금속층(112)이 반응하여 오믹 콘택 층(116)을 형성할 수 있도록 600 내지 800℃의 온도에서 실시할 수 있다.
이로써, 어닐링 공정에 의해 접합 영역(101b)의 Si과 제1 배리어 금속층(112)의 Ti가 반응하여 접합 영역(101b)과 접촉하는 제1 배리어 금속층(112)의 일부가 TiSix(x는 양의 정수)으로 치환되어 오믹 콘택층(116)으로 형성된다. 따라서, 주변 영역의 오믹 콘택층(116)은 접합 영역(101b)과 제2 배리어 금속층(114) 사이에 형성된다.
또한, 어닐링 공정에 의해 셀 영역 내 드레인 콘택 플러그(108)의 Si과 제1 배리어 금속층(112)의 Ti이 반응하여 드레인 콘택 플러그(108)와 접촉하는 제1 배리어 금속층(112)의 일부가 TiSix(x는 양의 정수)으로 치환되어 오믹 콘택층(116)으로 형성된다. 따라서, 셀 영역의 오믹 콘택층(116)은 드레인 콘택 플러그(108)와 제2 배리어 금속층(114) 사이에 형성된다. 이 경우, 드레인 콘택 플러그(108)의 일부를 에치백 공정으로 식각시키면서 발생할 수 있는 플러그 심(Seam)을 제1 및 제2 배리어 금속층(112, 114)으로 충분히 메우고 TiSix의 오믹 콘택층(116)을 형성해 줌으로써, 낸드 셀에서 온 전류(On Current)의 안정성을 확보할 수 있는 안정한 드레인 콘택 저항을 확보할 수 있다.
이처럼, 상기 어닐링 공정은 제1 배리어 메탈막(112)의 Ti와 반응할 수 있는 Si 소스를 포함하는 영역에서만 선택적으로 TiSix를 형성하는 살리사이드(Salicide) 어닐링 공정이다.
도 1c를 참조하면, 비트 라인 콘택홀(110)의 일부가 채워지도록 제2 배리어 금속층(114) 상에 제3 배리어 금속층(118)을 더 형성한다. 제3 배리어 금속층(118) 은 살리사이드 어닐링 공정에 의해 제2 배리어 금속층(114)에 국부적으로 발생하는 크랙(Crack)에 의한 후속한 비트 라인 콘택 플러그 형성 물질의 확산을 방지하기 위한 것으로, 비트 라인 콘택 플러그와의 접착력을 향상시킬 목적으로 TiN으로 형성할 수 있다.
이어서, 비트 라인 콘택홀(110)이 채워지도록 제3 배리어 금속층(118) 상에 제1 금속층(120)을 형성한다. 제1 금속층(120)은 콘택 저항(Rc)을 향상시키기 위하여 텅스텐(W)으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 비트 라인 콘택홀(110) 및 드레인 콘택홀(106)을 분리하기 위한 평탄화 공정을 실시한다. 평탄화 공정은 CMP 공정으로 실시하는 것이 바람직하다. 이때, CMP 공정은 드레인 콘택 플러그(108) 표면의 오믹 콘택층(116)에 어택(Attack)을 주지 않는 지점까지를 목표 식각 두께로 정한다.
본 발명에서는 제2 배리어 금속층(114)을 연마 정지막으로 하여 CMP 공정을 진행한 후의 도면으로 설명하기로 한다. 이에 따라, CMP 공정에 의해 제1 층간 절연막(104) 상부의 제1 내지 제3 배리어 금속층(112, 114, 118) 및 제1 금속층(120)이 식각되고, 비트 라인 콘택홀(110) 내부에 제1 금속층이 잔류되어 비트 라인 콘택 플러그(120a)가 형성되고, 비트 라인 콘택 플러그(120a) 하부의 비트 라인 콘택홀(110) 내부에만 제1 내지 제3 배리어 금속층(112, 114, 118) 및 오믹 콘택층(116)이 잔류된다. 또한, 드레인 콘택홀(106) 내부의 드레인 콘택 플러그(108) 상부에는 오믹 콘택층(116), 제1 및 제2 배리어 금속층(112, 114)이 잔류된다.
도 1e를 참조하면, 잔류된 제1 내지 제3 배리어 금속층(112, 114, 118), 제1 층간 절연막(104) 및 비트 라인 콘택 플러그(120a) 상에 제4 배리어 금속층(122) 및 제2 금속층(124)을 순차적으로 형성한다. 제4 배리어 금속층(122)은 이후에 형성될 비트 라인 형성 물질의 확산을 방지하기 위한 것으로 접착력을 향상시킬 목적으로, TiN으로 형성할 수 있다. 제2 금속층(124)은 이후에 형성될 비트 라인이 낮은 저항을 갖도록 텅스텐(W)으로 형성함이 바람직하다.
종래에는 비트 라인과 드레인 콘택 플러그 사이의 오믹 콘택층과 비트 라인 콘택 플러그와 접합 영역 사이의 오믹 콘택층을 분리하여 형성하였다. 즉, 이때에는 비트 라인 콘택 플러그와 접합 영역 사이의 오믹 콘택층을 먼저 형성한 후 비트 라인 형성 전에 드레인 콘택 플러그 상부에 Ti/TiN 적층막의 배리어 금속층을 형성한 다음 어닐링 공정을 통해 드레인 콘택 플러그 표면에 TiSix의 오믹 콘택층을 형성한다. 따라서, 드레인 콘택 플러그 상에 오믹 콘택층을 형성하기 위해 Ti막의 추가가 절대적이다. 하지만, 본 발명에서는 비트 라인과 드레인 콘택 플러그(108) 사이의 오믹 콘택층(116)을 비트 라인 콘택 플러그(120a)의 배리어 금속층(112, 114) 형성 공정에 통합하여 진행한다. 따라서, 기존에 비해 Ti의 배리어 금속층 증착 공정과 1회의 어닐링 공정을 생략하여 공정단순화를 통한 원가 절감에 기여할 수 있다.
도 1f를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 제4 배리어 금속층(122)과 제2 금속층(124)을 패터닝하여 비트 라인(126)을 형성한다. 식각 공정은 건식 식각 공정으로 실시하며, 예를 들어 반응성 이온 식각(Reactive Ion Etch; RIE) 공정으로 실시할 수 있다. 마스크는 감광막 패턴을 이용할 수 있다. 이후, 마 스크를 제거한다.
이어서, 비트 라인(126)을 포함한 제1 층간 절연막(104) 상에 제2 층간 절연막(128)을 형성하여 비트 라인(126) 형성 공정을 완료한다. 제2 층간 절연막(128)은 산화막 계열의 물질이면 모두 적용 가능하다.
상기한 바와 같이, 본 발명에서는 제4 배리어 금속층(122)을 TiN의 단일막으로 형성하여 기존의 Ti/TiN 적층막의 배리어 금속층을 형성할 때보다 제4 배리어 금속층(122)의 두께를 줄여 비트 라인(126)의 높이를 낮출 수 있고, 이를 통해 제4 배리어 금속층(122)의 감소된 두께만큼 비트 라인(126) 간 커패시턴스를 줄일 수 있다.
이 경우, 감소된 제4 배리어 금속층(122)의 두께만큼의 제2 금속층(124)의 두께를 보상하여 비트 라인(126)을 형성함으로써, 비트 라인(126)의 저항을 감소시킬 수도 있다. 따라서, 비트 라인(126) 간 커패시턴스를 줄이거나, 비트 라인(126)의 저항을 감소시켜 RC 지연을 개선하여 셀 프로그램 시간(Cell Program Time)을 감소시킴에 따라 소자의 성능을 향상시킬 수 있다.
본 발명에서는 설명의 편의를 위하여, 도 1d에서 드레인 콘택홀(106) 내부의 드레인 콘택 플러그(108) 상부에 오믹 콘택층(116), 제1 및 제2 배리어 금속층(112, 114)을 잔류시켜 설명하였다. 그러나, 드레인 콘택 플러그(108)가 제1 층간 절연막(104)의 상부 표면으로부터 도 1d에서보다 깊이 잔류되어 형성될 경우에는 드레인 콘택홀(106) 내부의 드레인 콘택 플러그(108) 상부에 오믹 콘택층(116) 및 제1 내지 제3 배리어 금속층(112, 114, 118)이 잔류되거나, 오믹 콘택층(116), 제1 내지 제3 배리어 금속층(112, 114, 118) 및 제1 금속층(120)이 잔류될 수도 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 드레인 셀렉트 트랜지스터의 드레인 영역
101b : 주변 영역의 접합 영역 104 : 제1 층간 절연막
106 : 드레인 콘택홀 108 : 드레인 콘택 플러그
110 : 비트 라인 콘택홀 112 : 제1 배리어 금속층
114 : 제2 배리어 금속층 116 : 오믹 콘택층
118 : 제3 배리어 금속층 120 : 제1 금속층
120a : 비트 라인 콘택 플러그 122 : 제4 배리어 금속층
124 : 제2 금속층 126 : 비트 라인
128 : 제2 층간 절연막

Claims (22)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀에 상기 제1 콘택홀의 측벽 일부를 노출시키는 제1 콘택 플러그를 형성하는 단계;
    상기 층간 절연막을 식각하여 주변 영역의 접합 영역을 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀의 일부가 채워지도록 상기 제1 콘택 플러그 및 상기 층간 절연막 상에 제1 및 제2 배리어 금속층을 순차적으로 형성하는 단계;
    상기 제2 콘택홀이 채워지도록 상기 제2 배리어 금속층 상에 제1 금속층을 형성하는 단계;
    상기 제1 및 제2 배리어 금속층 및 상기 제1 금속층을 평탄화하여 상기 제1 및 제2 콘택홀을 분리하면서 상기 제2 콘택홀의 내부에 제2 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그 상부 및 상기 제1 콘택 플러그와 대응되는 상기 제2 배리어 금속층 상에 각각 제3 배리어 금속층과 제2 금속층의 적층 구조를 갖는 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 콘택 플러그는 도프트 폴리실리콘으로 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 콘택홀이 채워지도록 상기 제1 콘택홀을 포함한 상기 층간 절연막 상에 도전막을 형성하는 단계; 및
    상기 도전막의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 콘택홀이 채워지도록 상기 제1 콘택홀을 포함한 상기 층간 절연막 상에 도전막을 형성하는 단계;
    상기 층간 절연막이 노출되는 시점까지 상기 도전막을 평탄화하는 단계; 및
    상기 도전막의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 배리어 금속층은 Ti로 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제2 및 제3 배리어 금속층은 TiN으로 형성되는 반도체 소자의 제조 방 법.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 금속층은 텅스텐으로 형성되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 배리어 금속층을 순차적으로 형성하는 단계와 상기 제1 금속층을 형성하는 단계 사이에 상기 제2 콘택홀의 일부가 채워지도록 상기 제2 배리어 금속층 상에 제4 배리어 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제4 배리어 금속층은 TiN으로 형성되는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제2 콘택 플러그 형성을 위한 상기 평탄화에 의해 상기 제1 콘택홀 내부의 상기 제1 콘택 플러그의 상부에 상기 제1 및 제2 배리어 금속층 및 상기 제1 금속층이 잔류되는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제2 콘택 플러그 형성을 위한 상기 평탄화에 의해 상기 제1 콘택홀 내부의 상기 제1 콘택 플러그의 상부에 상기 제1 내지 제3 배리어 금속층 및 상기 제1 금속층이 잔류되는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 제2 콘택 플러그 및 잔류된 상기 제1 및 제2 배리어 금속층 상에 제3 배리어 금속층 및 제2 금속층을 순차적으로 형성하는 단계; 및
    상기 제2 금속층 및 상기 제3 배리어 금속층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 셀 영역의 접합 영역을 노출시키는 제1 콘택홀의 내부에 형성되며, 제1 콘택홀의 측벽 일부를 노출시키는 제1 콘택 플러그;
    주변 영역의 접합 영역을 노출시키는 제2 콘택홀의 측벽 및 저면과 상기 제1 콘택홀 내부의 상기 제1 콘택 플러그 상에 형성된 제1 및 제2 배리어 금속층;
    상기 제2 콘택홀 내부의 상기 제2 배리어 금속층 상에 형성된 제2 콘택 플러그;
    상기 제1 콘택 플러그와 상기 제2 배리어 금속층 사이 및 상기 주변 영역의 접합 영역과 상기 제2 배리어 금속층 사이에 형성된 오믹 콘택층; 및
    상기 셀 영역의 상기 제2 배리어 금속층 및 상기 주변 영역의 상기 제2 콘택 플러그와 제1 및 제2 배리어 금속층 상에 형성되며, 제3 배리어 금속층 및 금속층 의 적층막으로 형성된 비트 라인을 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제3 배리어 금속층은 단일막으로 형성되는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제2 콘택 플러그와 상기 제2 배리어 금속층과 상기 제3 배리어 금속층 사이에 제4 배리어 금속층이 더 형성되는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 셀 영역에서 상기 제2 배리어 금속층과 상기 제3 배리어 금속층 사이에 상기 제4 배리어 금속층이 더 형성되는 반도체 소자.
  17. 제 13 항에 있어서,
    상기 셀 영역에서 상기 제2 배리어 금속층과 상기 제3 배리어 금속층 사이에 상기 제4 배리어 금속층 및 금속층이 더 형성되는 반도체 소자.
  18. 제 15 항 내지 제 17항 중 어느 한 항에 있어서,
    상기 제2 내지 제4 배리어 금속층은 TiN으로 형성되는 반도체 소자.
  19. 제 13 항에 있어서,
    상기 제1 콘택 플러그는 도프트 폴리실리콘막으로 형성되는 반도체 소자.
  20. 제 13 항에 있어서,
    상기 제1 배리어 금속층은 Ti로 형성되는 반도체 소자.
  21. 제 13 항에 있어서,
    상기 오믹 콘택층은 TiSix(x는 양의 정수)로 형성되는 반도체 소자.
  22. 제 13 항에 있어서,
    상기 금속층 및 상기 제2 콘택 플러그는 텅스텐으로 형성되는 반도체 소자.
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* Cited by examiner, † Cited by third party
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