JPH0897362A - 半導体集積回路の電源保護回路 - Google Patents
半導体集積回路の電源保護回路Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 半導体集積回路の電源端子の静電気耐性を改
善させる。 【構成】 電源保護回路１は、電源電圧ライン１１と基
準電圧ライン（接地電圧ライン）１２との間に直接接続
された第１のキャパシタ１３、電源電圧ライン１１と基
準電圧ライン１２との間にカスケード接続されたｎチャ
ネルＭＯＳ型のトランジスタ１４，１５、および電源電
圧ライン１１と基準電圧ライン１２との間に直列接続さ
れたキャパシタ１６と抵抗１７（ＣＲ回路）を備える。
電源電圧ライン１１に静電気等の異常高周波電圧が印加
されると、その一部はキャパシタ１３を通して放電され
る。キャパシタ１３により吸収されない高周波電圧は、
キャパシタ１６および抵抗１７からなるターンオン電圧
供給回路Ｂ2 （ＣＲ回路）から供給されるターンオン電
圧によってトランジスタ１４，１５がターンオンするこ
とにより、トランジスタ１４，トランジスタ１５の各チ
ャネルを通して基準電圧ライン１２へ放電される。
善させる。 【構成】 電源保護回路１は、電源電圧ライン１１と基
準電圧ライン（接地電圧ライン）１２との間に直接接続
された第１のキャパシタ１３、電源電圧ライン１１と基
準電圧ライン１２との間にカスケード接続されたｎチャ
ネルＭＯＳ型のトランジスタ１４，１５、および電源電
圧ライン１１と基準電圧ライン１２との間に直列接続さ
れたキャパシタ１６と抵抗１７（ＣＲ回路）を備える。
電源電圧ライン１１に静電気等の異常高周波電圧が印加
されると、その一部はキャパシタ１３を通して放電され
る。キャパシタ１３により吸収されない高周波電圧は、
キャパシタ１６および抵抗１７からなるターンオン電圧
供給回路Ｂ2 （ＣＲ回路）から供給されるターンオン電
圧によってトランジスタ１４，１５がターンオンするこ
とにより、トランジスタ１４，トランジスタ１５の各チ
ャネルを通して基準電圧ライン１２へ放電される。
Description
【０００１】
【産業上の利用分野】本発明は、外部より半導体集積回
路の電源端子に印加される静電気などの異常高周波電圧
から集積回路内部を保護するための半導体集積回路の電
源保護回路に係り、特にＭＯＳ（Metal Oxide Semicond
uctor)型トランジスタにより構成される集積回路を保護
するための電源保護回路に関する。
路の電源端子に印加される静電気などの異常高周波電圧
から集積回路内部を保護するための半導体集積回路の電
源保護回路に係り、特にＭＯＳ（Metal Oxide Semicond
uctor)型トランジスタにより構成される集積回路を保護
するための電源保護回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路の内部回路を静電
気などの異常高周波電圧から保護する方法としては、電
源電圧ライン（ＶCC）と基準電圧ライン（接地ライン）
（ＶSS）との間にキャパシタを挿入配置し、これによっ
て外部（例えば人体等）から電源電圧ラインに印加され
た高周波電圧を吸収する方法が用いられていた。
気などの異常高周波電圧から保護する方法としては、電
源電圧ライン（ＶCC）と基準電圧ライン（接地ライン）
（ＶSS）との間にキャパシタを挿入配置し、これによっ
て外部（例えば人体等）から電源電圧ラインに印加され
た高周波電圧を吸収する方法が用いられていた。
【０００３】しかしながら、通常、電源電圧ライン（Ｖ
CC）および基準電圧ライン（接地ライン）（ＶSS）とキ
ャパシタとの間はアルミニウム等の配線で接続されてお
り、これらの配線によるインダクタンス成分やキャパシ
タの電極の抵抗成分が存在する。このため、上記キャパ
シタにより高周波電圧を吸収する方法では、高周波電圧
を十分吸収しきれず、比較的低い静電気電圧が印加され
た場合であっても、内部回路の各部の接合（ｐｎ接合）
が破壊されるおそれがあった。
CC）および基準電圧ライン（接地ライン）（ＶSS）とキ
ャパシタとの間はアルミニウム等の配線で接続されてお
り、これらの配線によるインダクタンス成分やキャパシ
タの電極の抵抗成分が存在する。このため、上記キャパ
シタにより高周波電圧を吸収する方法では、高周波電圧
を十分吸収しきれず、比較的低い静電気電圧が印加され
た場合であっても、内部回路の各部の接合（ｐｎ接合）
が破壊されるおそれがあった。
【０００４】このようなことから、従来、他の方法とし
て、スレッシュホールド電圧の高いＭＯＳトランジスタ
からなるダイオードを電源電圧ライン（ＶCC）と基準電
圧ライン（接地ライン）（ＶSS）との間に挿入接続する
方法や、フィールド酸化膜によって素子間分離を行うい
わゆるＬＯＣＯＳ分離法（選択酸化法）を用いて寄生ト
ランジスタを形成し、これにより集積回路内部を静電気
から保護する方法（特開平４−６８５７５号公報）、さ
らに、抵抗とｎチャネルＭＩＳＦＥＴとの直列回路を電
源電圧ライン（ＶCC）−基準電圧ライン（ＶSS）間に挿
入する方法（特開昭６３−４５８５０号公報）などが用
いられている。
て、スレッシュホールド電圧の高いＭＯＳトランジスタ
からなるダイオードを電源電圧ライン（ＶCC）と基準電
圧ライン（接地ライン）（ＶSS）との間に挿入接続する
方法や、フィールド酸化膜によって素子間分離を行うい
わゆるＬＯＣＯＳ分離法（選択酸化法）を用いて寄生ト
ランジスタを形成し、これにより集積回路内部を静電気
から保護する方法（特開平４−６８５７５号公報）、さ
らに、抵抗とｎチャネルＭＩＳＦＥＴとの直列回路を電
源電圧ライン（ＶCC）−基準電圧ライン（ＶSS）間に挿
入する方法（特開昭６３−４５８５０号公報）などが用
いられている。
【０００５】
【発明が解決しようとする課題】上述のように従来、種
々の方法が用いられているが、それぞれ次のような問題
点があった。すなわち、スレッシュホールド電圧の高い
ＭＯＳトランジスタからなるダイオードを用いる方法で
は、特に内部集積回路において素子間分離をＭＯＳ構造
のフィールドシールド分離法を用いた場合には、ダイオ
ード挿入工程を新たに追加する必要があり、工程数が増
加するという問題点があった。
々の方法が用いられているが、それぞれ次のような問題
点があった。すなわち、スレッシュホールド電圧の高い
ＭＯＳトランジスタからなるダイオードを用いる方法で
は、特に内部集積回路において素子間分離をＭＯＳ構造
のフィールドシールド分離法を用いた場合には、ダイオ
ード挿入工程を新たに追加する必要があり、工程数が増
加するという問題点があった。
【０００６】また、ＬＯＣＯＳ分離法を用いて寄生トラ
ンジスタを形成する方法（特開平４−６８５７５号公
報）は、寄生トランジスタのしきい値が通常１５Ｖ以上
の場合のみに有効であり、寄生トランジスタのしきい値
が２〜１０Ｖになると利用することができないという問
題点があった。また、この方法は、内部集積回路の素子
分離をＭＯＳ構造のフィールドシールド分離によって行
う場合にのみ有効であり、他のｐｎ接合などの分離方法
を用いた集積回路には適用できないという問題点があっ
た。
ンジスタを形成する方法（特開平４−６８５７５号公
報）は、寄生トランジスタのしきい値が通常１５Ｖ以上
の場合のみに有効であり、寄生トランジスタのしきい値
が２〜１０Ｖになると利用することができないという問
題点があった。また、この方法は、内部集積回路の素子
分離をＭＯＳ構造のフィールドシールド分離によって行
う場合にのみ有効であり、他のｐｎ接合などの分離方法
を用いた集積回路には適用できないという問題点があっ
た。
【０００７】さらに、抵抗とｎチャネルＭＩＳＦＥＴと
の直列回路を用いた方法（特開昭６３−４５８５０号公
報）では、異常高周波電圧が印加された時のみならず、
通常動作時においても保護回路に常に一定の電流が流れ
るため、通常動作時の消費電力が大きくなってしまうと
いう問題点があった。
の直列回路を用いた方法（特開昭６３−４５８５０号公
報）では、異常高周波電圧が印加された時のみならず、
通常動作時においても保護回路に常に一定の電流が流れ
るため、通常動作時の消費電力が大きくなってしまうと
いう問題点があった。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ＭＯＳ構造の半導体集積回路では特
別の工程を追加することなく製造できると共に、内部保
護回路の素子分離の方法の如何に係わらず適用でき、か
つ通常動作時における消費電力の増加を防止することが
できる、静電気耐性の改善された半導体集積回路の電源
保護回路を提供することにある。
ので、その目的は、ＭＯＳ構造の半導体集積回路では特
別の工程を追加することなく製造できると共に、内部保
護回路の素子分離の方法の如何に係わらず適用でき、か
つ通常動作時における消費電力の増加を防止することが
できる、静電気耐性の改善された半導体集積回路の電源
保護回路を提供することにある。
【０００９】
【課題を解決するための手段および作用】請求項１記載
の半導体集積回路の電源保護回路は、半導体集積回路に
おける電源電圧ラインと基準電圧ラインとの間に接続さ
れ、前記電源電圧ラインに対し異常な高周波電圧が印加
されたときに、その一部を前記基準電圧ラインへ放電さ
せる第１の放電回路と、同一導電型の一対のＭＯＳトラ
ンジスタからなるスイッチング回路、および前記電源電
圧ラインに対し異常高周波電圧が印加されたときに前記
一対のＭＯＳトランジスタそれぞれのゲートに対してタ
ーンオン電圧を供給するターンオン電圧供給回路を有
し、前記一対のＭＯＳトランジスタを同時にターンオン
させて、異常高周波電圧を前記一対のＭＯＳトランジス
タを介して基準電圧ラインへ放電させる第２の放電回路
とを備えている。
の半導体集積回路の電源保護回路は、半導体集積回路に
おける電源電圧ラインと基準電圧ラインとの間に接続さ
れ、前記電源電圧ラインに対し異常な高周波電圧が印加
されたときに、その一部を前記基準電圧ラインへ放電さ
せる第１の放電回路と、同一導電型の一対のＭＯＳトラ
ンジスタからなるスイッチング回路、および前記電源電
圧ラインに対し異常高周波電圧が印加されたときに前記
一対のＭＯＳトランジスタそれぞれのゲートに対してタ
ーンオン電圧を供給するターンオン電圧供給回路を有
し、前記一対のＭＯＳトランジスタを同時にターンオン
させて、異常高周波電圧を前記一対のＭＯＳトランジス
タを介して基準電圧ラインへ放電させる第２の放電回路
とを備えている。
【００１０】また、請求項２記載の半導体集積回路の電
源保護回路は、請求項１記載の電源保護回路において、
前記第１の放電回路が、半導体集積回路における電源電
圧ラインと基準電圧ラインとの間に接続された第１のキ
ャパシタからなり、前記第２の放電回路が、ドレインが
電源電圧ラインに接続された一方導電型の第１のＭＯＳ
トランジスタと、ドレインが前記第１のＭＯＳトランジ
スタのソースに接続されると共に、ソースが基準電圧ラ
インに接続され、かつゲートが前記第１のＭＯＳトラン
ジスタのゲートに接続された前記第１のＭＯＳトランジ
スタと同一導電型の第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジ
スタの相互接続されたゲートと電源電圧ラインとの間に
接続された第２のキャパシタと、前記第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタの相互接続さ
れたゲートと基準電圧ラインとの間に接続され、前記第
２のキャパシタと共にＣＲ回路を構成する抵抗とからな
るように構成したものである。
源保護回路は、請求項１記載の電源保護回路において、
前記第１の放電回路が、半導体集積回路における電源電
圧ラインと基準電圧ラインとの間に接続された第１のキ
ャパシタからなり、前記第２の放電回路が、ドレインが
電源電圧ラインに接続された一方導電型の第１のＭＯＳ
トランジスタと、ドレインが前記第１のＭＯＳトランジ
スタのソースに接続されると共に、ソースが基準電圧ラ
インに接続され、かつゲートが前記第１のＭＯＳトラン
ジスタのゲートに接続された前記第１のＭＯＳトランジ
スタと同一導電型の第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジ
スタの相互接続されたゲートと電源電圧ラインとの間に
接続された第２のキャパシタと、前記第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタの相互接続さ
れたゲートと基準電圧ラインとの間に接続され、前記第
２のキャパシタと共にＣＲ回路を構成する抵抗とからな
るように構成したものである。
【００１１】これらの電源保護回路では、電源電圧ライ
ンに静電気等の異常な高周波電圧が印加されると、その
一部が第１の放電回路（第１のキャパシタ）を介して放
電されると共に、第２の放電回路において、ターンオン
電圧供給回路より高周波電圧に応じてターンオン電圧が
供給され、これにより第１のＭＯＳトランジスタおよび
第２のＭＯＳトランジスタが瞬時にターンオンすること
によって、これらのトランジスタのチャネルを経由して
高周波電圧が基準電圧ライン（接地ライン）へ放電され
る。このため第１の放電回路（第１のキャパシタ）のみ
では十分に吸収しきれない電気量をも確実に放電させる
ことができる。
ンに静電気等の異常な高周波電圧が印加されると、その
一部が第１の放電回路（第１のキャパシタ）を介して放
電されると共に、第２の放電回路において、ターンオン
電圧供給回路より高周波電圧に応じてターンオン電圧が
供給され、これにより第１のＭＯＳトランジスタおよび
第２のＭＯＳトランジスタが瞬時にターンオンすること
によって、これらのトランジスタのチャネルを経由して
高周波電圧が基準電圧ライン（接地ライン）へ放電され
る。このため第１の放電回路（第１のキャパシタ）のみ
では十分に吸収しきれない電気量をも確実に放電させる
ことができる。
【００１２】請求項３記載の半導体集積回路の電源保護
回路は、請求項２記載の電源保護回路において、前記第
２のキャパシタおよび抵抗により構成されるＣＲ回路の
時定数を、１５ナノ秒から１マイクロ秒の間に設定する
ように構成したものである。
回路は、請求項２記載の電源保護回路において、前記第
２のキャパシタおよび抵抗により構成されるＣＲ回路の
時定数を、１５ナノ秒から１マイクロ秒の間に設定する
ように構成したものである。
【００１３】この電源保護回路では、ＣＲ回路の時定数
が上記値に設定されているため、第１のＭＯＳトランジ
スタおよび第２のＭＯＳトランジスタは、通常考えられ
る大きさの静電気等の異常高周波電圧が印加されたとき
にのみターンオンし、集積回路への電源投入時や通常の
動作時においてはターンオンしない。このため電源電圧
ラインに印加された高周波電圧は確実に基準電圧ライン
（接地ライン）に放電される一方、電源電圧ラインが正
常な電圧レベルの場合には集積回路本来の動作が確保さ
れる。
が上記値に設定されているため、第１のＭＯＳトランジ
スタおよび第２のＭＯＳトランジスタは、通常考えられ
る大きさの静電気等の異常高周波電圧が印加されたとき
にのみターンオンし、集積回路への電源投入時や通常の
動作時においてはターンオンしない。このため電源電圧
ラインに印加された高周波電圧は確実に基準電圧ライン
（接地ライン）に放電される一方、電源電圧ラインが正
常な電圧レベルの場合には集積回路本来の動作が確保さ
れる。
【００１４】請求項４記載の半導体集積回路の電源保護
回路は、請求項３記載の電源保護回路において、前記第
１のＭＯＳトランジスタおよび第２のＭＯＳトランジス
タジスタそれぞれのソース、ドレインを構成する不純物
拡散層およびゲート電極が、共にチャネルの幅方向に長
矩形の形状を有し、相互に平行に配置されるように構成
したものである。
回路は、請求項３記載の電源保護回路において、前記第
１のＭＯＳトランジスタおよび第２のＭＯＳトランジス
タジスタそれぞれのソース、ドレインを構成する不純物
拡散層およびゲート電極が、共にチャネルの幅方向に長
矩形の形状を有し、相互に平行に配置されるように構成
したものである。
【００１５】請求項５記載の半導体集積回路の電源保護
回路は、請求項４記載の電源保護回路において、さら
に、電源電圧ラインとなる電源配線層と、基準電圧ライ
ンとなる基準配線層とを有し、前記第１のＭＯＳトラン
ジスタのドレインを構成する不純物拡散層を前記電源配
線層で覆うと共に、この不純物拡散層と電源配線層との
間にコンタクトを形成し、かつ、前記第２のＭＯＳトラ
ンジスタのソースを構成する不純物拡散層を前記基準配
線層で覆うと共に、この不純物拡散層と基準配線層との
間にコンタクトを形成するように構成したものである。
回路は、請求項４記載の電源保護回路において、さら
に、電源電圧ラインとなる電源配線層と、基準電圧ライ
ンとなる基準配線層とを有し、前記第１のＭＯＳトラン
ジスタのドレインを構成する不純物拡散層を前記電源配
線層で覆うと共に、この不純物拡散層と電源配線層との
間にコンタクトを形成し、かつ、前記第２のＭＯＳトラ
ンジスタのソースを構成する不純物拡散層を前記基準配
線層で覆うと共に、この不純物拡散層と基準配線層との
間にコンタクトを形成するように構成したものである。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１７】図１は本発明の一実施例に係る半導体集積
回路の電源保護回路の構成を表すものである。この電源
保護回路１は、電源電圧ライン（Ｖcc）１１と基準電圧
ライン（Ｖss）１２との間に設けられた第１の放電回路
Ａと第２の放電回路Ｂとにより構成されている。電源電
圧ライン１１の電圧レベルは半導体集積回路の動作電圧
（例えば５Ｖ）に設定されている。一方、基準電圧ライ
ン１２の電圧レベルは同回路の接地電圧（０Ｖ）に設定
されている。
回路の電源保護回路の構成を表すものである。この電源
保護回路１は、電源電圧ライン（Ｖcc）１１と基準電圧
ライン（Ｖss）１２との間に設けられた第１の放電回路
Ａと第２の放電回路Ｂとにより構成されている。電源電
圧ライン１１の電圧レベルは半導体集積回路の動作電圧
（例えば５Ｖ）に設定されている。一方、基準電圧ライ
ン１２の電圧レベルは同回路の接地電圧（０Ｖ）に設定
されている。
【００１８】第１の放電回路Ａは、電源電圧ライン１１
と基準電圧ライン１２との間に直接接続された第１のキ
ャパシタとしてのキャパシタ１３により構成されてお
り、電源電圧ライン（Ｖcc）１１に対し異常な高周波電
圧が印加されたときに、その一部をキャパシタ１３を介
して基準電圧ライン１２へ放電させるようになってい
る。
と基準電圧ライン１２との間に直接接続された第１のキ
ャパシタとしてのキャパシタ１３により構成されてお
り、電源電圧ライン（Ｖcc）１１に対し異常な高周波電
圧が印加されたときに、その一部をキャパシタ１３を介
して基準電圧ライン１２へ放電させるようになってい
る。
【００１９】第２の放電回路Ｂは、電源電圧ライン１１
と基準電圧ライン１２との間にカスケード接続された第
１のＭＯＳトランジスタとしてのｎチャネル型のトラン
ジスタ１４および第２のＭＯＳトランジスタとしてのｎ
チャネル型のトランジスタ１５からなるスイッチング回
路Ｂ1 と、電源電圧ライン１１と基準電圧ライン１２と
の間に直列接続された第２のキャパシタとしてのキャパ
シタ１６および抵抗１７からなり、異常高周波電圧が印
加された時にスイッチング回路Ｂ1 のトランジスタ１
４，１５の各ゲートに対してターンオン電圧を供給する
ためのターンオン電圧供給回路（ＣＲ回路）Ｂ2 とによ
り構成されている。なお、トランジスタ１４，１５は互
いに同じ大きさに設定されている。
と基準電圧ライン１２との間にカスケード接続された第
１のＭＯＳトランジスタとしてのｎチャネル型のトラン
ジスタ１４および第２のＭＯＳトランジスタとしてのｎ
チャネル型のトランジスタ１５からなるスイッチング回
路Ｂ1 と、電源電圧ライン１１と基準電圧ライン１２と
の間に直列接続された第２のキャパシタとしてのキャパ
シタ１６および抵抗１７からなり、異常高周波電圧が印
加された時にスイッチング回路Ｂ1 のトランジスタ１
４，１５の各ゲートに対してターンオン電圧を供給する
ためのターンオン電圧供給回路（ＣＲ回路）Ｂ2 とによ
り構成されている。なお、トランジスタ１４，１５は互
いに同じ大きさに設定されている。
【００２０】スイッチング回路Ｂ1 を構成するトランジ
スタ１４のドレインＤ１は電源電圧ライン１１に接続さ
れ、そのソースＳ１はノード１８を介してトランジスタ
１５のドレインＤ２に接続されている。トランジスタ１
５のソースＳ２は基準電圧ライン１２に接続されてい
る。トランジスタ１４のゲートＧ１およびトランジスタ
１５のゲートＧ２は共に、ＣＲ回路Ｂ2 を構成するキャ
パシタ１６と抵抗１７との間のノード１９に接続されて
いる。スイッチング回路Ｂ1 は、正常時には作動せず
（すなわちトランジスタ１４，１５は共にオフ状態）、
異常な高周波電圧が印加されたときにターンオン電圧供
給回路（ＣＲ回路）Ｂ2 から供給されるターンオン電圧
で作動して、トランジスタ１４，１５が同時にターンオ
ンし、異常高周波電圧をトランジスタ１４，１５の各チ
ャネル領域を介して基準電圧ライン１２へ放電させるよ
うになっている。
スタ１４のドレインＤ１は電源電圧ライン１１に接続さ
れ、そのソースＳ１はノード１８を介してトランジスタ
１５のドレインＤ２に接続されている。トランジスタ１
５のソースＳ２は基準電圧ライン１２に接続されてい
る。トランジスタ１４のゲートＧ１およびトランジスタ
１５のゲートＧ２は共に、ＣＲ回路Ｂ2 を構成するキャ
パシタ１６と抵抗１７との間のノード１９に接続されて
いる。スイッチング回路Ｂ1 は、正常時には作動せず
（すなわちトランジスタ１４，１５は共にオフ状態）、
異常な高周波電圧が印加されたときにターンオン電圧供
給回路（ＣＲ回路）Ｂ2 から供給されるターンオン電圧
で作動して、トランジスタ１４，１５が同時にターンオ
ンし、異常高周波電圧をトランジスタ１４，１５の各チ
ャネル領域を介して基準電圧ライン１２へ放電させるよ
うになっている。
【００２１】次に、以上のような構成の電源保護回路の
動作を説明する。
動作を説明する。
【００２２】まず、電源電圧ライン１１に静電気等の異
常高周波電圧が印加されると、その一部は第１の放電回
路Ａ（キャパシタ１３）を通して基準電圧ライン１２へ
と放電される。ここで、静電気のパルス幅は通常１５０
ｎｓｅｃ以下であり、最大でも１μｓｅｃ程度である。
一方、トランジスタ１４のゲートＧ1 およびトランジス
タ１５のゲートＧ2 は、上記パルス幅以下の高電圧が印
加された時に、ターンオン電圧供給回路Ｂ2 （キャパシ
タ１６および抵抗１７）から供給されるターンオン電圧
によって瞬間的にハイレベルとなり、トランジスタ１４
およびトランジスタ１５は同時にターンオンする。この
ため電源電圧ライン１１に印加された異常高周波電圧は
トランジスタ１４，１５の各チャネル領域を通して基準
電圧ライン１２へと放電される。これにより図示しない
内部集積回路の接合部分（ｐｎ接合）へ異常高周波電圧
が印加される事態が阻止され、回路素子の破壊を防止す
ることができる。
常高周波電圧が印加されると、その一部は第１の放電回
路Ａ（キャパシタ１３）を通して基準電圧ライン１２へ
と放電される。ここで、静電気のパルス幅は通常１５０
ｎｓｅｃ以下であり、最大でも１μｓｅｃ程度である。
一方、トランジスタ１４のゲートＧ1 およびトランジス
タ１５のゲートＧ2 は、上記パルス幅以下の高電圧が印
加された時に、ターンオン電圧供給回路Ｂ2 （キャパシ
タ１６および抵抗１７）から供給されるターンオン電圧
によって瞬間的にハイレベルとなり、トランジスタ１４
およびトランジスタ１５は同時にターンオンする。この
ため電源電圧ライン１１に印加された異常高周波電圧は
トランジスタ１４，１５の各チャネル領域を通して基準
電圧ライン１２へと放電される。これにより図示しない
内部集積回路の接合部分（ｐｎ接合）へ異常高周波電圧
が印加される事態が阻止され、回路素子の破壊を防止す
ることができる。
【００２３】ところで、電気量の多い高周波電圧が到来
した場合、トランジスタ１４のドレインＤ１とトランジ
スタ１５のソースＳ２との間には高電圧が印加される
が、これら２つのトランジスタ１４，１５がターンオン
して高周波電圧の放電を開始すると、トランジスタ１４
のソースＳ１の電位は上昇し、トランジスタ１４のドレ
インＤ１−ソースＳ１間に印加される電圧が低下すると
同時に、トランジスタ１５のドレインＤ２−ソースＳ２
間に印加される電圧が低下する。すなわち、電源電圧ラ
イン１１と基準電圧ライン１２との間に印加された高周
波電圧が、ドレイン−ソースについてカスケード接続さ
れた２つのトランジスタ１４，１５によって分圧され、
その結果トランジスタ１４，１５それぞれのドレイン−
ソース間の印加電圧が低減される。このためトランジス
タ１４，１５それぞれの破壊あるいは劣化を防止でき
る。
した場合、トランジスタ１４のドレインＤ１とトランジ
スタ１５のソースＳ２との間には高電圧が印加される
が、これら２つのトランジスタ１４，１５がターンオン
して高周波電圧の放電を開始すると、トランジスタ１４
のソースＳ１の電位は上昇し、トランジスタ１４のドレ
インＤ１−ソースＳ１間に印加される電圧が低下すると
同時に、トランジスタ１５のドレインＤ２−ソースＳ２
間に印加される電圧が低下する。すなわち、電源電圧ラ
イン１１と基準電圧ライン１２との間に印加された高周
波電圧が、ドレイン−ソースについてカスケード接続さ
れた２つのトランジスタ１４，１５によって分圧され、
その結果トランジスタ１４，１５それぞれのドレイン−
ソース間の印加電圧が低減される。このためトランジス
タ１４，１５それぞれの破壊あるいは劣化を防止でき
る。
【００２４】次に、キャパシタ１３，１６および抵抗１
７の適正値、並びにこれらの形成方法について考察す
る。
７の適正値、並びにこれらの形成方法について考察す
る。
【００２５】キャパシタ１３の値は、１００ｐＦ〜１０
ｎＦ程度が好適である。このキャパシタ１３は、ゲート
電極とゲート酸化膜（ＳｉＯ2 ）とシリコン基板とから
なるＭＯＳ構造で構成できるが、多結晶シリコン系材料
またはアルミニウム（Ａｌ）を電極材料とし、誘電体と
してシリコン酸化膜（ＳｉＯ2 ）、窒化膜（Ｓｉ
3 Ｎ4 ）あるいはその積層構造等を用いた構造でも形成
することができる。むしろ、電極抵抗を小さくできる点
からは、後者の構成が好適である。
ｎＦ程度が好適である。このキャパシタ１３は、ゲート
電極とゲート酸化膜（ＳｉＯ2 ）とシリコン基板とから
なるＭＯＳ構造で構成できるが、多結晶シリコン系材料
またはアルミニウム（Ａｌ）を電極材料とし、誘電体と
してシリコン酸化膜（ＳｉＯ2 ）、窒化膜（Ｓｉ
3 Ｎ4 ）あるいはその積層構造等を用いた構造でも形成
することができる。むしろ、電極抵抗を小さくできる点
からは、後者の構成が好適である。
【００２６】一方、キャパシタ１６および抵抗１７の各
々値は、トランジスタ１４，１５がそれぞれ静電気等の
異常高周波電圧が印加された時にのみターンオンし、集
積回路への電源投入時や通常の動作時においてはターン
オンしないように設定する必要がある。具体的には、以
下のように設定する。
々値は、トランジスタ１４，１５がそれぞれ静電気等の
異常高周波電圧が印加された時にのみターンオンし、集
積回路への電源投入時や通常の動作時においてはターン
オンしないように設定する必要がある。具体的には、以
下のように設定する。
【００２７】電源投入時の電源電圧ＶCCの立ち上がり時
間は、システムの回路構成にもよるが、通常は１０〜１
００μｓｅｃである。従って、この程度の立ち上がり時
間の電圧印加に対してはトランジスタ１４，１５がそれ
ぞれターンオンすることがないようにするため、キャパ
シタ１６および抵抗１７で構成されるターンオン電圧供
給回路Ｂ2 （ＣＲ回路）の時定数を１μｓｅｃ以下に設
定する。すなわち、時定数の上限は１μｓｅｃとする必
要がある。
間は、システムの回路構成にもよるが、通常は１０〜１
００μｓｅｃである。従って、この程度の立ち上がり時
間の電圧印加に対してはトランジスタ１４，１５がそれ
ぞれターンオンすることがないようにするため、キャパ
シタ１６および抵抗１７で構成されるターンオン電圧供
給回路Ｂ2 （ＣＲ回路）の時定数を１μｓｅｃ以下に設
定する。すなわち、時定数の上限は１μｓｅｃとする必
要がある。
【００２８】一方、時定数の下限を設定するには、トラ
ンジスタ１４およびトランジスタ１５の入力容量と、こ
れら２つのトランジスタ１４，１５をターンオンさせて
電気量の多い静電気を確実に放電させるための放電時間
との双方を考慮する必要がある。ここで、静電気を人体
モデル（Ｍｉｌ規格）で考えると、１００ｐＦの容量を
１．５ｋΩの抵抗で放電させるためのＣＲ回路の時定数
は１５０ｎｓｅｃである。このモデルと実際の静電気と
の関係は必ずしも明確ではないが、経験的には、この時
定数より１桁少ない値、すなわち１５ｎｓｅｃとした場
合に、キャパシタ１３と、集積回路の構成上、電源電圧
ライン１１と基準電圧ライン１２との間に挿入されてい
る接合容量とによって、静電気が十分放電されることが
確認されている。従ってＣＲ回路の時定数の下限値は１
５ｎｓｅｃとするのがよい。
ンジスタ１４およびトランジスタ１５の入力容量と、こ
れら２つのトランジスタ１４，１５をターンオンさせて
電気量の多い静電気を確実に放電させるための放電時間
との双方を考慮する必要がある。ここで、静電気を人体
モデル（Ｍｉｌ規格）で考えると、１００ｐＦの容量を
１．５ｋΩの抵抗で放電させるためのＣＲ回路の時定数
は１５０ｎｓｅｃである。このモデルと実際の静電気と
の関係は必ずしも明確ではないが、経験的には、この時
定数より１桁少ない値、すなわち１５ｎｓｅｃとした場
合に、キャパシタ１３と、集積回路の構成上、電源電圧
ライン１１と基準電圧ライン１２との間に挿入されてい
る接合容量とによって、静電気が十分放電されることが
確認されている。従ってＣＲ回路の時定数の下限値は１
５ｎｓｅｃとするのがよい。
【００２９】なお、キャパシタ１６もまた、キャパシタ
１３と同様の方法により形成できるが、電極抵抗を小さ
くできる点から、多結晶シリコン系材料またはアルミニ
ウムを電極材料とし、誘電体としてシリコン酸化膜（Ｓ
ｉＯ2 ）、窒化膜（Ｓｉ3 Ｎ4 ）あるいはその積層構造
等を用いた構造とすることが好ましい。
１３と同様の方法により形成できるが、電極抵抗を小さ
くできる点から、多結晶シリコン系材料またはアルミニ
ウムを電極材料とし、誘電体としてシリコン酸化膜（Ｓ
ｉＯ2 ）、窒化膜（Ｓｉ3 Ｎ4 ）あるいはその積層構造
等を用いた構造とすることが好ましい。
【００３０】図２は図１の電源保護回路１の回路パター
ンを表したものであり、図３は図２のＡ−Ａ′断面を表
したものである。
ンを表したものであり、図３は図２のＡ−Ａ′断面を表
したものである。
【００３１】これらの図に示すように、トランジスタ１
４のドレインＤ１およびソースＳ１はそれぞれ、Ｐ型半
導体基板（例えばシリコン基板）２０の主表面に形成さ
れたｎ+ 拡散層２１およびｎ+ 拡散層２２で構成されて
いる。また、トランジスタ１５のドレインＤ２およびソ
ースＳ２はそれぞれｎ+ 拡散層２２およびｎ+ 拡散層２
３で構成されている。すなわち、ｎ+ 拡散層２２はトラ
ンジスタ１４のソースＳ１とトランジスタ１５のドレイ
ンＤ２とを兼ねている。
４のドレインＤ１およびソースＳ１はそれぞれ、Ｐ型半
導体基板（例えばシリコン基板）２０の主表面に形成さ
れたｎ+ 拡散層２１およびｎ+ 拡散層２２で構成されて
いる。また、トランジスタ１５のドレインＤ２およびソ
ースＳ２はそれぞれｎ+ 拡散層２２およびｎ+ 拡散層２
３で構成されている。すなわち、ｎ+ 拡散層２２はトラ
ンジスタ１４のソースＳ１とトランジスタ１５のドレイ
ンＤ２とを兼ねている。
【００３２】ｎ+ 拡散層２１〜２３はそれぞれ図２の長
手方向（すなわち各トランジスタ１４，１５のチャネル
の幅方向）に長い長矩形状（直線状）の形状を有し、互
いに平行に配置されている。ｎ+ 拡散層２１は、層間絶
縁膜（ＳｉＯ2 ）２４に形成されたコンタクトホール２
５を介して電源電圧ライン１１（図１）を構成する電源
配線層２６と接続されている。ｎ+ 拡散層２３は、同じ
く層間絶縁膜（ＳｉＯ2 ）２４に形成されたコンタクト
ホール２７を介して基準電圧ライン１２（図１）を構成
する基準配線層２８と接続されている。電源配線層２６
および基準配線層２８はそれぞれ例えばアルミニウム
（Ａｌ）で形成されている。ここで、電極配線層２６は
ｎ+ 拡散層２１のほぼ真上にこれとほぼ平行に配置さ
れ、基準配線層２８はｎ+ 拡散層２３のほぼ真上にこれ
とほぼ平行に配置されている。
手方向（すなわち各トランジスタ１４，１５のチャネル
の幅方向）に長い長矩形状（直線状）の形状を有し、互
いに平行に配置されている。ｎ+ 拡散層２１は、層間絶
縁膜（ＳｉＯ2 ）２４に形成されたコンタクトホール２
５を介して電源電圧ライン１１（図１）を構成する電源
配線層２６と接続されている。ｎ+ 拡散層２３は、同じ
く層間絶縁膜（ＳｉＯ2 ）２４に形成されたコンタクト
ホール２７を介して基準電圧ライン１２（図１）を構成
する基準配線層２８と接続されている。電源配線層２６
および基準配線層２８はそれぞれ例えばアルミニウム
（Ａｌ）で形成されている。ここで、電極配線層２６は
ｎ+ 拡散層２１のほぼ真上にこれとほぼ平行に配置さ
れ、基準配線層２８はｎ+ 拡散層２３のほぼ真上にこれ
とほぼ平行に配置されている。
【００３３】ｎ+ 拡散層２１とｎ+ 拡散層２２との間の
領域（チャネル領域）の上方には、ゲート酸化膜（Ｓｉ
Ｏ2 ）２９を介してトランジスタ１４のゲート電極３０
が形成され、ｎ+ 拡散層２２とｎ+ 拡散層２３との間の
チャネル領域の上方には、ゲート酸化膜３１を介してト
ランジスタ１５のゲート電極３２が形成されている。２
つのゲート電極３０，３２は、ｎ+ 拡散層２１〜２３と
同様に、図２の長手方向（すなわち各トランジスタ１
４，１５のチャネルの幅方向）に長い長矩形状（直線
状）の形状を有し、互いに平行に配置されている。これ
らゲート電極３０，３２は、共にコンタクトホール３３
を介して共通ゲート電極層３４に接続されている。
領域（チャネル領域）の上方には、ゲート酸化膜（Ｓｉ
Ｏ2 ）２９を介してトランジスタ１４のゲート電極３０
が形成され、ｎ+ 拡散層２２とｎ+ 拡散層２３との間の
チャネル領域の上方には、ゲート酸化膜３１を介してト
ランジスタ１５のゲート電極３２が形成されている。２
つのゲート電極３０，３２は、ｎ+ 拡散層２１〜２３と
同様に、図２の長手方向（すなわち各トランジスタ１
４，１５のチャネルの幅方向）に長い長矩形状（直線
状）の形状を有し、互いに平行に配置されている。これ
らゲート電極３０，３２は、共にコンタクトホール３３
を介して共通ゲート電極層３４に接続されている。
【００３４】トランジスタ１４およびトランジスタ１５
それぞれの平面構造は、ゲート、ドレインおよびソース
に曲げ（９０度等）を入れたり櫛形等とせず、上記のよ
うに直線状に形成するのが好ましい。これは、本実施例
では静電気を瞬間的に放電させるためにトランジスタ１
４およびトランジスタ１５として比較的大きなトランジ
スタが必要であるが、例えば櫛形等の形状にしてトラン
ジスタ１４，１５のチャネル幅を幾何学的に大きくして
も、分布抵抗によりチャネルの実効幅は大きくならず、
特に静電気等の高周波電圧が印加された場合には実効幅
は大きくならないからである。
それぞれの平面構造は、ゲート、ドレインおよびソース
に曲げ（９０度等）を入れたり櫛形等とせず、上記のよ
うに直線状に形成するのが好ましい。これは、本実施例
では静電気を瞬間的に放電させるためにトランジスタ１
４およびトランジスタ１５として比較的大きなトランジ
スタが必要であるが、例えば櫛形等の形状にしてトラン
ジスタ１４，１５のチャネル幅を幾何学的に大きくして
も、分布抵抗によりチャネルの実効幅は大きくならず、
特に静電気等の高周波電圧が印加された場合には実効幅
は大きくならないからである。
【００３５】なお、キャパシタ１３，１６各々について
は、図示しないが、例えばゲート電極３０と同一工程で
別体の電極を形成し、これと電極配線層を接続して一方
のキャパシタ電極とし、ｎ+ 拡散層２１〜２３を共通接
続したものに基準配線層を結合して他方のキャパシタ電
極を形成することにより製造できる。また、抵抗１７に
ついてもＭＯＳ構造で製造できることは周知であるの
で、その説明は省略する。
は、図示しないが、例えばゲート電極３０と同一工程で
別体の電極を形成し、これと電極配線層を接続して一方
のキャパシタ電極とし、ｎ+ 拡散層２１〜２３を共通接
続したものに基準配線層を結合して他方のキャパシタ電
極を形成することにより製造できる。また、抵抗１７に
ついてもＭＯＳ構造で製造できることは周知であるの
で、その説明は省略する。
【００３６】以上のように本実施例の電源保護回路によ
れば、第２の放電回路Ｂ2 のトランジスタ１４，１５を
同時にターンオンさせてこれらのトランジスタ１４，１
５のチャネルを経由して基準電圧ライン１２から放電さ
せるようにしたので、第１の放電回路（キャパシタ１
３）Ｂ2 のみでは十分に吸収しきれない電気量をも確実
に放電させることができ、静電気耐性を向上させること
ができる。
れば、第２の放電回路Ｂ2 のトランジスタ１４，１５を
同時にターンオンさせてこれらのトランジスタ１４，１
５のチャネルを経由して基準電圧ライン１２から放電さ
せるようにしたので、第１の放電回路（キャパシタ１
３）Ｂ2 のみでは十分に吸収しきれない電気量をも確実
に放電させることができ、静電気耐性を向上させること
ができる。
【００３７】また、トランジスタ１４およびトランジス
タ１５はそれぞれ静電気等の異常高周波電圧が印加され
た時にのみターンオンし、内部集積回路への電源投入時
や通常の動作時においてはターンオンしない。従って、
電源電圧ライン１１に静電気等の異常高周波電圧が印加
された場合には、この異常電圧を確実に基準電圧ライン
１２へ放電できる一方、電源電圧ライン１１が正常な電
圧レベルの場合には、この電圧を放電させることがな
く、余分な電流が流れることがないので、正常時の消費
電力を増加させることなく、集積回路本来の動作を確保
することができる。
タ１５はそれぞれ静電気等の異常高周波電圧が印加され
た時にのみターンオンし、内部集積回路への電源投入時
や通常の動作時においてはターンオンしない。従って、
電源電圧ライン１１に静電気等の異常高周波電圧が印加
された場合には、この異常電圧を確実に基準電圧ライン
１２へ放電できる一方、電源電圧ライン１１が正常な電
圧レベルの場合には、この電圧を放電させることがな
く、余分な電流が流れることがないので、正常時の消費
電力を増加させることなく、集積回路本来の動作を確保
することができる。
【００３８】さらに、本実施例においては、第２の保護
回路Ｂのスイッチング回路Ｂ1 （トランジスタ１４およ
びトランジスタ１５）は、集積回路の内部回路にｎチャ
ネルＭＯＳトランジスタが含まれる場合には、これらの
内部ＭＯＳトランジスタの形成工程と同一工程で同時に
形成することができる。従って集積回路の本来の製造工
程と別個の工程を付加する必要がなくなり、そのため製
造工程を簡略化することができる。また、本実施例で
は、従来方法のように、寄生ＭＯＳトランジスタを用い
る必要がないので、内部集積回路の素子分離にフィール
ドシールド分離構造を用いた場合のみならず、他の分離
方法を用いた集積回路にも適用できる。
回路Ｂのスイッチング回路Ｂ1 （トランジスタ１４およ
びトランジスタ１５）は、集積回路の内部回路にｎチャ
ネルＭＯＳトランジスタが含まれる場合には、これらの
内部ＭＯＳトランジスタの形成工程と同一工程で同時に
形成することができる。従って集積回路の本来の製造工
程と別個の工程を付加する必要がなくなり、そのため製
造工程を簡略化することができる。また、本実施例で
は、従来方法のように、寄生ＭＯＳトランジスタを用い
る必要がないので、内部集積回路の素子分離にフィール
ドシールド分離構造を用いた場合のみならず、他の分離
方法を用いた集積回路にも適用できる。
【００３９】また、トランジスタ１４のドレインおよび
トランジスタ１５のソースとなるｎ+ 拡散層２１，２３
をアルミニウムで形成された電源配線層２６，基準配線
層２８でそれぞれ覆い、これら電源配線層２６，基準配
線層２８とｎ+ 拡散層２１およびｎ+ 拡散層２３とのコ
ンタクトを形成するようにしたので、トランジスタの拡
散層の分布抵抗を低減し、ソース・ドレイン間の電界を
均一にすることができる。
トランジスタ１５のソースとなるｎ+ 拡散層２１，２３
をアルミニウムで形成された電源配線層２６，基準配線
層２８でそれぞれ覆い、これら電源配線層２６，基準配
線層２８とｎ+ 拡散層２１およびｎ+ 拡散層２３とのコ
ンタクトを形成するようにしたので、トランジスタの拡
散層の分布抵抗を低減し、ソース・ドレイン間の電界を
均一にすることができる。
【００４０】なお、上記実施例では、第２の放電回路Ｂ
1 を構成するＭＯＳトランジスタとしてｎチャネルのＭ
ＯＳトランジスタを用いて説明したが、ｐチャネルのＭ
ＯＳトランジスタを用いて構成することもできることは
言うまでもない。
1 を構成するＭＯＳトランジスタとしてｎチャネルのＭ
ＯＳトランジスタを用いて説明したが、ｐチャネルのＭ
ＯＳトランジスタを用いて構成することもできることは
言うまでもない。
【００４１】また、上記実施例では、第１の放電回路Ａ
として、キャパシタ１３を電源電圧ライン１１と基準電
圧ライン１２との間に挿入接続させる構成としたが、こ
の第１の放電回路Ａはその他の素子で構成してもよく、
要は異常な高周波電圧が印加されたときに、その一部を
基準電圧ライン１２へ放電させるものであれば良い。
として、キャパシタ１３を電源電圧ライン１１と基準電
圧ライン１２との間に挿入接続させる構成としたが、こ
の第１の放電回路Ａはその他の素子で構成してもよく、
要は異常な高周波電圧が印加されたときに、その一部を
基準電圧ライン１２へ放電させるものであれば良い。
【００４２】
【発明の効果】以上説明したように請求項１ないし請求
項５記載の半導体集積回路の電源保護回路によれば、電
源電圧ラインに印加された静電気等の異常高周波電圧
を、第１の放電回路を介して放電させると共に、一対の
ＭＯＳトランジスタを同時にターンオンさせてこれらの
ＭＯＳトランジスタのチャネルを経由して基準電圧ライ
ンから放電させるようにしたので、第１の放電回路のみ
では十分に吸収しきれない電気量をも確実に放電させる
ことができ、静電気耐性が向上すると共に、正常時に消
費電流が増加する事態も防止することができる。また、
この電源保護回路は、ＭＯＳトランジスタにより構成さ
れる半導体集積回路の内部トランジスタの形成工程と同
一工程で同時に形成することができるので、追加工程が
不要となり、製造コストの増加を防止できるという効果
を奏する。
項５記載の半導体集積回路の電源保護回路によれば、電
源電圧ラインに印加された静電気等の異常高周波電圧
を、第１の放電回路を介して放電させると共に、一対の
ＭＯＳトランジスタを同時にターンオンさせてこれらの
ＭＯＳトランジスタのチャネルを経由して基準電圧ライ
ンから放電させるようにしたので、第１の放電回路のみ
では十分に吸収しきれない電気量をも確実に放電させる
ことができ、静電気耐性が向上すると共に、正常時に消
費電流が増加する事態も防止することができる。また、
この電源保護回路は、ＭＯＳトランジスタにより構成さ
れる半導体集積回路の内部トランジスタの形成工程と同
一工程で同時に形成することができるので、追加工程が
不要となり、製造コストの増加を防止できるという効果
を奏する。
【図１】本発明の一実施例に係る半導体集積回路の電源
保護回路の構成を表す回路構成図である。
保護回路の構成を表す回路構成図である。
【図２】図１の電源保護回路の要部構成を表す素子平面
図である。
図である。
【図３】図１のＡ−Ａ´線に沿った素子断面構成図であ
る。
る。
１１ 電源電圧ライン １２ 基準電圧ライン（接地電圧ライン） １３ キャパシタ（第１のキャパシタ） １４ トランジスタ（第１のＭＯＳトランジスタ） １５ トランジスタ（第２のＭＯＳトランジスタ） １６ キャパシタ（第２のキャパシタ） １７ 抵抗 ２１ ｎ+ 拡散層（ドレイン） ２２ ｎ+ 拡散層（ソース、ドレイン） ２３ ｎ+ 拡散層（ソース）
Claims (5)
- 【請求項１】 半導体集積回路における電源電圧ライン
と基準電圧ラインとの間に接続され、前記電源電圧ライ
ンに対し異常な高周波電圧が印加されたときに、その一
部を前記基準電圧ラインへ放電させる第１の放電回路
と、 同一導電型の一対のＭＯＳトランジスタからなるスイッ
チング回路、および前記電源電圧ラインに対し異常高周
波電圧が印加されたときに前記一対のＭＯＳトランジス
タそれぞれのゲートに対してターンオン電圧を供給する
ターンオン電圧供給回路を有し、前記一対のＭＯＳトラ
ンジスタを同時にターンオンさせて、異常高周波電圧を
前記一対のＭＯＳトランジスタを介して基準電圧ライン
へ放電させる第２の放電回路とを備えたことを特徴とす
る半導体集積回路の電源保護回路。 - 【請求項２】 前記第１の放電回路が、半導体集積回路
における電源電圧ラインと基準電圧ラインとの間に接続
された第１のキャパシタからなり、 前記第２の放電回路が、ドレインが電源電圧ラインに接
続された一方導電型の第１のＭＯＳトランジスタと、ド
レインが前記第１のＭＯＳトランジスタのソースに接続
されると共に、ソースが基準電圧ラインに接続され、か
つゲートが前記第１のＭＯＳトランジスタのゲートに接
続された前記第１のＭＯＳトランジスタと同一導電型の
第２のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタおよび第２のＭＯＳトランジスタの相互接続され
たゲートと電源電圧ラインとの間に接続された第２のキ
ャパシタと、前記第１のＭＯＳトランジスタおよび第２
のＭＯＳトランジスタの相互接続されたゲートと基準電
圧ラインとの間に接続され、前記第２のキャパシタと共
にＣＲ回路を構成する抵抗とからなることを特徴とする
請求項１記載の半導体集積回路の電源保護回路。 - 【請求項３】 前記第２のキャパシタおよび抵抗により
構成されるＣＲ回路の時定数が１５ナノ秒から１マイク
ロ秒の間にあることを特徴とする請求項２記載の半導体
集積回路の電源保護回路。 - 【請求項４】 前記第１のＭＯＳトランジスタおよび第
２のＭＯＳトランジスタジスタそれぞれのソース、ドレ
インを構成する不純物拡散層およびゲート電極は、共に
チャネルの幅方向に長矩形の形状を有し、相互に平行に
配置されたことを特徴とする請求項２記載の半導体集積
回路の電源保護回路。 - 【請求項５】 電源電圧ラインとなる電源配線層と、基
準電圧ラインとなる基準配線層とを有し、 前記第１のＭＯＳトランジスタのドレインを構成する不
純物拡散層を前記電源配線層で覆うと共に、この不純物
拡散層と電源配線層との間にコンタクトを形成し、か
つ、前記第２のＭＯＳトランジスタのソースを構成する
不純物拡散層を前記基準配線層で覆うと共に、この不純
物拡散層と基準配線層との間にコンタクトを形成したこ
とを特徴とする請求項４記載の半導体集積回路の電源保
護回路。
Priority Applications (2)
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|---|---|---|---|
| JP6258692A JPH0897362A (ja) | 1994-09-28 | 1994-09-28 | 半導体集積回路の電源保護回路 |
| US08/534,541 US5596474A (en) | 1994-09-28 | 1995-09-27 | Power protection circuitry for a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258692A JPH0897362A (ja) | 1994-09-28 | 1994-09-28 | 半導体集積回路の電源保護回路 |
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|---|---|
| JPH0897362A true JPH0897362A (ja) | 1996-04-12 |
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ID=17323777
Family Applications (1)
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|---|---|---|---|
| JP6258692A Pending JPH0897362A (ja) | 1994-09-28 | 1994-09-28 | 半導体集積回路の電源保護回路 |
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| JP (1) | JPH0897362A (ja) |
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