KR20060100280A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20060100280A
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히로아끼 다니자끼
히데또 히다까
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 데이터 기입/판독의 신뢰성이 개선된 불휘발성 반도체 기억 장치를 실현하는 것을 목적으로 한다. 기입 전류를 공급하는 기입 전류원(4W)으로부터 내부 데이터선(IDL), 비트선(BL), 소스선(SL), 기준 전위 노드(ND)에 이르는 경로의 메모리 셀(MC)을 제외한 저항값을 항상 일정하게 하고, 또한 이 전류 경로에 있어서 메모리 셀과 가변 전류원 사이의 저항값 및 메모리 셀로부터 기준 전위 노드 사이의 저항값을 각각 500Ω 이내로 설정한다.
메모리 셀, 정규 셀, 참조 셀, 판독 회로, 가변 전류원, 저항값

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 2는 도 1에 도시하는 불휘발성 반도체 기억 장치의 데이터 기입에 관련되는 부분의 구성을 개략적으로 도시하는 도면.
도 3은 도 2에 도시하는 기입계의 데이터 기입시의 동작을 도시하는 신호 파형도.
도 4는 본 발명의 실시예 1에 있어서의 기입 전류 경로의 저항 분포를 개략적으로 도시하는 도면.
도 5는 도 4에 도시하는 구성의 이점을 설명하기 위한 도면.
도 6은 본 발명의 실시예 1에 있어서의 기입계의 배선 레이아웃을 개략적으로 도시하는 도면.
도 7은 도 6에 도시하는 배선 레이아웃의 저항의 전압 분포를 모식적으로 도시하는 도면.
도 8은 본 발명의 실시예 1의 변경예의 구성을 개략적으로 도시하는 도면.
도 9는 도 8에 도시하는 불휘발성 반도체 기억 장치의 데이터 판독시의 신호 파형을 도시하는 도면.
도 10은 본 발명의 실시예 1에 있어서의 메모리 셀의 평면 레이아웃을 개략적으로 도시하는 도면.
도 11은 도 10에 도시하는 평면 레이아웃의 단면 구조를 개략적으로 도시하는 도면.
도 12는 본 발명의 실시예 2에 있어서의 메모리 셀의 어레이의 배치를 개략적으로 도시하는 도면.
도 13은 도 12에 도시하는 메모리 셀 배치의 평면 레이아웃을 개략적으로 도시하는 도면.
도 14는 도 13에 도시하는 평면 레이아웃의 단면 구조를 개략적으로 도시하는 도면.
도 15는 본 발명의 실시예 2의 변경예 1의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 16은 도 15에 도시하는 메모리 셀 배치의 전기적 등가 회로를 도시하는 도면.
도 17은 도 15에 도시하는 메모리 셀 배치에 있어서의 어레이 내의 저항의 분포를 개략적으로 도시하는 도면.
도 18은 본 발명의 실시예 2의 변경예 2의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 19는 도 18에 도시하는 메모리 셀 배치의 전기적 등가 회로를 도시하는 도면.
도 20은 본 발명의 실시예 2의 변경예 3의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 21은 도 20에 도시하는 메모리 셀 배치의 어레이 내의 전기적 등가 회로를 개략적으로 도시하는 도면.
도 22는 본 발명의 실시예 2의 변경예 3에 따른 메모리 셀 배치에 있어서의 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 23은 본 발명의 실시예 2의 변경예 4의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 24는 도 23의 선 24A-24A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 25는 도 23에 도시하는 선 25A-25A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 26은 도 23에 도시하는 메모리 셀 배치의 전기적 등가 회로를 도시하는 도면.
도 27은 본 발명의 실시예 2의 변경예 5의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 28은 도 27에 도시하는 선 28A-28A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 29는 도 27에 도시하는 선 29A-29A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 30은 본 발명의 실시예 2의 변경예 6의 메모리 셀 배치를 개략적으로 도 시하는 도면.
도 31은 도 30에 도시하는 선 31A-31A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 32는 도 30에 도시하는 선 32A-32A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 33은 도 30에 도시하는 메모리 셀 배치의 전기적 등가 회로를 도시하는 도면.
도 34는 본 발명의 실시예 2의 변경예 7의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 35는 도 34에 도시하는 선 35A-35A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 36은 도 34에 도시하는 선 36A-36A를 따른 단면 구조를 개략적으로 도시하는 도면.
도 37은 본 발명의 실시예 2의 변경예 8의 메모리 셀 배치를 개략적으로 도시하는 도면.
도 38은 도 37에 도시하는 메모리 셀 배치의 평면 레이아웃을 개략적으로 도시하는 도면.
도 39는 본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 40은 도 39에 도시하는 불휘발성 반도체 기억 장치의 기입 전류 경로의 저항 분포를 개략적으로 도시하는 도면.
도 41은 본 발명의 실시예 4에 따른 메모리 셀의 단면 구조를 개략적으로 도시하는 도면.
도 42a 및 도 42b는, 도 41에 도시하는 메모리 셀 구조의 전기적 등가 회로를 각각 도시하는 도면.
도 43은 본 발명의 실시예 4의 메모리 셀의 제2 단면 구조를 개략적으로 도시하는 도면.
도 44a 및 도 44b는, 도 43에 도시하는 메모리 셀 구조의 전기적 등가 회로를 도시하는 도면.
도 45는 본 발명의 실시예 4에 따른 메모리 셀 구조의 제3 구조를 개략적으로 도시하는 도면.
도 46a 및 도 46b는, 도 45에 도시하는 메모리 셀 구조의 전기적 등가 회로를 도시하는 도면.
도 47은 본 발명의 실시예 4에 따른 메모리 셀 구조의 제4 변경예의 구성을 개략적으로 도시하는 도면.
도 48a 및 도 48b는, 도 47에 도시하는 메모리 셀 구조의 전기적 등가 회로를 도시하는 도면.
도 49는 도 48에 도시하는 메모리 셀 구조의 평면 레이아웃을 개략적으로 도시하는 도면.
도 50은 본 발명의 실시예 4에 따른 메모리 셀의 제5 변경예의 단면 구조를 개략적으로 도시하는 도면.
도 51은 도 50에 도시하는 메모리 셀 구조의 전기적 등가 회로를 도시하는 도면.
도 52는 본 발명의 실시예 4에 따른 메모리 셀의 또 다른 전기적 등가 회로를 도시하는 도면.
도 53은 본 발명의 실시예 5에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 54는 도 53에 도시하는 센스 앰프 회로의 구성의 일례를 도시하는 도면.
도 55는 본 발명의 실시예 6에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 56은 본 발명의 실시예 7에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면.
도 57은 본 발명의 실시예 8에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 도시하는 도면.
도 58은 도 57에 도시하는 불휘발성 반도체 기억 장치의 데이터 판독시의 신호 파형을 도시하는 도면.
도 59는 도 57에 도시하는 데이터선 절환 회로의 구성의 일례를 도시하는 도면.
도 60은 도 57에 도시하는 센스 앰프 회로의 구성을 도시하는 도면.
도 61은 도 57에 도시하는 데이터선 이퀄라이즈 회로의 구성의 일례를 도시 하는 도면.
도 62는 도 57에 도시하는 참조 셀의 단면 구조를 개략적으로 도시하는 도면.
도 63은 본 발명의 실시예 9에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 도시하는 도면.
도 64는 본 발명의 실시예 10에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 도시하는 도면.
도 65는 본 발명의 실시예 11에 따른 불휘발성 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시하는 도면.
도 66은 도 65에 도시하는 참조 셀의 구동 전류와 메모리 셀의 기억 데이터와의 관계를 도시하는 도면.
도 67은 본 발명의 실시예 11에 따른 불휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면.
도 68은 도 67에 도시하는 리드 데이터 래치의 구성의 일례를 도시하는 도면.
도 69는 본 발명의 실시예 12에 따른 참조 셀의 구성을 도시하는 도면.
도 70은 도 69에 도시하는 참조 셀의 단면 구조를 개략적으로 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 행 선택 회로
3 : 열 선택 회로
4 : 기입/판독 회로
4W : 가변 전류원
4S : 센스 앰프
70 : 주 제어
72A, 72B : 로컬 제어 회로
73 : 라이트 드라이버
74 : 센스 앰프
75 : 리드 데이터 래치
76 : 검증 회로
77 : 라이트 데이터 래치
LVCn : 로컬 가변 전류원
41a, 41b : Iref원
S/A : 센스 앰프 회로
[특허 문헌 1] 일본 특개 2003-298013호 공보
[특허 문헌 2] 일본 특개 2004-186553호 공보
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 기억 데이터에 따라서 선택적으로 결정 상태(다결정 상태) 또는 비정질 상태로 되는 데이터 기억부를 갖는 메모리 셀을 포함하는 상변화 메모리의 기입/판독 데이터의 신뢰성을 개선하기 위한 구성에 관한 것이다.
휴대 기기 용도 등에 있어서는, 정보를 불휘발적으로 기억하는 불휘발성 메모리가 널리 이용되고 있다. 이러한 불휘발성 메모리에는, 적층 게이트형 트랜지스터의 플로팅 게이트에 전하를 축적하여 정보를 기억하는 플래시 메모리 외에, 기억 정보에 따라서 기억 소자의 저항값이 변화하는 저항값 변화형의 메모리 셀을 이용하는 메모리가 있다. 이러한 저항값 변화형 메모리로서는, 자기 저항 효과를 이용하는 자기 메모리(MRAM), 페로브스카이트형 산화물의 전압 펄스 자극에 의한 저항 변화를 이용하는 레지스턴스 RAM(RRAM), 및 열 처리에 의해 결정화(다결정) 상태와 비정질 상태 사이에서 변화하고, 각 상태에서 저항값이 서로 다른 상변화 재료를 기억 소자로서 이용하는 상변화 메모리(PCM:Phase Change Memory) 등이 알려져 있다.
특허 문헌 1에 있어서는, 상변화 메모리에 있어서의 상변화 재료 소자를 저저항화하기 위해, GST막(Ge-Sb-Te막) 대신에, Sb-Te막을 주요 성분으로 하고, Sb 첨가량을 56% 이상으로 함으로써, 비저항을 100Ω㎝로 하여, 미세화된 셀을 실현하는 구성을 개시하고 있다. 이 특허 문헌 1에 있어서는, 또한, 첨가 재료로서, 총량으로서 원자비로 15% 이하인 In, Ag 및 Ge가 포함되어도 되는 것이 개시되어 있다.
특허 문헌 2에 있어서는, RRAM에 있어서, 소스선을 워드선과 평행하게 배치하고, 비트선과 직교하는 방향의 메모리 셀에서 소스선을 공유하는 구성이 개시되어 있다. 이 특허 문헌 2에 있어서는, 행 방향에 인접하는 2개의 가변 저항 소자에 공통으로 액세스 트랜지스터를 설치하고, 이 액세스 트랜지스터의 게이트 폭을 넓게 하여, 그 온 저항을 저감하는 것을 도모하는 구성이 개시되어 있다. 게다가, 이 특허 문헌 2에 있어서는, 단위 셀의 구성으로서, 비트선과 평행하게 소스선이 배치되는 구성이 예시되어 있다.
상술한 특허 문헌 1에 개시되는 구성에 있어서는, 상변화 재료 소자의 재료 조성을 선택함으로써, 이 상변화 재료 소자의 저항값을 저감하는 것이 도모되고 있다. 특허 문헌 1에 따르면, 결정화(결정질 또는 다결정) 상태와 비정질 상태에서, 저항값이 10Ω과 10KΩ의 오더 사이에서 변화한다. 통상적으로, 저항값에 의해 데이터를 기억하고 있는 메모리 셀 사이에서는, 제조 프로세스의 변동 등에 의해, 저항값의 변동이 발생하고, 특히, 상변화 재료 소자인 경우, 비정질 상태를 이용하기 때문에, 이 저항값의 변동은 상당히 크다. 상술한 특허 문헌 1에 있어서는, 이러한 저항값의 변동의 문제에 대해서는 전혀 고려하고 있지 않다.
또한, 통상적으로, 이러한 상변화 메모리에 있어서는 내부에서 복수 비트의 메모리 셀의 데이터를 동시에 판독하는 것이 행해진다. 이들, 동시에 데이터가 판독되는 메모리 셀이 소스선을 공유하는 구성인 경우, 이들 선택 메모리 셀을 통하여 병행해서 판독 전류가 흐르고, 공유 소스선을 통하여 판독 전류에 의한 선택 메 모리 셀 사이의 상호 간섭이 발생하여, 정확한 판독을 행할 수 없게 될 가능성이 있다. 예를 들면, 공유 소스선에 복수의 메모리 셀이 접속되는 경우, 가장 저항값이 낮은 메모리 셀에 의해, 공유 소스선에 큰 전류가 흐르고, 이 전류에 의해, 소스선 전위가 상승하면, 다른 선택 메모리 셀의 판독 전류가 제한되어, 액세스 시간이 길어지거나 또는 오판독이 발생한다고 하는 문제가 발생한다.
또한, 상술한 특허 문헌 1에 있어서도 개시되어 있는 바와 같이, 데이터 기입시, 그 결정 상태를 비정질 상태로 하기 위해서 데이터 기입시와 판독시에 1자릿수 이상 서로 다른 전류를 동일한 전류 경로를 통하여 흘린다. 따라서, 이 큰 기입 전류를 공급하기 위한 기입 회로계의 부유 용량이, 판독 전류 경로에 부수하여, 판독 전류의 변화를 고속으로 발생시킬 수 없게 된다고 하는 문제가 발생한다.
특허 문헌 2에 있어서는, 데이터 판독의 고속화를 행하기 위해서, 액세스 트랜지스터를 공유하는 저항 소자의 한쪽을 저저항 상태 그리고 다른 쪽을 고저항 상태로 하고, 상보 비트선 구조로서, 상보 데이터를 센스 앰프로 검출하는 구성이 개시되어 있다. 그러나, 이 경우, 2개의 가변 저항 소자에 의해, 1 비트의 데이터를 기억하고 있어, 기억 용량이 저감된다고 하는 문제가 발생한다.
이 상보 비트선 구성 대신에, 센스 앰프에 대하여 선택 메모리 셀을 결합하고, 또한, 이 센스 앰프에 대하여 선택 메모리 셀에 대한 참조 데이터(전류)를 공급하는 방법을 이용하는 구성이 고려된다. 이 경우, 참조 전류를 생성하는 소자로서, 정규 메모리 셀과 마찬가지의 구성을 갖는 참조 셀을 이용하여, 이 참조 셀에 의해, 고저항 상태와 저저항 상태 사이인 중간의 저항값 상태에 대응하는 전류를 생성한다. 이 구성의 경우, 데이터선에 존재하는 기생 저항 및 기생 용량을 충전하면서, 정규 메모리 셀 및 참조 셀에 대하여 전류가 흐르기 때문에, 충전 동작 중에 있어서도, 정규 메모리 셀 및 참조 셀의 전류차를 판독할 수 있어, 고속 판독이 가능하게 된다. 이 경우, 참조 셀로서, 메모리 셀과 동일 구조 및 형상의 셀을 이용함으로써 온도 특성 등을 일치시킬 수 있어, 동작 환경에 기인하는 전류 변화가 상쇄되고, 특성 보상 회로를 판독 회로에 설치할 필요가 없어, 판독 회로를 간략화할 수 있다.
통상적으로, 참조 셀은, 정규 메모리 셀과 정렬하여 배치되고, 동일 행의 정규 메모리 셀 및 참조 셀을 선택하여 정규 메모리 셀 비트선 및 참조 셀 비트선을 센스 앰프에 접속한다. 따라서, 정규 메모리 셀이 선택되는 횟수보다도, 참조 셀이 선택되는 횟수가 많아진다. 이 경우, 참조 셀에는 판독 전류가 흐르기 때문에, 이 판독 전류에 의해, 상변화 재료 소자의 상태가 비정질 상태로부터 서서히 결정화 상태로 변화하는 리드 디스터브가 발생할 가능성이 높아, 정확한 참조 전류를 생성할 수 없게 된다고 하는 문제가 발생한다.
상술한 특허 문헌 2에 있어서는, 단순히 메모리 셀에 있어서의 액세스 트랜지스터의 온 저항을 저감하는 구성이 고려되어 있을 뿐이며, 이러한 고저항 상태의 참조 셀을 이용하여 참조 전류를 생성하는 판독부의 구성은 전혀 고려되어 있지 않다.
또한, 데이터 판독시에는, 선택 메모리 셀의 저항값을 판정하기 위해, 선택 메모리 셀에 판독 전류를 공급하고, 기준 전압 또는 기준 전류와 비교하여 판독 동 작을 행한다. 이 선택 메모리 셀에 공급되는 판독 전류가 흐르는 전류 경로는, 센스 앰프(판독 회로)-내부 데이터선-컬럼(비트선) 선택 게이트-비트선-메모리 셀 선택 트랜지스터-메모리 셀 저항(상변화 재료 소자)-소스선-접지 전위(기준 전위원)와 같은 경로이다. 이 전류 경로에 있어서, 내부 데이터선, 비트선 및 소스선의 길이가, 선택 어드레스의 위치(선택 메모리 셀의 위치)에 따라서 변화한 경우, 판독 전류 경로의 총저항값이 변화하기 때문에, 따라서 판독 전류도 변화하여, 데이터 판독시의 센스 동작에 대한 마진이 낮아진다고 하는 문제가 발생하여, 정확한 데이터의 고속 판독을 행할 수 없게 된다고 하는 문제가 발생한다.
또한, 데이터 기입시에 있어서도, 마찬가지로 선택 메모리 셀에 기입 전류를 흘리는 기입 전류 경로가 형성된다. 이 기입 전류 경로는, 기입 전류원-내부 데이터선-컬럼 선택 게이트-비트선-메모리 셀 선택 트랜지스터-메모리 셀(상변화 재료 소자)-소스선-접지 전위와 같은 경로이다. 따라서, 이 경우에도, 선택 어드레스 위치에 따라서, 이 기입 전류 경로에 포함되는 내부 데이터선, 비트선 및 소스선의 길이가 변하면, 이 기입 전류 경로의 총저항값이 변화하고, 따라서 기입 전류값이 변화하여, 데이터 기입 동작 시의 마진이 손상되어 정확한 고속 기입을 행할 수 없게 된다고 하는 문제가 발생한다.
또한, 복수 비트 단위로 데이터의 판독이 행해지는 경우, 데이터 기입시에 있어서도, 복수 비트 단위로 메모리 셀에 대한 데이터의 기입이 행해진다. 이들, 동시에 선택되는 메모리 셀이 소스선을 공유하는 경우, 판독시와 마찬가지로, 기입 동작 시에 있어서도 선택 메모리 셀 사이에서 공유 소스선을 통하여 상호 간섭이 발생한다. 예를 들면, 가장 저항값이 낮은 메모리 셀을 통하여 공유 소스선에 큰 기입 전류가 흘러, 공유 소스선의 전위가 상승하고, 다른 메모리 셀의 기입 전류를 제한하여, 기입 오동작 등이 발생한다. 또한, 기입 전류가 크고, 공유 소스선의 전기 저항에 의해, 충분히 큰 기입 전류를 흘릴 수 없어, 오기입이 발생할 가능성이 있다.
상술한 특허 문헌 2에 있어서는, 이러한 기입시 및 판독시의 공유 소스선에 있어서의 소스 전위의 변동의 문제에 대해서는 전혀 고려하고 있지 않다. 또한, 선택 메모리 셀 위치에 따른 판독 전류/기입 전류의 변화의 문제에 대해서도 전혀 고려하고 있지 않다.
그 때문에, 본 발명의 목적은, 고신뢰도로 데이터의 기입/판독을 행할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 고속으로 데이터 판독을 행할 수 있는 상변화 메모리를 제공하는 것이다.
본 발명의 제1 관점에 따른 불휘발성 반도체 기억 장치는, 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고, 그 저항값에 의해 정보를 기억하는 복수의 정규 메모리 셀과, 이들 복수의 정규 메모리 셀과 정렬하여 적어도 1행으로 배열되는 복수의 참조 셀을 구비한다. 정규 메모리 셀은, 기억 정보에 따라서 선택적으로 설정되는 제1 저항 상태 및 제2 저항 상태를 적어도 갖는다. 참조 셀은, 적어도 정규 메모리 셀의 제1 저항 상태에 대응하는 저항값 이외의 저항 값을 갖는 기억 소자를 포함한다.
본 발명의 제1 관점에 따른 불휘발성 반도체 기억 장치는, 또한, 어드레스 신호에 따라서 정규 셀 및 참조 셀을 선택하는 셀 선택 수단과, 선택된 정규 셀 및 참조 셀을 흐르는 전류를 비교하여, 상기 선택된 정규 셀의 기억 정보를 검출하는 판독 회로를 구비한다.
본 발명의 제2 관점에 따른 불휘발성 반도체 기억 장치는, 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고 또한 그 저항값에 따라서 데이터를 기억하는 복수의 메모리 셀과, 데이터 기입시 및 데이터 판독시, 상기 복수의 메모리 셀 중 선택된 메모리 셀에 발열용의 기입 전류 또는 데이터 판독용의 판독 전류를 공급하는 전류 공급 수단과, 메모리 셀 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리 셀이 접속되는 복수의 비트선과, 기입 전류 및 판독 전류를 각각 데이터 기입 모드시 및 데이터 판독 모드시 상기 선택 메모리 셀을 통하여 대응하는 비트선과의 사이에서 전달하는 복수의 소스선을 구비한다. 각 소스선에 접속되는 메모리 셀에 있어서는, 데이터 기입시 및 데이터 판독시, 1개의 메모리 셀이 선택되고, 각 소스선에는 1개의 메모리 셀을 통하여 전류가 흐른다.
또한, 기입 전류가 흐르는 경로에 있어서, 기입 전류원으로부터 선택 메모리 셀까지의 전류 경로 및 선택 메모리 셀로부터 소스선을 통하여 기준 전위원까지의 전류 경로 각각의 저항값은, 500Ω 이하이다.
본 발명의 제3 관점에 따른 불휘발성 반도체 기억 장치는, 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고, 또한 그 저항값에 따라서 데이 터를 기억하는 복수의 메모리 셀과, 데이터 기입시, 이들 복수의 메모리 셀 중 선택된 메모리 셀에 발열용의 기입 전류를 공급하는 기입 전류 공급 수단과, 메모리 셀 열에 대응해서 배치되고, 각각에 대응하는 열의 메모리 셀이 접속되는 복수의 비트선과, 비트선과 기입 전류를 선택 메모리 셀을 통하여 대응하는 비트선 사이에서 흘리는 복수의 소스선을 구비한다. 기입 전류원으로부터 비트선 및 소스선 및 기준 전위원까지의 전류 경로에 있어서의 메모리 셀을 제외한 저항값은, 선택 메모리 셀의 위치에 상관없이 실질적으로 일정하게 된다.
제1 관점에 따른 불휘발성 반도체 기억 장치에 있어서는, 참조 셀은, 제1 저항 상태에 대응하는 상태 이외의 상태의 기억 소자로 구성한다. 따라서, 이 참조 셀에 있어서, 정규의 메모리 셀보다 판독 전류가 흐르는 횟수가 많은 경우에 있어서도, 그 상태가 변화할 가능성은 작기 때문에, 리드 디스터브를 방지할 수 있어, 정확하게 참조 전류를 생성할 수 있다.
제2 관점에 따른 불휘발성 반도체 기억 장치에 있어서는, 또한, 데이터 기입시, 선택 메모리 셀이, 소스선에 대해서 1 비트의 메모리 셀이 접속되는 구성으로 함으로써, 기입 전류가 1개의 메모리 셀을 통하여 소스선을 흐를 뿐이고, 기입 전류의 선택 메모리 셀 사이에서의 상호 간섭을 억제할 수 있어, 정확하게 또한 고속으로 데이터의 기입을 행할 수 있다. 또한, 기입 전류 경로의 저항값을, 각각 500Ω 이하로 함으로써, 전원 전압이 3V인 경우에 있어서도, 메모리 셀에 인가되는 전압이 2V로 되어, 충분한 크기의 전류를 메모리 셀에 공급할 수 있어, 저전압 전압 하에 있어서도 데이터의 기입을 확실하게 행할 수 있다.
또한, 제3 관점의 불휘발성 반도체 기억 장치에 있어서는, 기입 전류원으로부터 데이터선, 비트선 및 소스선을 통하여 기입 전류가 흐르는 경로의 메모리 셀을 제외한 총저항값을, 선택 어드레스의 위치에 상관없이 실질적으로 동일하게 하고 있어, 기입 전류의 선택 메모리 셀의 어레이 내 위치 의존성을 억제할 수 있고, 정확한 기입을 행할 수 있어, 기입 마진을 증대시킬 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부하는 도면과 관련해서 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
<실시예>
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 불휘발성 반도체 기억 장치는, 메모리 셀(MC)이 행렬 형상으로 배열되는 메모리 셀 어레이(1)를 포함한다. 메모리 셀 어레이(1)에 있어서는, 메모리 셀(MC)의 각 행에 대응하여 워드선(WL)이 배치되고, 메모리 셀 열에 대응하여 비트선(BL)이 배치된다. 비트선(BL)과 평행하게 각 비트선에 대응하여 소스선(SL)이 배치된다. 이 소스선(SL)은, 메모리 셀 어레이(1)의 제1 변을 따라서 비트선(BL) 및 소스선(SL)과 직교하는 방향으로 연장해서 배치되는 글로벌 소스선(GSL)에 결합된다. 글로벌 소스선(GSL)은, 접지 노드(접지 패드; 기준 전위원)에 결합된다. 메모리 셀(MC)은, 그 구성은 나중에 설명하지만, 상변화 재료 소자를 기억 소자로서 포함하고, 기입 전류에 따라서 그 상변화 재료 소자가 결정화 상태(결정 상태 또는 다결정 상태) 또는 비정질 상태로 설정된 다. 결정화 상태가 저저항 상태에 대응하고, 비정질 상태가 고저항 상태에 대응한다.
불휘발성 반도체 기억 장치는, 또한, 도시하지 않은 어드레스 입력 회로로부터의 어드레스 신호에 따라서 메모리 셀 어레이(1)의 선택 행에 대응하는 워드선(WL)을 선택 상태로 구동하는 행 선택 회로(2)와, 도시하지 않은 어드레스 입력 회로로부터의 열 어드레스 신호에 따라서 메모리 셀 어레이(1)의 선택 열에 대응하는 비트선(BL)을 선택하는 열 선택 회로(3)와, 열 선택 회로(3) 외부에, 워드선(WL)의 연장 방향과 동일 방향으로 연장하여 배치되는 내부 데이터선(IDL)과, 내부 데이터선(IDL)에 기입/판독 전류를 공급하는 기입/판독 회로(4)를 포함한다.
메모리 셀(MC)의 선택시, 기입/판독 회로(4)로부터 기입 또는 판독 전류(I)가 공급되고, 열 선택 회로(3)에 의해 선택된 비트선(BL)으로부터 메모리 셀(MC) 및 소스선(SL)을 통하여 글로벌 소스선(GSL)에 전류가 흐른다.
소스선(SL)은, 워드선(WL)과 교차하고 있고, 그 교차부에 대응하는 메모리 셀(MC)이 선택된다. 따라서, 1개의 소스선(SL)에 대해서는 1개의 메모리 셀(MC)만이 선택되어, 기입/판독 전류가 흐를 뿐으로, 데이터 기입/판독시에 있어서의 소스선 전위의 선택 메모리 셀 사이의 상호 간섭을 방지할 수 있다.
비트선(BL) 및 소스선(SL)은, 단위 길이 당의 저항값이 동일하게 된다. 또한, 내부 데이터선(IDL) 및 글로벌 소스선(GSL)의 단위 길이 당의 저항값도 각각 동일하게 된다. 따라서, 메모리 셀(MC)의 저항값을 제외하면, 메모리 셀(MC)을 통하여 기입/판독 회로(4)로부터 접지 노드로 흐르는 전류 경로에 있어서의 총저항값 은, 메모리 셀(MC)의 메모리 셀 어레이(1) 내의 위치에 상관없이 일정하게 할 수 있고, 기입/판독 전류의 메모리 셀의 어레이내 위치 의존성을 억제할 수 있어, 정확한 기입/판독을 실현할 수 있다.
도 2는, 도 1에 도시하는 불휘발성 반도체 기억 장치의 데이터 기입에 관련되는 부분의 구성의 일례를 도시하는 도면이다. 도 2에 있어서는, 메모리 셀 어레이(1) 내에 있어서, 비트선(BL1) 및 소스선(SL1) 사이에 배치되는 메모리 셀(MC1 및 MC)을 대표적으로 나타낸다. 메모리 셀(MC1 및 MC2)은, 각각 워드선(WL1 및 WL2)에 결합된다. 메모리 셀(MC1 및 MC2)은, 동일 구성을 갖고, 도 2에 있어서는, 메모리 셀(MC2)의 구성 요소에 대하여 참조 부호를 붙인다. 이 메모리 셀(MC2)은, GST막 등의 칼코게나이드 재료로 구성되는 상변화 재료 소자(PCE)와, 이 상변화 재료 소자(PCE)의 기입시 가열하는 히터층(HT)과, 워드선(WL2)의 선택시 히터층(HT)을 소스선(SL1)에 전기적으로 결합하는 액세스 트랜지스터(AT)를 포함한다. 이들 상변화 재료 소자(PCE), 히터층(HT) 및 액세스 트랜지스터(AT)는, 비트선(BL1)과 소스선(SL1) 사이에 직렬로 접속된다. 액세스 트랜지스터(AT)는, 일례로서, N 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성된다.
상변화 재료 소자(PCE)는, GST막이어도 되고, 또한, (Ag)-In-Sb-Te계 재료 소자가 이용되어도 된다. 또한, 히터용의 저항 소자(히터층(HT))로서는, 일반적으로, 텅스텐 등의 고융점의 내화성 금속이 이용된다.
기입/판독 회로(4)는, 데이터 기입시 기입 전류를 공급하는 가변 전류원(4W)을 포함한다. 가변 전류원(4W)은, 기입 데이터에 따라서 선택적으로 생성되는 기 입 제어 신호(φ0 및 φ1)을 받는 NOR 게이트(NG)와, NOR 게이트(NG)의 출력 신호를 반전하는 인버터(IV)와, 전원 노드와 내부 데이터선(IDL) 사이에 접속되고 또한 그 게이트가 내부 노드(ND0)에 접속되는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(PT1)와, 전원 노드와 내부 노드(ND0) 사이에 접속되고 또한 그 게이트가 내부 노드(ND0)에 접속되는 P 채널 MOS 트랜지스터(PT2)와, 인버터(IV)의 출력 신호가 L 레벨일 때에 내부 노드(ND0)를 전원 노드에 결합하는 P 채널 MOS 트랜지스터(PT3)와, 기입 제어 신호(φ0)에 따라서 내부 노드(ND0)로부터 접지 노드로 전류를 구동하는 N 채널 MOS 트랜지스터(NT1)와, 기입 제어 신호(φ1)에 따라서 내부 노드(ND0)로부터 접지 노드로 전류를 구동하는 N 채널 MOS 트랜지스터(NT2)를 포함한다.
MOS 트랜지스터(NT1)의 채널 폭(W1)은, MOS 트랜지스터(NT1)의 채널 폭(W2)보다도 작고, MOS 트랜지스터(NT1)의 전류 구동력은, MOS 트랜지스터(NT1)의 전류 구동력보다도 크게 된다. 기입 제어 신호(φ0 및 φ1)은, 각각 데이터 "0" 및 "1"을 기입할 때에 활성화된다.
내부 데이터선(IDL)은, 열 선택 신호(CSL)에 응답하여 선택적으로 도통하는 열 선택 게이트(CSG)를 통하여 비트선(BL1)에 결합된다.
도 3은, 도 2에 도시하는 데이터 기입계의 동작을 나타내는 신호 파형도이다. 이하, 도 3을 참조하여, 도 2에 도시하는 데이터 기입계의 동작에 대하여 설명한다.
데이터 기입 전에 있어서는, 기입 제어 신호(φ0 및 φ1)은 모두 L 레벨이 고, 인버터(IV)의 출력 신호는 L 레벨이고, 내부 노드(ND0)는 MOS 트랜지스터(PT3)에 의해 전원 전압 레벨로 유지된다. MOS 트랜지스터(PT1 및 PT2)는 모두 오프 상태에 있다. 또한, 기입 제어 신호(φ0 및 φ1)이 L 레벨이기 때문에, MOS 트랜지스터(NT1 및 NT2)도 오프 상태에 있다.
데이터 기입시, 선택 행에 대응하는 워드선(WL)이 선택 상태로 구동된다. 여기서, 워드선(WL2)이 선택된 상태를 고려한다. 따라서, 메모리 셀(MC2)에 있어서 액세스 트랜지스터(AT)가 온 상태로 되고, 비트선(BL1)으로부터 메모리 셀(MC2)을 통하여 소스선(SL1)으로 전류가 흐르는 경로가 형성된다. 소스선(SL1)은 글로벌 소스선(GSL)에 접속되어 있고, 이 글로벌 소스선(GSL)을 통하여 접지 노드(접지 패드)에 결합된다.
다음으로, 열 선택 신호(CSL)가 선택 상태로 구동되고, 열 선택 게이트(CSG)가 온 상태로 되고, 내부 데이터선(IDL)이 비트선(BL1)에 결합된다. 데이터 "0" 기입시에 있어서는 기입 제어 신호(φ0)가 구동된다. 기입 제어 신호(φ0)가 H 레벨로 상승하면, NOR 게이트(NG)의 출력 신호가 L레벨로 되고, 따라서 인버터(IV)의 출력 신호가 H 레벨로 되고, MOS 트랜지스터(PT3)가 오프 상태로 된다. 한편, MOS 트랜지스터(NT1)가 온 상태로 되고, 내부 노드(ND0)는, 접지 노드에 전류를 방전한다. MOS 트랜지스터(NT1)의 구동 전류는, MOS 트랜지스터(PT2)로부터 공급된다. MOS 트랜지스터(PT2 및 PT1)가, MOS 트랜지스터(PT2)를 마스터로 하는 커런트 미러 회로를 구성하고 있고, MOS 트랜지스터(NT1)가 구동하는 전류에 따른 전류가, 도 2에 있어서 굵은 선으로 나타내는 바와 같이, 내부 데이터선(IDL)으로부터 비트선 (BL1)에 공급되어, 메모리 셀(MC2)을 흐른다. 이 기입 전류는, 히터층(HT)에 의해 열을 발생시켜, 상변화 재료 소자(PCE)에 상변화를 발생시킨다. 그러나, 이 데이터 "0" 기입시에 있어서의 기입 전류는, 그 펄스 폭이 길고 또 전류량도 작아, 히터층(HT)의 발열에 의해 비정질 상태의 상변화 재료 소자가 결정화 상태로 변화한 경우, 그 후의 서냉에 의해, 결정화 상태로 유지된다. 결정화 상태의 메모리 셀은, 기입 전류에 따라서 결정화 상태를 유지한다.
한편, 데이터 "1" 기입시의 기입 제어 신호(φ1)의 경우에는, MOS 트랜지스터(NT2)가 온 상태로 되어, 큰 기입 전류가 공급되고, 또한, 그 펄스 폭도 데이터 "0" 기입시보다도 짧기 때문에, 히터층(HT)에 의한 상변화 재료 소자의 급속 가열 및 급속 냉각이 행해지고, 이 상변화 재료 소자(PCE)는, 결정화 상태로부터 급속 가열에 의해 비정질 상태로 된다. 비정질 상태의 메모리 셀은, 마찬가지로 급속 가열 및 냉각에 의해 비정질 상태를 유지한다. 비정질 상태는, 고저항 상태이고, 또한 결정화 상태는 저저항 상태로서, 각각 기입 제어 신호(φ0 및 φ1)에 의해, 데이터 "0" 및 "1"을, 상변화 재료 소자(PCE)의 저항값 정보로서 기억할 수 있다.
고저항 상태는, 통상적으로, 저항값이 85KΩ 내지 100KΩ 정도이고, 저저항 상태는, 0.1KΩ 내지 2.0KΩ 정도의 저항값을 갖는다. 이 경우, 메모리 셀 전류(Icell)(기입 전류)는, 데이터 "0" 기입시, 0.3㎃ 정도이고, 데이터 "1" 기입시에 있어서는, 0.75㎃ 정도 내지 1.0㎃ 정도이다.
도 4는, 이 기입 전류가 흐르는 경로를 개략적으로 도시하는 도면이다. 도 4에 있어서, 가변 전류원(4W)으로부터의 기입 전류(Iw)는, 내부 데이터선(IDL)을 통하여 선택 열에 위치하는 비트선(BL)에 공급된다. 비트선(BL)에 공급된 기입 전류는, 메모리 셀(MC)을 통하여 대응하는 소스선(SL)에 흐른다. 또한, 이 소스선(SL) 상의 전류가, 글로벌 소스선(GSL)을 통하여 접지 노드(접지 패드)(GND)로 흐른다. 내부 데이터선(IDL) 및 글로벌 소스선(GSL)이 서로 평행하게 배치되고, 또한, 비트선(BL) 및 소스선(SL)이 서로 평행하게 배치된다. 소스선(SL) 및 비트선(BL)의 단위 길이 당의 저항값이 동일하고, 또한, 내부 데이터선(IDL) 및 글로벌 소스선(GSL)의 단위 길이 당의 저항값도 동일하게 된다.
여기서, 메모리 셀(MC)에 대하여, 내부 데이터선(IDL)으로부터 비트선까지의 배선 저항을 RD, 비트선(BL)의 메모리 셀(MC)까지의 저항을 RB, 소스선 SL로부터 글로벌 소스선(GSL)의 저항을 RS, 소스선(SL)으로부터 접지 노드까지의 글로벌 소스선(GSL)의 저항값을 RG로 한다. 이 경우, 기입 전류(Iw)가 흐르는 전류 경로의 메모리 셀(MC)의 저항값을 제외한 총저항값 Rall은, 다음 수학식으로 나타내어진다.
Rall=RD+RB+RS+RG
비트선(BL 및 SL)이, 서로 평행하게 배열되어 있고, 선택 행의 위치에 상관없이, 비트선(BL) 및 소스선(SL)의 저항의 합계 RB+RS는, 항상 일정하게 된다. 마찬가지로, 내부 데이터선(IDL) 및 글로벌 소스선(GSL)의 저항의 합계 RD+RG도, 선택 열 위치에 상관없이 일정하게 된다. 따라서, 선택 메모리 셀의 메모리 셀 어레이 내의 위치에 상관없이, 총저항값 Rall은, 항상 일정하게 된다.
예를 들면, 가변 전류원(4W)에 가장 가까운 메모리 셀(MCa)이 선택된 경우, 저항 RD+RB가 최소값으로 된다. 이 경우, 소스선(SL) 및 글로벌 소스선(GSL)의 저항의 합계 RS+RG가 최대값으로 된다. 또한, 내부 데이터선(IDL)의 종단이고 또한 비트선(BL)의 종단에 배치되는 메모리 셀(MCb)이 선택된 경우, 비트선 저항 RB와 내부 데이터선의 배선 저항 RD의 합계가 최대로 된다. 이 경우, 소스선(SL)과 글로벌 소스선(GSL)의 합계 저항 RS+RG가 최소값으로 된다.
따라서, 이 메모리 셀 어레이(1)에 있어서, 기입 전류가 흐르는 경로의 메모리 셀의 저항값을 제외한 총저항값을 항상 일정하게 할 수 있어, 동일한 크기의 기입 전류(Iw)를 공급할 수 있다. 또한, 가변 전류원(4W)은, 선택 메모리 셀의 위치에 따라서 기입 전류량을 조절하는 것은 요구되지 않고, 기입 전류로서는, 단지, 기입 데이터에 따라서 소정의 크기의 기입 전류를 공급하는 것이 요구될 뿐으로, 기입 전류 공급의 제어가 용이하게 된다.
또한, 소스선(SL)과 비트선(BL)을 평행하게 배열함으로써, 복수 비트의 데이터 기입시에 있어서 복수의 비트선이 병행해서 선택되더라도, 1개의 소스선(SL)에는 1개의 메모리 셀을 통하여 기입 전류가 흐를 뿐이고, 선택 메모리 셀 사이의 기입 전류의 상호 간섭을 방지할 수 있다.
여기서는, 도 5에 도시하는 바와 같이, 소스선(SL)이 비트선(BL)과 직교하는 방향으로, 즉 워드선(WL)과 평행하게 배열되는 상태를 고려한다. 메모리 셀(MC1 및 MC2)의 액세스 트랜지스터는, 게이트가 공통으로 워드선(WL)에 접속되고 또한 소스가 소스선(SL)에 접속된다. 메모리 셀(MC1 및 MC2)의 가변 저항 소자는, 각각 비트선(BL1 및 BL2)에 접속된다. 여기서, 가변 저항 소자는, 상변화 재료 소자 및 히터층을 포함한다. 비트선(BL1)이 열 선택 게이트(CSG1)를 통하여 내부 데이터선(IDL)에 접속되고, 비트선(BL2)이, 열 선택 게이트(CSG2)를 통하여 내부 데이터선(IDL)에 접속된다. 비트선(BL2)에는, 기생 용량(Cb)이 존재한다. 또한, 내부 데이터선(IDL)은, 그의 일단에 가변 전류원(4W)이 설치된다.
여기서는, 메모리 셀(MC1)에 기입 전류(Iw)를 공급하는 상태를 고려한다. 이 경우, 가변 전류원(4W)으로부터 열 선택 게이트(CSG1)를 통하여 메모리 셀(MC1)에 기입 전류(Iw)가 공급된다. 이 기입 전류(Iw)가, 메모리 셀(MC1)을 통하여 또 소스선(SL)을 흐른다. 메모리 셀(MC2)에 있어서는, 워드선(WL)의 전위에 따라서 액세스 트랜지스터가 온 상태이고, 소스선(SL)의 전류가, 또 비트선(BL2)을 흘러 그 기생 용량(Cb)을 충전한다.
따라서, 소스선(SL)에, 동일한 워드선에 의해 선택되는 메모리 셀(MC1 및 MC2)이 공통으로 접속되는 경우, 메모리 셀(MC1)에의 데이터 기입시, 비선택 메모리 셀(MC2)에 있어서, 기입 전류가 흘러, 그 결정의 상(결정화 상태 또는 비정질 상태)이 변화하는 라이트 디스터브가 발생하는 경우가 발생한다. 특히, 메모리 셀(MC2)이 비정질 상태인 경우, 메모리 셀(MC1)로부터 소스선(SL)에 흐르는 전류가 작은 경우에도, 서냉에 의해 메모리 셀(MC2)의 비정질 상태가 결정화 상태로 변화할 가능성이 높다. 따라서, 이러한 소스선(SL)을 비트선(BL)(BL1, BL2)과 직교하는 방향으로 배치하는 경우의 라이트 디스터브의 문제를, 비트선(BL) 및 소스선(SL)을 평행하게 배치함으로써 해소할 수 있다. 즉, 소스선(SL)에는 선택 메모리 셀이 1개 접속되고, 소스선에 대한 전류 경로가 선택 메모리 셀에 있어서만 형성되 기 때문에, 이러한 라이트 디스터브의 문제를 해소할 수 있다.
도 6은, 본 발명의 실시예 1에 있어서의 불휘발성 반도체 기억 장치의 주요부의 레이아웃을 개략적으로 도시하는 도면이다. 도 6에 있어서, 내부 데이터선(IDL)이, 제2 메탈로 형성되고, 그의 일단이 기입/판독 회로(4)에 결합된다. 제2 메탈은, 다층 메탈 배선에 있어서의 제2번째의 메탈 배선층이다. 비트선(BL)도, 내부 데이터선(IDL)과 마찬가지로, 제2 메탈로 형성된다. 이 비트선(BL)과 평행하게, 제1 메탈(제1층째의 메탈 배선)로 형성되는 소스선(SL)이 배치된다.
비트선(BL) 및 소스선(SL)과 교차하는 방향으로, 이들 제1 및 제2 메탈 배선층 하부에, 폴리실리콘으로 형성되는 워드선(WL)이 배치된다. 워드선(WL)은, 메모리 셀(MC)의 액세스 트랜지스터의 게이트를 구성한다.
워드선(WL)과 비트선(BL) 및 소스선(SL)의 교차부에, 메모리 셀(MC)이 배치된다. 메모리 셀(MC)의 영역은, 인접 메모리 셀간 분리 영역을 인접 메모리 셀과 공유하기 때문에, 활성 영역(AR)보다도 커진다. 활성 영역(AR) 내에, 액세스 트랜지스터(도시 생략)가 형성된다. 이 액세스 트랜지스터는, 컨택트(CNTb)를 통하여 소스선(SL)에 전기적으로 접속된다. 한편, 비트선(BL)과 평행하게, 상변화 재료 소자(PCE)가 형성되고, 도시하지 않은 상부 전극이, 컨택트(CNTa)를 통하여 비트선(BL)에 전기적으로 접속된다.
소스선(SL)은, 메모리 셀 어레이(1)의 외부에 워드선(WL)과 동일 방향으로 연장하여 배치되는 글로벌 소스선(GSL)에 접속된다. 글로벌 소스선(GSL)은, 소스선(SL)과 마찬가지로, 제1 메탈로 형성된다.
내부 데이터선(IDL)과 비트선(BL)은, 열 선택 게이트(CSG)을 통하여 전기적으로 접속된다. 기입/판독 회로(4)로부터 메모리 셀(MC)까지의 기입 전류 경로의 총저항 RD+RB는, 500Ω 이하의 값으로 설정된다. 마찬가지로, 메모리 셀(MC)의 소스선(SL)으로부터 글로벌 소스선(GSL)을 통하여 접지 노드까지의 기입 전류 경로의 총저항 RS+RG는, 500Ω 이내로 설정된다. 이들 선택 메모리 셀(MC)에 대한 저항 RD+RB 및 RG+RS를, 각각 500Ω 이내로 설정함으로써, 이하의 효과가 얻어진다.
여기서는, 도 7에 도시하는 바와 같이, 가변 전류원(4W)으로부터 메모리 셀(MC)까지의 합계 저항 RD+RB가 0.5KΩ이고, 메모리 셀(MC)이 저저항 상태인 Rc1=2KΩ이고, 메모리 셀(MC)로부터 접지 노드까지의 합계 저항 RS+RG이 0.5KΩ인 상태를 고려한다. 기입용의 가변 전류원(4W)의 전원 전압은 3V이다. 메모리 셀(MC)은, 고저항 상태의 기입시에는 1㎃ 이상의 전류를 공급할 필요가 있다. 이 경우, 가변 전류원(4W)으로부터 1㎃의 전류가 공급된 경우, 저항 RL+RB의 경로에는, 0.5V의 전압 강하가 발생하여, 메모리 셀(MC)에 있어서 2V의 전압 강하가 발생한다. 저항 RS+RG의 경로에는, 0.5V의 전압 강하가 발생한다. 비트선 및 소스선의 저항이 커진 경우, 기입 전류를 메모리 셀(MC)에 공급하기 위해서는, 가변 전류원(4W)에 있어서 3V보다도 더 높은 전압을 발생할 필요가 있어, 그 트랜지스터 사이즈가 커지고, 또한, 저전원 전압 하에서 동작하는 것이 곤란하게 된다.
따라서, 이 도 7에 도시하는 바와 같이, 메모리 셀(MC)과 가변 전류원(4W) 사이의 저항값 및 메모리 셀(MC)과 접지 노드 사이의 저항값은 각각 500Ω(0.5KΩ) 이하로 설정함으로써, 3V의 전원 전압을 이용하여, 충분히 메모리 셀(MC)에 필요한 기입 전류를 공급할 수 있어, 가변 전류원(4W)의 규모를 증대시키지 않고 정확하게, 메모리 셀(MC)에 대하여 기입 전류를 공급할 수 있다.
나중에 설명하는 바와 같이, 메모리 셀(MC)에 판독 전류가 공급되는 경우, 메모리 셀(MC)을 흐르는 전류는, 겨우 10㎂ 정도로서, 충분히 그 전류값은 기입시의 전류값에 비하여 작아, 판독 전류에 의해 선택 메모리 셀의 상변화 재료 소자의 상이 비정질 상태로부터 결정화 상태로 변화하는 리드 디스터브의 문제가 발생하는 것은 방지할 수 있다.
[변경예 1]
도 8은, 본 발명의 실시예 1의 변경예의 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 이 도 8에 도시하는 불휘발성 반도체 기억 장치에 있어서는, 내부 데이터선(IDL)에, 기입 전류를 공급하는 가변 전류원(4W)와 병렬로, 센스 앰프(4S)가 접속된다. 이 도 8에 도시하는 불휘발성 반도체 기억 장치의 다른 구성은, 도 1 및 도 2에 도시하는 불휘발성 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세한 설명은 생략한다.
센스 앰프(4S)는, 전압 센스 방식의 센스 앰프이어도 되고, 또한, 전류 센스 방식의 센스 앰프이어도 된다. 전압 센스 방식인 경우, 내부 데이터선의 전압을 참조 전압과 비교하여 내부 판독 데이터를 생성한다. 또한, 전류 센스 방식인 경우, 내부 데이터선을 흐르는 메모리 셀 전류를 참조 전류와 비교하여, 내부 판독 데이터를 생성해도 되고, 전류 증폭에 의해 메모리 셀 전류를 증폭하여 내부 판독 데이터를 생성해도 되고, 또한, 메모리 셀 전류를 내부에서 전압으로 변환하여 내부 판독 데이터를 생성해도 된다. 메모리 셀에 데이터 판독시 전류를 공급하는 구성이면, 어느 쪽의 구성이 센스 앰프(4S)에 대하여 이용되어도 된다.
메모리 셀(MC)은, 기억 데이터에 따라서 고저항 상태(비정질 상태) 또는 저저항 상태(다결정 상태) 중 어느 하나로 설정된다. 센스 앰프(4S)는, 데이터 판독시, 열 선택 회로(3)를 통하여 선택 열 상의 비트선(BL)에 판독 전류를 공급한다. 따라서, 이 센스 앰프(4S)로부터 공급되는 판독 전류가 메모리 셀(MC)의 저항값에 따라서 소스선(SL)에 선택적으로 방전되고, 이 내부 데이터선(IDL)의 전압 레벨이 메모리 셀(MC)의 기억 데이터에 따라서 변화한다. 센스 앰프(4S)가, 전압 센스 방식인 경우, 이들의 참조 전압을 비교하여, 내부 판독 데이터(DO)를 생성한다.
도 9는, 도 8에 도시하는 불휘발성 반도체 기억 장치의 데이터 판독시의 동작을 도시하는 신호 파형도이다. 이하, 도 9를 참조하여, 이 도 8에 도시하는 불휘발성 반도체 기억 장치의 데이터 판독시의 동작에 대하여 간단히 설명한다.
데이터 판독 전에 있어서는, 내부 판독 데이터선(IDL)은, 소정의 전압(전원 전압 레벨)으로 프리차지된다. 비트선(BL) 및 소스선(SL)은, 접지 전압 레벨로 프리차지되어 있다.
메모리 액세스가 개시되면, 행 선택 회로(2)에 의해, 워드선(WL)이 선택 상태로 구동되고, 또한, 이것과 병행하여, 도시하지 않은 열 디코더 회로(열 선택 회로(3)에 포함된다)로부터의 열 선택 신호(CSL)가 선택 상태로 구동되고, 열 선택 회로(3)에 있어서, 대응의 열 선택 게이트(CSG)가 도통하여, 대응하는 비트선(BL) 이 내부 판독 데이터선(IDL)에 전기적으로 접속된다. 센스 앰프(4S)는, 데이터 판독시, 판독 전류(I)를 공급한다. 메모리 셀(MC)의 기억 데이터(저항값)에 따라서, 판독 전류(I)가 소스선(SL)을 통하여 접지 노드에 방전되는 속도가 서로 다르다. 내부 판독 데이터선(IDL)의 전위가 메모리 셀(MC)이 저저항 상태일 때에는 저하하고, 한편, 메모리 셀(MC)이 고저항 상태인 경우에는, 내부 판독 데이터선(IDL)의 전위의 강하는 근소하다.
센스 앰프(4S)가 전압 센스 방식인 경우, 소정 시간이 경과하고, 내부 데이터선(IDL)의 전위가 충분히 변화하면, 센스 앰프(4S)가, 내부 데이터선(IDL) 상의 전위를 기준 전압(Vref)과 비교하여, 비교 결과에 기초하여 내부 판독 데이터(DO)를 생성한다.
이 도 8에 도시하는 바와 같이, 데이터 판독시에 있어서도, 센스 앰프(4S)로부터의 판독 전류(I)가, 비트선(BL), 메모리 셀(MC), 소스선(SL) 및 글로벌 소스선(GSL)을 통하여 접지 노드로 전달된다. 비트선(BL) 및 소스선(SL)을 병렬로 배열하고, 내부 데이터선(IDL) 및 글로벌 소스선(GSL)을 워드선(WL)과 평행한 방향으로 배치한다. 비트선(BL) 및 소스선(SL)의 단위 길이 당의 저항값을 동일하게 하고, 또한, 글로벌 소스선(GSL) 및 내부 데이터선(IDL)의 단위 길이 당의 저항값을 동일하게 한다. 이에 의해, 메모리 셀(MC)의 메모리 셀 어레이(1)내에 있어서의 위치에 상관없이, 이 판독 전류(I)가 흐르는 경로를 메모리 셀의 저항을 제외하고 합계 저항값을 동일하게 할 수 있고, 메모리 셀 어레이(1)에 있어서의 선택 메모리 셀 위치에 상관없이, 판독 전류 경로에 일정한 크기의 판독 전류를 공급할 수 있다.
또한, 이 경우, 도 7에 도시하는 바와 같이, 메모리 셀(MC)과 센스 앰프(4S) 사이의 저항 RD+RB와 메모리 셀(MC)과 접지 노드 GND 사이의 저항 RS+RG을, 각각 0.5KΩ으로 함으로써, 메모리 셀(MC)이 저저항 상태(2KΩ)인 경우에도, 충분한 크기의 판독 전류(10㎂ 정도)를, 낮은 전원 전압 하에 있어서도 발생시킬 수 있어, 정확한 데이터 판독을 행할 수 있다.
[변경예 2]
도 10은, 본 발명의 실시예 1에 따른 메모리 셀의 레이아웃의 변경예를 도시하는 도면이다. 도 10에 있어서, 비트선(BL) 및 소스선(SL)이, 각각 제2 메탈 배선 및 제1 메탈 배선으로 구성되고, 서로 평행하게 배치된다. 제1 메탈 배선 및 제2 메탈 배선은, 다층 배선 구조에 있어서, 각각, 제1층째의 메탈 배선 및 제2층째의 메탈 배선을 나타낸다.
비트선(BL)과 교차하는 방향으로, 워드선(WL1-WL4)이 소정의 간격을 두고 배치된다. 비트선(BL)과 평행하게, 워드선(WL1 및 WL3) 각각에 근접하여, 상변화 재료 소자(PCE1 및 PCE2)가 형성된다. 이들 상변화 재료 소자(PCE1 및 PCE2)는, 각각 컨택트(CNT11 및 CNT12)를 통하여 비트선(BL)에 접속된다.
컨택트(CNT11 및 CNT12)와 워드선(WL1 및 WL3) 각각에 관해서 점대칭인 위치에, 컨택트(CNT21 및 CNT22)가 형성된다. 이들 컨택트(CNT21 및 CNT22)는, 활성 영역(AR)에 형성된 불순물 영역과 소스선(SL)을 전기적으로 접속한다. 또한, 워드선(WL4)에 관해서 컨택트(CNT12)와 대향하여 또한 소스선(SL)에 대응하여 컨택트(CNT23)가 형성된다.
활성 영역(AR)에 있어서는, 워드선(WL1-WL4)의 하부에 있어서 불순물 영역은 형성되지 않고, 기판 영역(명확하게는 도시하지 않는다) 표면이, 노출된다(임계값 전압 조정용의 불순물 주입은 행해진다).
상변화 재료 소자(PCE1 및 PCE2)와 워드선(WL2 및 WL4) 사이에는, 간격이 마련되도록 도시된다. 그러나, 이들 워드선(WL2 및 WL4)은, 상변화 소자(PCE1 및 PCE2) 각각과 평면도적으로 보아 중첩하도록 형성되어도 된다.
이 도 10에 도시하는 구성에 있어서는, 메모리 셀(MC)은, 상변화 재료 소자(PCE1) 및 워드선(WL1) 및 컨택트(CNT21) 및 소스선(SL)으로 형성된다. 컨택트(CNT22)는, 워드선(WL3)의 선택시, 인접 메모리 셀의 상변화 재료 소자(PCE2)의 소스선(SL)에 대한 전류 경로를 형성한다.
워드선(WL2)의 선택시, 비트선(BL)으로부터 상변화 소자(PCE1) 및 활성 영역(AR)을 통하여 컨택트(CNT22)에 전류가 흐르고, 또 소스선(SL)에 전류가 흐른다. 이 짝수 워드선(WL2 및 WL4)의 선택시에는, 소스선(SL)에는, 글로벌 소스선으로부터 멀어지는 방향으로 전류가 일단 흐른다. 따라서, 이 도 10에 도시하는 구조에 있어서는, 활성 영역(AR)이 열 방향으로 연속적으로 띠 형상으로 형성되는 구성으로 하고, 짝수 워드선(WL2 및 WL4)을 소자 분리용의 필드 플레이트선으로서 이용하고, 활성 영역(AR)을 통하여 열 방향으로 연속적으로 복수 메모리 셀에 걸쳐 전류가 흐르는 것을 방지하는 구성이 이용되어도 된다.
도 10에 도시하는 구성인 경우, 홀수 워드선의 선택시, 비트선(BL)으로부터, 파선으로 나타내는 기입 전류가, 항상, 글로벌 소스선을 향하여 우측 방향으로 흐 른다. 예를 들면, 상변화 재료 소자(PCE2)의 선택시, 워드선(WL3)이 선택되고, 비트선(BL)으로부터 상변화 재료 소자(PCE2), 액티브 영역(AR), 컨택트(CNT22) 및 소스선(SL)을 통하여 전류가 흐른다. 워드선(WL2)이 비선택 상태이고, 워드선(WL2) 하부에는 채널은 형성되지 않고, 전류 경로는 차단된다.
워드선(WL1)이 선택된 경우에 있어서도, 상변화 재료 소자(PCE1)로부터 컨택트(CNT21)를 통하여 소스선(SL)에 전류가 흐른다. 따라서, 1개의 워드선을 선택 상태로 하는 구성에 있어서, 항상, 전류가 흐르는 경로에 있어서, 비트선 저항의 기여 부분과 소스선 저항의 기여 부분이 중첩되는 부분을 없앨 수 있어, 정확하게, 비트선(BL) 및 소스선(SL)의 총저항값을, 선택 메모리 셀 위치에 상관없이 일정하게 할 수 있다.
도 11은, 도 10에 도시하는 메모리 셀 레이아웃에 대응하는 단면 구조를 개략적으로 도시하는 도면이다. 이 도 11에 도시하는 단면 구조에 있어서는, 도 10에 도시하는 레이아웃에 도시되는 구성에 있어서, 상술한 바와 같이, 2개의 워드선을 동시에 선택 상태로 구동하여, 2개의 액세스 트랜지스터를 이용하여 기입/판독 전류를 흘린다.
즉, 기판 영역(SUB) 표면에 간격을 두고 불순물 영역(IMP11-IMP15)이 형성된다. 불순물 영역(IMP11)은, 소스선(SL)에 컨택트(CNT21)를 통하여 접속된다. 불순물 영역(IMP12)은, 저저항성 전극 및 히터층(HT)을 통하여 상변화 재료 소자(PCE1)에 결합된다. 이 상변화 재료 소자(PCE1)는, 도시하지 않은 상부 전극 및 컨택트(CNT11)를 통하여 비트선(BL)에 접속된다. 불순물 영역(IMP13)은 컨택트 (CNT22)을 통하여 소스선(SL)에 결합된다. 불순물 영역(IMP14)은, 저저항성 전극 및 히터층(HT)을 통하여 상변화 재료 소자(PCE2)에 접속된다. 상변화 재료 소자(PCE2)는, 컨택트(CNT12)를 통하여 비트선(BL)에 접속된다.
불순물 영역(IMP15)은, 컨택트(CNT23)를 통하여 소스선(SL)에 접속된다. 불순물 영역(IMP11 및 IMP12) 사이에는 워드선(WL1)이, 자기 정합적으로 형성된다. 불순물 영역(IMP12 및 IMP13)에 있어서는, 워드선(WL2)이, 마찬가지로, 자기 정합적으로 형성된다. 워드선(WL3)은, 불순물 영역(IMP13 및 IMP14)과 자기 정합적으로 형성된다. 워드선(WL4)에 대하여 자기 정합적으로 불순물 영역(IMP14 및 IMP15)이 형성된다.
워드선(WL2)의 선택시에 있어서는, 기판 영역(SUB) 표면에 채널이 형성되고, 이 채널이, 불순물 영역(IMP12 및 IMP13)과 접속되고, 비트선(BL)으로부터 컨택트(CNT22)를 통하여 소스선(SL)에 전류가 흐른다. 마찬가지로, 워드선(WL4)의 선택시에 있어서도, 채널이 형성되어 불순물 영역(IMP14 및 IMP15)은 서로 전기적으로 접속된다. 즉, 상변화 재료 소자(PCE)가 인접하는 2개의 워드선에 의해 공유되고, 셀 선택시에 있어서는, 상변화 재료 소자(PCE)를 사이에 끼우는 워드선의 조가 동시에 선택된다. 따라서, 액세스 트랜지스터의 사이즈(채널 폭)가 작게 되더라도, 상변화 재료 소자(PCE1)에 대해서는, 워드선(WL1 및 WL2)을 동시에 선택함으로써 전류 경로를 넓게 할 수 있다. 이에 의해, 비트선(BL)으로부터의 기입 전류를 흘리는 경로에 있어서, 충분한 크기의 기입 전류를 소스선(SL)에 대하여 방출하는 경로를 확보할 수 있어, 정확하게, 상변화 재료 소자(PCE1)를 기억 정보에 따른 저항 상태로 설정할 수 있다.
또한, 데이터 판독시에 있어서도, 비트선으로부터의 판독 전류를 충분히 기억 데이터에 따라서 소스선(SL)에 방전할 수 있어, 정확하게 기억 데이터에 따른 데이터의 판독을 행할 수 있다. 마찬가지로, 워드선(WL3 및 WL4) 선택시에 있어서도, 불순물 영역(IMP14 및 IMP15)을 통한 소스선(SL)에의 전류 경로 및 불순물 영역(IMP14 및 lMP13)을 통한 소스선(SL)에 대한 전류 경로를 병행하여 형성할 수 있다. 따라서, 상변화 재료 소자(PCE2)에 대하여, 워드선(WL3 및 WL4)을 동시에 선택함으로써, 트랜지스터 사이즈(채널 폭)이 저감되는 경우에 있어서도, 충분한 크기의 기입/판독 전류를 불순물 영역(IMP13 및 IMP15)을 통하여 소스선(SL)에 구동할 수 있다.
도 11에 도시하는 메모리 셀의 레이아웃을 이용하여 2개의 인접 워드선을 병행하여 선택함으로써, 항상, 소자의 미세화에 있어서도, 충분한 크기의 전류 구동력을 갖는 전류 경로를 소스선에 대하여 형성할 수 있다. 또한, 도 10 및 도 11에 도시하는 구성을 이용함으로써, 비트선 및 소스선(SL)을 흐르는 전류의 방향을 대략 동일하게 할 수 있어, 확실하게 각 메모리 셀에 있어서, 기입 전류 경로의 전기적인 길이(저항값)를 일정하게 할 수 있다.
또한, 도 10에 도시하는 레이아웃의 구성에 있어서, 홀수 워드선을 메모리 셀 행 선택에 이용하고, 짝수 워드선을 필드 플레이트선으로서 이용하는 경우, 보다 확실한 전류 경로의 차단을 위해, 워드선(WL2)과 불순물 영역(IMP12 및 IMP13) 양자 사이에 갭 영역을 형성하고, 또 워드선(WL4)과 불순물 영역(IMP14 및 IMP15) 사이에 갭 영역을 형성하여도 된다. 또한, 이 대신에, 워드선(WL2 및 WL4)에 대하여, 상변화 재료 소자(PCE1 및 PCE2)가 각각 전기적으로 접속되는 불순물 영역(IMP12 및 IMP14)에 대한 채널 컷트 영역만이 형성되어도 된다. 또한, 또한, 이 대신에, 불순물 영역(IMP12 및 IMP13)의 한쪽에 대해서만 워드선(WL2)이 갭 영역을 형성해도 되고, 또한, 워드선(WL4)은, 불순물 영역(IMP14 및 IMP15)의 한쪽과의 사이에만 갭 영역이 형성되어도 된다.
워드선(WL2 및 WL4)에 있어서 갭 영역을 형성하는 방법은, 단지, 워드선의 사이드월(측벽 절연막)을 워드선(WL2 및 WL4)에 대하여 형성하여, 자기 정합적으로 불순물 주입을 행하여 불순물 영역을 형성함으로써, 사이드월을 마스크로 하여 갭 영역을 형성할 수 있다. 워드선(WL1-WL4) 모두에 사이드월이 형성되는 경우에는, 워드선(WL2 및 WL4)의 사이드월을 두껍게 한다.
이상과 같이, 본 발명의 실시예 1에 따르면, 소스선 및 비트선을 평행하게 배열하고, 또한 글로벌 소스선 및 내부 데이터선을 이들 비트선 및 소스선과 직교하는 방향으로 배열하고 있고, 메모리 셀 어레이 내에 있어서의 선택 메모리 셀의 위치에 상관없이, 기입 전류 및 판독 전류의 경로에 있어서의 메모리 셀을 제외한 저항값을 동일하게 할 수 있어, 기입 데이터 및 판독 전류의 메모리 셀 어레이 내의 선택 메모리 셀 위치의 의존성을 저감할 수 있다.
또한, 메모리 셀(MC)과 기입/판독 회로 사이의 저항값 및 메모리 셀(MC)과 접지 노드 사이의 저항값을 각각 0.5KΩ 이하로 설정함으로써, 저전원 전압 하에서, 충분한 크기의 기입 및 판독 전류를 공급할 수 있다.
[실시예 2]
도 12는, 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 어레이부의 구성을 도시하는 도면이다. 도 12에 있어서, 비트선(BL1-BL4)이 배치되고, 비트선(BL1 및 BL2) 사이에 대응하여 소스선(SL1)이 병행하여 배치되고, 비트선(BL3 및 BL4)에 대응하여 소스선(SL2)이 병행하여 이들의 사이에 배치된다. 비트선(BL1-BL4)은, 각각 열 선택 게이트(CSG1-CSG4)를 통하여 내부 기입 데이터선(WDB)(내부 데이터선(IDL)에 포함된다)에 결합된다.
소스선(SL1 및 SL2)은 공통으로 글로벌 소스선(GSL)에 접속된다. 비트선(BL1)에는 메모리 셀(MC11, MC12,…)이 접속되고, 비트선(BL2)에는 메모리 셀(MC21, MC22,…)이 접속되고, 비트선(BL3)에는, 메모리 셀(MC31, MC32,…)이 접속되고, 비트선(BL4)에는, 메모리 셀(MC41, MC42,…)이 접속된다.
소스선(SL1)이, 비트선(BL1 및 BL2)에 접속되는 메모리 셀에 의해 공유된다. 즉, 비트선(BL1 및 BL2)에 접속되는 메모리 셀의 액세스 트랜지스터(AT)가 공통으로, 소스선(SL1)에 접속된다. 마찬가지로, 비트선(BL3 및 BL4)에 접속되는 메모리 셀의 액세스 트랜지스터(AT)가 공통으로, 소스선(SL2)에 접속된다.
실시예 1과 마찬가지로, 비트선(BL1-BL4) 및 소스선(SL1-SL2)의 단위 길이 당의 저항값은 동일하고, 또한, 내부 기입 데이터선(WDB) 및 글로벌 소스선(GSL)의 단위 길이 당의 저항값도 동일하다.
내부 기입 데이터선(WDB)에는 가변 전류원(4W)이 접속된다. 가변 전류원(4W)과 글로벌 소스선(GSL)의 접지 노드와의 위치 관계는, 실시예 1의 경우와 마찬 가지이다.
따라서, 이 도 12에 도시하는 구성에 있어서도, 기입 전류가 흐르는 경로에 있어서의 총저항값은, 실시예 1과 마찬가지로, 모든 메모리 셀에 대하여, 메모리 셀 자신의 저항을 제외하고 동일로 할 수 있다.
또한, 소스선(SL1 및 SL2)은, 각각, 2개의 인접 비트선에 대하여 공통으로 설치되어 있고, 행 방향(워드선 연장 방향)에 있어서 인접하는 메모리 셀의 액세스 트랜지스터(AT)를, 공통의 컨택트를 통하여 소스선에 접속할 수 있어, 메모리 셀(MC)(MC11, MC12,…MC41, MC42,…)의 레이아웃 면적을 저감할 수 있다.
또한, 소스선(SL1 및 SL2)은, 각각, 2열의 메모리 셀에 대하여 1개 배치하는 것이 요구될 뿐으로, 소스선의 피치 조건을 완화할 수 있어, 여유를 갖고 소스선 및 메모리 셀을 배치할 수 있다. 이에 의해, 마스크 위치 맞춤 어긋남 등의 마진을 크게 할 수 있어, 수율을 개선할 수 있다.
도 13은, 도 12에 도시하는 메모리 셀 어레이의 평면 레이아웃을 개략적으로 도시하는 도면이다. 도 13에 있어서는, 4 비트의 메모리 셀의 평면 레이아웃을 도시한다.
도 13에 있어서, 비트선(BLa 및 BLb)(BL1, BL2 또는 BL3, BL4)과 평행하게, 예를 들면 GCT막으로 형성되는 사각형 형상의 상변화 재료 소자(PCE)가 각각 2 비트의 메모리 셀에 공통으로 설치된다. 비트선(BLa)과 상변화 재료 소자(PCE)는 컨택트(CNT1)를 통하여 접속되고, 또한 비트선(BLb)도, 대응하는 상변화 재료 소자(PCE)와 컨택트(CNT1)를 통하여 전기적으로 접속된다. 이들 4 비트의 메모리 셀에 공통으로 가로 H자형의 활성 영역(AR)이 형성된다. 메모리 셀 어레이에 있어서는, 이 활성 영역(AR)이 행 방향 및 열 방향으로 반복해서 배치된다.
이 활성 영역(AR)은, 비트선(BLa 및 BLb)과 평행한 영역과, 비트선(BLa 및 BLb) 사이의 영역을 연통하는 영역을 포함한다. 활성 영역(AR)은, 비트선(BLa 및 BLb)과 평행하게 배치되는 소스선(SL)과, 컨택트(CNT2)를 통하여 전기적으로 접속된다. 이 컨택트(CNT2)의 외측에 또한 상변화 재료 소자(PCE) 내부에, 워드선(WLa 및 WLb)이, 비트선(BLa 및 BLb) 및 소스선(SL)과 교차하는 방향으로 배치된다.
도 13에 도시하는 레이아웃에 있어서는, 4 비트의 메모리 셀을 공통의 소스선(SL)에 접속하는 컨택트(CNT2)가 1개 설치될 뿐으로, 메모리 셀의 점유 면적을, 개개의 메모리 셀에 소스선 컨택트를 설치하는 경우에 비하여 저감할 수 있다.
또한, 비트선(BLa)으로부터 소스선(SL)에 전류를 흘릴 때, 이 소스선 전류가 분류되어 비트선(BLb)의 기생 용량을 충전하는 경우가 있지만, 비트선 기생 용량은 충분히 작아(예를 들면, 1개의 비트선에 접속되는 메모리 셀의 수를 1개의 워드선에 접속되는 메모리 셀(상변화 소자)의 수보다 적게 하여 비트선 기생 용량을 저감한다), 기생 용량의 충전에 의한 비트선(BLb)의 전위 변화는 거의 발생하지 않고, 인접 비트선(BLb)에 있어서 디스터브는 거의 발생하지 않는다.
도 14는, 도 13에 도시하는 4 비트 메모리 셀 중의 2 비트의 메모리 셀의 단면 구조를 개략적으로 도시하는 도면이다. 도 14에 있어서, 비트선(BL)(BLa 또는 BLb)이, 컨택트(CNT1)를 통하여 상변화 재료 소자(PCE)에 결합된다. 상변화 재료 소자(PCE) 하부에는, 컨택트(CNT1)에 대응하여 히터층(HT)이 설치된다. 이 히터층 (HT)은, 저저항성의 전극층(플러그)(REL)을 통하여, 기판 영역(SUB) 표면에 형성된 불순물 영역(IMP1 및 IMP3) 각각에 접속된다. 불순물 영역(IMP1 및 IMP3) 사이의 기판 영역 표면에, 불순물 영역(IMP2)이 형성된다. 불순물 영역(IMP2)은, 컨택트(CNT2)를 통하여 소스선(SL)에 접속된다.
소스선(SL)은, 비트선(BL)과 평행하게 배치되어 있고, 히터층(HT) 및 저저항성 전극층(REL)과 충돌하지 않도록 다른 위치에 배치되어 열 방향으로 연장한다. 불순물 영역(IMP1 및 IMP2) 사이의 기판 영역 표면 상에, 워드선(WLb)이 배치되고, 불순물 영역(IMP2 및 IMP3) 사이의 기판 영역 표면 상에, 워드선(WLa)아 배치된다.
이 도 14에 도시하는 구성에 있어서, 일례로서, 비트선(BL)이 제2 메탈 배선으로 형성되고, 소스선(SL)이 제1 메탈 배선으로 형성되고, 워드선(WLa 및 WLb)이, 폴리실리콘으로 구성된다.
도 14에 도시하는 바와 같이, 2 비트의 메모리 셀이 상변화 재료 소자(PCE)를 공유하는 경우, 상변화 재료 소자(PCE)가 2 비트의 메모리 셀에 대하여 연속적으로 형성되더라도, 히터층(HT)에 의해, 그 근접 부분에 있어서만 상변화가 기억 데이터에 따라서 발생하고, 그 열은, 인접 비트로는 전달되지 않는다. 따라서, 개개의 메모리 셀은 정확하게, 기입 전류에 따라서 기억 데이터에 따른 결정상(저항 상태)을 형성한다. 또한, 상변화 재료 소자(PCE)는, 비정질 상태이면 저항값이 높아, 기입/판독 전류가 인접 메모리 셀의 상변화 소자부로 분류되는 것은 방지된다.
도 12에 도시하는 바와 같이 소스선이 인접 열의 메모리 셀에서 공유되는 경우, 1개의 워드선(WL)(WL1, 0WL2, …)이 선택된 경우, 예를 들면, 소스선을 공유하 는 메모리 셀에 대하여 설치되는 2개의 비트선(BL1, BL2 또는 BL3, BL4)의 한쪽만이 선택된다(다비트 데이터 기입인 경우). 이에 의해, 데이터의 충돌을 발생시키는 일없이, 다비트 데이터의 병렬 기입을 실현할 수 있다. 즉, 일례로서, 열 선택 신호(CSL1 및 CSL2) 중 한쪽을 선택 상태로 구동하고, 열 선택 신호(CSL3 및 CSL4) 중 한쪽을 선택 상태로 구동함으로써, 2 비트 데이터를 기입할 수 있다(기입 데이터선(WDB)이 2 비트 폭).
또한, 이 대신에, 소스선(SL)에 있어서 기입/판독 전류가 2 비트의 메모리 셀을 통하여 공급되더라도, 그 상승이 충분히 억제되는 경우에는, 소스선을 공유하는 비트선이 서로 다른 데이터선에 접속되는 구성인 경우에는, 각 비트선에 기억 데이터에 따른 기입 전류가 공급되고, 또한, 데이터 판독시에 판독 전류가 공급되어도 된다.
또한, 이 도 12에 도시하는 구성에 있어서, 센스 앰프가, 마찬가지로, 열 선택 게이트(CSG1-CSG4)를 통하여 각각 비트선에 결합된다. 내부 데이터선(IDL)이, 가변 전류원(4W)과 센스 앰프에 공유로 설치되어도 된다. 또한, 기입 데이터선(WDB)과 센스 앰프의 판독 전류를 전달하는 내부 판독 데이터선이 따로따로 설치되어도 된다.
[변경예 1]
도 15는, 본 발명의 실시예 2의 메모리 셀의 배치의 변경예 1의 평면 레이아웃을 개략적으로 도시하는 도면이다. 앞의 도 13에 도시하는 메모리 셀의 배치에 있어서는, 가로 H자형의 활성 영역(AR)이 행 및 열 방향으로 반복해서 배열된다. 따라서, 4 비트의 메모리 셀에 대하여, 활성 영역(AR)이 각각 배치되고, 행 및 열 방향에 있어서, 4 비트의 메모리 셀 단위로 활성 영역(AR)이 분리된다. 한편, 도 15에 도시하는 변경예 1에 따른 메모리 셀의 배치에 있어서는, 활성 영역(ARA)의 구성에 있어서는, 행 방향(워드선 연장 방향)을 따라서 소스 불순물 영역이 연속적으로 연장해서 형성된다. 열 방향(비트선 연장 방향)에 있어서는, 활성 영역(ARA)은 2 비트의 메모리 셀에 대하여 연속적으로 형성될 뿐이고, 2 비트의 메모리 셀 단위로 분리된다. 즉, 이 도 15에 도시하는 메모리 셀의 배치에 있어서는, 도 13에 도시하는 가로 H자형의 활성 영역이, 또, 행 방향을 따라서 연속적으로 그 소스 불순물 영역이 접속된다. 상변화 소자(PCE)가, 컨택트(CNT1)를 통하여 대응하는 활성 영역(ARA)에 결합된다.
소스선 컨택트(CNT1)와 소스 불순물 영역(SDL) 사이에, 워드선이 배치된다. 도 15에 있어서는, 워드선(WLa-WLd)을 도시한다. 소스선이, 2개의 비트선에 대하여 1개의 비율로 설치된다. 도 15에 도시하는 레이아웃에 있어서는, 비트선(BLa 및 BLb) 사이에 소스선(SLa)이 배치되고, 비트선(BLc 및 BLd) 사이에 소스선(SLb)이 배치된다. 소스선(SLa 및 SLb)은, 각각 소스 불순물 영역(SDL)과 컨택트(CNT2)를 통하여 결합된다.
따라서, 이 도 15에 도시하는 메모리 셀의 배치에 있어서는, 연속적으로 행 방향으로 연장하는 소스 불순물 영역(SDL)이, 컨택트(CNT2)를 통하여 소스선(SL)(SLa, SLb)에 접속된다. 소스 불순물 영역(SDL)이, 행 방향으로 연속적으로 연장하고 있기 때문에, 소스 불순물 영역(SDL)은, 이 소스선(SL)(SLa, SLb)에 의 해, 보강된 구조로 되어, 소스 불순물 영역(SDL)의 저항의 변동이 거의 억제되고, 또한, 메모리 셀에 대한 소스선 저항도 저감된다.
도 16은, 이 도 15에 도시하는 메모리 셀의 배치에 있어서의 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 16에 도시하는 메모리 셀 어레이의 구성은, 도 12에 도시하는 메모리 셀 어레이의 구성과, 이하의 점이 서로 다르다. 즉, 소스 불순물 영역(확산 소스선)(SDL)이, 워드선과 평행하게 배치되고, 각 소스선과의 교차부에 있어서 소스선(SL)(SL1, SL2)과 접속된다. 이 도 16에 도시하는 메모리 셀 어레이의 다른 구성은, 도 12에 도시하는 메모리 셀 어레이의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
또한, 이하의 설명에 있어서, 기본적으로, 소스 불순물 영역(SDL)의 용어를 메모리 셀의 구조에 대하여 설명할 때에 사용하고, 확산 소스선(SDL)의 용어를 전기적 등가 회로의 설명에 있어서 사용한다.
데이터 기입시, 비트선(BLa)의 선택시에는, 도 15에 도시하는 바와 같이, 비트선(BLa)으로부터 상변화 소자(PCE)를 통하여 소스선(SLa)에 전류가 흐른다. 이 소스선(SLa) 상을 흐르는 전류는, 도 16에 도시하는 글로벌 소스선(GSL)에 유입된다. 이 때, 또한, 소스 불순물 영역(확산 소스선)(SDL)을 통하여, 행 방향으로 전류가 흐른다(도 15에 있어서 파선으로 나타낸다). 이 때에는, 비트선(BLb, BLc, BLd)으로 리크 전류가 분류된다. 또한, 게다가, 소스 불순물 영역(확산 소스선)(SDL)을 통하여 흐르는 전류는, 인접 소스선(SLb) 등의 다른 소스선을 통해서도 분류되기 때문에, 각 비선택 비트선에 흐르는 리크 전류를 보다 확실하게 억제할 수 있다. 따라서, 비트선(BLb, BLc, BLd)에 흐르는 리크 전류는 작아져, 디스터브의 발생을 보다 확실하게 방지할 수 있다.
또한, 이하에 상세하게 설명하는 바와 같이, 확산 소스선 및 소스선의 저항 네트워크가 형성되어, 소스선 전위의 변화를 억제할 수 있어, 메모리 셀의 소스 전위의 어레이 내 위치에 따른 변동을 억제할 수 있다. 또한, 기입시 및 판독시에 있어서 메모리 셀의 소스 저항을 거의 무시할 수 있어, 기입 전류 및 판독 전류를 저전원 전압 하에 있어서도 공급할 수 있고, 저전원 전압 하에서 안정적으로 동작하는 상변화 기억 장치를 실현할 수 있다.
도 17은, 본 발명의 실시예 2의 변경예 1에 있어서의 비트선, 소스선 및 기입 데이터선 상의 저항 분포를 개략적으로 도시하는 도면이다. 도 17에 있어서, 비트선(BL1 및 BL2)에 대하여 소스선(SL1)이 평행하게 설치되고, 또한, 비트선(BLn-1 및 BLn)에 대하여 소스선(SLk)(k=n/2)이 설치된다. 소스선(SL1, SLi 및 SLk)은, 공통으로 행 방향으로 연장하는 글로벌 소스선(GSL)에 결합된다.
비트선(BL1, BL2,…BLn-1 및 BLn)은, 각각 열 선택 게이트(CSG1, CSG2, CSGn-1 및 CSGn)를 통하여 기입 데이터선(WDB)에 결합된다. 비트선과 소스선의 교차부에 대응하여 메모리 셀(MC)이 배치된다. 이 소스선(SL1, SLi 및 SLk)은, 각각 행 방향에 있어서, 확산 소스선(SDL1, SDLj 및 …SDLn)에 의해 상호 결합된다.
기입 전류원(가변 전류원)(4W)과 글로벌 소스선(GSL)의 접지 노드의 위치 관계는, 앞의 실시예 1의 경우와 마찬가지이다.
비트선(BL)에 있어서는, 단위 배선 저항(Rbl)에 의한 저항 분포가 존재하고, 또한, 소스선(SL)(SL1, SLi,…SLk)에 있어서도, 단위 배선 저항(Rsl)에 의한 저항 분포가 존재한다. 또한, 확산 소스선(SDL)(SDL1, SDLj,…SDLn)에 있어서도, 각각 단위 확산 저항(Rsi)에 의한 저항 분포가 존재한다. 마찬가지로, 글로벌 소스선(GSL)에 있어서도, 단위 배선 저항(Rgs)에 의한 저항 분포가 존재한다. 또한, 기입 데이터선(WDB)에 있어서도, 단위 배선 저항(Rdb)에 의한 저항 분포가 존재한다. 도 17에 있어서는, 기입 데이터선(WDB)에 있어서, 열 선택 게이트(CSG2 및 CSGn-1) 사이에, 배선 저항(k·Rdb)이 있다고 가정한다.
이 도 17에 도시하는 저항 분포에 나타내어지는 바와 같이, 메모리 셀(MC)의 소스에 대해서는, 저항 네트워크가 형성되고, 메모리 셀(MC)의 소스 저항(접지 노드에 이르기까지의 경로의 저항)은 거의 동일하게 되고, 메모리 셀(MC)의 소스 전위는, 이 메모리 셀 어레이 내에 있어서 거의 동일하게 할 수 있다.
기입 데이터선(WDB)에는, 데이터 기입시, 가변 전류원(4W)으로부터 전류가 공급된다. 따라서, 가변 전류원(4W)으로부터 선택 메모리 셀(MC)까지의 경로의 저항값은, 비트선 및 기입 데이터선(WDB)의 저항 분포에 따라 저항값이 서로 다르지만, 이 가변 전류원(4W)이 저전압원인 경우, 선택 메모리 셀의 비트선 및 소스선 사이에는, 일정 전압을 공급할 수 있어, 기입 특성의 선택 메모리 셀의 위치에 따른 특성 변화는 억제할 수 있다. 또한, 소스선 저항도 저감되어, 소스선에서의 전압 강하를 거의 무시할 수 있고, 실시예 1의 전류 경로의 배선 저항 조건은 소스선에 대해서는 충족시킬 수 있어, 안정적으로 저전원 전압 하에 있어서 데이터의 기 입 및 판독을 행할 수 있다.
또한, 비선택 메모리 셀에 대한 리크 전류도, 소스선(SL) 및 확산 소스선(SDL)의 저항 네트워크에 의해 분산되어, 충분히 억제할 수 있어, 비선택 비트선의 메모리 셀의 디스터브를 기입시 및 판독시의 어느 쪽에 있어서도 억제할 수 있다.
[변경예 2]
도 18은, 본 발명의 실시예 2의 변경예 2의 메모리 셀의 레이아웃을 개략적으로 도시하는 도면이다. 이 도 18에 도시하는 메모리 셀의 레이아웃에 있어서, 4개의 비트선(BLa, BLb, BLc 및 BLd)에 대하여, 1개의 소스선(SL)이 설치된다. 이 소스선(SL)은, 컨택트(CNT2)를 통하여, 활성 영역(ARA)에 설치되는 소스 불순물 영역(SDL)에 접속된다. 이 소스 불순물 영역(SDL)은, 앞의 실시예 2의 변경예 1과 마찬가지로, 행 방향으로 연속적으로 연장한다. 이 도 18에 도시하는 메모리 셀의 레이아웃의 다른 배치는, 도 15에 도시하는 메모리 셀의 레이아웃과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
도 19는, 도 18에 도시하는 메모리 셀의 레이아웃을 갖는 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 19에 있어서, 비트선(BL1, BL2, BL3 및 BL4)에 대하여, 소스선(SL1)이, 비트선과 평행하게 열 방향으로 연속적으로 연장하도록 배치된다. 소스선(SL1)은, 그의 일단에 있어서 글로벌 소스선(GSL)에 결합된다. 소스선(SL1)은, 또한, 행 방향으로 연장하는 확산 소스선(소스 불순물 영역)(SDL1)에 결합된다. 이 확산 소스선(SDL1)은, 2행으로 배치되는 메모리 셀(MC11, MC12, MC21, MC22, MC31, MC32, MC41 및 MC42)에 공통으로 설치된다. 이 도 19에 도시하는 회로 구성은, 도 16에 도시하는 전기적 등가 회로와, 다른 구성은 마찬가지고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
도 18 및 도 19에 도시하는 바와 같이, 4개의 비트선(BL)당 1개의 소스선(SL)(SL1)을 설치할 뿐으로, 소스선(SL)의 피치 조건을 더욱 완화시킬 수 있어, 여유를 갖고 소스선을 배치할 수 있다.
또한, 소스선(SL)이, 확산 소스선(SDL)(SDL1)과 전기적으로 컨택트가 취해져 있고, 소스선의 저항 네트워크를 변경예 1의 경우와 마찬가지로 형성할 수 있어, 변경예 1과 마찬가지의 효과를 얻을 수 있다.
또한, 도 18에 도시하는 메모리 셀의 레이아웃에 있어서는, 소스 불순물 영역(SDL)이, 행 방향으로 연속적으로 연장하고 있다. 그러나, 이 활성 영역(ARA)은, 4개의 비트선(BLa-BLd)을 단위로 해서, 행 방향으로 반복하여 서로 분리해서 배치되어도 된다. 이 경우, 메모리 셀의 소스 전위가, 비트선 및 소스선의 배선 저항에 따라 서로 다르지만, 가변 전류원으로부터 글로벌 소스선의 접지 노드에 이르는 경로의 저항값은 각 메모리 셀에 대하여 거의 동일하게 할 수 있어, 실시예 1과 마찬가지로, 데이터의 기입/판독을 확실하게 행할 수 있다.
[변경예 3]
도 20은, 본 발명의 실시예 2의 변경예 3의 메모리 셀의 레이아웃을 개략적으로 도시하는 도면이다. 이 도 20에 도시하는 레이아웃에 있어서는, 4개의 비트선(BLa-BLd)에 대하여, 1개의 소스선(SL)이 배치된다. 이 소스선(SL)은, 비트선 (BLc 및 BLd) 사이에 배치된다. 비트선(BLa 및 BLb) 사이에, 열 선택선(CSL)이 배치된다. 열 선택선(CSL) 및 소스선(SL)은 동일한 배선층의 배선으로 형성된다.
도 20에 도시하는 레이아웃의 다른 배치는, 도 18에 도시하는 메모리 셀의 레이아웃과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
도 21은, 이 도 20에 도시하는 레이아웃을 갖는 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 21에 있어서는, 비트선(BL1-BL4)에 대하여, 소스선(SL1) 및 열 선택선(CSL1)이 비트선과 평행하게 배치된다. 비트선(BL1 및 BL2) 사이에 열 선택선(CSL1)이 배치되고, 비트선(BL3 및 BL4) 사이에 소스선(SL1)이 배치된다. 소스선(SL1)은, 그의 일단이 글로벌 소스선(GSL)에 전기적으로 결합된다. 한편, 열 선택선(CSL1)은, 비트선(BL1-BL4) 각각에 대응하여 설치되는 열 선택 게이트(CSG1-CSG4)에 공통으로 열 선택 신호를 전달한다. 열 선택 게이트(CSG1-CSG4)는, 4 비트 폭의 기입 데이터 버스(내부 데이터선)(WDB)에 결합되고, 가변 전류원(4WA)은, 4 비트의 데이터에 따라서, 각 데이터 버스선에, 기입 전류(또는 판독 전류)를 공급한다. 4 비트 단위에서의 데이터의 기입 및 판독이 행해진다.
이 도 20 및 도 21에 도시하는 배치의 경우, 열 선택선과 소스선을 동일 배선층에 형성할 수 있고, 배선층의 수를 저감할 수 있어, 제조 공정을 간략화할 수 있다. 또한, 다른 배선층을 열 선택선 이외의 용도로 이용할 수 있어, 배선의 레이아웃의 자유도가 개선된다. 또한, 소스선(SL) 및 확산 소스선(SDL)에 의해, 앞 의 실시예 2의 변경예 2의 경우와 마찬가지의 효과를 얻을 수 있다.
도 22는, 본 발명의 실시예 2의 변경예 3의 메모리 셀 배치를 갖는 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 22에 있어서, 이 불휘발성 반도체 기억 장치는, 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 어레이 블록(MB1-MBn)과, 메모리 어레이 블록(MB1-MBn) 각각에 대응하여 설치되는 로우 디코더(XD1-XDn)와, 메모리 어레이 블록(MB1-MBn)과 각각 로컬 데이터 버스(LDB1-LDBn)를 통하여 결합되는 로컬 가변 전류원(LVC1-LVCn)과, 메모리 어레이 블록(MB1-MBn)에 공통으로 설치되는 컬럼 디코더(YD)를 포함한다.
로컬 가변 전류원(LVC1-LVCn)이 각각, 도 21에 도시하는 가변 전류원(4WA)에 대응한다. 로컬 데이터 버스(LDB1-LDBn)가, 도 21에 도시하는 데이터 버스(WDBA)에 대응한다. 도 22에 있어서는, 도 21에 도시하는 열 선택 게이트는 도시하고 있지 않다.
메모리 어레이 블록(MB1-MBn)은, 각각 도 20 및 도 21에 도시하는 셀 배치 및 회로 구성을 갖는다. 컬럼 디코더(YD)로부터 메모리 어레이 블록(MB1-MBn)에 공통으로 열 선택선(CSL)이 연장되고, 열 선택선(CSL)이, 컬럼 디코더(YD)에 의해 생성되는 열 선택 신호를 전달한다.
로컬 가변 전류원(LVC1-LVCn)은, 각각 4 비트의 데이터의 기입을 행하는 기능을 갖고, 블록 선택 신호(BS)에 따라서 선택된 메모리 어레이 블록에 대한 로컬 가변 전류원이 활성화되어 데이터의 기입이 행해진다.
로우 디코더(XD1-XDn)도, 마찬가지로 블록 선택 신호(BS)에 따라서 선택적으 로 활성화되고, 도시하지 않은 어드레스 신호를, 활성화시, 디코드하여 대응하는 메모리 어레이 블록에 있어서 선택 행의 워드선을 선택 상태로 구동한다.
로컬 가변 전류원(LVC1-LVCn)은, 공통으로 메인 데이터 버스(MDB)를 통하여 입출력 회로(IOK)에 결합된다. 이 입출력 회로(IOK)는, 데이터 기입시에는, 외부 데이터(DQ)에 따라서 내부 데이터를 생성하여 메인 데이터 버스(MDB) 상에 전달한다.
이 도 22에 도시하는 바와 같이 복수의 메모리 어레이 블록(MB1-MBn)에 공통으로 열 선택선(CSL)이 설치되는 경우, 소스선과 동일 배선층의 배선을 이용함으로써, 여분의 배선층을 이용하는 일없이, 용이하게 각 메모리 어레이 블록(MB1-MBn)에 공통으로 열 선택선을 배치할 수 있다.
또한, 상술한 설명에 있어서는, 열 선택선(CSL)이 4 비트의 메모리 셀을 동시에 선택하는 것으로서 설명하고 있다. 그러나, 열 선택 신호가 메인 열 선택선 및 서브 열 선택선의 계층 구조를 갖고, 열 선택선(CSL)에 의해, 4 비트의 메모리 셀이 선택되고, 이 4 비트의 메모리 셀 중 또 1개의 메모리 셀(1개의 비트선)이, 서브 열 선택선에 의해 선택되는 구성이 이용되어도 된다. 이 경우, 1 비트 데이터의 기입 및 판독이 행해진다.
또한, 이 변경예 3에 있어서도, 확산 소스선(SDL)은, 행 방향에 있어서 4개의 비트선마다 분리되어 있어도 된다. 이 경우, 선택 메모리 셀의 어레이 내의 위치에 상관없이, 가변 전류원으로부터 접지 노드까지의 저항값을 거의 일정하게 할 수 있어, 각 메모리 셀에 대한 기입 전류를 동일하게 할 수 있다.
[변경예 4]
도 23은, 본 발명의 실시예 2의 변경예 4의 메모리 셀의 레이아웃을 개략적으로 도시하는 도면이다. 도 23에 있어서, 비트선(BL)(BL1-BL4) 각각에 평행하게, 열 방향으로 연속적으로 연장하도록 활성 영역(ARB)이 형성된다. 이 활성 영역(ARB)에 대해 평행하게, 상변화 재료로 구성되는 상변화층(PCL)이 형성된다. 도 23에 있어서, 이 상변화층(PCL)은, 비트선(BL)과 마찬가지로, 열 방향으로 연속적으로 연장하도록 배치되게 도시한다. 그러나, 이 상변화층(PCL)은, 열 방향에 있어서 소정 수의 메모리 셀마다 분리되어도 된다. 상변화층(PCL)은, 컨택트(CNT4)를 통하여 대응하는 비트선(BL)(BL1-BL4)에 결합된다.
2개의 비트선에 대하여 소스선(SL)이 배치된다. 도 23에 있어서는, 비트선(BL1 및 BL2)에 대하여, 이들 비트선과 평행하게 소스선(SL1)이 배치되고, 비트선(BL3 및 BL4)에 대응하여, 소스선(SL2)이 열 방향으로 연속적으로 연장해서 배치된다.
소스선(SL)을 공유하는 비트선에 접속되는 메모리 셀에 대하여, 로컬 소스 접속선(LSC)이 설치된다. 이 로컬 소스 접속선(LSG)은, 대응하는 활성 영역의 소스 불순물 영역을 대응하는 소스선(SL)에 접속한다. 이 로컬 소스 접속선(LSC)은, 컨택트(CNT3)를 통하여 대응하는 활성 영역에 전기적으로 접속된다. 소스선(SL) 및 로컬 소스 접속선(LSC)은, 동일층의 배선이어도 되고 또한 다른 배선층의 배선이어도 된다. 도 23에 있어서는, 소스선(SL) 및 로컬 소스 접속선(LSC)이 동일 층의 배선으로 형성되는 경우를 일례로서 도시한다.
컨택트(CNT3 및 CNT4) 사이에, 행 방향으로 연속적으로 연장하여, 워드선을 구성하는 게이트 배선(게이트선)이 배치된다. 이 컨택트(CNT4)의 열 방향에 대한 양측에 배치되는 게이트 배선이, 병행하여 선택 상태/비선택 상태로 구동되어, 동일한 워드선을 구성한다. 도 23에 있어서는, 워드선(WL1, WL2 및 WL3)의 조를 도시한다. 이들 워드선(WL1, WL2 및 WL3)은, 각각 워드선 드라이버(WDV1, WDV2 및 WDV3)에 의해 각각 선택 상태로 구동된다.
활성 영역(ARB)이, 비트선(BL)과 마찬가지로, 열 방향으로 연속적으로 연장해서 형성되기 때문에, 이 활성 영역 사이에 있어서는, 행 방향에 있어서만 각 열마다 분리 절연막을 배치할 필요가 있을 뿐이다. 따라서, 활성 영역(ARB)의 패터닝이 용이하게 되고, 또한, 열 방향에 있어서는, 메모리 셀 분리용의 영역이 불필요하게 되어, 고밀도로 메모리 셀을 배치할 수 있다.
도 24는, 도 23에 도시하는 선 24A-24A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 24에 있어서, 반도체 기판 영역(SUB) 표면에, 동일한 활성 영역에 포함되는 불순물 영역(INP11, INP12, INP13, INP14 및 INP15)이, 간격을 두고 형성된다. 불순물 영역(INP11, INP13 및 INP15)은, 각각 대응하는 소스 컨택트(CNT3)를 통하여 로컬 소스 접속선(LSC)에 결합된다. 불순물 영역(INP12 및 INP14)은, 각각 저저항 전극층(플러그층)(REL)을 통하여 히터층(HT)에 결합된다. 이 히터층(HT)이, 상변화층(PCL)에 결합된다. 상변화층(PCL)은, 고저항이고, 이 히터층(HT)의 근방 영역만이 상변화를 발생시키기 때문에, 상변화층(PCL)이 연속적으로 복수의 메모리 셀에 공통으로 배치되더라도, 메모리 동작(데이터의 기입, 판 독 및 기억)에 대하여 아무런 악영향을 발생시키지 않는다. 히터층(HT) 근방에 있어서 상변화 재료 소자(PCE)가 배치되는 구성과 등가로 된다.
이 상변화층(PCL)은, 히터층(HT) 상부에 설치되는 비트선 컨택트(CNT4)를 통하여 대응하는 비트선(BL)에 결합된다.
불순물 영역(NP11 및 INP12) 사이의 게이트 배선 및 불순물 영역(INP12 및 INP13) 사이의 게이트 배선이 워드선(WL1)을 구성하고, 불순물 영역(INP13 및 INP14) 사이의 게이트 배선 및 불순물 영역(INP14 및 INP15) 사이에 배치되는 게이트 배선이 워드선(WL2)을 구성한다.
따라서, 도 24에 도시하는 구조에 있어서, 비트선(BL)으로부터 전류를 흘리는 경우, 예를 들면 워드선(WL1)이 선택된 경우, 상변화 소자(PCE)로부터 불순물 영역(INP12)에 전류가 흐르고, 또한, 불순물 영역(INP11 및 INP13)에 전류가 흐른다. 따라서, 1개의 상변화 재료 소자에 대하여 액세스 트랜지스터가, 2개 병렬로 접속된 구성과 등가로 되고, 액세스 트랜지스터의 채널 폭이 등가적으로 넓어져, 큰 전류를 공급하여, 고속 기입 및 판독을 행할 수 있다.
도 25는, 도 23에 도시하는 선 25A-25A를 따른 단면 구조를 도시하는 도면이다. 도 25에 있어서, 반도체 기판 영역(SUB) 표면에, 불순물 영역(INPa 및 INPb)이 배치된다. 이들 불순물 영역(INPa 및 INPb)은, 서로 인접하는 비트선에 대응하여 배치되는 활성 영역(ARB) 내의 영역이다. 이들 불순물 영역(INPa 및 INPb)은, 컨택트(CNT3)를 통하여 로컬 소스 접속선(LSC)에 결합된다. 이 로컬 소스 접속선(LSC)은, 행 방향으로 연장하여, 열 방향으로 연속적으로 연장하는 소스선(SL)과 결합된다. 불순물 영역(IMPa 및 IMPb)에 대략 정렬하여, 소스선(SL) 및 로컬 소스 접속선(LSC) 상층에 상변화층(PCL)이 배치된다.
로컬 소스 접속선(LSC) 및 소스선(SL)을 동일 배선층의 배선을 이용하여 형성함으로써, 활성 영역(ARB)이 열 방향에 띠 형상으로 형성되는 경우에 있어서도, 복수 열의 메모리 셀에 대하여 소스선을 공통으로 여분의 배선층을 이용하는 일없이 배선할 수 있다.
그러나, 이 로컬 소스 접속선(LSC)과 소스선(SL)은, 상술한 바와 같이 서로 다른 배선층의 배선이어도 된다.
도 26은, 이 도 23에 도시하는 메모리 셀의 배치를 갖는 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 26에 있어서는, 비트선(BLa 및 BLb)과 워드선(WLa)의 교차부에 대응하여 배치되는 메모리 셀(MCa 및 MCb)을 대표적으로 도시한다. 메모리 셀(MCa)은, 비트선(BLa)에 결합되는 상변화 재료 소자(PCE)와, 이 상변화 재료 소자(PCE)에 대하여 병렬로 설치되는 액세스 트랜지스터(ATa 및 ATb)를 포함한다. 이들 액세스 트랜지스터(ATa 및 ATb)의 한쪽 도통 노드(소스 노드)는, 로컬 소스 접속선(LSC)을 통하여 소스선(SL)에 결합된다. 1개의 로컬 소스 접속선(LSC)은, 서로 다른 열의 메모리 셀의 액세스 트랜지스터의 소스 노드를 대응하는 소스선(SL)에 접속한다.
액세스 트랜지스터(ATa 및 ATb)는, 각각 떨어져서 배치되는 게이트선(WLaa 및 WLab)에 그 컨트롤 게이트가 접속된다. 이들 게이트선(WLaa 및 WLab)은, 로우 디코더(XD)에 포함되는 워드선 드라이버(WDVa)에 의해 공통으로 구동되어, 워드선 (WLa)으로서 기능한다.
메모리 셀(MCb)도 마찬가지의 구성을 갖고, 1개의 상변화 재료 소자와 2개의 병렬 액세스 트랜지스터를 포함한다.
비트선(BLa 및 BLb)은, 각각 열 선택 게이트(CSGa 및 CSGb)를 통하여 기입 데이터선(WDB)에 결합된다. 또한 기입 데이터선(WDB)은 가변 전류원(4W)에 결합되고, 또한, 소스선(SL)은, 글로벌 소스선(GSL)에 결합된다.
따라서, 도 26에 도시하는 전기적 등가 회로에 있어서 명확하게 나타내어지는 바와 같이, 소스선(SL)은 2개의 비트선에 대하여 1개 설치되어, 소스선의 수를 저감할 수 있다. 또한, 가변 전류원(4W)으로부터 글로벌 소스선의 접지 노드까지의 거리는, 선택 메모리 셀의 어레이 내의 위치에 상관없이 거의 동일하게 할 수 있다.
또한, 액세스 트랜지스터(ATa 및 ATb)가, 병행하여 온 상태로 되기 때문에, 이들 액세스 트랜지스터(ATa 및 ATb)의 채널 폭(W)이 병렬로 가산되어, 채널 폭이 2·W인 액세스 트랜지스터가 1개 접속되는 구성과 등가로 되어, 가변 전류원(4W)으로부터 큰 전류를 흘리는 것이 가능하게 되어, 고속 기입/판독이 실현된다.
[변경예 5]
도 27은, 본 발명의 실시예 2의 변경예에 따른 메모리 셀의 레이아웃을 개략적으로 도시하는 도면이다. 이 도 27에 있어서는, 앞의 변경예 4와 마찬가지로, 비트선(BL)(BL1-BL4)과 평행하게 활성 영역(ARB)이 띠 형상으로 연속적으로 형성된다. 비트선(BL)과 평행하게, 상변화층(PCL)이 형성되고, 2개의 게이트 배선(동일 워드선)마다 컨택트(CNT4)를 통하여 대응하는 비트선에 접속된다. 이 상변화층(PCL)은, 또한, 컨택트(CNT4)의 형성 영역에 있어서 하층의 활성 영역(ARB)에 전기적으로 접속된다.
비트선(BL)에 평행하게 소스선(SL)(SL1, SL2)이 배치된다. 활성 영역(ARB)은, 2개의 게이트선마다 소스 불순물 영역에 대하여 형성되는 연결 활성 영역(CAR)에 의해 2열의 메모리 셀에 대한 활성 영역(소스 불순물 영역)이 상호 결합된다. 이 연결 활성 영역(CAR)에 대하여, 소스선(SL)(SL1, SL2)이 컨택트(CNT5)를 통하여 전기적으로 접속된다. 이 도 27에 도시하는 메모리 셀의 레이아웃의 다른 배치는, 도 23에 도시하는 메모리 셀의 레이아웃과 동일하고, 대응하는 부분에는 동일 참조 부호를 붙이고, 그의 상세 설명은 생략한다.
이 변경예 5에 따른 메모리 셀의 레이아웃에 있어서는, 메탈 배선으로 구성되는 로컬 소스 접속선(LSC) 대신에, 연결 활성 영역(CAR)이 설치되고, 이 연결 활성 영역에 의해, 2열의 메모리 셀이 공통의 소스선에 접속된다.
도 28은, 도 27에 도시하는 선 28A-28A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 28에 있어서, 반도체 기판 영역(SUB) 표면에, 공통의 활성 영역(ARB)에 형성되는 불순물 영역(IMP11-IMP15)이, 서로 간격을 두고 배치되고, 이들 불순물 영역(IMP11-IMP15) 사이의 기판 영역 표면 상에, 워드선을 구성하는 게이트 배선이 배치된다. 불순물 영역(IMP12 및 IMP14)이, 저저항 전극층(REL) 및 히터층(HT)을 통하여 상변화층(PCL)에 결합된다. 이 히터층(HT)에 대응하여 컨택트(CNT4)가 설치되고, 상변화 재료 소자(PC)가 대응하는 비트선(BL)(BL1)에 접속된 다. 저저항 전극층(REL)의 양측의 게이트 배선이 동일한 워드선을 구성하고, 도 28에 있어서, 워드선(WL1 및 WL2)이, 각각 2개의 게이트 배선에 의해 배치된다. 불순물 영역(IMP11 및 IMP13)은, 비트선(BL)을 따른 방향에 있어서는, 연결 활성 영역은 형성되어 있지 않기 때문에, 떨어져서 배치된다.
예를 들면, 도 28에 도시하는 바와 같이 워드선(WL1)을 선택하면, 비트선(BL)으로부터 컨택트(CNT4)를 통하여 불순물 영역(IMP12)에 전류가 흐르고, 또한, 도시하지 않은 채널 영역을 통하여 불순물 영역(IMP11 및 IMP13)에 전류가 흐른다.
도 29는, 도 27에 도시하는 선 29A-29A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 29에 있어서, 반도체 기판 영역(SUB) 상에, 불순물 영역(INPa 및 INPb)이 형성된다. 이들 불순물 영역(INPa 및 INPb)은, 서로 다른 비트선에 접속되는 메모리 셀에 대하여 설치되는 활성 영역(ARB)에 포함된다. 연결 활성 영역(CAR)이, 이들 불순물 영역(INPa 및 INPb) 사이에 형성되어, 불순물 영역(INPa 및 INPb)을 전기적으로 결합한다. 이 연결 활성 영역(CAR)에 있어서, 컨택트(CNT5)가 형성되고, 소스선(SL)이 연결 활성 영역(CAR)을 통하여 불순물 영역(INPa 및 INPb)에 결합된다.
상변화층(PCL)이, 각각 각 열에 대응하여, 소스선(SL)보다도 상층에 배치된다.
따라서, 이 변경예 5의 구성은, 변경예 4의 구성과, 로컬 소스 접속선(LSC) 대신에, 연결 활성 영역(CAR)이 설치되는 점이 다른 뿐이고, 동일한 효과를 발휘할 수 있다. 또한, 메모리 셀의 전기적 등가 회로는, 도 26에 도시하는 구성과 동일 하게 된다. 이 연결 영역(CAR)은, 소스/드레인 불순물 영역(불순물 영역(INPa, INPb))의 불순물 주입 공정시, 병행하여 워드선에 대하여 자기 정합적으로 형성되면 된다.
[변경예 6]
도 30은, 본 발명의 실시예 2의 변경예 6의 메모리 셀 어레이의 평면 레이아웃을 개략적으로 도시하는 도면이다. 이 도 30에 도시하는 레이아웃에 있어서도, 비트선(BL)(BL1-BL3)에 평행하게 활성 영역(ARB)이 띠 형상으로 형성된다. 분할 상변화층(PCLS)이, 열 방향으로 연장하도록 형성되지만, 소정 수(도 30에 있어서는 4개)의 게이트 배선마다 분리된다. 이 분할 상변화층(PCLS)은, 동일 워드선을 구성하는 게이트 배선의 사이에 있어서 컨택트(CNT4)를 통하여 대응하는 활성 영역(ARB)에 전기적으로 결합된다.
동일 워드선을 구성하는 게이트 배선 외부의 영역에 있어서, 연결 활성 영역(CAR)이 형성되고, 각 활성 영역(ARB)(소스 불순물 영역)이 전기적으로 결합된다. 도 30에 있어서는, 4개의 비트선(BL1-BL4)에 대하여 설치되는 활성화 영역(소스 불순물 영역)이, 연결 활성 영역(CAR)에 의해 상호 접속된다.
이들 4개의 비트선(BL1-BL4)에 대하여 1개의 소스선(SL)이 설치된다. 이 소스선(SL)은, 비트선과 평행하게 배치되고, 각 행에 있어서, 컨택트(CNT5)를 통하여 연결 영역(CAR)에 전기적으로 결합된다. 도 30에 있어서는, 소스선(SL)은, 비트선(BL2 및 BL3) 사이에 배치된다.
이 도 30에 도시하는 평면 레이아웃의 구성의 다른 구성은, 도 27에 도시하 는 평면 레이아웃의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
도 31은, 도 30에 도시하는 선 31A-31A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 이 도 31에 있어서, 반도체 기판 영역(SUB) 표면에, 동일한 활성 영역에 포함되는 불순물 영역(IMP11-IMP15)이 서로 간격을 두고 형성되고, 이들 불순물 영역(IMP11-IMP15) 사이에, 워드선(WL)을 구성하는 게이트 배선(WL1a, WL1b, WL2a 및 WL2b)이 배치된다. 게이트 배선(WL1a 및 WL1b)이 워드선(WL1)으로서 기능하고, 게이트 배선(WL2a 및 WL2b)이 워드선(WL2)으로서 기능한다.
불순물 영역(IMP12 및 IMP14)이, 각각 저저항 전극층(REL)을 통하여 히터층(HT)에 결합된다. 이 히터층(HT)이, 분할 상변화층(PCLS)에 결합되고, 이 분할 상변화층(PCLS)이, 비트선(BL)에 컨택트(CNP4)를 통하여 결합된다. 히터층(HT) 근방의 분리 상변화층(PCLS)이, 상변화 재료 소자(PCE)를 구성한다.
이 도 31에 도시하는 메모리 셀의 단면 구조는, 도 28에 도시하는 메모리 셀의 단면 구조와, 상변화층(PCL)(PCLS)이, 열 방향으로 비트선(BL)과 평행하게 연속적으로 연장하는 것이 아니고, 소정 수의 메모리 셀(2 비트의 메모리 셀)마다 분리되어 있는 점을 제외하고 동일한 구성이다. 이 상변화층을 소정 수의 게이트 배선마다 분리함으로써, 상변화층과 비트선이 중첩되는 면적을 저감할 수 있어, 배선간 기생 용량을 저감하고, 따라서 비트선 기생 용량을 저감한다.
도 32는, 도 30에 도시하는 선 32A-32A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 32에 있어서, 각각이 서로 다른 활성 영역에 포함되는 불순물 영역(IMPa-IMPd)이, 반도체 기판 영역(SUB) 표면에 간격을 두고 배치된다. 이들 불순물 영역(IMPa-IMPd) 사이에 연결 활성 영역(CAR)이 설치되고, 불순물 영역(IMPa-IMPd)이 전기적으로 결합된다.
이 불순물 영역(IMPb 및 IMPc) 사이의 연결 활성 영역(CAR)에 있어서, 컨택트(CNT5)를 통하여 소스선(SL)이 결합된다. 이 소스선(SL) 상층에는, 불순물 영역(IMPa-IMPd) 각각에 대응하여, 분할 상변화층(PCLS)이 배치된다.
도 33은, 본 발명의 실시예 2의 변경예 6의 레이아웃에 있어서의 메모리 셀의 전기적 등가 회로를 도시하는 도면이다. 도 33에 있어서, 행 방향으로 정렬하는 4 비트의 메모리 셀의 전기적 등가 회로를 도시한다. 비트선(BLa, BLb, BLc 및 BLd) 각각에, 메모리 셀(MCa, MCb, MCc 및 MCd)이 접속된다. 메모리 셀(MCa-MCd)의 각각은, 상변화 소자(PE)와, 게이트 배선(WLaa 및 WLab) 상의 신호에 따라서 도통하는 액세스 트랜지스터(ATa 및 ATb)를 포함한다. 메모리 셀(MCa-MCd)의 각각의 액세스 트랜지스터(ATa)의 소스 영역은, 연결 활성 영역에 대응하는 확산 연결선(CARL)에 의해 상호 접속되고, 또한, 메모리 셀(MCa-MCd) 각각의 액세스 트랜지스터(ATb)의 소스 영역은, 확산 연결선(CARL)에 의해 상호 접속된다. 이들 확산 연결 배선(CARL)은, 소스선(SL)에 결합되고, 열 방향으로 정렬하는 4 비트의 메모리 셀에 대하여 공통으로 소스선(SL)이 배치된다. 이 게이트 배선(WLaa 및 WLab)은, 모두 워드선(WLa)으로서 기능하고, 도 33에 있어서 파선으로 나타내는 바와 같이 종단부에 있어서, 동일한 워드선 드라이버(또는 동일한 어드레스 신호에 의해 선택되는 별개의 워드선 드라이버)에 의해 구동된다.
이 변경예 6의 구성에 따르면, 4개의 비트선당 1개의 소스선(SL)이 설치되어 있어, 소스선의 피치를보다 완화할 수 있다. 또한, 이 연결 활성 영역(CAR)(확산 연결선(CARL))에 의해, 4 비트의 메모리 셀을 상호 접속하는 구성인 경우, 가변 전류원으로부터 글로벌 소스선의 접지 노드에서의 전류 경로의 저항값을 거의 동일하게 할 수 있다.
또한, 각 메모리 셀의 소스 전위의 변동을 방지하기 위해, 연결 확산 영역(CAR)이 행 방향에 있어서 각 비트선쌍의 사이에 설치되고, 행 방향으로 연속적으로 연장하는 확산 소스선이 형성되어도 된다.
또한, 상변화층은, 열 방향으로 연속적으로 연장하도록 형성되어도 된다.
[변경예 7]
도 34는, 본 발명의 실시예 2의 변경예 7의 메모리 셀 어레이부의 평면 레이아웃을 개략적으로 도시하는 도면이다. 이 도 34에 도시하는 레이아웃에 있어서는, 연결 활성 영역은 설치되지 않고, 그것 대신에, 로컬 소스 접속선(LSCL)이 설치된다. 이 로컬 소스 접속선(LSCL)은, 행 방향으로 4열의 길이 연장하고, 이 4열의 메모리 셀의 활성 영역(ARB)에 컨택트(CNT6)를 통하여 결합된다. 이 로컬 소스선(LSCL)은, 동일한 워드선을 구성하는 게이트선의 쌍의 외측에 배치되고, 따라서, 컨택트(CNT6)가, 분할 상변화층(PCLS)에 대한 컨택트(CNT4)와 열 방향에 있어서 교대로 배치된다.
이 도 34에 도시하는 메모리 셀 어레이의 평면 레이아웃의 다른 구성은, 도 30에 도시하는 평면 레이아웃과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙 이고, 그의 상세 설명은 생략한다.
도 35는, 도 34에 도시하는 선 35A-35A을 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 35에 있어서, 반도체 기판 영역 표면에 간격을 두고 불순물 영역(INP11-INP15)이 형성된다. 이들 불순물 영역(INP11-INP15)은, 동일한 활성 영역(ARB)에 포함되는 불순물 영역이다. 불순물 영역(INP11, INP13 및 INP15)은, 컨택트(CNT6)를 통하여 로컬 소스 접속선(LSCL)에 결합된다. 불순물 영역(INP12 및 INP14)은, 플러그(REC)를 통하여 히터층(HT)에 결합되고, 이 히터층(HT)이, 분할 상변화층(PCLS)에 결합된다. 분할 상변화층(PCLS)은, 히터층(HT)에 대응하여 설치되어 컨택트(CNT4)를 통하여 비트선(BL)(BL1)에 결합된다.
따라서, 열 방향에 있어서는, 로컬 소스 접속선(LSCL)과 저저항 전극층(REC)이 교대로 배치된다. 2개의 게이트 배선이 동일한 워드선을 구성하고, 도 35에 있어서 워드선(WL1 및 WL2)을 나타낸다.
따라서, 이 변경예 7의 구성에 있어서도, 메모리 셀의 액세스 트랜지스터가 2개 병렬로 접속되고, 상변화 재료 소자와 소스선 사이의 전류 경로의 폭을 넓게 할 수 있어(액세스 트랜지스터의 채널 폭을 넓게 할 수 있어), 셀 사이즈 미세화 시에 있어서도, 메모리 셀에 있어서 큰 전류를 흘릴 수 있다.
도 36은, 도 34에 도시하는 선 36A-36A를 따른 단면 구조를 개략적으로 도시하는 도면이다. 도 36에 있어서, 반도체 기판 영역(SUB) 표면에, 불순물 영역(INPa-INPd)이 간격을 두고 형성된다. 이들 불순물 영역(INPa-INPd)은, 서로 다른 열의 활성 영역에 포함된다. 일례로서, 로컬 소스 접속선(LSCL)이, 소스선(SL)과 동층에 형성된다. 행 방향의 4 비트의 메모리 셀에 대하여 1개의 로컬 소스 접속선(LSCL)이 설치된다. 이 로컬 소스 접속선(LSCL)은, 각각 불순물 영역(IMPa-IMPd)과 컨택트(CNT6)를 통하여 전기적으로 결합된다. 이들 불순물 영역(IMPa-IMPd)에 각각 정렬하여, 로컬 소스 접속선(LSCL) 및 소스선(SL) 상층에, 분할 상변화층(PCLS)이 배치된다.
따라서, 이 변경예 7의 구성에 있어서도, 소스선(SL)이 4열의 메모리 셀에 대하여 1개 설치될 뿐으로, 소스선의 배선 피치를 저감할 수 있다. 또한, 가변 전류원으로부터 글로벌 소스선의 접지 노드까지의 전류 경로의 저항값을 선택 메모리 셀의 위치에 상관없이, 메모리 셀 어레이 내에 걸쳐서 거의 일정하게 할 수 있어, 정확한 기입을 행할 수 있다.
또한, 이 변경예 7에 있어서도, 로컬 소스 접속선(LSCL)은, 행 방향으로연속적으로 연장하여, 모든 열의 활성 영역을 상호 접속하고, 메쉬 형상으로 소스선이 배치되는 구성이 이용되어도 된다. 메모리 셀의 소스 전위의 부상을 억제할 수 있다.
또한, 메모리 셀의 전기적 등가 회로는 도 33에 도시하는 연결 활성 영역을 이용한 경우와 동일하며, 연결 활성 영역(CARL) 대신에, 로컬 소스 접속선(LSCL)에 의해 4 비트의 메모리 셀의 액세스 트랜지스터가 상호 접속된다.
또한, 분할 상변화층을 이용하여, 비트선의 배선간 기생 용량을 저감할 수 있지만, 이 상변화층은, 열 방향으로 연속적으로 연장하도록 형성되어도 된다.
[변경예 8]
도 37은, 본 발명의 실시예 2의 메모리 셀의 배치의 변경예 8의 구성을 개략적으로 도시하는 도면이다. 도 37에 있어서는, 메모리 셀(MC51-MC55)이 행 방향(워드선의 연장 방향)으로 정렬하여 배치된다. 이들 메모리 셀(MC51-MC55)은, 비트선 또는 소스선을 공유한다. 즉, 메모리 셀(MC51 및 MC52)이 소스선(SL1)을 공유하고, 메모리 셀(MC52 및 MC53)이 비트선(BL2)을 공유한다. 메모리 셀(MC53 및 MC54)이 소스선(SL2)을 공유하고, 메모리 셀(MC54 및 MC55)이 비트선(BL3)을 공유한다.
비트선(BL1-BL3)은, 각각 열 선택 신호(CSL1-CSL3)에 응답하여 선택적으로 도통 상태로 되는 열 선택 게이트(CSG1-CSG3)를 통하여 기입 데이터선(WDB)(내부 데이터선(IDL))에 결합된다. 이 기입 데이터선(WDB)에는 가변 전류원(4W)이 접속된다. 소스선(SL1-SL3)은 공통으로 글로벌 소스선(GSL)에 접속된다.
가변 전류원(4W) 및 글로벌 소스선의 접지 노드의 위치 관계 및 비트선, 소스선, 내부 기입 데이터선 및 글로벌 소스선의 저항값의 관계는, 도 12에 도시하는 구성과 마찬가지이다.
이 도 37에 도시하는 메모리 셀 레이아웃의 경우, 상변화 재료 소자가 비트선을 공유하기 때문에, 보다 메모리 셀의 사이즈를 저감할 수 있다. 소스선과 비트선을 각각 인접 열의 메모리 셀에서 공유하는 구성으로 되기 때문에, 인접 열의 메모리 셀은, 서로 다른 워드선(WL1 및 WL2)에 접속된다. 즉, 메모리 셀(MC51, MC53 및 MC55)이 워드선(WL1)에 접속되고, 메모리 셀(MC52 및 MC54)이 워드선(WL2)에 접속된다.
이 도 37에 도시하는 구성에 있어서도, 앞의 도 12에 도시하는 구성과 마찬가지의 효과를 얻을 수 있고, 또한, 상변화 재료 소자의 컨택트를 공유할 수 있기 때문에, 보다 소자의 점유 면적을 저감할 수 있다. 또한, 상변화 재료 소자를, 인접 셀에서 공유할 수 있기 때문에, 이 상변화 재료 소자를, 2 비트 셀사이에 걸쳐 연장하여 배치할 수 있어, 소자 가공 사이즈에 대한 제한을 완화할 수 있다.
도 38은, 도 37에 도시하는 메모리 셀 어레이의 평면 레이아웃을 개략적으로 도시하는 도면이다. 도 38에 있어서, 비트선(BL1-BL3)이, 각각 제2 메탈 배선으로 구성되고, 이들 비트선(BL1-BL3) 사이에 소스선(SL1 및 SL2)이 비트선과 병행하여 배치된다. 이들 비트선(BL1-BL3) 및 소스선(SL1 및 SL2)과 교차하는 방향으로 워드선(WL1-WL4)이 배치된다(워드선(WL1-WL4)은, 각각 폴리실리콘으로 구성된다).
갈고랑이(hook)형 형상의 활성 영역(AR), 즉 소스선 컨택트(CNTS)에 관해서 점대칭으로 배치되고 또한 각각 서로 다른 비트선에 대응하여 배치되는 직사각형부를 갖는 활성 영역(AR)이, 2 비트의 메모리 셀에 대응하여 행 및 열 방향으로 반복하여 배열된다. 이 갈고랑이형 형상의 활성 영역(AR)의 행 방향으로 연장하는 부분에 있어서, 활성 영역이, 소스선 컨택트(CNTS)에 의해 대응하는 소스선(SL1 또는 SL2)과 접속된다. 활성 영역(AR)의 소스 컨택트에 관해서 점 대칭인 위치에, 1 비트의 메모리 셀에 대한 상변화 재료 소자(PCE)가 형성된다. 상변화 재료 소자(PCE)는 비트선 컨택트(CNTB)를 통하여 대응하는 비트선에 각각 접속된다. 비트선을 공유하는 메모리 셀의 상변화 재료 소자(PCES)는, 2 비트의 인접 메모리 셀에 대하여 공통으로 설치된다. 2 비트의 메모리 셀에 대한 상변화 재료 소자(PCES) 는, 각각 컨택트(CNTB1 및 CNTB2)를 통하여 비트선(BL2)에 접속된다. 이 상변화 재료 소자(PCES)는, 단지, 1 비트의 메모리 셀에 대한 상변화 재료 소자(PCE)를 행 방향으로 확장함으로써, 형성된다.
도 38에 있어서는, 도면을 간략화하기 위해, 상변화 재료 소자(PCE)는, 1 비트의 메모리 셀에 대하여 배치되도록 도시했지만, 각 상변화 재료 소자(PCE)는, 확장되어 인접 열의 메모리 셀과 공유된다.
활성 영역(AR)은, 열 방향(비트선 연장 방향)에 있어서 1개의 워드선 걸러 배치되고, 또한 행 방향에 있어서 각 열에 배치된다. 따라서, 상변화 재료 소자(PCE)는, 인접 워드선에 의해 선택되는 메모리 셀과 공유되도록 확장된다.
비트선(BL)은, 워드선 연장 방향에 있어서, 2 비트의 메모리 셀에 대한 상변화 재료 소자의 길이와 동등 정도의 폭을 갖는다. 일례로서, 워드선(WL2 및 WL3) 사이에 있어서는, 2 비트의 메모리 셀에 공유되는 상변화 재료 소자가 행 방향으로 정렬하여 배치된다. 각 행에 있어서, 2 비트의 메모리 셀에 의해 공유되는 상변화 재료 소자가 배치된다.
도 38에 도시하는 레이아웃에 있어서, 구체적으로, 메모리 셀(M1 및 M2)이 소스선 컨택트(CNTS)를 공유하여 소스선(SL1)에 접속된다. 메모리 셀(M1 및 M2)은 각각 워드선(WL1 및 WL2)에 의해 선택된다. 메모리 셀(M3 및 M4)이, 마찬가지로 소스선 컨택트(CNTS)를 공유하여 소스선(SL2)에 접속된다. 메모리 셀(M1)은, 비트선 컨택트를 통하여 비트선(BL1)에 그의 상변화 재료 소자가 접속된다. 메모리 셀(M2)은, 비트선 컨택트(CNTB1)를 통하여 그의 상변화 재료 소자가 비트선(BL2)에 접속된다. 메모리 셀(M3)이 비트선 컨택트를 통하여 마찬가지로 비트선(BL2)에 접속된다. 메모리 셀(M4)은, 상변화 재료 소자가, 비트선 컨택트를 통하여 비트선(BL3)에 접속된다.
메모리 셀(M5)은, 메모리 셀(M6)과 소스선 컨택트(CNTS)를 공유하여, 소스선(SL1)에 접속되고, 각각 비트선 컨택트(CNTB)를 통하여 비트선(BL1 및 BL2)에 상변화 재료 소자(PCE)가 접속된다. 메모리 셀(M7 및 M8)이 소스선 컨택트를 공유하여 소스선(SL2)에 접속되고, 또한 각각 비트선 컨택트를 통하여 비트선(BL2 및 BL3)에 접속된다.
이 도 38에 도시하는 레이아웃의 경우, 단지, 상변화 재료 소자를 형성하는 상변화층은, 행 방향으로 연장하여 인접 열의 메모리 셀에 의해 공유되고, 각각 서로 다른 활성 영역(AR)에 별개의 컨택트(CNTB1 및 CNTB2)를 통하여 접속되고, 이들 컨택트 근방 영역에 있어서 상변화 재료 소자가 형성된다. 따라서, 상변화 재료 소자가 동일 비트선에 접속되는 경우에 있어서도, 각 상변화 재료 소자에 대응하여 비트선 컨택트를 따로따로 설치한다. 그러나, 소스선 컨택트는, 인접 메모리 셀 사이에서 공유할 수 있어, 메모리 셀 면적을 저감할 수 있다. 상변화 재료 소자(PCES)에 있어서, 상부 전극이 상변화 재료 소자에 대하여 설치되고, 이 상부 전극이 비트선에 컨택트를 통하여 접속된다. 따라서, 이 2 비트의 메모리 셀에 대한 상변화 재료 소자의 상부 전극에 대한 컨택트를 2 비트의 셀 사이에서 공유해도 된다. 즉, 컨택트(CNTB1 및 CNTB2)는, 상변화 재료 소자(PCES)의 행 방향의 중앙 영역부에 1개 설치하는 구성이 이용되어도 된다.
이상과 같이, 본 발명의 실시예 2에 따르면, 인접 메모리 셀에서 적어도 소스선을 공유하고 있어, 소스선 컨택트를 인접 메모리 셀에서 공유할 수 있어, 메모리 셀 면적을 저감할 수 있다.
또한, 상술한 구성은, 데이터 기입 경로(기입 전류를 흘리는 경로)에 적용 가능할 뿐만 아니라, 판독 전류를 흘리는 판독 전류 경로에 대해서도 적용할 수 있다.
[실시예 3]
도 39는, 본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 39에 있어서, 불휘발성 반도체 기억 장치는, 실시예 1과 마찬가지로, 메모리 셀(MC)이 행렬 형상으로 배열되는 메모리 셀 어레이(1)와, 어드레스 신호에 따라서 메모리 셀 어레이(1)의 선택 행에 대응하는 워드선을 선택 상태로 구동하는 행 선택 회로(2)와, 어드레스 신호(도시 생략)에 따라서 메모리 셀 어레이(1)의 선택 열에 대한 열 선택 신호를 생성하고 또한 열 선택 신호에 따라서 선택 열을 기입 데이터선(WDB)에 접속하는 열 선택 회로(3)와, 데이터 기입시, 기입 전류를 기입 데이터선(WDB)에 공급하는 가변 전류원(4W)을 포함하는 기입/판독 회로(4)를 포함한다.
메모리 셀 어레이(1)에 있어서는, 메모리 셀(MC)의 각 열에 대응하여 비트선(BL)이 배치되고, 또한 메모리 셀(MC)의 각 행에 대응하여 워드선(WL)이 배치된다. 이 실시예 3에 있어서는, 소스선(SL)이 워드선(WL)과 평행하게, 즉 비트선(BL)과 직교하는 방향으로 배치된다. 메모리 셀(MC)은, 상변화 재료 소자를 포함하는 가 변 저항 소자와, 워드선(WL) 상의 신호에 따라서 비트선(BL)과 소스선(SL) 사이에 전류 경로를 형성하는 액세스 트랜지스터를 포함한다.
가변 전류원(4W)과 글로벌 소스선(GSLa)의 접지 노드의 위치 관계는, 앞의 실시예 1의 경우와 마찬가지이다.
이 도 39에 도시하는 불휘발성 반도체 기억 장치에 있어서는, 워드선(WL)이, 기입 데이터선(WDB)과 평행하게 배열되고, 또한, 소스선(SL)도 기입 데이터선(WDB)과 평행하게 배열된다. 비트선(BL)은 글로벌 소스선(GSLa)과 평행하게 배열된다. 소스선(SL)의 단위 길이 당의 저항값은, 기입 데이터선(WDB)의 단위 길이 당의 저항값과 동일하고, 또한, 비트선(BL)의 단위 길이 당의 저항값은, 글로벌 소스선(GSLa)의 단위 길이 당의 저항값과 동일하게 된다. 이 경우, 앞의 실시예 1과 마찬가지로, 메모리 셀 어레이(1) 내에 있어서의 선택 메모리 셀의 위치에 상관없이, 기입 전류 경로의 메모리 셀을 제외한 총저항값을, 동일하게 할 수 있다.
도 40은, 발명의 실시예 3에 있어서의 기입 전류가 흐르는 경로를 개략적으로 도시하는 도면이다. 도 40에 있어서, 가변 전류원(4W)으로부터의 기입 전류(I)는, 기입 데이터선(WDB)으로부터 비트선(BL)을 통하여 메모리 셀(MC)에 유입된다. 메모리 셀(MC)에 유입되는 기입 전류(I)는, 소스선(SL)으로부터 글로벌 소스선(GSL)에 방전되고, 최종적으로, 접지 노드(접지 패드)에 방출된다. 비트선(BL) 및 글로벌 소스선(GSL)의 단위 길이 당의 저항값은 동일하고, 또한, 비트선(BL 및 GSL)은 서로 평행하게 배열되어 있다. 따라서, 메모리 셀(MC)의 선택 행의 위치에 상관없이, 합계 저항 RB+RG는 일정하게 된다. 마찬가지로, 소스선(SL) 및 기입 데 이터선(WDB)의 단위 길이 당의 저항값이 동일하고, 소스선(SL) 및 기입 데이터선(WDB)은 평행하게 비트선(BL)과 직교하는 방향으로 배치된다. 따라서, 기입 데이터선(WDB) 상의 저항(RW)과 소스선(SL)의 메모리 셀(MC)로부터 글로벌 소스선(GSL)까지의 저항(RS)의 합계 저항(RW+RS)도, 메모리 셀(MC)의 선택 컬럼 위치에 상관없이 일정하게 된다. 따라서, 메모리 셀(MC)의 메모리 셀 어레이(1) 내의 선택 위치에 상관없이, 총저항(RW+RB+RS+RG)은, 일정한 값으로 할 수 있다.
앞의 실시예 1과 마찬가지로, 합계 저항(RW+RB) 및 (RS+RG)를 각각 0.5KΩ 이하로 설정함으로써, 3V 정도의 전원 전압으로도, 가변 전류원(4W)으로부터 메모리 셀(MC)에 1㎃ 정도의 전류를 공급하여 기입을 행할 수 있다.
도 40에 도시하는 기입 데이터선(WDB), 비트선(BL), 소스선(SL) 및 글로벌 소스선(GSL)의 배선 레이아웃으로서는, 도 6에 도시하는 배선 레이아웃을 이용할 수 있고, 소스선(SL)을, 비트선(BL)과 직교하는 방향으로 배치하고, 또한, 글로벌 소스선(GSL)을 비트선(BL)과 평행하게 배치한다. 또한, 도 6에 도시하는 레이아웃에 있어서, 소스선(SL) 및 글로벌 소스선(GSL)의 레이아웃을 90° 반시계 방향으로 회전시킨다. 또한, 회전 후에 있어서, 소스선(SL) 및 글로벌 소스선(GSL)의 길이를, 메모리 셀 어레이(1)의 길이에 따라서 조정함으로써, 배선 레이아웃은 용이하게 실현된다.
이상과 같이, 본 발명의 실시예 3에 따르면, 비트선과 평행하게 글로벌 소스선을 배치하고, 소스선 및 기입 데이터선을 비트선 및 글로벌 소스선과 직교하는 방향으로 배치하고, 비트선 및 글로벌 소스선의 단위 길이 당의 저항값을 동일하게 하고, 또한 기입 데이터선 및 소스선의 단위 길이 당의 저항값을 동일하게 하고 있어, 메모리 셀의 어레이 내에 있어서의 선택 위치에 상관없이, 기입 전류 경로의 메모리 셀을 제외한 저항값을 일정하게 할 수 있어, 기입 전류의 선택 메모리 셀의 어레이내 위치에 대한 의존성을 저감할 수 있다.
또한, 기입 전류원으로부터 메모리 셀의 경로까지의 합계 저항 및 메모리 셀로부터 접지 노드까지의 합계 저항을 각각 500Ω 이하로 설정함으로써, 가변 전류원의 전원 전압이 낮은 상태라도, 충분한 크기의 기입 전류를 메모리 셀에 공급할 수 있다.
[실시예 4]
소스선이, 비트선과 평행하게 배치되는 경우 및 비트선과 직교하여 배치되는 경우의 어느 쪽에 있어서도, 상변화 재료 소자를 인접 열의 메모리 셀에서 공유할 수 있다(비트선 컨택트를 인접 메모리 셀 사이에서 공유한다). 이하, 본 실시예 4에 있어서는, 상변화 재료 소자를 2 비트의 인접 메모리 셀에서 공유하는 경우의 메모리 셀의 구성에 대하여 설명한다.
(공유 구성 1)
도 41은, 본 발명의 실시예 4에 따른 상변화 메모리 셀의 단면 구조를 개략적으로 도시하는 도면이다. 상변화 재료 소자(PCE)가, 2 비트의 메모리 셀에 의해 공유되고, 컨택트를 통하여 비트선(BL)에 접속된다. 이 상변화 재료 소자(PCE)는, 상변화를 기억 데이터에 따라서 발생시키는 GST막과, GST막과 컨택트 사이의 상부 전극을 갖는다. 히터층은, 도 41에 있어서는 명확하게는 도시되어 있지 않다.
기판 영역(20) 표면에는, 불순물 영역(22a-22d)이, 각각 간격을 두고 형성된다. 불순물 영역(22b 및 22c)이, 각각 별개의 컨택트를 통하여 상변화 재료 소자(PCE)에 결합된다. 불순물 영역(22a 및 22b)이, 각각 별개의 소스선(SLj 및 SLk)에 접속된다. 워드선(WL1)이, 불순물 영역(22a 및 22b) 사이의 기판 영역(20) 표면 상에 도시하지 않은 게이트 절연막을 통하여 형성되고, 워드선(WL2)이, 불순물 영역(22c 및 22b) 사이의 기판 영역(20) 표면 상에 도시하지 않은 게이트 절연막을 통하여 형성된다.
이 도 41에 도시하는 메모리 셀 구조에 있어서는, 워드선(WL1 및 WL2)의 각각의 선택시에, 상변화 재료 소자(PCE)에 있어서, 대응하는 저항성 전극(히터층을 포함한다) 근방에, 발열에 의해 상변화가 발생한다. 이 상변화는, 국소적인 상변화이고, 상변화 재료 소자(PCE)가 2 비트 메모리 셀에서 공유되는 경우에 있어서도, 각각 개별로, 각 메모리 셀에 있어서 기억 데이터에 따른 저항값(결정상)을 실현할 수 있다.
도 41에 도시하는 바와 같이 상변화 재료 소자(PCE)를 공유하는 경우, 각 메모리 셀은, 다른 소스선(SLj 및 SLk)에 접속된다. 이 경우, 소스선의 배치 방향에 따라서 액세스 트랜지스터의 접속 양태를 고려할 수 있다.
도 42a는, 소스선과 비트선이 평행하게 배열하는 경우의 메모리 셀의 배치에 있어서의 전기적 등가 회로이다. 도 42a에 있어서, 메모리 셀(MCc 및 MCd)의 상변화 재료 소자가 비트선(BL1)에 공통인 컨택트를 통하여 결합된다. 메모리 셀(MCc 및 MCd) 각각의 액세스 트랜지스터는, 소스선(SL1 및 SL2)에 접속된다. 메모리 셀 (MCc)은, 워드선(WL2)에 그 액세스 트랜지스터(AT)가 접속되고, 메모리 셀(MCd)의 액세스 트랜지스터(AT)는, 워드선(WL1)에 접속된다.
워드선(WL1 및 WL2)의 선택시에 있어서, 서로 다른 소스선에 대하여 전류 경로가 형성되고, 상변화 재료 소자(PCE)에 있어서, 비트선과 대응하는 액세스 트랜지스터와의 사이의 영역에 있어서 기억 데이터에 따라서 상변화를 선택적으로 발생시킨다.
도 42b는, 소스선과 비트선이 직교하여 배열되는 경우의 메모리 셀의 배치에 있어서의 전기적 등가 회로를 도시하는 도면이다. 메모리 셀(MCe 및 MCf)의 상변화 재료 소자(PCE)가 비트선(BL1)에 공통으로 접속된다. 메모리 셀(MCe)의 액세스 트랜지스터(AT)가, 워드선(WL1)에 의해 선택 상태로 되어, 소스선(SL1)에, 대응하는 상변화 재료 소자(PCE)를 접속한다. 메모리 셀(MCf)은, 워드선(WL2)에 의해 액세스 트랜지스터(AT)가 선택 상태로 구동되어, 대응하는 상변화 재료 소자(PCE)를 소스선(SL2)에 접속한다. 이에 의해, 선택 메모리 셀에 있어서의 기입 전류의 경합을 발생시키는 일없이, 또한, 라이트 디스터브를 발생시키는 일없이, 메모리 셀(MCe 또는 MCf)에 기입 전류를 공급하여 데이터의 기입을 행할 수 있다.
도 42a 및 도 42b에 도시하는 바와 같이, 비트선(BL)(BL1)과 상변화 재료 소자(PCE) 사이의 컨택트는 1개로서, 2 비트의 메모리 셀에 대한 비트선 컨택트를 1개로 저감할 수 있고, 또한, 소스 컨택트도 2 비트의 메모리 셀에 대하여 1개로서, 메모리 셀 사이즈를 저감할 수 있다.
(공유 구성2)
도 43은, 본 발명의 실시예 4에 따른 메모리 셀의 제2 구성을 개략적으로 도시하는 도면이다. 도 43에 있어서, 기판 영역(20) 표면에, 간격을 두고 불순물 영역(22e-22h)이 형성된다. 불순물 영역(22e 및 22h)은, 각각 비트선(BLj 및 BLk)에 접속된다. 불순물 영역(22f 및 22g)은, 컨택트 및 하부 전극(저항성 전극)을 통하여, 상변화 재료 소자(PCE)에 접속된다. 상변화 재료 소자(PCE)는, GST막 및 상부 전극을 포함하고, 공통의 컨택트를 통하여 소스선(SL)에 접속된다. 불순물 영역(22e 및 22f) 사이의 기판 영역(20) 표면 상에 워드선(WL1)이 형성되고, 불순물 영역(22g 및 22h) 사이의 기판 영역(20) 표면 상에 워드선(WL2)이 형성된다.
소스선(SL)에 공통으로 2 비트의 메모리 셀의 상변화 재료 소자(PCE)가 접합되는 경우, 소스선(SL)에 가변 전류원을 통하여 기입 전류가 공급되어도 된다. 이 경우, 비트선이 접지 전압 레벨로 유지된다. 소스선(SL) 및 비트선(BL) 각각에 열 선택 게이트를 배치함으로써, 소스선을 통하여 가변 전류원으로부터의 기입 전류를 선택 메모리 셀에 공급할 수 있다. 그러나, 앞의 실시예 1 및 3과 마찬가지로, 비트선을 통하여 기입 전류가 공급되고, 또한, 소스선(SL)이 글로벌 소스선에 접속되는 구성이 이용되어도 된다.
도 44a는, 소스선(SL)이 비트선(BL)과 평행하게 배열되는 경우의 도 43에 도시하는 메모리 셀의 전기적 등가 회로를 도시하는 도면이다. 메모리 셀(MCg 및 MCh)의 액세스 트랜지스터가 비트선(BL1 및 BL2)에 접속되고, 메모리 셀(MCg 및 MCh)의 상변화 재료 소자(PCE)가 공통으로 소스선(SL1)에 접속된다. 또한, 도 44a에 있어서는, 메모리 셀(MCg 및 MCh)의 각각의 상변화 영역을 구체적으로 나타내기 위해서, 각 메모리 셀은, 별개의 상변화 재료 소자로 구성되도록 나타낸다.
메모리 셀(MCg 및 MCh)은, 각각 워드선(WL2 및 WL1)의 선택시, 이 상변화 재료 소자(PCE)를 비트선(BL1 및 BL2)에 각각 접속한다.
도 44b는, 비트선(BL)과 소스선(SL)이 직교하는 방향으로 배열되는 경우의 도 43에 도시하는 메모리 셀의 전기적 등가 회로를 도시하는 도면이다. 메모리 셀(MCi 및 MCj)의 상변화 재료 소자(PCE)가 공통으로 소스선(SL1)에 접속된다. 메모리 셀(MCi 및 MCj)은 각각 워드선(WL2 및 WL1)의 선택시, 대응하는 상변화 재료 소자를 비트선(BL1 및 BL2)에 각각 접속한다.
이 도 44a 및 도 44b 중 어느 구성에 있어서도, 상변화 재료 소자(PCE)가 2 비트의 메모리 셀에 대하여 1개의 컨택트를 통하여 동일한 소스선(SL)(SL1)에 접속되어 있어, 메모리 셀의 컨택트의 수를 저감할 수 있고, 따라서 메모리 셀 사이즈를 저감할 수 있다.
도 44a 및 도 44b에 도시하는 구성에 있어서, 글로벌 소스선에 가변 전류원이 접속되고, 비트선을 열 선택 회로를 통하여 기입 데이터선에 접속하고, 이 기입 데이터선을 접지 노드에 접속함으로써, 데이터의 기입이 행해져도 된다.
(공유 구성 3)
도 45는, 본 발명의 실시예 4에 따른 제3 공유 구성의 메모리 셀의 단면 구조를 개략적으로 도시하는 도면이다. 도 45에 있어서, 기판 영역(20) 표면에, 간격을 두고 불순물 영역(22i, 22j 및 22k)이 형성된다. 불순물 영역(22i 및 22j) 사이의 기판 영역(20) 표면 상에 워드선(WL1)이 배치되고, 불순물 영역(22j 및 22k) 사이의 기판 영역(20) 표면 상에 워드선(WL2)이 배치된다. 불순물 영역(22i 및 22k)은, 각각 따로따로 설치되는 컨택트를 통하여 상변화 재료 소자(PCE)에 결합된다. 이 상변화 재료 소자(PCE)는, 가변 저항 소자에 의해서 기능하는 GST막 및 컨택트 형성용의 상부 전극을 포함한다. 이 상변화 재료 소자(PCE)는, 비트선(BL)에 공통인 컨택트를 통하여 접속된다. 불순물 영역(22j)은, 공통의 소스선(SLj)에 결합된다.
도 46a는, 도 45에 도시하는 메모리 셀 구조의 비트선이 소스선과 병행하여 배치되는 경우의 전기적 등가 회로를 도시하는 도면이다. 도 46a에 있어서는, 4개의 메모리 셀(MCk, MCl, MCm 및 MCn)을 도시한다. 메모리 셀(MCk 및 MCl)은, 상변화 재료 소자가 비트선(BL1)에 공통으로 결합되고, 액세스 트랜지스터가 소스선(SL1)에 공통으로 결합된다. 메모리 셀(MCk 및 MCl)은, 워드선(WL1 및 WL2)에 각각 접속된다.
마찬가지로, 메모리 셀(MCm 및 MCn)은, 상변화 재료 소자가 비트선(BL2)에 공통으로 접속되고, 액세스 트랜지스터가 공통으로 소스선(SL2)에 접속된다. 메모리 셀(MCm 및 MCn)은, 각각 워드선(WL1 및 WL2)에 의해 선택된다. 소스선(SL1 및 SL2)은, 비트선(BL1 및 BL2)과 평행하게 배치된다.
따라서, 2 비트의 메모리 셀에 대하여, 비트선에 대해 1개의 컨택트 및 소스선에 대하여 1개의 컨택트가 형성될 뿐으로, 메모리 셀의 점유 면적을 저감할 수 있다.
도 46a에 있어서, 메모리 셀(MCk 및 MCl)의 레이아웃과 메모리 셀(MCm 및 MCn)의 레이아웃을 소스선에 관해서 경영(鏡映) 대상으로 함으로써, 메모리 셀(MCk 및 MCl)과 메모리 셀(MCm 및 MCn)은, 소스선을 공유하는 구성으로 할 수 있다(비트선의 동시 선택은 금지한다). 그러나, 도 46a에 도시하는 바와 같이 2 비트의 메모리 셀마다, 소스선(SL)(SL1, SL2)을 따로따로 설치함으로써, 각 소스선에 있어서, 선택 메모리 셀이 접속될 뿐으로, 라이트 디스터브 또는 리드 디스터브의 문제가 발생하는 것을 방지할 수 있다.
도 46b는, 이 도 45에 도시하는 메모리 셀 구조의 전기적 등가 회로의 다른 구성을 도시하는 도면이다. 이 도 46b에 도시하는 구성에 있어서는, 소스선(SL1)이 비트선(BL1 및 BL2)과 직교하는 방향으로 배치된다. 메모리 셀(MCk, MCl, MCm 및 MCn) 각각의 액세스 트랜지스터가 공통으로 소스선(SL1)에 접속된다. 메모리 셀(MCk 및 MCl)은, 그 상변화 재료 소자가 공통의 컨택트홀을 통하여 비트선(BL1)에 접속되고, 메모리 셀(MCm 및 MCn)은, 공통의 컨택트를 통하여 대응하는 상변화 재료 소자가 비트선(BL2)에 접속된다.
도 46b에 도시하는 구성에 있어서는, 소스선(SL1)이, 비트선(BL1 및 BL2)과 직교하는 방향으로 배치되어 있고, 복수의 선택 메모리 셀이, 동시에 소스선(SL1)에 접속된다. 그러나, 메모리 셀 사이즈는, 비트선 컨택트 및 소스선 컨택트가 각각, 2 비트 셀당 1개로서, 메모리 셀 사이즈를 저감할 수 있다.
(공유 구성 4)
도 47은, 본 발명의 실시예 4에 따른 메모리 셀의 제4 단면 구조를 개략적으로 도시하는 도면이다. 이 도 47에 도시하는 메모리 셀의 단면 구조에 있어서는, 상변화 재료 소자(PCE)가 공통의 컨택트를 통하여 소스선(SL)에 접속되고, 또한 기판 영역(20) 표면에 형성되는 불순물 영역(22g)이 소스선 대신에 비트선(BLg)에 접속되는 점을 제외하고, 도 45에 도시하는 메모리 셀의 단면 구조와 동일하다. 따라서, 도 48에 도시하는 단면 구조에 있어서, 도 45에 도시하는 구성과 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
따라서, 도 48에 도시하는 메모리 셀의 단면 구조에 대응하는 전기적 등가 회로는, 도 46a 및 도 46b에 도시하는 전기적 등가 회로에 있어서 비트선과 소스선을 치환한 구성으로 된다. 즉, 도 48a에 도시하는 바와 같이, 소스선과 비트선이 평행한 경우, 메모리 셀(MCk 및 MCl)의 상변화 재료 소자가 소스선(SL1)에 공통인 컨택트를 통하여 접속되고, 또한, 이들의 액세스 트랜지스터가, 비트선(BL1)에 공통인 컨택트를 통하여 접속된다. 메모리 셀(MCm 및 MCn)은, 마찬가지로 상변화 재료 소자가 공통의 컨택트를 통하여 소스선(SL2)에 접속되고, 각각의 액세스 트랜지스터가, 공통의 컨택트를 통하여 비트선(BL2)에 접속된다.
한편, 소스선과 비트선이 직교하는 배치인 경우, 도 48b에 도시하는 바와 같이, 메모리 셀(MCk, MCl, MCm 및 MCn)의 액세스 트랜지스터가 공통으로 비트선(BL1)에 접속된다. 메모리 셀(MCk 및 MCl)의 상변화 재료 소자가 공통으로 소스선(SL1)에 접속되고, 메모리 셀(MCm 및 MCn)의 상변화 재료 소자가 공통으로 소스선(SL2)에 접속된다.
따라서, 이 도 47에 도시하는 바와 같은 구성에 있어서도, 2 비트 메모리 셀에 대하여, 소스선에 대한 컨택트가 1개, 비트선에 대한 컨택트가 1개로서, 메모리 셀 사이즈를 저감할 수 있다.
(공유 구성 5)
도 49는, 본 발명의 실시예 4의 제5 공유 구성의 메모리 셀의 평면 레이아웃을 개략적으로 도시하는 도면이다. 도 49에 있어서는, 비트선(BL1-BL3) 사이에 또한 이들과 평행하게 소스선(SL1 및 SL2)이 배치된다. 이들 비트선(BL1-BL3) 및 소스선(SL1, SL2)과 직교하는 방향으로 워드선(WL1 및 WL2)이 배치된다. 워드선(WL1 및 WL2)과 교차하도록, 소스선(SL1 및 SL2)과 평행한 장축을 갖는 직사각형 형상으로 형성된 상변화 재료 소자(PCES1 및 PCES2)가 각각 배치된다. 상변화 재료 소자(PCES1 및 PCES2)는, 각각 소스선 컨택트(CNTS)를 통하여 대응하는 소스선(SL1 및 SL2)에 접속된다.
기판 표면에는, 트랜지스터를 형성하는 활성 영역(AR1-AR3)이 형성된다. 이들 활성 영역(AR1-AR3)은, 각각 비트선과 평행하고 또한 각 워드선(WL1 및 WL2)과 교차하는 영역과, 행 방향으로 연장하여 다른 열에 설치되는 상변화 재료 소자와 결합되는 영역을 포함하는 갈고랑이형 형상을 갖는다. 활성 영역(AR1)은, 컨택트(CNTA)를 통하여 상변화 재료 소자(PCES1)에 전기적으로 접속되고, 또한, 비트선 컨택트(CNTB)를 통하여 비트선(BL1)에 접속된다. 활성 영역(AR2)은, 그의 중앙부에 형성되는 비트선 컨택트(CNTB)를 통하여 비트선(BL2)에 접속되고, 이 비트선 컨택트(CNTB)에 관하여 점 대칭의 위치에 있는 컨택트(CNTA)를 통하여, 각각 상변화 재료 소자(PCES1 및 PCES2)에 접속된다.
활성 영역(AR3)은, 비트선 컨택트(CNTB)를 통하여 비트선(BL3)에 접속되고, 워드선(WL2)의 외부 영역에 형성되는 컨택트를 통하여 상변화 재료 소자(PCES2)에 전기적으로 접속된다. 이 도 27에 도시하는 레이아웃이, 행 및 열 방향으로 반복하여 배열된다.
컨택트(CNTA)는, 워드선(WL1 및 WL2)의 외부에 배치되고, 컨택트(CNTB 및 CNTS)가, 워드선(WL1 및 WL2) 사이의 영역에 형성된다.
활성 영역(AR2)에 있어서는, 워드선(WL1)이 선택된 경우에는, 상변화 재료 소자(PCES2)에 의해, 소스선(SL2)이 비트선 컨택트(CNTB)를 통하여 비트선(BL2)에 접속된다. 워드선(WL2)의 선택시에는, 활성 영역(AR2)에 있어서, 상변화 재료 소자(PCES1)가, 컨택트(CNTA 및 CNTB)를 통하여 비트선(BL2)에 접속되고, 선택시, 소스선(SL1)과 비트선(BL2) 사이에 전류가 흐르는 경로가 형성된다.
도 50은, 도 49에 도시하는 소스선(SL)(SL1 또는 SL2)을 따른 단면 구조를 개략적으로 도시하는 도면이다. 상변화 재료 소자(PCES)(PCES1 또는 PCES2)는, 컨택트(CNTS)를 통하여 소스선(SL)에 접속되고, 또한 따로따로 설치되는 컨택트(CNTB)를 통하여 기판 영역(20) 표면에 형성되는 불순물 영역(22i 및 22k)에 전기적으로 접속된다. 이들 컨택트(CNTB) 사이의 영역에 워드선(WL1 및 WL2)이 배치된다. 워드선(WL1)의 선택시, 불순물 영역(22i)이 다른 영역에 설치되는 불순물 영역을 통하여 비트선에 접속되고, 워드선(WL2) 선택시에는, 불순물 영역(22k)이 다른 비트선에 접속된다.
도 51은, 이들 도 49 및 도 50에 도시하는 메모리 셀의 배치의 전기적 등가 회로를 도시하는 도면이다. 도 51에 있어서, 메모리 셀(MCp-MCs)이 행 방향으로 정렬하여 배치된다. 메모리 셀(MCp 및 MCq)은, 각각의 액세스 트랜지스터가 공통으로 비트선(BL1)에 접속되고, 또한 워드선(WL1 및 WL2)에 의해 선택 상태로 구동된다. 메모리 셀(MCq 및 MCr)은, 각각의 상변화 재료 소자(PCES)가 공통으로 소스선(SL2)에 접속된다. 메모리 셀(MCr 및 MCs)은, 각각의 액세스 트랜지스터가, 공통으로 비트선(BL2)에 접속되고 또한 워드선(WL1 및 WL2)에 의해 각각 선택 상태로 구동된다.
도 51에 도시하는 바와 같이, 행 방향에 있어서, 액세스 트랜지스터가 비트선에 공통인 컨택트를 통하여 접속되고, 또한 상변화 재료 소자가 공통의 소스선에 접속된다. 소스선 또는 비트선을 공유하는 메모리 셀이, 서로 다른 워드선에 의해 선택 상태로 구동된다. 비트선 또는 소스선을 공유하는 메모리 셀을 동시에 선택 상태로 구동하는 것을 회피함으로써, 기입 전류 공급시에 있어서의 기입 전류가 비선택 메모리 셀로 흘러 라이트 디스터브가 발생하는 것을 방지한다.
(공유 구성 6)
도 52는, 제6 공유 구성의 메모리 셀 배치의 전기적 등가 회로를 도시하는 도면이다. 도 52에 도시하는 구성에 있어서는, 도 51에 도시하는 전기적 등가 회로와, 비트선과 소스선의 위치가 교환된다. 즉, 소스선(SL1 및 SL2)에, 인접 열의 메모리 셀의 액세스 트랜지스터가 공통으로 접속되고, 비트선(BL2 및 BL3)에, 인접 열의 메모리 셀의 상변화 재료 소자가 공통으로 접속된다. 이 도 52에 도시하는 전기적 등가 회로의 구성의 경우, 도 49 및 도 50에 도시하는 평면 레이아웃 및 단면 구조에 있어서, 비트선과 소스선의 위치가 교환된다. 따라서, 이 도 52에 도시 하는 구성에 있어서도, 비트선(BL)(BL1-BL3)과 소스선(SL)(SL1, SL2)이 워드선(WL1 및 WL2)과 평행하게 배치되는 경우에, 비트선 또는 소스선을 공유하는 메모리 셀은 서로 다른 워드선에 접속되어 있어, 데이터 기입시의 라이트 디스터브를 방지하면서 메모리 셀의 사이즈를 저감할 수 있다.
또한, 소스선(SL)이 상변화 재료 소자에 전기적으로 접속되는 경우, 소스선(SL)에 기입 전류가 공급되고, 비트선은, 내부 기입 데이터선을 통하여 접지 노드에 결합되어도 된다. 이 경우, 소스선(SL)을 선택하기 위한 소스선 스위치를 설치하고, 기입 전류 공급원으로부터 소스선 선택 스위치를 통하여 선택 열에 대응하는 소스선에 기입 전류를 공급한다.
이상과 같이, 본 발명의 실시예 4에 따르면, 인접하는 메모리 셀에 있어서, 상변화 재료 소자를 공유하여, 공통의 컨택트를 통하여 소스선 또는 비트선에 접속하고 있어, 메모리 셀의 사이즈를 보다 저감할 수 있다.
또한, 소스선 또는 비트선에 공유되는 메모리 셀이 동시에 선택되지 않도록 워드선을 배치함으로써, 소스선이 비트선과 병행하여 배치되는 경우, 소스선에 접속되는 선택 메모리 셀은 1개로서, 소스선 전위의 변동을 억제할 수 있고, 정확한 데이터의 기입/판독을 행할 수 있고, 또한 라이트 디스터브의 문제도 확실하게 해소할 수 있다.
또한, 상술한 설명에 있어서는, 데이터 기입에 대하여 설명하고 있지만, 비트선 및 소스선은 데이터 판독시에 있어서도 이용되고, 인접 셀을 서로 다른 워드선에 접속하거나 또는 소스선에 1개의 선택 메모리 셀만이 접속되는 구성을 이용함 으로써, 비선택 메모리 셀에 있어서 판독 전류가 흐르는 것을 방지할 수 있어, 리드 디스터브의 문제가 발생하는 것을 방지할 수 있다.
[실시예 5]
도 53은, 본 발명의 실시예 5에 따른 불휘발성 반도체 기억 장치의 데이터 판독에 관련되는 부분의 구성을 개략적으로 도시하는 도면이다.
도 53을 참조하여, 메모리 셀 어레이(1)에 있어서는, 상변화 재료 소자를 기억 소자로서 포함하는 메모리 셀이 행렬 형상으로 배열된다. 메모리 셀의 상변화 재료 소자를 포함하는 기억부를, 도 53에 있어서는 가변 저항 소자로서 나타낸다.
메모리 셀(MC)의 각 열에 대응하여 비트선(BL)(BL1, BL2…)이 배치되고, 메모리 셀의 각 행에 대응하여 워드선(WL)이 배치된다. 메모리 셀 어레이(1)에 있어서는, 워드선(WL)과 평행하게 소스선(SL)이 배치되고, 소스선(SL)에 공통으로 설치되는 메모리 셀(MC)은, 공통의 워드선(WL)에 접속된다. 소스선(SL)은, 글로벌 소스선(GSL)에 접속된다. 글로벌 소스선(GSL)은, 워드선(WL)과 평행한 방향으로 배치된다. 이 글로벌 소스선(GSL) 및 소스선(SL)의 배치는, 실시예 1에 있어서 나타내는 것과 마찬가지이어도 된다.
메모리 셀 어레이(1)의 선택 메모리 셀이, 열 선택 회로(3)를 통하여 판독 데이터 버스(RDB)(또는 내부 데이터 버스(IDB))에 결합된다. 판독 데이터 버스(RDB)는, 기입/판독 회로(4)에 포함되는 센스 앰프(S/A)(4S)에 결합된다.
메모리 셀 어레이(1)에 있어서는, 복수 비트의 메모리 셀이 열 선택 회로(3)에 의해 병행하여 선택되어, 복수 비트 폭의 판독 데이터 버스(RDB)(내부 데이터 버스(IDB))에 접합된다. 센스 앰프(4S)에 있어서는, 판독 데이터 버스(RDB)의 비트 폭에 대응하여 복수 비트 폭의 센스 앰프 회로(S/A)(S/A1, S/A2)가 설치된다. 이 센스 앰프 회로(S/A)는, 데이터 비트 각각에 대응하여 전류 제한을 행하는 기능을 구비한다.
센스 앰프(4S)는, 참조 전류 발생 회로(40)로부터의 참조 전류를 판독 데이터선(RDB)을 흐르는 전류와 비교하여 내부 판독 데이터를 생성한다. 참조 전류 발생 회로(40)는, 센스 앰프 회로(S/A1 및 S/A2) 각각에 대응하여 참조 전류(RDB)(ref)를 생성하는 참조 전류원(Iref원)(41a 및 41b)을 포함한다. 참조 전류원(41a 및 41b)이 각각 구동하는 참조 전류(Iref)는, 고저항 상태의 메모리 셀이 구동하는 전류와 저저항 상태의 메모리 셀이 구동하는 전류의 중간값이다.
센스 앰프(4S)에 각 비트마다에 대한 전류 제한 기능을 설치함으로써, 이하의 이점이 얻어진다. 즉, 공유 소스선(SL)에 접속되는 메모리 셀에 있어서, 저항값이 작은 메모리 셀을 통하여 큰 판독 전류가 흐르는 경우, 공유 소스선(SL)에 접속되는 다른 메모리 셀의 방전 전류가 영향을 받아, 데이터의 판독을 고속으로 행할 수 없고, 또한 판독 마진이 저감되는 등의 문제가 발생한다. 센스 앰프(4S)에 있어서 각 비트마다 전류 제한 기능을 설치함으로써, 제조 변동 등의 파라미터 변동에 기인하는 저항값의 변동에 의한 규정값보다도 작은 저항값을 갖는 저저항값 상태의 메모리 셀이 존재하는 경우에 있어서도, 그 메모리 셀을 통하여 흐르는 전류의 상한값을 설정할 수 있어, 과잉 전류에 의해, 다른 메모리 셀의 판독 전류가 영향을 받는 것을 방지할 수 있고, 판독 마진의 개선 및 판독 속도의 고속화를 실 현할 수 있다.
도 54는, 이 센스 앰프(4S)에 설치되는 1개의 센스 앰프 회로(S/A)의 구성을 도시하는 도면이다. 도 54에 있어서, 센스 앰프 회로(S/A)는, 전원 노드와 노드(ND10) 사이에 접속되고, 또한 그 게이트에 센스 앰프 활성화 신호(/SE)를 받는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(PT10)와, 노드(ND10)와 노드(ND11) 사이에 접속되고 또한 그 게이트가 노드(ND11)에 접속되는 P 채널 MOS 트랜지스터(PT11)와, 전원 노드와 노드(ND10) 사이에 접속되고 또한 게이트가 노드(ND11)에 접속되는 P 채널 MOS 트랜지스터(PT12)와, 전원 노드와 노드(ND13) 사이에 접속되고 또한 그 게이트가 노드(ND11)에 접속되는 P 채널 MOS 트랜지스터(PT13)와, 전원 노드와 노드(ND14) 사이에 접속되고 또한 그 게이트가 노드(ND16)에 접속되는 P 채널 MOS 트랜지스터(PT14)와, 전원 노드와 노드(ND15) 사이에 접속되고 또한 그 게이트가 노드(ND16)에 접속되는 P 채널 MOS 트랜지스터(PT15)와, 노드(ND10)와 노드(ND16) 사이에 접속되고 또한 그 게이트가 노드(ND16)에 접속되는 P 채널 MOS 트랜지스터(PT16)를 포함한다.
참조 데이터선(RDB(ref)i)은, 대응하는 참조 전류원(41)(Iref원(41a, 41b))에 결합된다.
센스 앰프 회로(S/A)의 활성화시, MOS 트랜지스터(PT11 및 PT12)가, MOS 트랜지스터(PT11)를 마스터로 하는 전류 미러 회로를 구성하고, 또한, MOS 트랜지스터(PT15 및 PT16)가, MOS 트랜지스터(PT16)를 마스터로 하는 전류 미러 회로를 구성한다. 따라서, 센스 앰프 회로(S/A)의 활성화시, MOS 트랜지스터(PT11 및 PT16) 를 각각 흐르는 전류에 대응하는 크기의 전류가, MOS 트랜지스터(PT12 및 PT15)를 각각 흐른다.
센스 앰프 회로(S/A)는, 또한, 노드(ND11)와 판독 데이터선(RDBi) 사이에 접속되고 또한 그 게이트에 기준 전압(Vref)을 받는 N 채널 MOS 트랜지스터(NT10)와, 노드(ND12)와 노드(ND17) 사이에 접속되고 또한 그 게이트가 노드(ND12)에 접속되는 N 채널 MOS 트랜지스터(NT11)와, 노드(ND14)와 노드(ND17) 사이에 접속되고 또한 그 게이트가 노드(ND12)에 접속되는 N 채널 MOS 트랜지스터(NT12)와, 노드(ND13)와 노드(ND17) 사이에 접속되고 또한 그 게이트가 노드(ND15)에 접속되는 N 채널 NIOS 트랜지스터(NT13)와, 노드(ND15)와 노드(ND17) 사이에 접속되고 또한 그 게이트가 노드(ND15)에 접속되는 N 채널 MOS 트랜지스터(NT14)와, 노드(ND16)와 참조 데이터선(RDB(ref)i) 사이에 접속되고 또한 그 게이트에 기준 전압(Vref)을 받는 N 채널 MOS 트랜지스터(NT15)와, 노드(ND17)와 접지 노드 사이에 접속되고 또한 그 게이트에 센스 앰프 활성 신호(SE)를 받는 N 채널 MOS 트랜지스터(NT16)를 포함한다.
센스 앰프 회로(S/A)의 활성화시, MOS 트랜지스터(NT11 및 NT12)가 전류 미러 회로를 구성하고, 또한 MOS 트랜지스터(NT13 및 NT14)가 전류 미러 회로를 구성한다. 따라서, 이들 MOS 트랜지스터(NT11-NT14)가 동일 사이즈인 경우에는, MOS 트랜지스터(NT12 및 NT13)에는, 각각 MOS 트랜지스터(NT11 및 NT14)를 통하여 흐르는 전류와 동일한 크기의 전류가 흐른다.
센스 앰프 회로(S/A)는, 또한, 프리앰프 활성화 신호(PAE)에 응답하여 활성 화되고, 활성화시, 노드(ND13 및 ND14)로부터의 센스 신호(Sout 및 /Sout)를 차동 증폭하여 내부 판독 데이터(DO)를 생성하는 차동 증폭 회로(프리앰프)(AMP)를 포함한다.
이 도 54에 도시하는 센스 앰프 회로(S/A)에 있어서는, 데이터선(RDBi 및 RDB(ref)i)에 각각 전류를 공급하는 MOS 트랜지스터(NT10 및 NT15)의 구동 전류량은, 기준 전압(Vref)에 의해 결정된다.
참조 데이터선(RDB(ref)i)에 있어서 구동되는 참조 전류는, 도 53에 도시하는 참조 전류원(Iref원)(41)(41a, 41b)의 구동 전류에 의해 결정된다.
센스 앰프 회로(S/A)의 비활성화시, MOS 트랜지스터(PT10 및 NT16)는 모두 오프 상태이며, 센스 동작 전류가 흐르는 경로는 차단되고, 센스 앰프 회로(S/A)는 비활성 상태에 있다.
센스 앰프 회로(S/A)가 활성화될 때에는, 센스 앰프 활성화 신호(/SE 및 SE)가 각각 L 레벨 및 H 레벨로 구동되어, MOS 트랜지스터(PT10 및 NT16)가 모두 온 상태로 된다. 따라서, 노드(ND10)가 전원 전압(VCC)로 되고, 노드(ND17)가 접지 전압 레벨로 구동된다. 메모리 셀 어레이에 있어서는 메모리 셀의 선택 동작이 행해지고 있고, 판독 데이터선(RDBi)이, 열 선택 회로에 포함되는 열 선택 게이트를 통하여 선택 열의 비트선에 결합된다.
센스 동작 시에, MOS 트랜지스터(PT11 및 NT10)를 통하여 판독 데이터선(RDBi)을 통하여 선택 열의 비트선에 판독 전류가 공급된다. 판독 데이터선(RDBi)에 공급되는 전류의 상한값은, MOS 트랜지스터(NT10)의 기준 전압(Vref)에 의해 제 한된다. 마찬가지로, 참조 데이터선(RDB(ref)i)에 있어서도, MOS 트랜지스터(PT16 및 NT15)에 의해 전류가 공급되고, 참조 전류가 방전된다. 참조 전류의 상한값은, MOS 트랜지스터(NT15)에 의해 제한된다.
선택 메모리 셀이 저저항 상태인 경우에는, 판독 데이터선(RDBi)을 흐르는 전류는, 참조 데이터선(RDB)(ref)을 흐르는 전류보다도 커지고, MOS 트랜지스터(PT11)를 통하여 흐르는 전류가, MOS 트랜지스터(PT16)를 통하여 흐르는 전류보다도 커진다. 따라서, MOS 트랜지스터(PT12)를 통하여 흐르는 전류가, MOS 트랜지스터(PT15)를 통하여 흐르는 전류보다도 커진다. 여기서, 이하의 설명에 있어서, 설명을 간단히 하기 위해, P 채널 MOS 트랜지스터(PT11-PT16)의 사이즈는 채널 폭(W)과 채널 길이(L)의 비(W/L)는 동일하게 하고, 또한, N 채널 MOS 트랜지스터(NT11-NT14)의 사이즈도 동일하게 한다.
MOS 트랜지스터(PT12)를 통하여 흐르는 전류가, 노드(ND12)를 통하여 MOS 트랜지스터(NT11)에 공급된다. 여기서, MOS 트랜지스터(PT15)로부터의 전류는, MOS 트랜지스터(NT14)에 공급된다. MOS 트랜지스터(NT12)는, MOS 트랜지스터(NT11)의 구동 전류와 동일한 크기의 전류를 구동할 수 있다. MOS 트랜지스터(NT13)도, MOS 트랜지스터(NT14)를 흐르는 전류와 동일한 크기의 전류를 구동할 수 있다. MOS 트랜지스터(PT12 및 PT13)는, 그 게이트가 노드(ND11)에 공통으로 결합되어 있고, 따라서, MOS 트랜지스터(PT13)는, MOS 트랜지스터(PT11)와 동일한 크기의 전류를 구동하고, 또한 MOS 트랜지스터(PT14)는, MOS 트랜지스터(PT15 및 PT16)와 동일한 크기의 전류를 구동한다.
여기서는, 선택 메모리 셀이 저저항 상태이기 때문에, MOS 트랜지스터(PT13)를 통하여 흐르는 전류는, MOS 트랜지스터(PT14)를 통하여 흐르는 전류보다도 크다. 한편, MOS 트랜지스터(NT12)는 MOS 트랜지스터(NT13)보다도 큰 전류를 구동할 수 있고, 따라서, 노드(ND14)의 전위 레벨이 고속으로 저하한다. 한편, 노드(ND13)의 전위는, MOS 트랜지스터(PT13)의 구동 전류가, MOS 트랜지스터(NT13)의 방전 전류보다도 크기 때문에, 거의 저하하지 않는다.
노드(ND13 및 ND14)의 상보 신호(Sout 및 /Sout)의 전위차가 충분히 확대되면, 프리앰프 활성화 신호(PAE)를 활성화하여, 차동 증폭기(AMP)에 의해 이 상보 신호(Sout 및 /Sout)를 차동 증폭함으로써, 내부 판독 데이터(DO)가 생성된다.
선택 메모리 셀이 고저항 상태인 경우에는, 판독 데이터선(RDBi)를 흐르는 전류가, 참조 데이터선(RDB(ref)i)을 흐르는 전류보다도 작아진다. 따라서, 상술한 동작과 반대로, 노드(ND14)의 전위 레벨이 노드(ND13)의 전위 레벨보다도 낮아지고, 차동 증폭기(AMP)로부터의 내부 판독 데이터(DO)는, 저저항 상태의 메모리 셀 데이터 판독시와 반대의 논리값의 데이터로 된다.
이 센스 앰프 회로(S/A)를 이용함으로써, 판독 전류(메모리 셀 전류)와 참조 전류의 차를 전압차로 고속으로 변환하여 내부 판독 데이터를 생성할 수 있다. 또한, MOS 트랜지스터(NT10)에 기준 전압(Vref)을 인가하여, 그 전류 구동력을 제한한다. 고저항 상태의 메모리 셀의 비트선 전위가 상승하면, 판독 전류에 의해, 메모리 셀에 전류가 흘러, 상변화가 발생하고, 고저항 상태가 저저항 상태로 변화하는 것이 고려된다. 이 판독 전류에 상한값을 마련함으로써, 메모리 셀이 고저항 상태이더라도, 대응하는 비트선 전위가 상승하는 것을 제한할 수 있고, 따라서, 메모리 셀의 상변화 재료 소자의 상변화가 발생하는 것을 방지할 수 있다. 이에 의해, 판독 전류에 의해 메모리 셀의 저항 상태가 변화하여 기억 데이터가 변경된다고 하는 리드 디스터브의 문제를 회피할 수 있다. 또한, 이하의 문제도 해소할 수 있다.
도 54에 도시하는 센스 앰프 회로(S/A)가 각 선택 메모리 셀에 대하여 설치되고, 복수 비트의 데이터가 병렬로 판독이 행해지는 경우, 공유 소스선(SL)에는, 복수의 메모리 셀(MC)이 병렬로 접속된다. 1개의 메모리 셀이 제조 파라미터의 변동 등에 의해, 그 저항값이 작아지고, 구동 전류가 커지더라도, 그 구동 전류의 상한은, MOS 트랜지스터(NT10)에 의해 제한된다. 이에 의해, 공유 소스선(SL)의 전위가 상승하는 것을 억제할 수 있고, 또한, 다른 선택 메모리 셀의 판독 전류가 제한되는 등의 악영향을 방지할 수 있어, 판독 마진이 손상된다고 하는 문제를 회피할 수 있다.
이상과 같이, 본 발명의 실시예 5에 따르면, 복수 비트의 데이터가 병렬로 판독되고, 또한 선택 메모리 셀이 공통으로 동일한 소스선에 접속되는 경우에 있어서도, 각 비트에 대하여 설치되는 센스 앰프 회로에 전류 제한 기능을 설치하고 있어, 공유 소스선에 대전류가 유입되는 것을 방지할 수 있어, 고속으로 정확한 판독을 실현할 수 있다.
[실시예 6]
도 55는, 본 발명의 실시예 6에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 55에 도시하는 구성에 있어서도, 메모리 셀 어레이(1)에 있어서, 메모리 셀(MC)이 행렬 형상으로 배열된다. 각 메모리 셀 행에 대응하여 워드선(WL)이 배치되고, 각 메모리 셀 열에 대응하여 비트선(BL)(BL1…BLn)이 배치된다. 도 55에 있어서는, 워드선(WL)과 비트선(BL1)의 교차부에 대응하여 배치되는 메모리 셀(MC)을 대표적으로 도시한다. 이 메모리 셀(MC)이, 액세스 트랜지스터가 소스선(SL)에 결합되고, 상변화 재료 소자를 포함하는 가변 저항 소자가, 비트선(BL1)에 접속된다. 메모리 셀 어레이(1)에 있어서의 소스선(SL)의 배치 방향 및 메모리 셀(MC)의 구성으로서는, 앞의 실시예 1 내지 4에 나타내는 구성 중 어느 것이라도 적용할 수 있다.
열 선택 회로(3)는, 비트선(BL1-BLn) 각각에 대응하여 설치되고, 기입열 선택 신호(WCSL1-WCSLn)에 따라서 선택적으로 도통하고, 도통시, 대응하는 비트선(BL1-BLn)을 기입 데이터선(WDBL)에 접속하는 기입열 선택 게이트(WG1-WGn)와, 판독열 선택 신호(RCSL1-RCSLn) 각각에 응답하여 선택적으로 도통하고, 도통시, 대응하는 비트선(BL1-BLn)을 판독 데이터선(RDB)에 접속하는 판독열 선택 게이트(RG1-RGn)를 포함한다. 기입열 선택 게이트(WG1-WGn) 각각의 채널 폭(Ww)은, 판독열 선택 게이트(RG1-RGn)의 채널 폭(Wr)보다도 크게 된다.
기입 데이터선(WDBL)은, 기입/판독 회로(4)에 포함되는 가변 전류원(4W)에 결합되고, 판독 데이터선(RDBL)은, 기입/판독 회로(4)에 포함되는 센스 앰프 회로(S/A)에 결합된다.
도 55에 도시하는 바와 같이, 기입 데이터선(WDBL) 및 판독 데이터선(RDBL) 을 따로따로 설치한다. 판독 데이터선(RDBL)에는 가변 전류원(4W)이 접속되지 않고, 또한, 기입열 선택 게이트(WG1-WGn)도 접속되지 않는다. 따라서, 데이터 판독시 이들의 기입계의 기생 용량의 영향을 받지 않고, 판독 데이터선(RDBL)에 판독 전류를 공급할 수 있어, 고속으로, 판독 전류를 변화시킬 수 있어, 고속 판독을 실현할 수 있다.
또한, 기입열 선택 게이트(WG1-WGn)의 채널 폭(Ww)을 충분히 크게 함으로써, 가변 전류원(4W)으로부터의 큰 기입 전류를 충분히 여유를 갖고 흘릴 수 있어, 고속으로 데이터의 기입을 행할 수 있다.
또한, 판독열 선택 게이트(RG1-RGn)의 채널 폭(Wr)이 작은 경우에는, 판독 전류가 저저항 상태인 메모리 셀이 흐를 때에, 큰 판독 전류가 흐르는 것을 억제할 수 있다.
또한, 도 55에 있어서는, 1 비트 데이터의 기입/판독을 행하는 구성을 도시하고 있다. 그러나, 복수 비트의 데이터가 병렬로 기입/판독이 행해지는 구성에 대해서도, 이 도 55에 도시하는 구성을 적용할 수 있고, 각 비트에 대하여, 기입 데이터선(WDBL) 및 판독 데이터선(RDBL)을 각각 따로따로 설치한다.
이상과 같이, 본 발명의 실시예 6에 따르면, 기입 데이터선 및 판독 데이터선을 따로따로 설치하고, 또한 기입열 선택 게이트 및 판독열 선택 게이트를 따로따로 설치하고 있어, 큰 기입 전류를 충분히 고속으로 공급할 수 있고, 또한, 기입열 선택 게이트의 기생 용량의 영향을 받지 않고, 판독 전류를 고속으로 변화시킬 수 있어, 고속 판독이 실현된다.
[실시예 7]
도 56은, 본 발명의 실시예 7에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 56에 있어서, 메모리 셀 어레이는, 2개의 메모리 서브 어레이(1U 및 1L)로 분할된다. 메모리 서브 어레이(1U 및 1L) 각각에 있어서, 비트선(BL1-BLn)이 배치된다. 메모리 서브 어레이(1U)에 대해, 판독 데이터선(RDBL1 및 RDBL2)이 비트선과 교차하는 방향으로 설치되고, 또한, 메모리 서브 어레이(1L)에 대하여, 판독 데이터선(RDBL3 및 RDBL4)이, 비트선(BL)과 교차하는 방향으로 배치된다. 이들 판독 데이터선(RDBL1-RDBL4) 각각에, 센스 앰프 회로(S/A1-S/A4)가 설치된다.
한편, 기입 데이터선(WDBL)이, 메모리 서브 어레이(1U 및 1L)에 공통으로 비트선과 교차하는 방향으로 설치된다. 기입 데이터선(WDBL)은, 그의 일단에 있어서 가변 전류원(4W)에 결합된다. 메모리 서브 어레이(1U)에 있어서, 비트선(BL1-BLn)에 대하여, 기입열 선택 신호(UWCSL1-UWCSLn)에 응답하여 선택적으로 도통하고, 도통시, 대응하는 비트선(BL1-BLn)을 기입 데이터선(WDBL)에 접속하는 기입열 선택 게이트(UWG1-UWGn)과, 데이터 판독시 선택 열의 비트선을 판독 데이터선(RDBL1 및 RDBL2)에 결합하는 판독열 선택 게이트(URG1-URGn)가 설치된다.
판독열 선택 게이트(URG1-URGn)에 있어서는, 인접 비트선에 대하여 공통의 판독열 선택 신호(URCSL)가 공급된다. 도 34에 있어서, 판독열 선택 게이트(URG1 및 URG2)에 공통으로 판독열 선택 신호(URCSL1)가 공급되고, 비트선(BL1 및 BL2)이, 선택시, 각각 판독 데이터선(RDBL1 및 RDBL2)에 결합된다. 비트선(BLn)에 설 치되는 판독열 선택 게이트(URGn)에는, 판독열 선택 신호(URCSLk)가 공급되고, 선택시, 비트선(BLn)이 판독 데이터선(RDBL2)에 결합된다. 여기서, n= 2·k이다.
메모리 서브 어레이(1L)에 있어서도, 비트선(BL1-BLn) 각각에 대응하여, 기입열 선택 신호(LWCSL1-LWCSLn)에 응답하여 도통하고, 도통시, 대응하는 비트선(BL1-BLn)을 기입 데이터선(WDBL)에 결합하는 기입열 선택 게이트(LWG1-LWGn)와, 데이터 판독시 선택열을 판독 데이터선(RDBL3 및 RDBL4)에 결합하는 판독열 선택 게이트(LRG1-LRGn)가 설치된다.
판독열 선택 신호(LRCSL1-LRCSLk)가, 각각 인접 비트선에 대하여 설치되는 판독열 선택 게이트에 공통으로 인가되고, 선택된 비트선의 쌍이, 각각 내부 판독 데이터선(RDBL3 및 RDBL4)에 결합된다. 도 56에 있어서, 판독열 선택 게이트(LRG1 및 LRG2)에 대하여 공통으로, 판독열 선택 신호(LRCSL1)가 인가되고, 선택시, 비트선(BL1 및 BL2)이, 판독 데이터선(RDBL3 및 RDBL4)에 결합된다. 또한, 판독열 선택 게이트(LRGn)는, 판독열 선택 신호(LRCSLk)에 응답하여 선택적으로 도통하고, 도통시, 비트선(BLn)을 판독 데이터선(RDBL4)에 결합한다.
센스 앰프 회로(S/A1-S/A4)로부터 4 비트 병렬 또는 2 비트 병렬로 판독되는 데이터로부터, 또 도시하지 않은 디코드 회로에 의해, 1 비트 데이터가 선택되어 판독 데이터가 생성된다.
이 도 56에 도시하는 데이터선 구성의 경우, 기입 데이터에 대한 선택 메모리 셀 수(1 비트 데이터에 대하여 동시에 선택되는 메모리 셀의 수)와 판독 데이터에 대한 선택 메모리 셀 수에 대하여, 판독 데이터의 선택 메모리 셀 수를 많게 함 으로써, 판독 데이터선(RDBL1-RDBL4) 각각에 접속되는 판독열 선택 게이트의 수를, 기입열 선택 게이트의 경우에 비하여 저감할 수 있고, 판독 데이터선(RDBL1-RDBL4)의 부유 용량을 저감할 수 있어, 보다 고속으로 데이터의 판독을 행할 수 있다.
또한, 이 판독 데이터선에 대하여, 각 메모리 서브 어레이(1U 및 1L)에 대응하여 분할 구조로 하는 것에 의해, 배선 길이가 저감되고, 또한, 이들 판독 데이터선의 부유 용량을 저감할 수 있어, 보다 고속의 액세스를 실현할 수 있다.
또한, 이 도 56에 도시하는 메모리 서브 어레이(1U 및 1L)에 있어서, 메모리 셀 구조 및 소스선의 배치는, 앞의 실시예 1 내지 4 중 어느 하나의 구성이 이용되어도 된다.
이상과 같이, 본 발명의 실시예 7에 따르면, 내부 데이터 기입의 경로(내부 데이터선 및 열 선택 게이트)와 내부 데이터 판독의 경로를 따로따로 배치하고, 데이터 기입시에 동시에 선택되는 비트선의 수보다도, 판독시에 동시에 선택되는 비트선의 수를 많게 하고, 또한, 각 선택되는 비트선을 서로 다른 내부 판독 데이터선에 접속함으로써, 판독 데이터선의 부유 용량을, 기입 데이터선의 부유 용량에 비하여 저감할 수 있어, 고속 판독이 실현된다.
또한, 메모리 셀 어레이를, 서브 어레이로 분할하고, 각 분할 서브 어레이에 대응하여, 판독 데이터선을 분할함으로써, 보다 판독 데이터선의 부유 용량을 저감할 수 있어, 고속 액세스를 실현할 수 있다.
또한, 데이터 비트에 대한 웨이 구성(외부 데이터 1 비트당 동시에 내부에서 선택되는 비트선으로부터 또 1 비트를 선택하는 구성)에 대해서는, 단지, 열 어드 레스 신호 비트의 소정 수가 웨이 수(외부 데이터 1 비트당 동시에 내부에서 선택되는 비트선의 수)에 따른 비트선의 선택에 이용되고, 나머지 열 어드레스 신호 비트가, 동시에 선택된 비트로부터 1 비트 데이터를 선택하기 위해 이용되면 된다.
[실시예 8]
도 57은, 본 발명의 실시예 8에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 57에 있어서, 메모리 셀 어레이는, 2개의 메모리 어레이(1A 및 1B)로 분할된다. 메모리 어레이(1A 및 1B)에는, 각각 메모리 셀(MC)이 행렬 형상으로 배열되지만, 도 57에 있어서는, 메모리 셀 어레이(1A1 및 1B1) 각각에 있어서, 데이터를 기억하는 메모리 셀(정규 메모리 셀)이 1행 2열로 배열되는 경우의 메모리 셀을 대표적으로 도시한다. 즉, 메모리 어레이(1A)에 있어서는, 메모리 셀(MCA0 및 MCA1)이 워드선(WLA)에 공통으로 접속되고, 또한, 메모리 셀(MCA0 및 MCA1)의 상변화 재료 소자를 포함하는 가변 저항 소자(PTM)가, 서브 비트선(SBLA0 및 SBLA1)에 각각 접속된다. 메모리 셀(MCA0 및 MCA1)의 액세스 트랜지스터(AT)의 소스선의 배치로서는, 실시예 1 및 4에 나타내는 구성 중 어느 하나가 이용되어도 된다. 즉, 소스선은, 워드선과 평행 방향으로 배치되어도 되고, 또한, 소스선이 비트선과 평행하게 배치되어도 된다.
메모리 어레이(1A)에 있어서, 메모리 셀 각각에 정렬하여, 참조 셀(RMCA0 및 RMCA1)이 설치된다. 참조 셀(RMCA)(RMCA0, RMCA1)은, 행 방향으로 정렬하여 배치되고, 각각의 액세스 트랜지스터(AT)가 참조 워드선(RWL)에 접속된다. 참조 메모리 셀(RMCA0 및 RMCA1)에 있어서는, 2개의 저저항 상태의 가변 저항 소자(PTM0)가 직렬로 액세스 트랜지스터(AT)와 대응하는 서브 비트선(SBLA0 또는 SBLA1) 사이에 접속된다.
서브 비트선(SBLA0 및 SBLA1)에 대하여, 각각 서브 비트선 프리차지 지시 신호(PRE)에 응답하여, 서브 비트선(SBLA0 및 SBLA1)을, 접지 전압 레벨로 프리차지하는 서브 비트선 프리차지 트랜지스터(BQA0 및 BQA1)가 설치된다. 메모리 어레이(1B)에 있어서도, 메모리 어레이(1A)와 마찬가지로, 메모리 셀(MCB0 및 MCB1)이 행 방향으로 정렬하여 배치되고, 워드선(WLB)에 각각의 액세스 트랜지스터(AT)가 접속되고, 또한, 각각의 가변 저항 소자(PTM)가, 대응하는 서브 비트선(SBLB0 및 SBLB1)에 접속된다.
이들 메모리 셀(MCB0 및 MCB1)에 정렬하여, 각 열에 참조 셀(RMCB0 및 RMCB1)이 설치된다. 참조 셀(RMCBO 및 RMCB1)에 있어서는, 2개의 저저항 상태의 가변 저항 소자(상변화 재료 소자를 포함한다)(PTM0)가 직렬로 접속되고, 참조 워드선(RWLB)가, 이들 참조 셀(RMCB0 및 RMCB1)의 액세스 트랜지스터(AT)에 공통으로 접속된다.
또한, 서브 비트선(SBLB0 및 SBLB1)에 대하여, 서브 비트선 프리차지 지시 신호(PRE)에 응답하여 대응하는 서브 비트선을 접지 전압 레벨로 프리차지하는 서브 비트선 프리차지 트랜지스터(BQB0 및 BQB1)가 설치된다.
이들 메모리 어레이(1A 및 1B) 사이의 영역에, 기입/판독 전류를 전달하는 내부 데이터선이 배치된다. 즉, 메모리 어레이(1A)에 대해서는, 판독 데이터선(RLIOA0 및 RLIOA1)과 기입 데이터선(WLIOA0 및 WLIOA1)이 설치되고, 메모리 어레 이(1B)에 대해서는, 판독 데이터선(RLIOB0 및 RLIOB1)과 기입 데이터선(WLIOB0 및 WLIOB1)이 설치된다.
메모리 어레이(1A 및 1B) 각각에, 기입/판독 데이터선을 따로따로 설치함으로써, 판독 데이터선의 부하를 경감한다. 기입 데이터선(WLIOA0 및 WLIOA1, WLIOB0 및 WLIOB1)에는, 라이트 드라이버(WRPDR)가 결합된다. 이 라이트 드라이버(WRTDR)는, 도 2에 도시하는 가변 전류원과 마찬가지의 구성을 포함하고, 내부 기입 데이터(DIN0 및 DIN1)에 따라서 기입 전류를 생성하여, 선택 메모리 어레이에 대하여 설치된 기입 데이터선에 생성한 기입 전류를 전달한다.
도 57에 도시하는 구성에 있어서는, 2 비트의 병렬 기입 및 2 비트의 병렬 판독이 행해진다. 메모리 어레이(1A)에 대한 열 선택 회로(3A)에 있어서는, 서브 비트선(SBLA0)에 대하여 판독열 선택 게이트(ARG0) 및 기입열 선택 게이트(AWG0)가 설치되고, 서브 비트선(SBLA1)에 대하여, 판독열 선택 게이트(ARG1) 및 기입열 선택 게이트(AWG1)가 설치된다. 판독열 선택 게이트(ARG0), 판독열 선택 신호(RCSL0)에 따라서 서브 비트선(SBLA0)을, 판독 데이터선(RLIOA0)에 접속하고, 판독열 선택 게이트(ARG1)는, 판독열 선택 신호(RCSL1)에 따른 서브 비트선(SBLA1)을, 판독 데이터선(RLIOA1)에 접속한다.
기입열 선택 게이트(AWG0)은, 기입열 선택 신호(WCSL0)에 따라서, 서브 비트선(SBLA0)을 기입 데이터선(WLIOA0)에 접속하고, 기입열 선택 게이트(AWG1)는, 기입열 선택 신호(WCSL1)에 따라서, 서브 비트선(SBLA1)을 기입 데이터선(WLIOA1)에 접속한다.
메모리 어레이(1B)에 대한 열 선택 회로(3B)에 있어서는, 서브 비트선(SBLB0)에 대하여 판독열 선택 게이트(BRG0) 및 기입열 선택 게이트(BWG0)가 설치되고, 서브 비트선(SBLB1)에 대하여, 판독열 선택 게이트(BRG1) 및 기입열 선택 게이트(BWG1)가 설치된다. 판독열 선택 게이트(BRG0 및 BRG1)는, 각각 판독열 선택 신호(RCSL0 및 RCSL1)에 따라서 서브 비트선(SBLB0 및 SBLB1)을, 각각 판독 데이터선(RLIOB0 및 RLIOB1)에 결합한다.
기입열 선택 게이트(BWG0 및 BWG1)는, 각각, 기입열 선택 신호(WCSL0 및 WCSL1)에 따라서, 서브 비트선(SBLB0 및 SBLB1)을, 각각 기입 데이터선(WLIOB0 및 WLIOB1)에 접속한다.
열 선택 회로(3A 및 3B)에는, 공통으로 열 선택 신호가 공급되고, 대응하는 열의 서브 비트선이 병행하여 선택된다. 메모리 어레이(1A 및 1B)의 한쪽에 있어서 (정규) 메모리 셀이 선택되었을 때, 다른 쪽의 메모리 어레이에 있어서 참조 셀이 선택된다. 참조 셀(RMC)(RMCAO, RMCA1, RMCBO, RMCB1)은, 각각 메모리 셀(MC)(MCA0, MCA1, MCB0, MCB1)과 동일한 제조 공정에서 동일 구조/동일 구성으로 형성되고, 동일한 특성을 갖는다. 따라서, 참조 셀(RMC)은, 온도 특성이 메모리 셀(MC)과 동일하고, 정확하게 메모리 셀 전류에 대하여 등가적으로 온도 보상을 행한 참조 전류를 생성한다.
판독 데이터선(RLIOA0 및 RLIOA1)이, 각각 로컬 데이터선(LIO0a 및 LIO1a)에 접속되고, 판독 데이터선(LIOB0 및 LIOB1)이, 각각, 로컬 데이터선(LIO0b 및 LIO1b)에 접속된다. 이 로컬 데이터선(LIO0a 및 LIO0b)의 쌍에 있어서, 한쪽이 메 모리 셀 판독 전류를 전달하고, 다른 쪽이 참조 셀을 통하여 흐르는 참조 전류를 전달한다. 마찬가지로, 로컬 데이터선(LIO1a 및 LI01b)에 있어서도, 한쪽에 메모리 셀 전류가 흐르고, 다른 쪽에 참조 셀 전류가 흐른다. 이들 로컬 데이터선(LIO0a 및 LIO0b)으로 구성되는 로컬 데이터선쌍(LIOP0) 및 로컬 데이터선(LIO1a 및 LIO1b)으로 구성되는 로컬 데이터선쌍(LIOP1)에 있어서 참조 전류를 이용함으로써, 고속의 판독을 실현한다.
데이터 판독계 회로로서, 로컬 데이터선(LIO0a 및 LIO0b)을 프리차지 지시 신호(LIOPRE)에 따라서 소정 전위로 프리차지하고 또한 이퀄라이즈하는 데이터선 이퀄라이즈 회로(EQ0)와, 어레이 선택 신호(BSA, BSB)에 따라서, 로컬 데이터선(LIO0a 및 LIO0b)과 센스 입력선(SIO0 및 /SIO0)의 접속 경로를 절환하는 데이터선 절환 회로(ADSW0)와, 센스 입력선(SIO1 및 /SIO1)과 신호 활성화시 차동 증폭하여 내부 판독 데이터(SAOA 및 /SAOA)를 생성하는 센스 앰프 회로(S/A)(SA0)가 설치된다.
마찬가지로, 로컬 데이터선(LIO1a 및 LIO1b)에 대하여, 프리차지 지시 신호(LIOPRE)에 따라서, 로컬 데이터선(LIO1a 및 LIO1b)을 소정 전위로 프리차지하고 또한 이퀄라이즈하는 데이터선 이퀄라이즈 회로(EQ1)와, 어레이 선택 신호(BSA 및 BSB)에 따라서 로컬 데이터선(LIO1a 및 LIO1b)과 센스 입력선(SIO1 및 /SIO1)의 접속 경로를 절환하는 데이터선 절환 회로(ADSW1)와, 활성화시, 입력선(SIO1 및 /SIO1) 상의 신호를 차동 증폭하여 내부 판독 데이터(SAOB 및 /SAOB)를 생성하는 센스 앰프 회로(S/A)(SA1)가 설치된다.
센스 앰프 회로(SA0 및 SA1)에 대해서는, 정확하게 또한 고속으로 데이터의 판독을 행하기 위해서, 센스 입력선(SI00 및 SI01)에 선택 메모리 셀(MC)이 결합되고, 보의 센스 입력선(/SIO0 및 /SIO1)에 참조 셀이 결합된다. 메모리 어레이(1A 및 1B) 중 어느 쪽이 선택되는가에 따라서, 참조 셀이 접속되는 로컬 데이터선이 상이하다. 정확하게, 센스 앰프 회로(SA0 및 SA1)에 대하여, 선택 메모리 셀을 센스 입력선(SIO 및 SIO1)에 결합하기 위해, 데이터선 절환 회로(SWO0 및 SW1)가 설치된다.
센스 앰프 회로(SA0 및 SA1)는, 앞의 도 32에 도시하는 센스 앰프 회로(S/A)와 마찬가지의 구성을 구비하고, 센스 앰프 활성화 신호(SE 및 /SE)의 활성화시 활성화되어, 센스 동작을 행한다. 기준 전압(VRef)은, 메모리 셀 전류를 제한하기 위한 기준 전압이고, 방어 앰프 활성화 신호(PAE)는, 출력단의 차동 증폭기(AMP)를 활성화하기 위한 출력 제어 신호이다.
상변화 소자로 구성되는 가변 저항 소자(PTM)의 저항 변화량에 대해서, 설명을 간단히 하기 위해, 저저항 상태에서 10KΩ, 고저항 상태에서 1000KΩ 정도로 한다. 참조 셀(RMC)의 참조 저항값을 중간 저항값으로 설정하는 경우, 500KΩ 정도로 된다. 이 경우, 참조 셀을 흐르는 전류는 매우 작고, 고저항 상태의 메모리 셀의 기억 데이터를 판독하는 경우에는, 메모리 셀 판독 전류가 작고, 참조 셀 전류와 메모리 셀 판독 전류의 차가 작아져, 정확한 센스를 할 수 없게 된다.
전류 센스 방식으로 데이터를 판독하는 경우의 참조 전류의 최적점은, 고저항 상태 및 저저항 상태의 메모리 셀을 흐르는 메모리 셀 전류의 중간값이다. 예 를 들면, 데이터 판독시, 서브 비트선(SBL)의 전압이 0.1V로 설정되는(프리차지되는) 경우, 저저항 상태의 저항 소자를 10KΩ으로 설정한 경우, 그 저저항 상태의 메모리 셀을 흐르는 전류는, 10㎂(마이크로 암페어)로 된다. 한편, 고저항 상태를 1000KΩ로 한 경우에는, 이 고저항 상태의 메모리 셀을 흐르는 전류는, 0.1㎂로 된다. 이 때, 고저항 상태의 메모리 셀의 저항이 무한대라고 생각하고, 흐르는 전류가 실질적으로 0이라고 생각하면, 중간 전류는, 5㎂이다. 비트선 판독 전압이 0.1V이면, 이 중간 전류를 생성하기 위한 저항값은, 20KΩ으로 된다. 따라서, 참조 셀(RMC)에 있어서는, 저저항 상태의 가변 저항 소자(PTM0)를 직렬로 2개 접속함으로써, 중간 전류를 생성하는 저항값을 실현할 수 있다. 이 저저항 상태의 상변화 재료 소자는, 결정화 상태에 있고, 안정한 상태이며, 디스터브를 받기 어려운 상태에 있다. 따라서, 메모리 셀의 선택 횟수에 비하여, 참조 셀(RMC)의 선택 횟수가 많은 경우에 있어서도, 저항값의 변화는 거의 발생하지 않고, 안정적으로 참조 전류를 공급할 수 있다.
도 58은, 도 57에 도시하는 불휘발성 반도체 기억 장치의 열 판독시의 동작을 도시하는 신호 파형도이다. 이하, 도 58을 참조하여, 이 도 57에 도시하는 불휘발성 반도체 기억 장치의 데이터 판독시의 동작에 대하여 설명한다. 또한, 도 58에 있어서는, 1 비트의 데이터 판독에 관련되는 부분의 신호 파형을 도시한다.
시각 t1 이전에 있어서는, 불휘발성 반도체 기억 장치는 스탠바이 상태에 있고, 서브 비트선 프리차지 지시 신호(PRE)가 H 레벨이고, 서브 비트선 이퀄라이즈 트랜지스터(BQA0, BQA1, BQB0 및 BQB1)는 모두 온 상태이고, 서브 비트선(SBLA0, SBLA1, SBLB0 및 SBLB1)은 모두 접지 전압 레벨로 프리차지된다. 또한, 데이터선 이퀄라이즈 회로(EQ0 및 EQ1)에 있어서도, 프리차지 트랜지스터가 활성 상태에 있고, 로컬 데이터선(LIO0a 및 LIO0b, LIO1a 및 LIO1b)은 모두 접지 전압 레벨로 유지된다. 센스 앰프 회로(SA0 및 SA1)는 비활성 상태이고, 데이터선 절환 회로(ADSW0 및 ADSW1)는, 어레이 선택 신호(BSA 및 BSB)에 따라서, 초기 상태로 그 접속 경로를 설정하고 있다(하이 임피던스 상태이어도 된다).
시각 t1에 있어서, 어드레스 신호가 입력되고, 이 어드레스 신호의 변화에 따라서 센스 앰프 회로(SA0 및 SA1)에 대한 센스 활성화 신호(SE)가 활성화되고, 또한, 비트선 프리차지 지시 신호(PRE)가 비활성 상태로 구동된다. 이에 의해, 서브 비트선 및 로컬 데이터선의 프리차지 동작이 정지된다. 다음으로, 로컬 데이터선 프리차지 지시 신호(LIOPRE)가 활성화되고, 이퀄라이즈 회로(EQ0 및 EQ1)가 활성화되고, 로컬 데이터선(LIOP0 및 LIOP1)을 통하여 판독 데이터선(RLIOA0, RLIOB0, RLIOA1 및 RLIOB1)을 소정 전압 레벨로 프리차지한다. 이 어드레스 신호의 입력에 따라서 선택 메모리 셀을 포함하는 선택 메모리 어레이가 설정되고, 어레이 선택 신호(BSA 및 BSB)가 생성된다.
데이터선 절환 회로(ADSW)(ADSW1, ADSW0)는, 어레이 선택 신호(BSA 및 BSB)에 따라서 데이터선의 접속 경로를 설정한다. 메모리 어레이(1A)가 선택되어 있는 경우, 로컬 데이터선(LIO0a 및 LIO1a)을, 각각 센스 입력선(SIO0 및 SIO1)에 결합한다. 메모리 어레이(1B)가 선택 메모리 셀을 포함하는 경우에는, 반대로, 데이터선 절환 회로(ADSW0 및 ADSW1)는, 로컬 데이터선(LIO0b 및 LI01b)을 센스 입력선 (SIO0 및 SIO1)에 각각 결합한다.
이 프리차지 동작 개시 후, 어레이 선택 신호(BSA 및 BSB)와 행 어드레스 신호에 따라서 워드선 및 참조 워드선이 선택 상태로 구동된다. 여기서는, 메모리 어레이(1A)에 있어서 정규의 메모리 셀(MC)이 선택되고, 메모리 어레이(1B)에 있어서 참조 메모리 셀(RMCB)이 선택되는 상태를 고려한다. 열 어드레스 신호에 따라서, 판독열 선택 신호(RCSL0 및 RCSL1)가 선택 상태로 구동되고, 서브 비트선(SBLA0 및 SBLA1)이, 각각 판독 데이터선(RLIOA0 및 RLIOA1)에 접속되고, 또한, 서브 비트선(SBLB0 및 SBLB1)이, 각각 판독 데이터선(RLIOB0 및 RLIOB1)에 접속된다. 또한, 이것과 병행하여, 워드선(WLA)이 선택 상태로 구동되고, 또한 참조 워드선(RWLB)이 선택 상태로 구동된다. 이 서브 비트선 및 워드선 및 참조 워드선의 선택에 따라서, 서브 비트선의 전압이 이퀄라이즈 회로(EQ0 및 EQ1)로부터의 프리차지 전류에 의해 소정 전위 레벨로 상승한다.
센스 앰프 회로(SA0 및 SA1)에 있어서, 내부의 초단 센스 출력의 판독 신호(Sout 및 /Sout)는, 각각, 도 54에 도시하는 P 채널 MOS 트랜지스터(PT13 및 PT14)에 의해, 전원 전압 레벨로 유지되어 있다.
시각 t2에 있어서, 데이터선 프리차지 신호(LIOPRE)가 비활성화되면, 메모리 셀(MCA0 및 MCA1)의 기억 데이터에 따른 전류가 서브 비트선(SBL0 및 SBL1)을 통하여 각각 흐르고, 로컬 데이터선(LIO0a 및 LIO1a)에 메모리 셀의 구동 전류에 따른 전위 변화가 발생한다. 또한, 참조 셀(RMCB0 및 RMCB1)이 중간 전류를 구동하고 있고, 로컬 데이터선(LIO0b 및 LIO1b)이, 참조 전류에 따라서 그의 전위 레벨이 저 하한다.
센스 앰프 회로(SA0 및 SA1)의 초단 센스 출력(Sout 및 /Sout)에 있어서, 선택 메모리 셀의 기억 데이터(구동 전류) 및 참조 셀의 구동 전류에 따라 전위차가 발생한다. 선택 메모리 셀의 저항값이 고저항 상태(Rmax)인 경우에는, 참조 셀의 저항값(Ref)보다도 높은 저항 상태이고, 구동 전류가 작고, 센스 앰프 회로(SA0 및 SA1)의 내부 신호(Sout)의 전압 레벨이 높아진다. 한편, 선택 메모리 셀이 저저항 상태(Rmin)의 상태일 때에는, 메모리 셀의 구동 전류는, 참조 셀의 구동 전류보다도 크기 때문에, 센스 앰프 회로(SA0 및 SA1)의 내부 신호(Sout)의 전위 레벨이 더욱 저하한다.
참조 셀의 구동 전류와 선택 메모리 셀의 구동 전류에 따른 전위차가 충분히 확대되면, 시각 t3에 있어서 프리앰프 활성화 신호(PAE)가 활성화되고, 센스 앰프 회로(SA0 및 SA1)의 내부의 차동 증폭기가 활성화되고, 이 센스 초단 출력의 판독 신호(Sout, /Sout)에 따른 판독 데이터 SAO(상보 데이터(SAO, /SAO))가 생성된다.
소위 오픈 비트선 방식으로 메모리 셀을 배치하고 있어, 참조 전류를 이용하여 정확한 데이터의 판독을 행할 수 있다.
도 59는, 도 57에 도시하는 데이터선 절환 회로(ADSW0 및 ADSW1)의 구성의 일례를 도시하는 도면이다. 도 37에 있어서, 데이터선 절환 회로(ADSWi)(i= 0 또는 1)는, 로컬 데이터선(LIOia)을 센스 입력선(SIOi)에 접속하는 N 채널 MOS 트랜지스터(NT20)와, 어레이 선택 신호(BSB)에 따라서 로컬 데이터선(LIOia)을 센스 입력선(/SIOi)에 접속하는 N 채널 MOS 트랜지스터(NT21)와, 어레이 선택 신호(BSA)에 따라서 로컬 데이터선(LIOib)을 센스 입력선(/SIOi)에 접속하는 N 채널 MOS 트랜지스터(NT22)와, 어레이 선택 신호(BSB)에 따라서 로컬 데이터선(LIOib)을 센스 입력선(SIOi)에 접속하는 N 채널 MOS 트랜지스터(NT23)를 포함한다.
어레이 선택 신호(BSA 및 BSB)는, 예를 들면, 행 어드레스 신호의 최상위 비트(또는 최하위 비트)를 이용하여 생성되고, 메모리 어레이(1A)가 선택 메모리 셀을 포함하는 경우에는, 어레이 선택 신호(BSA)가 H 레벨로 구동되고, 메모리 어레이(1B)가 선택 메모리 셀을 포함하는 경우에는, 어레이 선택 신호(BSB)가 H 레벨로 구동된다. 따라서, 메모리 어레이(1A)가 선택되는 경우에는, N 채널 MOS 트랜지스터(NT20 및 NT22)가 온 상태로 되고, 로컬 데이터선(LIOia 및 LIOib)가, 각각 센스 입력선(SIOi 및 /SIOi)에 접속된다. 한편, 메모리 어레이(1b)가 선택되는 경우에는, 어레이 선택 신호(BSB)가 H 레벨로 구동되고, 로컬 데이터선(LIOia 및 LIOib)이, 각각 센스 입력선(/SIOi 및 SIOi)에 접속된다.
이 데이터선 절환 회로(ADSWi)를 이용함으로써, 오픈 비트선 구성에 있어서, 참조 셀을 이용하는 경우에 있어서도, 정확하게 센스 앰프 회로(SAi)에 있어서, 센스 입력선(SIOi 및 /SIOi)을 선택 메모리 셀 및 참조 셀에 각각 접속할 수 있다.
도 60은, 도 57에 도시하는 센스 앰프 회로(SAi)(i=0,1)의 구성을 도시하는 도면이다. 이 도 60에 도시하는 센스 앰프 회로(SAi)는, 도 54에 도시하는 센스 앰프 회로와 이하의 구성이 다를 뿐이다. 즉, 데이터 판독시에 판독 전류 및 참조 전류를 공급하는 MOS 트랜지스터(NT10 및 NT15)가, 각각 센스 입력선(SIOi 및 /SIOi)에 접속되고, 또한, 프리앰프 활성화 신호(PAE)에 응답하여 활성화되는 차동 증폭기(프리앰프)(AMPP)가, 차동 증폭기 증폭 동작시에 상보 신호(SAOi 및 /SAOi)를 생성한다. 이 도 60에 도시하는 센스 앰프 회로(SAi)의 다른 구성은, 도 54에 도시하는 센스 앰프 회로(S/A)의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
도 60에 도시한 바와 같이, 센스 앰프 회로(SAi)의 비활성화시, 센스 입력선(SIOi 및 /SIOi)이 접지 전압 레벨이기 때문에, 노드(ND11 및 ND16)의 접지 전압 레벨로 되고, 노드(ND13 및 ND14)가 전원 전압(VCC) 레벨로 프리차지되고, 따라서, 초단 센스 출력(Sout 및 /Sout)은, 스탠바이시, 전원 전압(VCC) 레벨이다.
도 61은, 데이터선 이퀄라이즈 회로(EQi)(i=0 또는 1)의 구성의 일례를 도시하는 도면이다. 도 61에 있어서, 데이터선 이퀄라이즈 회로(EQi)는, 데이터선 프리차지 신호(LIOPRE)에 따라서 로컬 데이터선(LIOia 및 LIOib)에 각각 프리차지 전압(VI)을 전달하는 N 채널 MOS 트랜지스터(NT30 및 NT31)와, 데이터선 프리차지 신호(LIOPRE)에 따라서 로컬 데이터선(LIOia 및 LIOib)을 전기적으로 단락하는 N 채널 MOS 트랜지스터(NT32)와, 서브 비트선 프리차지 지시 신호(PRE)의 활성화에 따라서 로컬 데이터선(LIOia 및 LIOib)을 각각 접지 노드에 결합하는 N 채널 MOS 트랜지스터(NT33 및 NT34)를 포함한다.
프리차지 전압(VI)은, 예를 들면 기준 전압을 게이트에 받아 소스 폴로어 모드에서 동작하는 N 채널 MOS 트랜지스터에 의해 생성된다. 소스 폴로어 모드 트랜지스터의 전류 구동력을 크게 함으로써, 기준 전압으로부터 소스 폴로어 모드 트랜지스터의 임계값 전압분 낮은 전압 레벨로 프리차지 전압(VI)을 설정하고, 또한 큰 전류 구동력으로, 로컬 데이터선, 데이터 판독선 및 서브 비트선을 소정 전위 레벨로 프리차지할 수 있다.
도 61에 도시하는 로컬 데이터선 이퀄라이즈 회로(EQi)의 구성의 경우, 로컬 데이터선 프리차지 지시 신호(LIOPRE)가 H 레벨로 되면, MOS 트랜지스터(NT30 및 NT32)에 의해, 로컬 데이터선(LIOia 및 LIOib)이 전압(VI) 레벨로 프리차지된다. 이 때에는, MOS 트랜지스터(NT33 및 NT34)가 오프 상태이다. 스탠바이시에는, 서브 비트선 프리차지 지시 신호(PRE)가 활성화되고, 로컬 데이터선(LIOia 및 LIOib)이 접지 전압 레벨로 프리차지된다.
도 61에 도시하는 바와 같이, 데이터선 이퀄라이즈 회로를 이용함으로써, 서브 비트선(SBL)과 판독 데이터선(RLIOAi 및 RLIOBi)이 분리된 상태에서, 서브 비트선의 프리차지가 행해지는 경우에 있어서도, 로컬 데이터선 및 판독 데이터선의 접지 전압 레벨로의 프리차지를 확실하게 행할 수 있다.
도 62는, 도 57에 도시하는 참조 셀의 단면 구조를 개략적으로 도시하는 도면이다. 도 62에 있어서는, 1개의 참조 셀의 단면 구조를 개략적으로 도시한다.
도 62에 있어서, 기판 영역(50) 표면에 간격을 두고 n형 불순물 영역(51 및 52)이 형성된다. 기판 영역(50)의 인접 참조 셀 위치에 대응하는 영역에는 불순물 영역은 형성되지 않는다. 불순물 영역(51 및 52)은, 각각 저저항의 플러그(PLG0 및 PLG1)에 전기적으로 접속된다. 플러그(PLG0 및 PLG1) 사이의 기판 영역 표면 상에 도시하지 않은 게이트 절연막을 통하여 참조 워드선(RWL)이 배치된다.
워드선 상층에 소스선(SL)이 형성되고, 이 소스선(SL)과 동일 제조 공정에 서, 중간 베이스층(53b 및 53a)이 형성된다. 소스선(SL)은 플러그(PLG1)에 전기적으로 접속되고, 중간 베이스층(53b)이 플러그(PLG0)에 접속된다.
중간 베이스층(53a 및 53b) 상에, 전극층(ELL), 히터층(HP) 및 상변화 재료 소자(PCE)가 순차적으로 배치된다. 이들 상변화 재료 소자(PCE), 히터층(HT) 및 전극층(ELL)이 상변화 소자(PTM)를 구성한다. 도 40에 있어서는, 상변화 재료 소자(PCE)의 히터층(HT)에 접촉하는 부분에 있어서 결정 상변화가 발생하고 있는 상태를 나타낸다. 이 결정 상변화가 발생하는 영역의 체적은, 히터층(HT)이 발생하는 열이 도달하는 영역을 조정함으로써 변경할 수 있다. 통상적으로, 상변화 메모리에 있어서는, 상변화 재료 소자의 전체가 상변화를 발생시키는 것은 특별히 요구되지 않아, 그의 일부에 있어서 상변화가 발생해도, 충분히 큰 저항값 변화를 발생시킬 수 있다.
중간 베이스층(53a)에는, 또한, 상변화 소자(PCE)가 접속되는 부분과는 다른 영역에 있어서 도전체(54)가 접속된다. 상변화 재료 소자(PCE) 상부에, 예를 들면, 제2 메탈로 형성되는 저저항의 도전선(55a 및 55b)이 상호 분리하여 배치된다. 이들 도전선(55a 및 55b)은, 서브 비트선과 동일 제조 공정에서 형성된다. 도전선(55b)이 도전체(54)에 전기적으로 접속된다. 분할 구조의 도전선(55a 및 55b)에 의해, 서브 비트선(SBL)이 구성된다.
데이터의 기입/판독시에 있어서는, 도전선(55a)으로부터 전류(I)가 공급되어, 상변화 소자(PTM)로부터 중간 베이스층(53a), 도전체(54) 및 분할 배선(55b)을 통하여 전류가 흐른다. 2개의 상변화 소자(PTM)를 저저항 상태로 설정함으로써, 저저항 상태의 상변화 소자를 직렬로 접속하는 구성이 실현된다.
일례로서, 참조 셀은, 이하의 공정에서 제조된다. 정규 메모리 셀 형성 공정에 있어서, 1개의 참조 셀에 대한 액세스 트랜지스터를 형성하고, 다른 쪽의 셀에 대해서는, 소스선(SL) 제조 공정에 있어서 중간 베이스층(53a)을 형성한다. 상변화 소자(PTM) 형성 공정에 있어서 도전체(54)를 형성한다. 이 도전체(54)는, 상변화 소자(PTM)의 상부 전극 및 비트선 컨택트의 형성시에 병행하여 형성되어도 되고, 또한, 그의 일부가, 전극 배선(ELL)과 동일 공정에서 형성되어도 된다. 서브 비트선 형성 공정에 있어서, 도전선(55a 및 55b) 사이의 부분이 분리되도록, 마스크를 형성하여, 분할 구조의 서브 비트선을 형성한다. 이들 일련의 공정에 의해, 2개의 상변화 소자(PTM)를 직렬로 접속할 수 있다. 전혀 여분의 프로세스를 마련하지 않고, 저저항 상태의 상변화 소자를 직렬로 접속할 수 있다.
또한, 도 62에 도시하는 구성에 있어서는, 소스선(SL)이 서브 비트선(SBL)과 직교하는 방향으로 배치되도록 나타낸다. 그러나, 소스선(SL)은 서브 비트선(SBL)과 평행하게 배치되어도 되고, 이 경우, 소스선(SL)과 행 방향에 있어서 서로 다른 위치에 중간 베이스층(53a 및 53b)을 형성함으로써, 소스선(SL)과 중간 베이스층(53a 및 53b)과의 충돌을 방지하여, 저저항 상태의 상변화 소자를 2개 직렬로 접속하는 구성을 실현할 수 있다.
이상과 같이, 본 발명의 실시예 8에 따르면, 메모리 셀 데이터를 오븐 비트선 방식으로 판독, 또한 참조 전류를 생성하는 참조 셀을, 저저항 상태의 상변화 소자를 2개 직렬로 접속하여 형성하고 있고, 리드 디스터브의 영향을 받지 않고 확 실하게 또한 안정적으로 중간 전류값 레벨의 참조 전류를 생성하여 고속이고 데이터의 판독을 행할 수 있어, 데이터 판독의 신뢰성을 개선할 수 있다.
[실시예 9]
도 63은, 본 발명의 실시예 9에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 이 도 63에 도시하는 구성에 있어서는, 참조 셀(RMCA0 및 RMCA1)은, 각각 저저항 상태의 상변화 소자(PTM0) 및 고저항 상태의 상변화 소자(PTM1)를 포함하고, 마찬가지로, 메모리 어레이(1B)에 있어서도 참조 셀(RMCB0 및 RMCB1)이, 각각 저저항 상태의 상변화 소자(PTM0) 및 고저항 상태의 상변화 소자(PTM1)를 포함한다.
또한, 센스 앰프 회로(SA0 및 SA1)에 있어서, 보의 센스 입력선(/SIO0 및 SIO1)이 단락 배선(58)에 의해 상호 접속된다. 이 도 63에 도시하는 불휘발성 반도체 기억 장치의 다른 구성은, 도 57에 도시하는 불휘발성 반도체 기억 장치의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
메모리 셀(MC)(MCA, MCB)에 포함되는 상변화 소자(PTM)의 고저항 상태의 저항값은, 제조 파라미터의 변동에 의해, 20KΩ 내지 500KΩ 정도로까지 변동되는 상태를 고려한다. 또한, 데이터 판독시, 비트선의 프리차지 전압(VI)이 0.1V인 경우를 상정한다.
센스 동작시에 있어서는, 센스 앰프 회로(SA0 및 SA1)로부터 판독 전류가 로컬 데이터선(LIO0a, LIO0b, LIO1a 및 LIO1b)에 공급된다. 단락 배선(58)에 의해, 이들 센스 앰프 회로(SA0 및 SA1)로부터 로컬 데이터선(LIOOb 및 LIO1b)에 공급되는 전류가 합성되어, 이들 2개의 센스 앰프 회로(SA0 및 SA1)로부터의 전류가, 고저항 상태의 상변화 소자(PTM0 및 PTM1)에 흐른다. 고저항 상태의 상변화 소자(PTM1)의 저항값이, 예를 들면 20KΩ 정도이고, 그 구동 전류가 5㎂이고, 또한, 저저항 상태의 상변화 소자(PTM0)의 저항값이 10KΩ 정도이고, 그 구동 전류가 10㎂인 것으로 한다. 이 경우, 15㎂의 합계 구동 전류가, 센스 앰프 회로(SA0 및 SA1)로부터 공급되기 때문에, 각 센스 앰프 회로(SA0 및 SA1)가 공급하는 전류는, 합계 전류의 평균값으로 되어, 7.75㎂로 된다.
메모리 셀(MC)(MCA 또는 MCB)의 상변화 소자(PTM)의 고저항의 저항값이, 그 참조 셀의 고저항 상태의 상변화 소자(PTM1)의 저항값(20KΩ)보다도 높은 상태일 때에는, 선택 메모리 셀을 흐르는 전류는, 5㎂보다도 더 작아져(예를 들면 100KΩ일 때, 1㎂로 되어), 참조 전류와의 차가 커지고, 고저항 상태의 메모리 셀에 대해서도 충분히 정확한 참조 전류를 공급하여, 메모리 셀 데이터의 판독을 행할 수 있다.
메모리 셀(MC)(MCA 또는 MCB)의 상변화 소자(PTM)가 저저항 상태일 때에는, 10㎂ 정도의 메모리 셀 전류가 구동되기 때문에, 센스 앰프 회로(SA0 및 SA1)에 있어서 충분히 전류차가 발생하여, 정확한 센스 동작을 행할 수 있다(상변화 소자의 저항값은, 비정질 상태인 경우, 그 결정 상태가 불안정하여, 저항값이 2자릿수 정도 변동된다).
또한, 참조 셀의 고저항 상태의 상변화 소자(PTM1)의 저항값이 100KΩ 정도 이면, 그 때에 흐르는 전류는, 1㎂로 되고, 참조 전류는, 5.5㎂로 되어, 더욱 정확한 중간 전류를 생성할 수 있어, 판독의 신뢰성을 개선할 수 있다.
또한, 정규 메모리 셀(MC)(MCA, MCB)의 상변화 소자(PTM)의 데이터 기억시의 고저항 상태의 저항값보다도 낮은 저항값이고 또한 그 저저항 상태의 저항값보다도 충분히 높은 저항값인 중간의 저항값에, 참조 셀의 고저항 상태의 상변화 소자(PTM1)의 저항값을 설정함으로써, 데이터 판독시, 반복하여 선택되어 판독 전류가 흐르는 경우에 있어서도, 결정상은, 비교적 안정 상태에 가까운 상태로서, 리드 디스터브의 영향은 억제할 수 있다.
이상과 같이, 본 발명의 실시예 9에 따르면, 참조 셀로서, 고저항 상태의 참조 셀과 저저항 상태의 참조 셀을 병렬로 센스 앰프 회로의 참조 노드에 결합하고 있어, 중간 전류 레벨의 참조 전류를 안정적으로 생성할 수 있다.
[실시예 10]
도 64는, 본 발명의 실시예 10에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 이 도 64에 도시하는 불휘발성 반도체 기억 장치의 구성은, 이하의 점에서, 도 63에 도시하는 불휘발성 반도체 기억 장치와 그 구성이 상이하다. 즉, 서브 비트선(SBLA1 및 SBLB1)에 대해서는, 참조 셀은 접속되지 않는다. 따라서, 참조 워드선(RWLA)이 선택되었을 때에는, 서브 비트선(SBLA1)은 오픈 상태로 되고, 또한 참조 워드선(RWBLB)이 선택되었을 때에는, 서브 비트선(SBLB1)이 오픈 상태로 된다. 이하, 이 오픈 상태의 셀을 더미 셀 DM(DMA, DMB)이라고 칭한다. 서브 비트선(SBLA0 및 SBLB0)에 접속되는 참조 셀(RMCA0 및 RMCB0)은, 각각 저저항 상태의 상변화 소자(PTM0)를 포함한다.
이 도 64에 도시하는 불휘발성 반도체 기억 장치의 다른 구성은, 도 63에 도시하는 불휘발성 반도체 기억 장치의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다.
저저항 상태의 참조 셀(RMCA0 및 RMCB0)의 구동 전류가 10㎂이고, 고저항 상태의 참조 셀(RMCA1 및 RMCB1)의 구동 전류가 0.1㎂인 경우, 참조 전류는 5.05㎂로 된다. 그러나, 0.05㎂ 정도의 차는, 센스 동작에 큰 영향을 주지 않기 때문에, 참조 전류로서 5㎂를 생성한다. 즉, 참조 셀(RMCA0)로, 센스 앰프 회로(SA0 및 SA1)로부터 참조 전류가 공급되는 경우, 5㎂의 참조 전류가 센스 앰프 회로(SA0 및 SA1) 각각으로부터 공급된다. 이 경우, 정규 메모리 셀(MC)(MCA, MCB)에 있어서 저저항 상태의 메모리 셀의 구동 전류가 10㎂로서, 충분히 이 저저항 상태의 메모리 셀의 데이터를 판독할 수 있다. 한편, 정규 메모리 셀(MC)(MCA, MCB)의 고저항 상태의 저항값이 약 100KΩ일 때, 선택(정규) 메모리 셀의 구동 전류는 1㎂로 된다. 이 경우에도, 참조 전류가 5㎂로서, 충분한 전류차가 발생하고 있어, 센스 앰프 회로(SA0 및 SA1)에 의해 확실하게 센스 동작을 행할 수 있다.
따라서, 이러한 참조 셀이, 오픈 상태의 서브 비트선(더미 셀)과 저저항 상태의 참조 셀(기준 셀)의 조합에 의해 실현되고, 저저항 상태의 참조 셀(기준 셀)의 구동 전류의 산술 평균값에 의해 참조 전류가 생성되는 경우, 정규 메모리 셀의 고저항 상태의 저항값이 변동되는 경우에 있어서도, 충분히 판독 데이터에 대하여 전류차가 있는 참조 전류를 생성할 수 있어, 판독 마진을 저하시키지 않고 고속으 로 데이터 판독을 행할 수 있다.
또한, 고저항 상태의 상변화 소자가, 참조 셀에 있어서 이용되고 있지 않기 때문에, 리드 디스터브의 문제를 확실하게 회피할 수 있고, 안정적으로 소정의 전류 레벨의 중간 전류를 참조 전류로서 공급할 수 있어, 안정적인 데이터 판독을 행할 수 있다.
[실시예 11]
도 65는, 본 발명의 실시예 11에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 65에 있어서는, 메모리 어레이(1A)가 참조 셀 어레이로서 이용되고, 메모리 어레이(1B)가 선택 셀을 포함하는 경우의 판독 경로의 접속을 개략적으로 도시한다. 메모리 어레이(1A)에 있어서, 3개의 참조 워드선(RWLA1-RWLA3)이 서브 비트선(SBLA0-SBLA3)과 교차하는 방향으로 배치된다. 서브 비트선(SBLA0)과 참조 워드선(RWLA1-RWLA3)의 교차부에 대응하여, 저저항 상태의 참조 셀(기준 셀)(RMCA)이 각각 배치된다. 이 기준 셀(RMCA)은, 저저항 상태의 상변화 소자(PTM0)와 액세스 트랜지스터(AT)를 포함한다.
참조 워드선(RWLA2 및 RWLA3)과 서브 비트선(SBLA1)의 교차부에 대응하여 기준 셀(RMCA)이 배치되고, 참조 워드선(RWLA1) 및 서브 비트선(SBLA1)의 교차부에는 고저항 상태를 가상적으로 실현하는 오픈 상태의 서브 비트선으로 구성되는 더미 셀(DMA)이 배치된다.
서브 비트선(SBLA2)에 대해서는, 참조 워드선(RWLA1 및 RWLA2)의 교차부에 대응하여, 더미 셀(DMA)이 배치되고, 참조 워드선(RWLA3)과 교차부에 대응하여, 기 준 셀(RMCA)이 배치된다. 서브 비트선(SBLA3)에 대해서는, 참조 워드선(RWLA1-RWLA3)의 교차부에 대응하여, 더미 셀(DMA)이 배치된다.
메모리 어레이(1A)에 있어서는, 서브 비트선(SBLA0-SBLA3)에는, 각각 정보를 기억하는 메모리 셀이 접속되지만, 도 65에 있어서는, 메모리 어레이(1A)가 참조 전류를 공급하는 참조 어레이로서 이용되는 구성을 강조하기 위해 도시하고 있지 않다.
메모리 셀은, 4치 데이터를 기억하고, 참조 워드선(RWLA1-RWLA3)이 소정의 시퀀스로 순차적으로 선택 상태로 구동된다. 서비스 비트선(SBLA0-SBLA3)이 병렬하여 선택되어 참조 전류가 흐르고, 4 비트의 4치 메모리 셀 데이터의 판독이 행해진다.
메모리 어레이(1B)에 있어서는, 서브 비트선(SBLB0-SBLB3)과 워드선(WLB)의 교차부에 대응하여, 메모리 셀(MCB0-MCB3)이 각각 배치된다. 이들 메모리 셀(MCB0-MCB3)은, 상변화 소자(PTM)와 액세스 트랜지스터(AT)를 포함한다.
서브 비트선(SBLA0-SBLA3)이, 각각 보의 센스 입력선(/SIO0-/SIO3)을 통하여 센스 앰프 회로(S/A)(SA0-SA3)에 결합되고, 서브 비트선(SBLB0-SBLB3)이, 각각 센스 입력선(SIO0-SIO3)을 통하여 센스 앰프 회로(S/A)(SA0-SA3)에 결합된다.
메모리 어레이(1B)에 있어서도, 메모리 어레이(1A)와 마찬가지로, 기준 셀(RMCA) 및 더미 셀(DMA)과 마찬가지의 접속 배치로, 참조 셀이 배치된다.
센스 앰프 회로(S/A)(SA0-SA3)의 보의 센스 입력선(/SIO0-/SIO3)은, 단락선(60)을 통하여 상호 접속된다.
도 66은, 메모리 셀의 저장하는 4치 데이터의 구동 전류의 분포를 개략적으로 도시하는 도면이다. 종축에, 판독시 메모리 셀을 통하여 흐르는 셀 전류(I)(또는 저항값)를 나타내고, 횡축에 메모리 셀의 수를 나타낸다. 데이터 "00"을 기억하는 메모리 셀은, 셀 전류 10㎂를 중심 구동 전류로 하여 분포한다. 데이터 "01"를 기억하는 메모리 셀은, 셀 전류 6.25㎂를 중심 셀 전류로 하여 분포한다. 데이터 "10"을 기억하는 메모리 셀은, 셀 전류 3.75㎂를 중심 셀 전류로 하여 분포한다. 데이터 "11"을 기억하는 메모리 셀은, 셀 전류 0.1㎂를 중심 셀 전류로 하여 분포한다.
상술된 바와 같이, 메모리 셀은, 결정 상의 상태가 변동되기 때문에, 기억 데이터에 따라서 10㎂, 6.25㎂, 3.75㎂ 및 0.1㎂를 중심값으로 하는 임의의 폭을 갖는 영역에 분포한다. 이들 전류 10㎂, 6.25㎂, 3.75㎂ 및 0.1㎂는, 각각 저항값이 100KΩ, 160KΩ, 267KΩ 및 1000KΩ에 대응한다.
메모리 셀의 기억 데이터를 판정하는 경우, 각 데이터의 경계 영역에 대하여 마진을 갖고 판정 레벨을 설정한다. 데이터(레벨) 판정용의 참조 전류로서는, 7.5㎂, 5.0㎂, 2.5㎂가 이용된다. 참조 전류 2.5㎂는, 데이터 "11" 및 "10"을 기억하는 메모리 셀의 셀 전류의 중간의 전류값이다. 참조 전류 5.0㎂는, 데이터 "10" 및 "01"을 기억하는 메모리 셀의 셀 전류의 중간 전류이다. 참조 전류 7.5㎂는, 데이터 "01" 및 "00"을 기억하는 메모리 셀의 셀 전류의 중간값이다. 참조 전류 2.5㎂, 5.0㎂ 및 7.5㎂는, 각각 참조 워드선(RWLA1, RWLA2 및 RWLA3)에 대응된다.
즉, 도 65에 도시하는 바와 같이, 참조 워드선(RWLA1)을 선택한 경우, 기준 셀(RMCA)과 3개의 더미 셀(DMA)이 병렬로 센스 앰프 회로(SA0-SA3)의 보의 입력 노드(/SIO0-/SIO3)에 결합된다. 기준 셀(RMCA)은 저저항 상태의 상변화 소자(PTM0)를 갖고 있고, 데이터 "00"에 대응하는 상태에 있다. 따라서, 이 기준 셀(RMCA)의 구동 가능한 셀 전류는 10㎂이고, 4개의 센스 앰프 회로(SA0-SA3)로부터의 공급 전류가, 1개의 기준 셀(RMCA)에 흐르기 때문에, 센스 앰프 회로(SA0-SA3) 각각은 10/4㎂의 전류를 공급한다. 따라서, 센스 앰프 회로(SA0-SA3) 각각에 있어서, 참조 전류로서 2.5㎂가 흐른다.
참조 워드선(RWLA2)을 선택한 경우, 기준 셀(RMCA)이 2개 병행하여 선택되고, 또한, 더미 셀(DMA)이 2개 병행하여 선택된다. 더미 셀(DMA)은, 오픈 상태로서, 전류는 흘리지 않는다. 따라서, 2개의 기준 셀(RMCA)을 각각 흐르는 10㎂의 전류가 4개의 센스 앰프 회로로부터 공급되고, 합계 20㎂의 전류가, 4개의 센스 앰프 회로(SA0-SA3)에 의해 공급된다. 따라서, 센스 앰프 회로(SA0-SA3) 각각에 있어서는, 참조 전류는 20/4㎂= 5.0㎂로 된다.
참조 워드선(RWLA3)을 선택한 경우, 3개의 기준 셀(RMCA)과 1개의 더미 셀(DMA)이 병행하여 선택된다. 이 경우, 4개의 센스 앰프 회로(SA0-SA3)에 의해, 이들의 기준 셀(RMCA)을 흐르는 전류의 합계, 3×10㎂가 공급되기 때문에, 센스 앰프 회로(SA0-SA3) 각각에 있어서의 참조 전류는, 30/4=7.5㎂로 된다.
데이터 판독시에 있어서는, 참조 워드선(RWLA1-RWLA3)을 소정의 시퀀스, 즉 참조 워드선(RWLA2, RWLA1 및 RWLA3)의 순서 또는 (RWLA2, RWLA3 및 RWLA1)의 순서로 선택한다. 참조 워드선(RWLA2)을 선택하고, 그 때의 센스 앰프 회로의 출력값 에 따라서, 2 비트로 표현되는 4치 데이터의 상위 비트의 "1" 또는 "0"이 판정된다. 참조 워드선(RWLA1)을 선택한 경우, 상위 비트가 1인 메모리 셀에 있어서 하위 비트가 "1"인지 "0"인지의 판정이 행해진다. 참조 워드선(RWLA3)을 선택한 경우에는, 상위 비트가 "0"인 메모리 셀에 대하여, 하위 비트가 "1"인지 "0"인지의 판정이 행해진다. 따라서, 상위 비트의 값에 따라서 참조 워드선(RWLA1 또는 RWLA3) 선택시의 센스 앰프 회로의 출력 신호를 유효하게 함으로써, 2 비트로 표현되는 4치 데이터를 판독할 수 있다. 4개의 메모리 셀이 병행하여 선택되기 때문에, 4개의 4치 데이터를 병행하여 내부에서 판독할 수 있다.
데이터 기입시에 있어서는, 우선, 모든 메모리 셀을 저저항 상태로 설정하여, 데이터 "00"을 저장하는 상태로 설정한다. 다음으로, 참조 워드선(RWLA3)을 선택 상태로 구동하고, 센스 앰프 회로에서 참조 전류보다도 큰 전류가 흐르는지를 판정한다. 큰 전류가 흐르는 메모리 셀에서 데이터 "00"가 기입되는 메모리 셀에 대해서는, 이후의 데이터 기입은 금지된다.
남은 메모리 셀에 대하여, 기입 전류 펄스가 인가되고, 급속 가열/급속 냉각이 행해져, 저항값이 높아진다. 다음으로, 참조 워드선(RWLA2)을 가동시켜, 메모리 셀에 흐르는 전류가 참조 전류보다 큰지의 여부의 판정이 행해진다. 참조 전류보다 큰 전류가 흐르는 메모리 셀은, 데이터 "01"을 기억하는 메모리 셀이거나 또는 데이터 "00"을 기억하는 메모리 셀이다. 이 상태에서, 참조 워드선(RWLA3)을 선택하여 하한 전류를 검출한다. 데이터 "00" 이외의 메모리 셀에서 "01"을 저장하는 메모리 셀에 대해서는 구동 전류가, 전류 분포 범위의 상한 및 하한 전류값의 사이이면, 데이터 기입이 완료했다고 판정되고, 이후의 기입은 행해지지 않는다.
다음으로, 재차 나머지 메모리 셀에 대하여 기입 펄스가 인가되고, 급속 가열/급속 냉각이 행해져, 그 저항값이 상승된다. 이 기입 후에, 참조 워드선(RWLA1 및 RWLA2)을 순차적으로 선택 상태로 구동시킨다. 참조 워드선(RWLA1)의 선택시에 참조 전류보다 큰 전류를 구동시키는 경우, 메모리 셀은 데이터 "10", "01" 및 "00" 중 어느 하나를 기억하고 있는 메모리 셀이다. 참조 워드선(RWLA2)의 선택시에 참조 전류보다 큰 전류를 구동시키는 메모리 셀은, 데이터 "01" 또는 "00"을 저장하는 메모리 셀이다. 따라서, 이 중, 데이터 "10"의 기입 대상인 메모리 셀이, 참조 워드선(RWLA1 및 RWLA2) 선택시의 참조 전류 사이의 크기의 전류를 흘리고 있다고 판정된 경우, 데이터 "10"이 기입되었다고 판정되고, 이후의 기입이 정지된다.
다음으로, 나머지 메모리 셀에 대하여 재차 기입 펄스가 인가되어, 검증 동작이 행해진다. 데이터 "10" 기입의 검증시를 위한 참조 워드선(RWLA1) 선택시에, 참조 전류 2.5㎂보다도 큰 구동 전류의 메모리 셀이, 기입 펄스를 받아, 더욱 그 저항값이 크게 된다. 따라서, 데이터 "11" 기입의 검증시에는, 대상인 메모리 셀이, 참조 워드선(RWLA1) 선택시에 흐르는 참조 전류보다도 작은 전류를 구동시키고 있는(흘리고 있다) 경우에, 데이터 "11"의 기입이 완료했다고 판정된다.
상술한 기입 시퀀스에 의해, 4치 데이터를 확실하게 기입할 수 있고, 또한, 도 43에 도시하는 구성을 이용함으로써, 각 데이터에 대한 참조 전류를 정확하게 생성할 수 있다.
도 65에 도시하는 기준 셀 및 더미 셀(DMA)을 참조 셀로서 이용함으로써, 참조 전류가, 2.5㎂, 5.0㎂ 및 7.5㎂로 되고, 그 폭은 모두 2.5㎂로 일정하다. 저저항 상태의 메모리 셀의 구동 전류(데이터 "00"을 저장하는 메모리 셀)의 구동 전류를 1/4배, 2/4배 및 3/4배로 함으로써, 정확하게 참조 전류를 등간격으로 생성할 수 있다. 또한, 참조 전류가 등간격으로 생성되기 때문에, 메모리 셀의 저항값 분포 폭을 정확하게 조정할 수 있어, 저항값 분포를 적은 폭 내로 고정밀도로 제어할 수 있다.
또한, 각 저항값에 대한 참조 전류와 메모리 셀 구동 전류의 차를 균일하게 할 수 있고, 각 저항값에 대한 판독 속도를 균일화할 수 있어, 고속으로 데이터의 판독을 행할 수 있다. 또한, 기준 셀은, 저저항 상태의 상변화 소자로서, 리드 디스터브의 영향이 작아, 안정적으로 참조 전류를 생성할 수 있어, 신뢰성이 높은 데이터의 기입 및 판독을 실현할 수 있다.
도 67은, 본 발명의 실시예 11에 있어서의 불휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 67에 있어서, 메모리 어레이(1A 및 1B) 사이에, 데이터 버스(711)가 배치된다. 데이터 버스(711)는, 메모리 어레이(1A 및 1B)에 대한 판독 데이터선(RLIO) 및 기입 데이터선(WLIO)과, 로컬 데이터선(LIO)을 포함한다. 데이터 버스(711)가, 라이트 드라이버(73) 및 센스 앰프(74)에 결합된다. 센스 앰프(74) 전단에는, 판독 전류의 경로를 절환하는 데이터선 절환 회로 및 이퀄라이즈 회로 등의 주변 회로가 설치되지만, 도 67에 있어서는, 도면을 간략화하기 위해, 이들의 구성 요소는 도시하고 있지 않다.
메모리 어레이(1A 및 1B) 각각에 대하여, 데이터의 기입/판독 및 메모리 셀 선택 동작을 제어하는 로컬 제어 회로(72A 및 72B)가 설치된다. 로컬 제어 회로(72A 및 72B)는, 주 제어 회로(70)의 제어 하에서 동작하고, 선택 메모리 셀을 포함하는 메모리 어레이에서의 워드선 선택 및 다른 쪽의 메모리 어레이에 있어서의 참조 워드선의 선택을, 도시하지 않은 어드레스 신호(어레이 지시 어드레스 비트를 포함한다)에 따라서 실행한다.
주 제어 회로(70)는, 또한, 라이트 드라이버(73) 및 센스 앰프(74)에 있어서의 기입 및 판독 동작을 동작 모드 지시 신호(도시 생략)에 기초하여 제어한다.
불휘발성 반도체 기억 장치는, 또한, 기입 데이터(DIN)를 순차적으로 래치하는 라이트 데이터 래치(77)와, 데이터 기입시, 센스 앰프(74)의 출력 데이터와 데이터 래치(77)의 출력 데이터의 비교를 행하는 검증 회로(76)와, 센스 앰프(74)의 출력 데이터를 판독시 래치하여 판독 데이터(DO)를 생성하는 리드 데이터 래치(75)를 포함한다.
검증 회로(76)는, 데이터 기입시, 메모리 셀에의 기입 펄스 인가 후, 선택 메모리 셀 데이터를 센스 앰프(74)를 통하여 판독하고, 데이터 래치(77)에 저장되는 데이터와 센스 앰프(74)의 판독 데이터가 일치하는 경우에는, 라이트 데이터 래치(77)가 래치하는 기입 데이터를 리세트하고, 이후의 기입 동작을 정지시킨다.
검증 회로(76)는, 이 센스 앰프(74)의 출력 데이터가 라이트 데이터 래치(77)의 저장 데이터와 일치하지 않을 때에는, 라이트 데이터 래치(77)의 기입 데이터의 대응하는 데이터의 리세트를 행하지 않고, 재차 기입이 실행된다.
라이트 데이터 래치(77)의 기입 데이터가, 라이트 드라이버(73)에 제공되고, 라이트 데이터 래치(77)가 저장하는 데이터 비트가 초기 상태(데이터 "00") 이외일 때에는, 라이트 드라이버(73)는, 대응하는 메모리 셀에 기입 펄스를 공급한다.
주 제어 회로(70)는, 라이트 데이터 래치(77)가 저장하는 데이터가 모두 초기 상태인 "00"으로 될 때까지, 이 기입 동작을 반복하여 실행한다.
따라서, 데이터 기입시, 데이터 "00"가 기입되는 메모리 셀에 대해서는, 라이트 드라이버(73)는, 기입 펄스는 요구하지 않는다(기입 대상의 메모리 셀이 모두 우선 초기 상태로 리세트된다). 다음으로, 라이트 드라이버(73)가 기입 펄스를 요구하여, 데이터의 기입을 행한다. 다음으로, 검증 동작을 행하기 위해서, 주 제어 회로(70)의 제어 하에서, 로컬 제어 회로(72A 및 72B)가, 선택 워드선 및 대응하는 참조 워드선을 선택 상태로 구동하고, 도 65에 도시하는 참조 워드선(RWLA2)을 선택 상태로 구동한다. 이 때, 센스 앰프(74)의 출력 데이터가 검증 회로(76)에 공급된다. 검증 회로(76)는, 데이터 "01"를 기입하는 메모리 셀의 데이터가, 이 센스 앰프(74)의 출력 데이터와 일치하고 있는지의 여부의 판정을 행한다.
데이터 "01"를 기입하는 메모리 셀에 대하여, 참조 워드선(RWLA2)의 선택시에 참조 전류보다도 큰 전류가 흐르고, 다음으로, 참조 워드선(RWLA3)의 선택시에 참조 전류보다도 큰 전류가 흐르지 않는 상태일 때에, 데이터 "01"이 기입되었다고 판정하고, 라이트 데이터 래치(77)의 대응하는 데이터를 "00"으로 리세트한다. 이 기입 시퀀스 대신에, 데이터 기입시, 참조 워드선(RWLA3)을 선택하고, 기입 대상인 메모리 셀이 데이터 "00" 이외의 기입 데이터가 기입되는 것이 검증된 후에, 데이 터의 기입 동작이 행해져도 된다.
이후, 기입 펄스를, 기입 전류량을 증대시켜 순차적으로 발생시켜 데이터의 기입을 행하고, 그 기입 대상인 메모리 셀의 구동 전류가, 기입 데이터의 전류 분포 범위의 상한값 및 하한값 사이에 있는지의 여부의 판정을 행하고, 기입이 완료하면 라이트 데이터 래치(77)의 래치 데이터를 초기값( "00")으로 리세트한다. 이후, 데이터 "00" 이외의 데이터가 래치된 메모리 셀에 대하여, 라이트 드라이버(73)가 기입 전류를 공급한다.
도 68은, 도 67 도시하는 리드 데이터 래치(75)의 구성의 일례를 도시하는 도면이다. 도 68에 있어서는, 1개의 센스 앰프 회로의 출력 신호(S0)를 받는 리드 데이터 래치의 구성을 나타낸다. 도 68에 있어서, 리드 데이터 래치는, 판독 타이밍 신호(Rφ1-Rφ3)에 응답하여 선택적으로 도통하고, 대응하는 센스 앰프 회로의 출력 신호(S0)를 통과시키는 트랜스퍼 게이트(80a-80c)와, 트랜스퍼 게이트(80a-80c)를 통과한 데이터를 각각 래치하는 래치 회로(82a-82c)와, 래치 회로(82a)의 래치 데이터를 반전시키는 인버터(83)와, 래치 회로(82a)의 출력 신호에 따라서 래치 회로(82b)의 래치 데이터를 전달하는 트랜스퍼 게이트(84b)와, 인버터(83)의 출력 신호에 따라서 래치 회로(82c)의 래치 데이터를 통과시키는 트랜스퍼 게이트(84c)를 포함한다. 래치 회로(82a)로부터 상위 비트(UB)가 출력되고, 트랜스퍼 게이트(84b 또는 84c)로부터 하위 비트(LB)가 출력된다.
판독 타이밍 신호(Rφ1-Rφ3)는, 판독시의 참조 워드선의 선택 시퀀스에 대응하고, 제어 신호(Rφ1)의 활성화시, 메모리 어레이(1A 또는 1B)에 있어서는, 참 조 워드선(RWL2)이 선택 상태로 구동된다. 제어 신호(Rφ2)의 활성화시, 참조 워드선(RWLA1)이 선택 상태로 구동되고, 판독 타이밍 제어 신호(Rφ3)의 활성화시, 참조 워드선(RWLA3)이 선택 상태로 구동된다. 또한, 데이터 비트의 "1"을, H 레벨의 전압에 대응시킨다.
참조 워드선(RWLA2)의 선택시, 센스 앰프 회로의 출력 신호(SO)는, 4치 데이터(2 비트 데이터)의 상위 비트를 나타내고, 래치 회로(82a)에 상위 비트(UB)가 저장된다. 다음으로, 판독 제어 신호(Rφ2)의 활성화시, 참조 워드선(RWLA1)이 선택된다. 이 경우, 센스 앰프 회로 출력(SO)에 따라서, 상위 비트(UB)가 "1"인 메모리 셀에 대하여 하위 비트가 "1"인지 "0"인지가 결정된다. 따라서, 래치 회로(82a)에 있어서, 데이터 비트 "1"이 저장되어 있는 경우에는, 래치 회로(82b)의 출력 비트가 하위 비트(LB)로서 선택된다.
이 때, 래치 회로(82c)에 대해서는, 인버터(83)의 출력 신호가 L 레벨이고, 트랜스퍼 게이트(84c)가 오프 상태로서, 전송되지 않는다.
다음으로 판독 제어 신호(φ3)가 활성 상태로 구동된다. 이 때에는, 참조 워드선(RWLA3)이 선택 상태로 구동되고, 상위 비트(UB)가 "0"인 데이터를 기억하는 메모리 셀의 하위 비트가 "1"인지 "0"인지의 판정이 행해진다. 이 때에는, 따라서 래치 회로(82a)로부터의 상위 비트(UB)가 "0"일 때에, 트랜스퍼 게이트(84c)가 도통하여, 래치 회로(82c)에 래치된 데이터가 하위 비트(LB)로서 출력된다.
이 도 68에 도시하는 바와 같은 구성의 리드 데이터 래치(75)를 이용함으로써, 참조 워드선을 순차적으로 선택하는 경우에, 선택 워드선 전위를 통상의 2치 데이터 판독시와 마찬가지로, 일정한 전압 레벨의 판독 전압 레벨로 설정하여, 다치 데이터의 판독을 정확하게 행할 수 있다.
이상과 같이, 본 발명의 실시예 11에 따르면, 참조 셀을 기준 셀과 더미 셀의 조합이 서로 다른 종류로 구성하고, 각 종류의 참조 셀을 서로 다른 참조 워드선에 의해 선택하고 있어, 4치 데이터를, 선택 워드선 전위를 일정한 판독 전압 레벨로 유지하여, 정확하게 판독하는 참조 전류원을 형성할 수 있다. 또한, 각 데이터에 대한 참조 전류의 간격을 일정하게 할 수 있고, 메모리 셀 데이터에 대응하는 메모리 셀 전류와 참조 전류의 차를 균일화할 수 있어, 고속으로 데이터 판독을 행할 수 있다.
또한, 참조 전류를 생성하는 경우에 있어서도, 기준 셀과 더미 셀을 이용하고 있고, 저저항 상태의 상변화 소자가 이용되고 있을 뿐으로, 리드 디스터브의 영향을 억제할 수 있고, 신뢰성이 높은 참조 전류원을 생성할 수 있어, 신뢰성이 높은 데이터 판독을 실현할 수 있다.
[실시예 12]
도 69는, 본 발명의 실시예 12에 따른 참조 셀의 구성을 도시하는 도면이다. 도 69에 있어서, 참조 셀(RMC)은, 서브 비트선(SBL)과 소스선(SL) 사이에 직렬로 접속되는 액세스 트랜지스터(AT) 및 참조 트랜지스터(MT)를 포함한다. 액세스 트랜지스터(AT)의 게이트가 참조 워드선(RWL)에 접속되고, 참조 트랜지스터(MT)는, 소정 전압 레벨의 기준 전압을 전달하는 기준 전압선(RV)에 결합된다. 참조 트랜지스터(MT)는, 단층 게이트의 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스 터)이고, 액세스 트랜지스터(AT) 및 참조 트랜지스터(MT)가, 바람직하게는 동일한 사이즈로 동일 제조 공정에서 형성된다.
기준 전압선(RV)을 따라 전달되는 기준 전압의 전압 레벨을 조정함으로써, 참조 트랜지스터(MT)의 채널 저항을, 저저항 상태의 상변화 소자의 저항값의 2배 정도의 값으로 설정한다.
도 70은, 도 69에 도시하는 참조 셀(RMC)의 단면 구조를 개략적으로 도시하는 도면이다. 도 70에 있어서, 기판 영역(90) 표면에, n형 불순물 영역(92a, 92b 및 92c)이 형성된다. 불순물 영역(92a 및 92b) 사이의 기판 영역(90) 표면 상에, 게이트 절연막(도시 생략)을 통하여 참조 워드선(RWL)이 형성되고, 또한, 불순물 영역(92b 및 92c) 사이의 기판 영역(90) 표면 상에, 게이트 절연막(도시 생략)을 통하여 기준 전압선(RV)이 형성된다. 이들 참조 워드선(RWL) 및 기준 전압선(RV)이, 정규 메모리 셀에 대한 워드선 제조 공정과 동일 제조 공정에서 형성된다.
불순물 영역(92a)은, 플러그(94a), 중간 베이스층(96) 및 컨택트층(98)을 통하여 서브 비트선(SBL)에 결합된다. 불순물 영역(92c)이, 플러그(94b)를 통하여 소스선(SL)에 결합된다.
컨택트층(98)은, 상변화 재료 소자의 상부 전극과 서브 비트선이 접속되는 컨택트와 동일 제조 공정에서 형성되고, 중간 베이스층(96)은, 소스선(SL)과 동일 제조 공정에서 형성된다. 이에 의해, 참조 셀(RMC)은, 정규 메모리 셀과 동일 제조 공정에서 형성할 수 있다.
기준 전압선(RV)에 공급되는 전압을 일정하게 함으로써, 불순물 영역(92b 및 92c) 사이의 채널 영역의 저항값을 조정할 수 있다. 기준 전압선(RV) 상에는, 항상 일정한 전압 레벨의 기준 전압이 공급되면 되고, 참조 워드선(RWL)의 선택/비선택에 따라서 이 기준 전압선(RV)의 전압의 충방전을 행할 필요는 없다. 참조 셀(RMC)의 비선택시, 액세스 트랜지스터(AT)가 비도통 상태이고, 서브 비트선(SBL)과 참조 트랜지스터(MT)는 전기적으로 분리되어, 서브 비트선(SBL)에 있어서의 정규 메모리 셀의 구동 전류에 대해서는 전혀 악영향을 미치지 않는다.
도 69 및 도 70에 도시하는 바와 같이, 참조 셀에 있어서, 참조 저항값을 MOS 트랜지스터를 이용하여 실현함으로써, 판독 전류에 의해 상 상태(저항값)의 변화가 발생하는 문제는 회피할 수 있고, 리드 디스터브의 문제를 해소할 수 있어, 신뢰성이 높은 데이터 판독을 실현할 수 있다. 또한, 참조 트랜지스터의 채널 저항값을, 상변화 소자의 저저항 상태의 저항값의 2배 정도로 설정함으로써, 저전원 전압 하에 있어서도 참조 전류를 크게 할 수 있어, 고속의 데이터 판독을 실현할 수 있다.
또한, 참조 셀(RMC)은, 메모리 셀(MC)이 배치되는 메모리 어레이내에 있어서 메모리 셀과 정렬하여 배치되어 있고, 선택 서브 비트선에 대한 참조 서브 비트선의 부유 용량 등을 동일하게 할 수 있어, 정확한 참조 전류를 공급할 수 있다.
또한, 이 도 69에 도시하는 참조 셀(RMC)은, 오픈 상태의 더미 셀과 조합하여, 참조 전류를 생성하는 구성에 적용되어도 된다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 상변화 재료 소자를 기억 소자로서 이용하는 기억 장치에 대하여 적용할 수 있다. 이 상변화 재료 소자를 기 억 소자로서 이용하는 불휘발성 반도체 기억 장치는, 칩 단체로서 이용되어도 되고, 또한 다른 프로세서 등과 동일한 칩 상에 집적화되어, SOC(시스템 온 칩)을 구성해도 된다. 또한, 프로세서 내의 메모리로서 이용되어도 된다.
본 발명을 상세히 설명하여 나타내었지만, 이것은 예시를 위한 것일 뿐이며, 한정으로 취해서는 안되고, 발명의 정신과 범위는 첨부하는 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
본 발명에 따르면, 고신뢰도로 데이터의 기입/판독을 행할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 고속으로 데이터 판독을 행할 수 있는 상변화 메모리를 제공할 수 있다.

Claims (24)

  1. 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고 또한 그 저항값에 의해 정보를 기억하는 복수의 정규 메모리 셀을 포함하고, 상기 복수의 정규 셀은, 기억 정보에 따라서 선택적으로 설정되는 제1 저항 상태 및 제2 저항 상태를 적어도 갖고,
    상기 정규 메모리 셀과 정렬하여 적어도 1행으로 배열되고, 또한 각각이 적어도 상기 정규 메모리 셀의 제1 저항 상태에 대응하는 저항값 이외의 저항값을 갖는 기억 소자를 포함하는 복수의 참조 셀,
    어드레스 신호에 따라서 상기 복수의 정규 셀 및 상기 복수의 참조 셀로부터, 각각 정규 셀 및 참조 셀을 선택하는 셀 선택 수단, 및
    상기 선택된 정규 셀 및 참조 셀을 흐르는 전류를 비교하여 상기 선택된 정규 셀의 기억 정보를 검출하는 판독 회로를 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 각 참조 셀은, 상호 직렬로 접속되는 상기 제2 저항 상태의 기억 소자를 포함하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 각 참조 셀은, 상기 기억 소자를 포함하는 기준 셀과, 상기 기준 셀과 행 방향으로 정렬하여 배치되고 또한 기억 소자가 비형성의 오픈 상태인 더미 셀을 포함하고,
    상기 선택 수단은, 상기 기준 셀 및 상기 더미 셀을 병행하여 선택하고,
    상기 판독 회로는, 상기 기준 셀 및 상기 더미 셀을 흐르는 전류의 합계의 평균값을 상기 정규 셀을 흐르는 전류와 비교하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 정규 셀은, 상기 제1 저항 상태 및 제2 저항 상태 이외의 상태에 대응하는 정보를 포함하는 다치 정보를 기억하고,
    상기 참조 셀은, 상기 기준 셀 및 더미 셀의 조합이 서로 다른 복수 종류의 참조 셀을 포함하고,
    상기 선택 수단은, 상기 복수 종류의 참조 셀 중 1개를 한번에 선택하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 참조 셀의 기억 소자는, 상기 정규 셀의 정보 보유 소자와 구조가 서로 다른 절연 게이트형 전계 효과 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 절연 게이트형 전계 효과 트랜지스터는, 그 게이트에 중간 전압을 받는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 복수의 정규 셀은, 적어도 제1 및 제2 메모리 블록으로 분할되고,
    상기 참조 셀은, 상기 제1 및 제2 메모리 블록 각각에서 정규 셀에 정렬하여 적어도 1행으로 배치되고,
    상기 선택 수단은, 상기 제1 및 제2 블록의 한쪽으로부터 정규 셀을 선택하고 또한 다른 쪽의 메모리 블록으로부터 참조 셀을 선택하는 불휘발성 반도체 기억 장치.
  8. 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고 또한 그 저항값에 따라서 데이터를 기억하는 복수의 메모리 셀,
    데이터 기입시, 상기 메모리 셀의 선택된 메모리 셀에 발열용의 기입 전류를 공급하는 전류 공급 수단,
    메모리 셀 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리 셀이 접속되는 복수의 비트선,
    상기 비트선과 평행하게 배열되고, 상기 기입 전류를 전달하는 복수의 소스선, 및
    상기 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되고, 선택시, 대응하는 행의 메모리 셀의 대응하는 비트선과 대응하는 소스선 사이에 전류가 흐르는 경로를 형성하는 복수의 워드선을 포함하고, 데이터 기입시, 소스선에서 1개의 메모리 셀이 선택되고, 또한
    데이터 기입시, 상기 메모리 셀 열의 선택 열과 결합되어, 상기 기입 전류를 전달하는 데이터선을 포함하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 각 메모리 셀은, 저항값이 가변인 가변 저항 소자와, 상기 가변 저항 소자에 대하여 병렬로 설치되고, 도통시 상기 가변 저항 소자를 통하여 대응하는 비트선과 대응하는 소스선을 전기적으로 결합하는 제1 및 제2 액세스 트랜지스터를 포함하고,
    상기 각 워드선은, 행 방향으로 연장하여 배치되고, 각각에 대응하는 행의 메모리 셀의 제1 액세스 트랜지스터가 접속되는 제1 게이트선과, 상기 행 방향으로 연장하여 상기 제1 게이트선과 별도로 설치되고, 각각에 대응하는 행의 메모리 셀의 제2 액세스 트랜지스터가 접속되는 제2 게이트선을 포함하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    열 방향으로 연속적으로 연장하도록 형성되고, 각각에 대응하는 열의 메모리 셀의 상기 제1 및 제2 액세스 트랜지스터가 형성되는 복수의 활성 영역을 더 포함하고,
    각 활성 영역에서, 대응하는 소스선에 접속되는 불순물 영역과 대응하는 가변 저항 소자에 접속되는 영역이 교대로 배치되는 불휘발성 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 각 소스선은 복수 열의 조 당 1개의 비율로 설치되고,
    상기 불휘발성 반도체 기억 장치는,
    각 행에서, 상기 복수 열의 조의 메모리 셀을 대응하는 소스선에 접속하는 접속선을 더 포함하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 접속선은, 행 방향으로 연속적으로 연장하고, 행 방향으로 정렬하여 배치되는 메모리 셀에 공통으로 접속되는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 접속선은, 상기 메모리 셀이 형성되는 기판 영역 표면에 형성되는 불순물 영역 및 상기 기판 영역 상의 도전선 중 어느 하나에 의해 구성되는 불휘발성 반도체 기억 장치.
  14. 행렬 형상으로 배열되고, 각각이 열 인가에 의해 저항값이 가변이고 또한 그 저항값에 따라서 데이터를 기억하는 복수의 메모리 셀의 어레이와,
    데이터 기입시, 상기 메모리 셀의 선택된 메모리 셀에 기입 전류를 공급하는 기입 전류 공급 수단과,
    메모리 셀 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리 셀이 접속되는 복수의 비트선, 및
    상기 선택 메모리 셀 및 대응하는 비트선과 함께 상기 기입 전류를 전달하는 전류 경로를 형성하는 복수의 소스선을 포함하고, 상기 기입 전류는 선택된 메모리 셀이 접속되는 비트선, 상기 선택 메모리 셀 및 상기 선택 메모리 셀이 접속되는 소스선에 의해 형성되는 전류 경로를 통하여 흐르고, 상기 기입 전류가 흐르는 경로의 상기 기입 전류 공급 수단으로부터 기준 전압 노드까지의 메모리 셀의 저항값을 제외한 총저항값은, 선택 메모리 셀의 어레이 내의 위치에 상관없이 실질적으로 일정한 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 기입 전류 공급 수단으로부터 선택 메모리 셀까지의 기입 전류 경로 및 상기 선택 메모리 셀로부터 상기 기준 전압 노드까지의 기입 전류 경로의 저항값은, 모두 실질적으로 500Ω 이하인 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 소스선은, 상기 비트선과 평행하게 배치되는 불휘발성 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 소스선은, 상기 비트선과 직교하는 방향으로 배치되는 불휘발성 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 각 소스선은, 소스선의 연장 방향과 직교하는 방향으로 인접하는 메모리 셀에 의해 공유되는 불휘발성 반도체 기억 장치.
  19. 제14항에 있어서,
    메모리 셀 행에 대응하여 배치되는 복수의 워드선을 더 포함하고, 행 방향에 인접하는 메모리 셀은 서로 다른 워드선에 접속되는 불휘발성 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 선택 셀에 대하여 설치되고, 상기 전류 경로를 흐르는 전류를 제한하는 전류 제한 수단을 더 포함하는 불휘발성 반도체 기억 장치.
  21. 제14항에 있어서,
    데이터 판독시, 상기 비트선 및 상기 소스선 및 선택 메모리 셀의 경로에 판독 전류를 공급하는 판독 전류 공급 수단을 더 포함하고, 상기 판독 전류 공급 수 단으로부터 상기 기준 전압 노드까지의 판독 전류 경로의 선택 메모리 셀을 제외한 총 저항값은 선택 메모리 셀의 어레이 위치에 한정하지 않고 실질적으로 동일한 불휘발성 반도체 기억 장치.
  22. 제21항에 있어서,
    상기 데이터 기입시, 상기 선택 메모리 셀을 상기 기입 전류 공급 수단에 결합하는 기입 게이트와,
    상기 기입 게이트와 별도로 설치되고, 데이터 판독시, 상기 기입 전류의 경로와 서로 다른 경로를 통하여 상기 선택 메모리 셀을 상기 판독 전류 공급 수단에 결합하는 판독 게이트를 더 포함하는 불휘발성 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 기입 전류 공급 수단으로부터의 전류를 전달하는 적어도 1개의 기입 데이터선과,
    상기 기입 데이터선과 별도로 상기 기입 데이터선의 수보다도 많이 설치되고, 상기 판독 전류 공급 수단으로부터의 판독 전류를 전달하는 판독 데이터선을 더 포함하고, 각 판독 데이터선에 접속되는 판독 게이트의 수는, 각 기입 데이터선에 접속되는 기입 게이트의 수보다 적게 되고, 각 판독 데이터선은, 데이터 판독시 서로 다른 비트선에 병렬로 결합되는 불휘발성 반도체 기억 장치.
  24. 제21항에 있어서,
    상기 복수의 메모리 셀은 복수의 메모리 블록으로 분할되고, 상기 판독 전류 공급 수단은 상기 각 메모리 블록에 대응하여 배치되고, 또한
    상기 기입 전류 공급 수단은, 상기 복수의 메모리 블록에 공통으로 배치되는 불휘발성 반도체 기억 장치.
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