KR100887061B1

KR100887061B1 - 상 변화 메모리 장치

Info

Publication number: KR100887061B1
Application number: KR1020070073852A
Authority: KR
Inventors: 강희복; 안진홍; 홍석경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-07-24
Filing date: 2007-07-24
Publication date: 2009-03-04
Also published as: CN101354916A; KR20090010600A; US7929339B2; US7663910B2; US20100097833A1; CN101354916B; US20090027953A1

Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 레퍼런스 및 클램프 셀 어레이를 이용하여 메인 셀의 특성을 반영한 레퍼런스 및 클램프 전압을 생성할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 로오 방향으로 복수개 배열된 워드라인과, 컬럼 방향으로 복수개 배열된 비트라인과, 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인과, 컬럼 방향으로 복수개 배열된 클램프 비트라인과, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록과, 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록과, 워드라인과 클램프 비트라인이 교차하는 영역에 형성되어 클램프 전류를 출력하는 클램프 셀 어레이 블록, 및 비트라인에 각각 연결되어 클램프 전압과, 레퍼런스 전압이 인가되는 센스앰프 및 라이트 구동부를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 레퍼런스 및 클램프 전압의 안정성을 향상시키고 센스앰프의 오프셋 특성을 개선할 수 있도록 하는 기술이다.

일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.

도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.

상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.

도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.

반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.

이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.

상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.

이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.

이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.

하지만, 상 변화 저항 소자를 이용한 상 변화 메모리 장치에서 레퍼런스 전압을 효과적으로 제어하지 못할 경우 센스앰프의 센싱 효율이 저하된다. 이에 따라, 레퍼런스 전류가 불안정하게 되고 정확도가 저하되며 센스앰프의 오프셋 특성이 저하된다. 따라서, 칩 전체의 데이터 센싱 마진 및 수율이 저하되는 문제점이 있다.

본 발명은 다음과 같은 목적을 갖는다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 하는데 그 목적이 있다.

둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 클램프 셀 어레이를 이용하여 클램프 전압의 안정성 및 정확도를 향상시킬 수 있도록 하는데 그 목적이 있다.

셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상시킬 수 있도록 하는데 그 목적이 있다.

넷째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.

다섯째, 메인 셀 어레이와 동일한 조건을 형성하는 등가회로를 구성하여 공정 변화 등에 대응하여 메인 셀의 특성을 반영한 레퍼런스 및 클램프 전압을 생성할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 로오 방향으로 복수개 배열된 워드라인; 컬럼 방향으로 복수개 배열된 비트라인; 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인; 컬럼 방향으로 복수개 배열된 클램프 비트라인; 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록; 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록; 워드라인과 클램프 비트라인이 교차하는 영역에 형성되어 클램프 전류를 출력하는 클램프 셀 어레이 블록; 및 비트라인에 각각 연결되어 클램프 전압과, 레퍼런스 전압이 인가되는 센스앰프 및 라이 트 구동부를 포함하는 것을 특징으로 한다.

그리고, 본 발명은 로오 방향으로 복수개 배열된 워드라인; 컬럼 방향으로 복수개 배열된 비트라인; 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인; 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록; 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록; 클램프 인에이블 신호에 따라 클램프 전압을 생성하는 클램프 전압 발생부; 레퍼런스 비트라인과 연결되어 레퍼런스 전류에 대응하는 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및 비트라인에 각각 연결되어 클램프 전압과, 레퍼런스 전압이 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 제공한다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 한다.

둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 클램프 셀 어레이를 이용하여 클램프 전압의 안정성 및 정확도를 향상시킬 수 있도록 한다.

셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상 시킬 수 있도록 한다.

넷째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 한다.

다섯째, 메인 셀 어레이와 동일한 조건을 형성하는 등가회로를 구성하여 공정 변화 등에 대응하여 메인 셀의 특성을 반영한 레퍼런스 및 클램프 전압을 생성할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.

본 발명은 클램프 셀 어레이 블록 CSB과, 레퍼런스 셀 어레이 블록 RSB과, 셀 어레이 블록(100)과, 클램프 컬럼 선택부(200)와, 레퍼런스 컬럼 선택부(300)와, 컬럼 선택부(400)와, 레퍼런스 저항 Rref과, 클램프 전압 발생부(500)와, 레퍼런스 전압 발생부(600)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.

여기서, 셀 어레이 블록(100)은 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어 레이 블록(100)은 복수개의 비트라인 BL0~BL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.

상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.

그리고, 클램프 셀 어레이 블록 CSB은 한 쌍의 클램프 비트라인 CBL1,CBL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 클램프 셀 어레이 블록 CSB은 한 쌍의 클램프 비트라인 CBL1,CBL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 클램프 스위치 CSW를 포함한다.

여기서, 셀 선택 스위치 소자인 클램프 스위치 CSW는 PN 다이오드 소자로 이루어짐이 바람직하다. 그리고, 한 쌍의 클램프 비트라인 CBL1,CBL2은 복수개의 비트라인 BL에 공통으로 사용된다.

클램프 스위치 CSW의 P형 영역은 클램프 비트라인 CBL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 이러한 클램프 비트라인 CBL을 통해 클램프 전류 Iclmp1,Iclmp2가 흐르게 된다.

또한, 클램프 컬럼 선택부(200)는 한 쌍의 클램프 비트라인 CBL1,CBL2과 클램프 전압 발생부(500) 사이에 연결되어 게이트 단자를 통해 클램프 컬럼 선택신호 CLMPCS1,CLMPCS2가 인가되는 클램프 컬럼 스위치를 포함한다. 여기서, 클램프 컬럼 스위치는 NMOS트랜지스터 N1,N2로 이루어지는 것이 바람직하다.

또한, 레퍼런스 셀 어레이 블록 RSB은 레퍼런스 비트라인 RBL이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 레퍼런스 셀 어레이 블록 RSB은 레퍼런스 비트라인 RBL과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 레퍼런스 스위치 RSW를 포함한다.

여기서, 셀 선택 스위치 소자인 레퍼런스 스위치 RSW는 PN 다이오드 소자로 이루어짐이 바람직하다. 그리고, 한 개의 레퍼런스 비트라인 RBL은 복수개의 비트라인 BL에 공통으로 사용된다.

레퍼런스 스위치 RSW의 P형 영역은 레퍼런스 비트라인 RBL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 이러한 레퍼런스 비트라인 RBL을 통해 레퍼런스 전류 Iref가 흐르게 된다.

또한, 레퍼런스 컬럼 선택부(300)는 레퍼런스 비트라인 RBL과 레퍼런스 저항 Rref 사이에 연결되어 게이트 단자를 통해 레퍼런스 컬럼 선택신호 REFCS가 인가되는 레퍼런스 컬럼 스위치를 포함한다. 여기서, 레퍼런스 컬럼 스위치는 NMOS트랜지스터 N3로 이루어지는 것이 바람직하다. 레퍼런스 전류 Iref를 흐르게 하기 위한 레퍼런스 저항 Rref은 NMOS트랜지스터 N3와 레퍼런스 비트라인 노드 refblin 사이에 연결된다.

또한, 셀 어레이 블록(100)의 각 비트라인 BL은 컬럼 선택부(400)와 연결된다. 컬럼 선택부(400)는 비트라인 BL과 노드 Nbl 사이에 연결되어 게이트 단자를 통해 복수개의 컬럼 선택신호 CS_0~CS_2가 인가되는 복수개의 컬럼 스위치를 포함한다. 여기서, 복수개의 컬럼 스위치는 NMOS트랜지스터 N4~N6로 이루어지는 것이 바람직하다.

클램프 전압 발생부(500)는 클램프 인에이블 신호 Clmp_en와, 클램프 레퍼런스 신호 Cref1,Cref2에 따라 클램프 전압 VCLMP을 발생한다. 그리고, 레퍼런스 전압 발생부(600)는 레퍼런스 비트라인 노드 refblin의 신호와 클램프 전압 VCLMP에 따라 레퍼런스 노드 Nref에 레퍼런스 전압을 발생한다.

센스앰프 S/A는 노드 Nbl를 통해 인가되는 셀 데이터와, 레퍼런스 노드 Nref를 통해 인가되는 레퍼런스 전압 및 클램프 전압 VCLMP에 따라 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 노드 Nbl에 라이트 데이터에 대응하는 구동 전압을 공급한다.

이에 따라, 리드 동작 모드시 선택된 워드라인 WL에는 로우 전압 레벨이 인가되고, 비트라인 BL에는 리드전압(Vread)이 인가된다. 따라서, 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 워드라인 WL에 흐르는 세트 전류 Iset(또는 리셋전류 Ireset)와 레퍼런스 셀에 흐르는 레퍼런스 전류 Iref 및 클램프 셀에 흐르는 클램프 전류 Iclmp1,Iclmp2를 이용하여 증폭 동작을 수행하게 된다.

도 5는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예이다.

여기서, 셀 어레이 블록(100)은 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어레이 블록(100)은 복수개의 비트라인 BL0~BL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.

그리고, 클램프 셀 어레이 블록 CSB은 한 쌍의 클램프 비트라인 CBL1,CBL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 클램프 셀 어레이 블록 CSB은 한 쌍의 클램프 비트라인 CBL1,CBL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 클램프 셀 CC을 포함한다. 단위 클램프 셀 CC은 상 변화 저항 소자 PCR와 클램프 스위치 CSW를 포함한 다. 여기서, 셀 선택 스위치 소자인 클램프 스위치 CSW는 PN 다이오드 소자로 이루어짐이 바람직하다.

상 변화 저항 소자 PCR의 한쪽 전극은 클램프 비트라인 CBL과 연결되고, 다른 한쪽 전극은 클램프 스위치 CSW의 P형 영역에 연결된다. 클램프 스위치 CSW의 N형 영역은 워드라인 WL에 연결된다. 그리고, 한 쌍의 클램프 비트라인 CBL1,CBL2은 복수개의 비트라인 BL에 공통으로 사용된다. 이러한 클램프 비트라인 CBL1,CBL2을 통해 클램프 전류 Iclmp1,Iclmp2가 흐르게 된다.

또한, 레퍼런스 셀 어레이 블록 RSB은 레퍼런스 비트라인 RBL이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 레퍼런스 셀 어레이 블록 RSB은 레퍼런스 비트라인 RBL과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 레퍼런스 셀 RC을 포함한다. 단위 레퍼런스 셀 RC은 상 변화 저항 소자 PCR와 레퍼런스 스위치 RSW를 포함한다.

상 변화 저항 소자 PCR의 한쪽 전극은 레퍼런스 비트라인 RBL과 연결되고, 다른 한쪽 전극은 레퍼런스 스위치 RSW의 P형 영역에 연결된다. 레퍼런스 스위치 RSW의 N형 영역은 워드라인 WL에 연결된다. 이러한 레퍼런스 비트라인 RBL을 통해 레퍼런스 전류 Iref가 흐르게 된다.

센스앰프 S/A는 노드 Nbl를 통해 인가되는 셀 데이터와, 레퍼런스 노드 Nref를 통해 인가되는 레퍼런스 전압 및 클램프 전압 VCLMP에 따라 데이터 "1"과 데이 터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 노드 Nbl에 라이트 데이터에 대응하는 구동 전압을 공급한다.

도 6은 본 발명에 따른 상 변화 메모리 장치의 제 1실시예이다.

본 발명은 클램프 셀 어레이 블록 CSB과, 레퍼런스 셀 어레이 블록 RSB과, 복수개의 셀 어레이 블록(100)과, 클램프 컬럼 선택부(200)와, 레퍼런스 컬럼 선택부(300)와, 복수개의 컬럼 선택부(400)와, 레퍼런스 저항 Rref과, 클램프 전압 발생부(500)와, 레퍼런스 전압 발생부(600)와 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.

여기서, 클램프 컬럼 선택부(200)는 클램프 셀 어레이 블록 CSB에 대응하여 연결되며, 클램프 셀 어레이 블록 CSB의 하부 영역에 배치된다. 클램프 컬럼 선택부(200)는 클램프 레퍼런스 신호 Cref1,Cref2를 클램프 전압 발생부(500)에 출력한다. 클램프 전압 발생부(500)는 클램프 레퍼런스 신호 Cref1,Cref2와 클램프 인에이블 신호 Clmp_en에 따라 클램프 전압 VCLMP을 발생한다.

그리고, 레퍼런스 컬럼 선택부(300)는 레퍼런스 셀 어레이 블록 RSB에 대응 하여 연결되며, 레퍼런스 셀 어레이 블록 RSB의 하부 영역에 배치된다. 이러한 레퍼런스 컬럼 선택부(300)는 레퍼런스 저항 Rref을 통해 레퍼런스 전압 발생부(600)와 연결된다. 레퍼런스 저항 Rref은 레퍼런스 컬럼 선택부(300)와 레퍼런스 비트라인 노드 refblin 사이에 연결된다. 레퍼런스 전압 발생부(600)는 레퍼런스 비트라인 노드 refblin의 전압과 클램프 전압 VCLMP에 따라 레퍼런스 노드 Nref에 기준전압을 출력한다.

그리고, 복수개의 컬럼 선택부(400)는 복수개의 셀 어레이 블록(100)과 일대일 대응하여 연결되며, 각각의 셀 어레이 블록(100)의 하부 영역에 배치된다. 그리고, 레퍼런스 노드 Nref는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다. 또한, 컬럼 선택부(400)는 각각 이와 대응하는 노드 Nbl0~Nbl2와 연결된다.

이러한 본 발명은 노드 Nbl0와 대응하는 레퍼런스 노드 Nref가 하나의 센스앰프 S/A(0)와 연결된다. 그리고, 노드 Nbl1와 대응하는 레퍼런스 노드 Nref가 하나의 센스앰프 S/A(1)와 연결되며, 노드 Nbl2와 대응하는 레퍼런스 노드 Nref가 하나의 센스앰프 S/A(2)와 연결된다.

도 7은 도 6의 클램프 전압 발생부(500)에 관한 상세 회로도이다.

클램프 전압 발생부(500)는 레퍼런스 바이어스부(510)와, 클램프 전압 조정부(520) 및 클램프 전압 출력부(530)를 포함한다.

여기서, 레퍼런스 바이어스부(510)는 PMOS트랜지스터 P1와 NMOS트랜지스터 N7를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. 그리고, NMOS트랜지스터 N7는 PMOS트랜지스터 P1와 클램프 레퍼런스 신호 Cref1 인가단 사이에 연결되어 게이트 단자를 통해 전원전압 VDD이 인가된다.

클램프 전압 조정부(520)는 증폭기 A1를 포함하여 클램프 전압 제어신호 VCLMP_con를 출력한다. 증폭기 A1는 네가티브(-) 단자가 클램프 비트라인 CBL1과 연결되어 클램프 레퍼런스 신호 Cref1가 인가된다. 그리고, 증폭기 A1는 포지티브(+) 단자가 클램프 비트라인 CBL2과 연결되어 클램프 레퍼런스 신호 Cref2가 인가된다.

클램프 전압 출력부(530)는 PMOS트랜지스터 P2~P4와, NMOS트랜지스터 N8,N9를 포함한다. PMOS트랜지스터 P2는 전원전압단과 PMOS트랜지스터 P3 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. PMOS트랜지스터 P3는 PMOS트랜지스터 P2와 NMOS트랜지스터 N8의 게이트 단자 사이에 연결되어 게이트 단자를 통해 클램프 전압 제어신호 VCLMP_con가 인가된다.

PMOS트랜지스터 P4는 전원전압 VDD 인가단과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. NMOS트랜지스터 N8는 PMOS트랜지스터 P4와 클램프 레퍼런스 신호 Cref2 인가단 사이에 연결되어 게이트 단자가 클램프 전압 VCLMP 단과 연결된다. NMOS트랜지스터 N9는 클램프 전압 VCLMP 단과 접지전압단 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다.

이러한 구성을 갖는 클램프 전압 발생부(500)의 동작을 살펴보면 다음과 같다.

레퍼런스 바이어스부(510)는 클램프 전압 VCLMP의 발생을 위한 레퍼런스 전압을 발생시키기 위한 회로 구성이다. 이러한 레퍼런스 바이어스부(510)는 클램프 비트라인 CBL1에 흐르는 클램프 레퍼런스 신호 Cref1의 전류 값이 일정하게 되도록 로드 값을 설정하게 된다.

여기서, 레퍼런스 바이어스부(510)의 활성화 조건은 클램프 인에이블 신호 Clmp_en에 의해 조정된다. 그리고, 일정한 목표 전류 값은 NMOS트랜지스터 N7에 의해 결정된다.

클램프 전압 조정부(520)는 클램프 레퍼런스 신호 Cref1를 입력받아 클램프 레퍼런스 신호 Cref2가 결정되도록 조정하는 증폭회로이다. 즉, 증폭기 A1는 클램프 레퍼런스 신호 Cref1에 따라 클램프 레퍼런스 신호 Cref2를 조정하여 클램프 전압 제어신호 VCLMP_con를 출력한다.

클램프 전압 출력부(530)는 클램프 전압 VCLMP의 출력을 제어하는 회로 구성이다. 클램프 전압 출력부(530)의 활성화 조건은 클램프 인에이블 신호 Clmp_en에 의해 조정된다.

클램프 인에이블 신호 Clmp_en가 하이 레벨로 비활성화되면 NMOS트랜지스터 N9가 턴온되어 클램프 전압 VCLMP이 그라운드 전압 레벨을 유지하도록 한다. 반면에, 클램프 인에이블 신호 Clmp_en가 로우 레벨로 활성화되면 PMOS트랜지스터 P1,P2,P4가 활성화된다.

이에 따라, 클램프 전압 제어신호 VCLMP_con에 따라 PMOS트랜지스터 P3가 조정되어 클램프 전압 VCLMP가 제어된다. 그리고, 클램프 전압 VCLMP에 따라 NMOS트 랜지스터 N8가 제어되어 클램프 레퍼런스 신호 Cref2의 전압을 결정하게 된다.

또한, 클램프 레퍼런스 신호 Cref2는 증폭기 A1의 포티티브(+) 단자로 입력되어 클램프 전압 VCLMP을 조정하게 된다. 이에 따라, 클램프 레퍼런스 신호 Cref1,Cref2는 일정한 오프셋 전압을 항상 유지하도록 한다.

도 8은 본 발명에 따른 상 변화 메모리 장치의 제 2실시예이다.

본 발명은 레퍼런스 셀 어레이 블록 RSB과, 복수개의 셀 어레이 블록(100)과, 레퍼런스 컬럼 선택부(300)와, 복수개의 컬럼 선택부(400)와, 레퍼런스 저항 Rref과, 클램프 전압 발생부(500)와, 레퍼런스 전압 발생부(600)와 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.

여기서, 클램프 전압 발생부(500)는 클램프 인에이블 신호 Clmp_en에 따라 클램프 전압 VCLMP을 발생한다.

그리고, 레퍼런스 컬럼 선택부(300)는 레퍼런스 셀 어레이 블록 RSB에 대응하여 연결되며, 레퍼런스 셀 어레이 블록 RSB의 하부 영역에 배치된다. 이러한 레퍼런스 컬럼 선택부(300)는 레퍼런스 저항 Rref을 통해 레퍼런스 전압 발생부(600)와 연결된다. 레퍼런스 저항 Rref은 레퍼런스 컬럼 선택부(300)와 레퍼런스 비트라인 노드 refblin 사이에 연결된다. 레퍼런스 전압 발생부(600)는 레퍼런스 비트라인 노드 refblin의 전압과 클램프 전압 VCLMP에 따라 레퍼런스 노드 Nref에 기준전압을 출력한다.

그리고, 복수개의 컬럼 선택부(400)는 복수개의 셀 어레이 블록(100)과 일대일 대응하여 연결되며, 각각의 셀 어레이 블록(100)의 하부 영역에 배치된다. 그 리고, 레퍼런스 노드 Nref는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다. 또한, 컬럼 선택부(400)는 각각 이와 대응하는 노드 Nbl0~Nbl2와 연결된다.

도 9은 도 8의 클램프 전압 발생부(500)에 관한 상세 회로도이다.

클램프 전압 발생부(500)는 레퍼런스 바이어스부(540)와, 클램프 전압 조정부(550)와, 클램프 전압 출력부(560)와, 클램프 등가 회로부(570)와, 비트라인 등가 회로부(580) 및 셀 스위치 등가 회로부(590)를 포함한다.

여기서, 레퍼런스 바이어스부(540)는 PMOS트랜지스터 P5와 NMOS트랜지스터 N10를 포함한다. PMOS트랜지스터 P5는 전원전압 VDD 인가단과 NMOS트랜지스터 N10 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. 그리고, NMOS트랜지스터 N10는 PMOS트랜지스터 P5와 클램프 레퍼런스 신호 Cref1 인가단 사이에 연결되어 게이트 단자를 통해 전원전압 VDD이 인가된다.

클램프 전압 조정부(550)는 증폭기 A2를 포함하여 클램프 전압 제어신호 VCLMP_con를 출력한다. 증폭기 A2는 네가티브(-) 단자를 통해 클램프 레퍼런스 신호 Cref1가 인가된다. 그리고, 증폭기 A1는 포지티브(+) 단자를 통해 클램프 레퍼런스 신호 Cref2가 인가된다.

클램프 전압 출력부(560)는 PMOS트랜지스터 P6~P8와, NMOS트랜지스터 N11,N12를 포함한다. PMOS트랜지스터 P6는 전원전압단과 PMOS트랜지스터 P7 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. PMOS트랜지스터 P7는 PMOS트랜지스터 P6와 NMOS트랜지스터 N11의 게이트 단자 사이에 연결되어 게이트 단자를 통해 클램프 전압 제어신호 VCLMP_con가 인가된다.

PMOS트랜지스터 P8는 전원전압 VDD 인가단과 NMOS트랜지스터 N11 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다. NMOS트랜지스터 N11는 PMOS트랜지스터 P8와 클램프 레퍼런스 신호 Cref2 인가단 사이에 연결되어 게이트 단자가 클램프 전압 VCLMP 단과 연결된다. NMOS트랜지스터 N12는 클램프 전압 VCLMP 단과 접지전압단 사이에 연결되어 게이트 단자를 통해 클램프 인에이블 신호 Clmp_en가 인가된다.

또한, 클램프 등가 회로부(570)는 NMOS트랜지스터 N13,N14를 포함하여 레플리카(Replica) 회로를 구성한다. 여기서, NMOS트랜지스터 N13는 클램프 레퍼런스 신호 Cref1와 저항 R1 사이에 연결되어 게이트 단자를 통해 전원전압 VDD이 인가된다. 그리고, NMOS트랜지스터 N14는 클램프 레퍼런스 신호 Cref2와 저항 R2 사이에 연결되어 게이트 단자를 통해 전원전압 VDD이 인가된다.

그리고, 비트라인 등가 회로부(580)는 저항 R1,R2을 포함하여 레플리카(Replica) 회로를 구성한다. 여기서, 저항 R1은 NMOS트랜지스터 N13와 다이오드 D1 사이에 연결된다. 그리고, 저항 R2은 NMOS트랜지스터 N14와 다이오드 D2 사이에 연결된다.

셀 스위치 등가 회로부(590)는 다이오드 D1,D2를 포함하여 레플리 카(Replica) 회로를 구성한다. 여기서, 다이오드 D1,D2는 PN 다이오드 소자로 이루어짐이 바람직하다. 다이오드 D1의 P형 영역은 저항 R1과 연결되고 N형 영역은 접지전압단과 연결된다. 그리고, 다이오드 D2의 P형 영역은 저항 R2와 연결되고 N형 영역은 접지전압단과 연결된다.

레퍼런스 바이어스부(540)는 클램프 전압 VCLMP의 발생을 위한 레퍼런스 전압을 발생시키기 위한 회로 구성이다. 이러한 레퍼런스 바이어스부(540)는 클램프 레퍼런스 신호 Cref1의 전류 값이 일정하게 되도록 로드 값을 설정하게 된다.

여기서, 레퍼런스 바이어스부(540)의 활성화 조건은 클램프 인에이블 신호 Clmp_en에 의해 조정된다. 그리고, 일정한 목표 전류 값은 NMOS트랜지스터 N10에 의해 결정된다.

클램프 전압 조정부(550)는 클램프 레퍼런스 신호 Cref1를 입력받아 클램프 레퍼런스 신호 Cref2가 결정되도록 조정하는 증폭회로이다. 즉, 증폭기 A2는 클램프 레퍼런스 신호 Cref1에 따라 클램프 레퍼런스 신호 Cref2를 조정하여 클램프 전압 제어신호 VCLMP_con를 출력한다.

클램프 전압 출력부(560)는 클램프 전압 VCLMP의 출력을 제어하는 회로 구성이다. 클램프 전압 출력부(560)의 활성화 조건은 클램프 인에이블 신호 Clmp_en에 의해 조정된다.

클램프 인에이블 신호 Clmp_en가 하이 레벨로 비활성화되면 NMOS트랜지스터 N12가 턴온되어 클램프 전압 VCLMP이 그라운드 전압 레벨을 유지하도록 한다. 반면에, 클램프 인에이블 신호 Clmp_en가 로우 레벨로 활성화되면 PMOS트랜지스터 P5,P6,P8가 활성화된다.

이에 따라, 클램프 전압 제어신호 VCLMP_con에 따라 PMOS트랜지스터 P7가 조정되어 클램프 전압 VCLMP가 제어된다. 그리고, 클램프 전압 VCLMP에 따라 NMOS트랜지스터 N11가 제어되어 클램프 레퍼런스 신호 Cref2의 전압을 결정하게 된다.

또한, 클램프 레퍼런스 신호 Cref2는 증폭기 A2의 포티티브(+) 단자로 입력되어 클램프 전압 VCLMP을 조정하게 된다. 이에 따라, 클램프 레퍼런스 신호 Cref1,Cref2는 일정한 오프셋 전압을 항상 유지하도록 한다.

이러한 구성을 갖는 클램프 전압 발생부(500)의 동작 과정을 도면 제 10도의 타이밍도를 참조하여 설명하면 다음과 같다. 본 발명에서는 도 7의 구성을 그 실시예로 설명하고자 한다.

즉, 스탠바이 상태에서는 클램프 인에이블 신호 Clmp_en가 하이 레벨로 비활성화 상태를 유지한다. 이에 따라, 클램프 레퍼런스 신호 Cref1,Cref2와, 클램프 전압 제어신호 VCLMP_con 및 클램프 전압 VCLMP이 로우 레벨 상태를 유지한다.

반면에, 클램프 인에이블 신호 Clmp_en가 로우 레벨로 활성화되면 PMOS트랜지스터 P1가 턴온된다. 이에 따라, 클램프 레퍼런스 신호 Cref1의 전압이 일정 바이어스 전압 레벨로 상승한다.

그리고, 클램프 레퍼런스 신호 Cref2의 전압은 일정시간 지연된 이후에 상승하게 되어 클램프 전압 제어신호 VCLMP_con가 로우 레벨이 된다. 이러한 클램프 전압 제어신호 VCLMP_con에 따라 PMOS트랜지스터 P3가 턴온되어 클램프 전압 VCLMP의 레벨이 상승하게 된다.

이어서, 클램프 전압 VCLMP이 상승하게 되면 클램프 레퍼런스 신호 Cref2가 상승하기 시작한다. 그리고, 클램프 레퍼런스 신호 Cref1,Cref2의 전압 차가 목표 오프셋 전압이 도달하게 되면, 클램프 전압 제어신호 VCLMP_con의 전압이 하이 레벨로 상승하게 된다. 이에 따라, 클램프 전압 VCLMP의 레벨은 더 이상 상승하지 않게 된다.

도 11은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면이다.

비트라인 BL을 통해 흐르는 세트 저항 Rset은 레퍼런스 저항 Rref 보다 작은 저항값을 가지며, 비트라인 BL을 통해 흐르는 리셋 저항 Rreset은 레퍼런스 저항 Rref 보다 큰 저항값을 갖는다.

도 12는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면이다.

비트라인 BL을 통해 흐르는 세트 전류 Iset는 레퍼런스 전류 Iref 보다 높은 전류 값을 가지며, 비트라인 BL을 통해 흐르는 리셋 전류 Ireset는 레퍼런스 전류 Iref 보다 낮은 전류 값을 갖는다.

도 13은 도 4의 센스앰프 S/A에 관한 상세 회로도이다.

센스앰프 S/A는 이퀄라이징부(700)와, 증폭부(710)와, 풀업부(720)와, 증폭부(730)와, 증폭 활성화 제어부(740)와, 전류 감지 로드부(750) 및 바이어스 제어 부(760)를 포함한다.

여기서, 이퀄라이징부(700)는 PMOS트랜지스터 P9~P11를 포함한다. PMOS트랜지스터 P9는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P10는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P11는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P9~P11는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.

증폭부(710)는 PMOS트랜지스터 P12,P13와, NMOS트랜지스터 N15,N16를 포함한다. PMOS트랜지스터 P12,P13와, NMOS트랜지스터 N15,N16는 크로스 커플드 연결된다.

풀업부(720)는 PMOS트랜지스터 P14를 포함한다. 여기서, PMOS트랜지스터 P14는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.

증폭부(730)는 NMOS트랜지스터 N17,N18를 포함한다. NMOS트랜지스터 N17는 노드 Nsabl와 NMOS트랜지스터 N19 사이에 연결되어 게이트 단자가 노드 Nbl_2에 연결된다. 그리고, NMOS트랜지스터 N18는 노드 Nsaref와 NMOS트랜지스터 N19 사이에 연결되어 게이트 단자를 통해 레퍼런스 노드 Nref의 전압이 인가된다.

증폭 활성화 제어부(740)는 증폭부(730)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N19을 포함한다. 전류 감지 로드부(750)는 로드 저항 Rload1을 포함한다. 여기서, 로드 저항 Rload1은 전원전압 VDD 인가단과 노드 Nbl_2 사이에 연결된다.

바이어스 제어부(760)는 NMOS트랜지스터 N20를 포함한다. 여기서, NMOS트랜지스터 N20는 노드 Nbl_2와 노드 Nbl 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.

이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 14의 파형도를 참조하여 설명하면 다음과 같다.

클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N20가 턴온되어 비트라인 BL의 데이터 전류 Idata가 노드 Nbl에 전달된다. 여기서, NMOS트랜지스터 N20의 게이트 전압은 클램프 전압 VCLMP에 의해 제어된다.

전류 감지 로드부(750)는 로드전압에 의해 제어되는 로드 저항 Rload1을 포함한다. 로드 저항 Rload1의 로드 값에 의해 비트라인 BL의 전류가 노드 Nbl_2에서 센싱 전압 값으로 변환된다.

증폭 활성화 제어부(740)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(740)의 상태에 따라 증폭부(710,730)가 활성화된다. 여기서, 증폭부(730)는 NMOS트랜지스터 N17,N18의 이득(Gain)을 이용하여 노드 Nbl_2와 레퍼런스 노드 Nref의 전압을 증폭한다.

양 노드 Nsabl,Nsaref는 풀업부(720)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 즉, t1 구간 동안 양 노드 Nsabl,Nsaref 단은 풀다운 하면서 증폭된 전압 값을 갖게 된다. 증폭부(730)에서 증폭된 전압은 증폭부(710)에 전달되어 2차 증폭부의 증폭 특성을 개선하게 된다.

증폭부(710)는 증폭부(730)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(700)는 프치차지 구간 동안 증폭부(710)의 출력을 하이 레벨로 프리차지하게 된다.

도 15는 도 4의 레퍼런스 전압 발생부(600)에 관한 상세 회로도이다.

레퍼런스 전압 발생부(600)는 전류 감지 로드부(610)와, 비트라인 전압 바이어스 제어부(620) 및 증폭부(630)를 포함한다.

여기서, 전류 감지 로드부(610)는 전원전압 VDD 인가단과 비트라인 전압 바이어스 제어부(620) 사이에 연결된 로드 저항 Rload2을 포함한다. 그리고, 비트라인 전압 바이어스 제어부(620)는 전류 감지 로드부(610)와 레퍼런스 비트라인 노드 refblin 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N21를 포함한다.

또한, 증폭부(630)는 전류 감지 로드부(610)와 비트라인 전압 바이어스 제어부(620)의 출력을 증폭하는 증폭기 A3를 포함한다. 증폭기 A3는 포지티브(+) 단자가 전류 감지 로드부(610)와 비트라인 전압 바이어스 제어부(620)의 공통 출력단과 연결되고, 네가티브(-) 단자가 레퍼런스 노드 Nref와 연결된다.

이러한 구성을 갖는 레퍼런스 전압 발생부(600)는 NMOS트랜지스터 N21의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, 로드 저항 Rload2의 로드 값에 의해 레퍼런스 전류 Iref가 레퍼런스 전압 값으로 변환된다. 그리고, 증폭기 A3에 의해 레퍼런스 전압 값을 증폭하여 레퍼런스 노드 Nref에 출력하게 된다.

도 16은 도 4의 센스앰프 S/A에 관한 다른 실시예이다.

센스앰프 S/A는 이퀄라이징부(800)와, 증폭부(810)와, 풀업부(820)와, 증폭부(830)와, 증폭 활성화 제어부(840)와, 전류 감지 로드부(850) 및 바이어스 제어부(860)를 포함한다.

여기서, 이퀄라이징부(800)는 PMOS트랜지스터 P15~P17를 포함한다. PMOS트랜지스터 P15는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P16는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P17는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P15~P17는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.

증폭부(810)는 PMOS트랜지스터 P18,P19와, NMOS트랜지스터 N22,N23를 포함한다. PMOS트랜지스터 P18,P19와, NMOS트랜지스터 N22,N23는 크로스 커플드 연결된다.

풀업부(820)는 PMOS트랜지스터 P20~P22를 포함한다. 여기서, PMOS트랜지스터 P20는 전원전압 VDD 인가단과 노드 Nsabl 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 그리고, PMOS트랜지스터 P22는 전원전압 VDD 인가단과 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 또한, PMOS트랜지스터 P21는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.

증폭부(830)는 NMOS트랜지스터 N24,N25를 포함한다. NMOS트랜지스터 N24는 노드 Nsabl와 NMOS트랜지스터 N26 사이에 연결되어 게이트 단자가 노드 Nbl_2에 연 결된다. 그리고, NMOS트랜지스터 N25는 노드 Nsaref와 NMOS트랜지스터 N26 사이에 연결되어 게이트 단자를 통해 레퍼런스 노드 Nref의 전압이 인가된다.

증폭 활성화 제어부(840)는 증폭부(830)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N26을 포함한다. 전류 감지 로드부(850)는 PMOS트랜지스터 P23을 포함한다. 여기서, PMOS트랜지스터 P23는 전원전압 VDD 인가단과 노드 Nbl_2 사이에 연결되어 게이트 단자를 통해 로드 전압 Vload이 인가된다.

바이어스 제어부(860)는 NMOS트랜지스터 N27를 포함한다. 여기서, NMOS트랜지스터 N27는 노드 Nbl_2와 노드 Nbl 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.

도 17은 도 4의 레퍼런스 전압 발생부(600)에 관한 상세 회로도이다.

레퍼런스 전압 발생부(600)는 전류 감지 로드부(640)와, 비트라인 전압 바이어스 제어부(650) 및 증폭부(660)를 포함한다.

여기서, 전류 감지 로드부(640)는 전원전압 VDD 인가단과 비트라인 전압 바이어스 제어부(650) 사이에 연결되어 게이트 단자를 통해 로드 전압 Vload이 인가되는 PMOS트랜지스터 P24를 포함한다. 그리고, 비트라인 전압 바이어스 제어부(650)는 전류 감지 로드부(640)와 레퍼런스 비트라인 노드 refblin 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N28를 포함한다.

또한, 증폭부(660)는 전류 감지 로드부(640)와 비트라인 전압 바이어스 제어 부(650)의 출력을 증폭하는 증폭기 A4를 포함한다. 증폭기 A4는 포지티브(+) 단자가 전류 감지 로드부(640)와 비트라인 전압 바이어스 제어부(650)의 공통 출력단과 연결되고, 네가티브(-) 단자가 레퍼런스 노드 Nref와 연결된다.

이러한 구성을 갖는 레퍼런스 전압 발생부(600)는 NMOS트랜지스터 N28의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, PMOS트랜지스터 P24의 로드 값에 의해 레퍼런스 전류 Iref가 레퍼런스 전압 값으로 변환된다. 그리고, 증폭기 A4에 의해 레퍼런스 전압 값을 증폭하여 레퍼런스 노드 Nref에 출력하게 된다.

도 18은 도 4의 센스앰프 S/A에서 동작 전압을 설명하기 위한 타이밍도이다. 도 18은 두 개의 리드 사이클에서의 데이터 "1"과 데이터 "0"의 전류 센싱 동작에 관한 타이밍도이다.

리드 사이클 n에서 컬럼 선택 신호 CS 및 레퍼런스 컬럼 선택 신호 REFCS가 활성화되면 셀(Cell)의 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 데이터 전류 Idata가 레퍼런스 전류 Iref 보다 크므로 출력단 OUT이 하이로, 출력단 /OUT이 로우 전압 레벨로 출력된다.

이후에, 리드 사이클 n+1에서 컬럼 선택 신호 CS 및 레퍼런스 컬럼 선택 신호 REFCS가 활성화되면 셀(Cell)의 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출 력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 데이터 전류 Idata가 레퍼런스 전류 Iref 보다 작으므로 출력단 OUT이 로우로, 출력단 /OUT이 하이 전압 레벨로 출력된다.

도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.

도 4는 본 발명에 따른 상 변화 메모리 장치의 상세 회로도.

도 5는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예.

도 6은 본 발명에 따른 상 변화 메모리 장치의 구성도.

도 7은 도 6의 클램프 전압 발생부에 관한 상세 회로도.

도 8은 본 발명에 따른 상 변화 메모리 장치의 다른 실시예.

도 9는 도 8의 클램프 전압 발생부에 관한 상세 회로도.

도 10은 도 7의 클램프 전압 발생부에 관한 동작 타이밍도.

도 11은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면.

도 12는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면.

도 13는 도 4의 센스앰프에 관한 상세 회로도.

도 14는 도 13의 센스앰프에서 1차 및 2차 증폭단의 동작 파형도.

도 15는 도 4의 레퍼런스 전압 발생부에 관한 상세 회로도.

도 16은 도 4의 센스앰프에 관한 다른 실시예.

도 17은 도 4의 레퍼런스 전압 발생부에 관한 다른 실시예.

도 18은 도 13의 센스앰프에서 동작 전압을 설명하기 위한 타이밍도.

Claims

로오 방향으로 복수개 배열된 워드라인;

컬럼 방향으로 복수개 배열된 비트라인;

상기 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인;

상기 컬럼 방향으로 복수개 배열된 클램프 비트라인;

상기 워드라인과 상기 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록;

상기 워드라인과 상기 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록;

상기 워드라인과 상기 클램프 비트라인이 교차하는 영역에 형성되어 클램프 전류를 출력하는 클램프 셀 어레이 블록; 및

상기 비트라인에 각각 연결되어 클램프 전압과, 레퍼런스 전압이 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서,

상기 복수 개의 클램프 비트라인과 연결되어 상기 클램프 전류에 대응하는 상기 클램프 전압을 생성하는 클램프 전압 발생부; 및

상기 레퍼런스 비트라인과 연결되어 상기 레퍼런스 전류에 대응하는 상기 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 2항에 있어서,

상기 셀 어레이 블록에 연결되어 해당 비트라인을 선택하기 위한 컬럼 선택부;

상기 레퍼런스 셀 어레이 블록에 연결되어 상기 레퍼런스 비트라인을 선택하기 위한 레퍼런스 컬럼 선택부; 및

상기 클램프 셀 어레이 블록에 연결되어 상기 클램프 비트라인을 선택하기 위한 클램프 컬럼 선택부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 3항에 있어서, 상기 레퍼런스 컬럼 선택부와 상기 레퍼런스 전압 발생부 사이에 연결된 레퍼런스 저항을 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 3항에 있어서, 상기 컬럼 선택부는

상기 비트라인과 상기 센스앰프 사이에 연결되어 컬럼 선택신호에 의해 제어되는 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 3항에 있어서, 상기 레퍼런스 컬럼 선택부는

상기 레퍼런스 비트라인과 상기 레퍼런스 전압 발생부 사이에 연결되어 레퍼 런스 컬럼 선택신호에 의해 제어되는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 3항에 있어서, 상기 클램프 컬럼 선택부는

상기 클램프 비트라인과 상기 클램프 전압 발생부 사이에 연결되어 레퍼런스 컬럼 선택신호에 의해 제어되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 2항에 있어서, 상기 클램프 전압 발생부는

상기 복수 개의 클램프 비트라인 중 제 1 클램프 비트라인에 바이어스 전압을 공급하는 레퍼런스 바이어스부;

상기 복수 개의 클램프 비트라인의 전압 값에 대응하여 상기 클램프 전압을 조정하기 위한 클램프 전압 제어신호를 출력하는 클램프 전압 조정부; 및

상기 클램프 전압 제어신호에 따라 상기 클램프 전압을 출력하는 클램프 전압 출력부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 8항에 있어서, 상기 레퍼런스 바이어스부는

클램프 인에이블 신호에 따라 전원전압을 선택적으로 공급하는 제 1PMOS트랜지스터; 및

상기 제 1PMOS트랜지스터와 상기 제 1 클램프 비트라인 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 8항에 있어서, 상기 클램프 전압 조정부는

상기 제 1클램프 비트라인의 출력과 상기 복수 개의 클램프 비트라인 중 제 2 클램프 비트라인의 출력을 비교 및 증폭하여 상기 클램프 전압 제어신호를 출력하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 8항에 있어서, 상기 클램프 전압 출력부는

클램프 인에이블 신호의 활성화시 상기 클램프 전압 제어신호에 따라 상기 클램프 전압의 레벨을 제어하고, 상기 클램프 인에이블 신호의 비활성화시 상기 클램프 전압을 풀다운시켜 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 클램프 전압 출력부는

상기 클램프 인에이블 신호에 따라 활성화 상태가 제어되는 제 2,3PMOS트랜지스터;

상기 클램프 전압 제어신호에 따라 상기 클램프 전압의 레벨을 제어하는 제 4PMOS트랜지스터;

상기 클램프 전압에 따라 상기 복수 개의 클램프 비트라인 중 제 2 클램프 비트라인의 전압을 제어하는 제 5NMOS트랜지스터; 및

상기 클램프 전압 제어신호의 비활성화시 상기 클램프 전압을 풀다운 시키는 제 6NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 2항에 있어서, 상기 레퍼런스 전압 발생부는

상기 레퍼런스 전압의 로드를 제어하는 전류 감지 로드부;

상기 클램프 전압에 따라 상기 레퍼런스 비트라인에 흐르는 상기 레퍼런스 전압을 제어하는 비트라인 전압 바이어스 제어부; 및

상기 전류 감지 로드부와 상기 비트라인 전압 바이어스 제어부의 출력을 증폭하는 증폭수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 13항에 있어서, 상기 전류 감지 로드부는

전원전압 인가단과 상기 레퍼런스 전압의 출력단 사이에 연결되어 게이트 단자를 통해 로드전압이 인가되는 제 5PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 13항에 있어서, 상기 전류 감지 로드부는

상기 전원전압 인가단과 상기 레퍼런스 전압의 출력단 사이에 연결된 로드 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 13항에 있어서, 상기 비트라인 전압 바이어스 제어부는

상기 레퍼런스 전압의 출력단과 상기 레퍼런스 비트라인 사이에 연결되어 게 이트 단자를 통해 상기 클램프 전압이 인가되는 제 7NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 센스앰프는

프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징부;

비트라인 전압단과 레퍼런스 전압단의 전압 레벨에 따라 상기 출력단의 전압을 증폭하는 증폭수단;

상기 프리차지 구간 동안 상기 증폭수단의 양단 노드를 풀업시키는 풀업부;

센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부;

상기 비트라인의 로드 전압을 제어하는 전류 감지 로드부; 및

클램프 전압에 따라 상기 레퍼런스 전류를 제어하는 바이어스 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 증폭수단은

상기 비트라인 전압단과 상기 레퍼런스 전압단의 전압을 증폭하는 제 1증폭부; 및

상기 제 1증폭부의 전압을 증폭하는 제 2증폭부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 풀업부는

상기 양단 노드 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호가 인가되는 제 6PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 19항에 있어서, 상기 풀업부는

전원전압단과 상기 비트라인 전압단 사이에 연결되어 상기 센스앰프 인에이블 신호가 인가되는 제 7PMOS트랜지스터; 및

상기 전원전압단과 상기 레퍼런스 전압단 사이에 연결되어 상기 센스앰프 인에이블 신호가 인가되는 제 8PMOS트랜지스터를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 전류 감지 로드부는

전원전압단과 비트라인 노드 사이에 연결된 로드 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 전류 감지 로드부는

전원전압단과 비트라인 노드 사이에 연결되어 게이트 단자를 통해 로드전압이 인가되는 제 9PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 클램프 비트라인은 한 쌍으로 이루어지는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 상 변화 저항 셀은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및

상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 레퍼런스 셀 어레이 블록은

상기 레퍼런스 비트라인과 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 25항에 있어서, 상기 다이오드 소자는 P형 영역이 상기 레퍼런스 비트라인에 연결되고 N형 영역이 상기 워드라인 연결된 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
제 25항에 있어서, 상기 레퍼런스 셀 어레이 블록은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하 는 데이터를 저장하는 상 변화 저항 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 비트라인에 흐르는 리셋 저항은 레퍼런스 저항보다 크며, 세트 저항은 상기 레퍼런스 저항보다 작은 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 비트라인에 흐르는 리셋 전류는 상기 레퍼런스 전류보다 작으며, 세트 전류는 상기 레퍼런스 전류보다 큰 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 클램프 셀 어레이 블록은

상기 클램프 비트라인과 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 30항에 있어서, 상기 다이오드 소자는 P형 영역이 상기 클램프 비트라인에 연결되고 N형 영역이 상기 워드라인 연결된 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
제 30항에 있어서, 상기 클램프 셀 어레이 블록은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
로오 방향으로 복수개 배열된 워드라인;

컬럼 방향으로 복수개 배열된 비트라인;

상기 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인;

상기 워드라인과 상기 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록;

상기 워드라인과 상기 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록;

클램프 인에이블 신호에 따라 클램프 전압을 생성하는 클램프 전압 발생부;

상기 레퍼런스 비트라인과 연결되어 상기 레퍼런스 전류에 대응하는 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및

상기 비트라인에 각각 연결되어 상기 클램프 전압과, 상기 레퍼런스 전압이 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서,

상기 셀 어레이 블록에 연결되어 해당 비트라인을 선택하기 위한 컬럼 선택 부; 및

상기 레퍼런스 셀 어레이 블록에 연결되어 상기 레퍼런스 비트라인을 선택하기 위한 레퍼런스 컬럼 선택부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 34항에 있어서, 상기 레퍼런스 컬럼 선택부와 상기 레퍼런스 전압 발생부 사이에 연결된 레퍼런스 저항을 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서, 상기 클램프 전압 발생부는

제 1클램프 레퍼런스 신호의 인가단에 바이어스 전압을 공급하는 레퍼런스 바이어스부;

상기 제 1클램프 레퍼런스 신호와 제 2클램프 레퍼런스 신호에 따라 상기 클램프 전압을 조정하기 위한 클램프 전압 제어신호를 출력하는 클램프 전압 조정부;

상기 클램프 전압 제어신호에 따라 상기 클램프 전압을 출력하는 클램프 전압 출력부;

상기 제 1클램프 레퍼런스 신호와 상기 제 2클램프 레퍼런스 신호의 로드를 제어하는 클램프 등가 회로부;

상기 클램프 등가 회로부에 연결된 비트라인 등가 회로부; 및

상기 비트라인 등가 회로부와 접지전압단 사이에 연결된 셀 스위치 등가 회 로부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 36항에 있어서, 상기 클램프 등가 회로부는 상기 제 1클램프 레퍼런스 신호와 상기 제 2클램프 레퍼런스 신호의 인가단과 상기 비트라인 등가 회로부 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 36항에 있어서, 상기 비트라인 등가 회로부는 상기 클램프 등가 회로부와 상기 셀 스위치 등가 회로부 사이에 연결된 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 36항에 있어서, 상기 셀 스위치 등가 회로부는 상기 비트라인 등가 회로부와 접지전압단 사이에 연결된 다이오드를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서, 상기 레퍼런스 전압 발생부는

상기 레퍼런스 전압의 로드를 제어하는 전류 감지 로드부;

상기 클램프 전압에 따라 상기 레퍼런스 비트라인에 흐르는 상기 레퍼런스 전압을 제어하는 비트라인 전압 바이어스 제어부; 및

상기 전류 감지 로드부와 상기 비트라인 전압 바이어스 제어부의 출력을 증 폭하는 증폭수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서, 상기 센스앰프는

프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징부;

비트라인 전압단과 레퍼런스 전압단의 전압 레벨에 따라 상기 출력단의 전압을 증폭하는 증폭수단;

상기 프리차지 구간 동안 상기 증폭수단의 양단 노드를 풀업시키는 풀업부;

센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부;

상기 비트라인의 로드 전압을 제어하는 전류 감지 로드부; 및

클램프 전압에 따라 상기 레퍼런스 전류를 제어하는 바이어스 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서, 상기 상 변화 저항 셀은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및

상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 33항에 있어서, 상기 레퍼런스 셀 어레이 블록은

상기 레퍼런스 비트라인과 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 43항에 있어서, 상기 레퍼런스 셀 어레이 블록은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.