KR20060051688A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치 및 그 제조 방법은, 제1면에 제1 절연막과 전극 패드가 형성된 반도체 웨이퍼에 대하여, 전극 패드의 바로 아래에서 반도체 웨이퍼에 관통 구멍을 형성하고, 이 관통 구멍의 내벽, 및 반도체 웨이퍼의 제2면에 제2 절연막을 형성한다. 이 제2 절연막의 형성에서는, 반도체 웨이퍼를 음극으로 하는 전착을 이용한다. 제2 절연막의 형성 후에는, 이 제2 절연막을 마스크로 하여 제1 절연막을 에칭해서 전극 패드 이면을 노출시키고, 상기 관통 구멍 내에 관통 전극으로 되는 도전층을 형성한다.
반도체 웨이퍼, 전극 패드, 관통 구멍, 절연막, 관통 전극, 마스크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1은 본 발명의 실시예를 도시하는 것으로서, 반도체 장치의 요부 구성을 도시하는 단면도.
도 2a∼도 2c는 상기 반도체 장치의 제조 프로세스의 일부를 도시하는 단면도.
도 3a∼도 3c는 상기 반도체 장치의 제조 프로세스의 일부를 도시하는 단면도.
도 4는 상기 반도체 장치를 이용한 CCD 패키지의 요부 구성을 도시하는 단면도.
도 5a∼도 5c는 상기 CCD 패키지의 제조 프로세스의 일부를 도시하는 단면도.
도 6a 및 도 6b는 상기 CCD 패키지의 제조 프로세스의 일부를 도시하는 단면도.
도 7a는 종래의 반도체 장치에서 제1 절연막 및 제2 절연막의 형성 상태의 일례를 도시하는 단면도, 도 7b는 본 발명의 반도체 장치에서 제1 절연막 및 제2 절연막의 형성 상태의 일례를 도시하는 단면도.
도 8a는 종래의 반도체 장치의 제조 과정에서 반도체 웨이퍼의 관통 구멍 형성 직후를 도시하는 단면도, 도 8b는 종래의 반도체 장치의 제조 과정에서 제2 절연막의 형성 상태를 도시하는 단면도.
도 9는 종래의 반도체 장치의 요부 구성을 도시하는 단면도.
도 10a 및 도 10b는 종래의 반도체 장치에서 제2 절연막의 제조 과정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 웨이퍼
2 : 제1 절연막
3 : 전극 패드
4 : 보호막
5 : 제2 절연막
6 : 도체층
7 : 외부 입출력 단자
8 : 보호막
특허 문헌 1 : 일본특허 제3186941호 공보(1996년 8월 20일 공개)
특허 문헌 2 : 일본특허공개 2003-309221호 공보(2003년 10월 31일 공개)
특허 문헌 3 : 일본특허공개 2001-351997호 공보(2001년 12월 21일 공개)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 관통 전극을 형성하기 위한 Si 구멍 형성 프로세스를 포함하는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
최근, 점점 더 반도체 장치의 소형·박형화의 요구가 높아지고 있다. 또한, 복수의 반도체 장치를 적층함으로써 실장 밀도를 높이는 방법이 널리 행해지게 되어 오고 있다. 이러한 요구에 응하는 것으로서, 반도체 장치의 표면에 형성된 전극 패드로부터, 반도체 웨이퍼를 관통하여, 반도체 장치 이면에까지 접속된 관통 전극의 형성 기술이 주목받고 있다.
예를 들면, 특허 문헌 1에서는, 반도체 기판의 이면으로부터 반도체 기판 표면에 형성된 전극까지 도달하는 관통 구멍을 형성하고, 이 관통 구멍 내벽을 절연막으로 피복한 후, 구멍 내부에 금속을 충전함으로써 관통 전극을 형성하고 있다. 이 관통 전극은, 반도체 기판 이면으로 돌출하는 범프를 형성하고 있다. 또한, 이와 같이 하여 제작된 관통 전극을 갖는 반도체 칩을 복수 적층함으로써 고밀도화를 도모한 멀티칩 모듈이 개시되어 있다.
또한, 특허 문헌 2에는, 관통 전극을 갖는 BGA(Ball Grid Array)형의 반도체 장치의 제조 방법이 개시되어 있다. 특허 문헌 2에서는, 반도체 기판의 이면으로부터 반도체 기판 표면에 형성된 전극까지 도달하는 관통 구멍을 형성하고, 이 관통 구멍 내벽 및 전극 이면에 CVD로 산화막을 형성한 후, 이방성 에칭에 의해서 전 극 이면에 부착된 산화막만을 에칭하고, 측벽의 산화막은 남기도록 하고 있다. 그 후, 구멍 내부에 금속층을 형성하고, 반도체 기판의 표리를 접속하는 관통 전극을 형성하고 있다.
더욱 최근에는, 휴대 전화기로 대표되는 소형의 카메라 모듈에서, 또 다른 소형 박형화의 요구가 높아지고 있다. 예를 들면, 특허 문헌 3에는, 관통 전극을 구비한 소형의 고체 촬상 소자(수광 센서)의 실장 구조가 고안되어 있다.
특허 문헌 3의 개시 기술에서의 제1 포인트는, 수광 센서 소자 형성면에서의 외부와의 입출력을 위한 전극을, Si 기판을 관통하는 관통 전극에 의해서 이면으로 뽑아내고 있다는 것이다. 이에 의해, 종래 필요하던 와이어 본딩 등이 불필요하게 되어, 실장 에리어가 반도체 칩 사이즈에 들어가게 되어 소형화가 도모된다.
특허 문헌 3의 제2 포인트는, 광 투과성 보호 부재를 수광 센서 상에 형성함으로써, 그 이후의 공정에서 수광 센서 상에 먼지 등의 이물이 부착되는 것을 방지할 수 있다는 것이다. 이에 의해, 광 투과성 부재 형성 후의 프로세스를 클린도가 낮은 환경에서 행하는 것이 가능하게 된다.
이와 같이 관통 전극 형성 프로세스는, 메모리 뿐만 아니라, 촬상 소자 등 폭넓은 디바이스의 소형·박형화를 실현하기 위해 주목받고 있다.
그러나, 상기 종래의 관통 전극 형성 기술에서는 다음과 같은 문제가 있다. 이를 설명하기 위해, 우선, 관통 전극이 형성된 반도체 장치의 구성예를 도 9에 도시한다.
도 9는 관통 전극을 구비한 반도체 장치의 전극부 부근의 단면 구조도이다. 통상적으로, 반도체 웨이퍼(101)의 제1면(기판 표면에 상당함)에는 제1 절연막(102)이 형성되어 있고, 그 위에 다층 구조의 금속 배선층이 형성되어 있다. 금속 배선층에는 반도체 칩의 신호 입출력을 행하기 위한 전극 패드(103)가 형성되어 있고, 관통 전극은 이 전극 패드(103)의 영역에 형성된다. 또한, 금속 배선층의 위에, 산화막이나 질화막으로 이루어지는 보호막(104)이 형성되어 있다.
반도체 웨이퍼(101)에서, 전극 패드(103) 바로 아래에는 관통 구멍이 형성되고, 해당 관통 구멍 내벽과 반도체 웨이퍼(101)의 제2면(기판 이면에 상당함)을 피복하도록 제2 절연막(105)이 형성되어 있다. 또한, 관통 구멍의 내벽으로부터 반도체 웨이퍼(101)의 제2면에 걸쳐 도체층(106)이 형성되고, 관통 구멍 내벽의 도체층(106)이 관통 전극의 기능을 갖는다. 반도체 웨이퍼(101)의 제2면에서의 도체층(106)은 외부 입출력 단자(107)와 접속되고, 반도체 웨이퍼(101)의 제2면은 보호막(108)에 의해서 외부 입출력 단자(107)만이 개구된다. 이에 의해, 반도체 웨이퍼(101)의 제1면에 존재하는 전극 패드(103)와, 제2면에 존재하는 외부 입출력 단자(107)가 도체층(106)에 의해서 도통된다.
도 9에 도시하는 구성의 반도체 장치를 제작하는 데 있어서, 제2 절연막(105)은, 제1 절연막(102), 전극 패드(103), 및 보호막(104)이 형성된 상태의 반도체 웨이퍼(101)에 대하여, 제2면측으로부터, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해 형성된다.
그러나, 이 경우, 도 10a에 도시한 바와 같이, 제2 절연막(105)은, 상기 관통 전극에 의해서 도통을 취할 전극 패드(103)의 이면에까지 형성된다. 이 때문 에, 도체층(106)의 형성 전에, 도 10b에 도시한 바와 같이, 관통 구멍 내벽에 형성된 제2 절연막(105)을 남기고, 전극 패드(103) 이면에 형성된 제2 절연막(105)만을 제거할 필요가 있다. 여기서, 전극 패드(103) 이면에 형성된 제2 절연막(105)을 제거하는 방법은 몇 가지로 생각된다.
제1 방법으로서는, 반도체 웨이퍼의 이면에 레지스트를 도포한 후, 관통 구멍 내부의 레지스트를 포토리소그래피 공정에서 개구하고, 드라이 에칭에 의해서 전극 패드 이면의 절연막을 에칭 제거하는 것이 생각된다.
제2 방법으로서는, 이방성의 드라이 에칭을 이용함으로써, 관통 구멍 측벽의 절연막을 에칭하지 않고서, 전극 이면의 절연막만을 에칭하는 것이 생각된다. 특허 문헌 1이나 특허 문헌 3에서는 이 제2 방법이 이용되고 있다.
그러나, 상기 제1 방법에서는, 관통 구멍이 개방된 반도체 웨이퍼의 이면에 레지스트를 균일하게 도포할 때, 관통 구멍 내부에까지 균일하게 레지스트를 매립하는 것이 곤란하다. 특히, 관통 전극이 미세하게 되면 될수록, 관통 구멍 내부에 레지스트를 매립하고, 또한, 관통 구멍 내부의 레지스트를 현상에 의해 개구시키는 것은 매우 곤란하게 된다.
통상적으로, 반도체 장치의 전극은, 100㎛각 정도나 그 이하의 것이 많다. 반도체 웨이퍼의 두께는 다양하지만, 100∼700㎛ 정도로 취급되는 것이 많다. 예를 들면, 70㎛각의 관통 구멍을 100㎛ 두께의 반도체 웨이퍼에 형성한 경우, 이 미세 구멍의 내부에 레지스트를 균일하게 도포하는 것은 곤란하다. 또한, 전극이 미세화되어, ø10㎛에서 깊이 50㎛ 정도의 구멍이라도 되면, 더욱 극도로 곤란하게 된다.
또한, 상기 미세한 관통 구멍 내부에 레지스트를 균일하게 매립할 수 있었다고 하여도, 이 어스펙트비의 구멍에서는, 구멍 내에 들어간 현상액의 순환이 생기기 어렵게 되므로, 상기 레지스트를 현상함으로써 개구시키는 것은 어렵다.
또한, 제2 방법을 이용한 경우에는, 제1 방법과 비교하면, 전극 패드 이면의 절연막을 개구하는 것을 용이하게 행할 수 있다고 생각된다.
그러나, 상기 관통 구멍 내에 CVD법으로 산화막을 성막함으로써 상기 제2 절연막을 형성하는 경우, 반도체 웨이퍼 이면에서의 절연막의 막 두께에 비해, 관통 구멍 내벽에서의 절연막의 막 두께쪽이 얇게 된다. 또한, 이방성 에칭에 의해 전극 패드 이면의 절연막을 에칭할 때, 구멍의 바닥부에 있는 전극 패드 이면의 절연막에 비해 반도체 웨이퍼 이면의 절연막의 에칭 레이트쪽이 빨라서, 반도체 웨이퍼 이면의 절연막까지도 에칭되게 된다. 또한, 이방성이라고는 하여도, 관통 구멍 내벽에서의 절연막이 에칭에 의해 감소하는 것도 피할 수 없다.
따라서, 반도체 웨이퍼 이면에는 사전에 두꺼운 절연막을 형성해 두거나, 혹은, 전극 패드 이면의 절연막을 에칭 제거한 후에, 재차, 반도체 웨이퍼 이면의 절연막 형성이 필요하게 되는 등, 제조 코스트가 높게 되는 등의 결점이 있다.
본 발명의 목적은, 신뢰성이 높은 관통 전극을, 용이하게 낮은 코스트로 형성하는 것에 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기의 목적을 달성하기 위해, 반도체 기판의 제1면에 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치의 제조 방법으로서, 제1면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에서, 상기 반도체 기판에 관통 구멍을 형성하는 제1 공정과, 상기 반도체 기판에 형성된 관통 구멍의 내벽, 및 상기 반도체 기판의 제2면에, 상기 반도체 기판을 음극으로 하는 전착에 의해서 제2 절연막을 형성하는 제2 공정과, 상기 제2 절연막을 마스크로 하여 상기 제1 절연막을 에칭해서, 상기 전극 패드 이면을 상기 반도체 기판의 제2면측에 노출시키는 제3 공정과, 상기 관통 구멍 내에, 상기 관통 전극으로 되는 도전층을 형성하는 제4 공정을 포함하는 것을 특징으로 한다.
여기서, 반도체 기판의 제1면에 형성된 전극 패드와, 반도체 기판의 제2면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 형성하는 데 있어서는, 반도체 기판과 관통 전극을 절연하기 위해, 반도체 기판에 형성되는 관통 구멍의 내벽에 절연막(제2 절연막)을 형성할 필요가 있다.
이 제2 절연막의 형성에서는, 종래에는, 스퍼터나 CVD 등의 성막 기술이 이용되고 있었지만, 이들 방법에서는, 전극 패드의 이면에서도 제2 절연막이 형성된다. 이 때문에, 전극 패드와 관통 전극의 도통을 얻기 위해서는, 전극 패드 이면에 형성된 제2 절연막을 제거할 필요가 있지만, 상기 관통 구멍이 미세한 경우에는, 이 제2 절연막의 제거에서 상당한 곤란을 수반하고 있었다.
이에 대하여, 상기의 구성에 따르면, 상기 제2 절연막의 형성에서, 반도체 기판을 음극으로 하는 전착이 사용된다. 이 때문에, 상기 제2 절연막은, 반도체 기판의 표면(즉, 상기 반도체 기판에 형성된 관통 구멍의 내벽, 및 상기 반도체 기판의 제2면)에만 형성되고, 전극 패드의 이면에는 제2 절연막이 형성되지 않는다. 따라서, 전극 패드 이면에 형성된 제2 절연막을 제거하는 공정이 불필요하게 되어, 신뢰성이 높은 관통 전극의 형성이 가능하게 됨과 함께, 제조 코스트를 저감할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제1 공정에서, 상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 제1면측에 접착층을 개재하여 접합되어 있는 상기 반도체 기판이 이용되는 것이 바람직하다.
상기의 구성에 따르면, 상기 반도체 기판에 상기 보강판을 접합함으로써, 연마 등에 의해서 기판 두께를 얇게 한 반도체 기판을 사용하기 쉽게 된다. 반도체 기판의 기판 두께가 두꺼우면, 반도체 기판에 관통 구멍을 형성할 때, 에칭 시간이 길게 되므로 코스트 업이 생긴다거나, 구멍의 형상을 컨트롤하는 것이 곤란하게 되지만, 기판 두께를 얇게 함으로써 상기 문제점을 회피할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제2 공정에서, 전착 재료가 폴리이미드 혹은 에폭시인 것이 바람직하다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 반도체 기판의 제1면에 형성된 제1 절연막이 산화막인 것이 바람직하다.
또한, 본 발명에 따른 반도체 장치는, 상기의 목적을 달성하기 위해, 반도체 기판의 제1면에 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드 와 상기 반도체 기판의 제2면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치로서, 제1면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에서, 상기 반도체 기판에 관통 구멍이 형성되어 있고, 상기 관통 구멍의 내벽, 및 상기 반도체 기판의 제2면에는 제2 절연막이 형성되어 있음과 함께, 상기 전극 패드의 바로 아래의 제1 절연막에서도, 상기 전극 패드 이면을 상기 반도체 기판의 제2면측에 노출시키도록 개구되어 있고, 상기 제1 절연막의 개구부의 측면은, 상기 관통 구멍의 내벽에서 노출하고 있는 것을 특징으로 한다.
상기의 구성에 따르면, 상술한 제조 방법을 이용하여 반도체를 제조하는 것이 가능하게 된다. 즉, 제2 절연막을 전착에 의해서 형성함으로써, 해당 제2 절연막은 반도체 기판에 형성된 관통 구멍의 내벽, 및 반도체 기판의 제2면에만 형성되고, 전극 패드의 바로 아래의 제1 절연막은, 상기 제2 절연막을 마스크로 하는 에칭에 의해서 개구되기 때문에, 상기 제1 절연막의 개구부 측면은 상기 관통 구멍의 내벽에서 노출한다.
또한, 이러한 구성에 의해, 상기 반도체 장치에서는, 제1 절연막을 개구할 때의 에칭에서 제1 절연막의 사이드 에칭이 생기기 어려워, 제1 절연막의 사이드 에칭에 기인하는 리크나 커버리지 불량이 억제된다.
또한, 반도체 기판에 에칭 등으로 관통 구멍을 형성할 때, 상기 에칭이 제1 절연막에 도달한 곳에서 가로 방향으로 에칭이 진행하여, 노치가 들어가는 현상이 보인다. 관통 구멍의 내벽면 전체가 제2 절연막으로 절연되는 종래의 구성에서는, 상기 노치부에 제2 절연막이 충분히 형성되지 않아, 리크의 우려가 생긴다.
이에 대하여, 상기의 구성에서는, 상술한 바와 같은 노치가 생긴 경우에도, 관통 구멍의 내벽면에서는, 상기 노치 부분에서, 제1 절연막의 노출면과 제2 절연막의 노출면이 접촉하고, 이 접촉 부분은 양호하게 되기 때문에, 상기 리크의 우려가 생기지 않는다.
또한, 상기 반도체 장치에서는, 상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 반도체 기판의 제1면측에 접착층을 개재하여 접합되어 있는 것이 바람직하다.
또한, 상기 반도체 장치에서는, 상기 반도체 장치는, 상기 보강판이 광 투과성 부재이고, 상기 반도체 기판과 상기 보강판 사이에는 CCD 센서가 배치된 고체 촬상 소자인 구성으로 할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해서 충분히 알 수 있다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
본 발명의 일 실시예에 대하여 도 1 내지 도 8b에 기초하여 설명하면 이하와 같다. 우선은, 본 실시예에 따른 반도체 장치에서, 관통 전극을 구비한 반도체 장치의 전극부 부근의 단면 구조를 도 1에 도시한다.
도 1에 도시하는 반도체 장치에서는, 반도체 웨이퍼(예를 들면 Si 웨이퍼)(1)의 제1면(기판 표면에 상당함)에, 제1 절연막(2)을 개재하여, 그 위에 단층 혹 은 다층 구조(통상은 다층 구조)의 금속 배선층이 형성되어 있다. 이 금속 배선층 상의 소정의 단자에는 도시하지 않은 반도체 소자가 접속되어 있고, 이 반도체 소자의 신호 입출력을 행하기 위한 전극 패드(3)가 형성되어 있다. 도 1에서는, 상기 금속 배선층에서 전극 패드(3)만을 기재하고 있다. 또한, 금속 배선층의 위에는, 산화막이나 질화막으로 이루어지는 보호막(4)이 형성되어 있다. 또한, 반도체 웨이퍼(1)로서는, Si 이외의 반도체 기판, 예를 들면 GaAs 등도 사용 가능하다. 또한, 제1 절연막(2)으로서는, 예를 들면, Si 산화막 등의 산화막을 이용할 수 있다.
상기 반도체 장치에서, 관통 전극은 전극 패드(3)의 영역에 형성된다. 이 때문에, 반도체 웨이퍼(1)에서, 전극 패드(3) 바로 아래에는 관통 구멍이 형성되고, 해당 관통 구멍 내벽과 반도체 웨이퍼(1)의 제2면(기판 이면에 상당함)을 피복하도록 제2 절연막(5)이 형성되어 있다. 그리고, 관통 구멍의 내벽으로부터 반도체 웨이퍼(1)의 제2면에 걸쳐서 도체층(6)이 형성되고, 관통 구멍 내벽의 도체층(6)이 관통 전극의 기능을 갖는다. 이 때, 전극 패드(3) 및 도체층(6)은, 제1 절연막(2) 및 제2 절연막(5)에 의해서, 반도체 웨이퍼(1)에 대한 절연성이 유지된다.
반도체 웨이퍼(1)의 제2면에서의 도체층(6)은, 외부 입출력 단자(7)와 접속되고, 반도체 웨이퍼(1)의 제2면은 보호막(8)에 의해서 외부 입출력 단자(7)만이 개구된다. 이에 의해, 반도체 웨이퍼(1)의 제1면에 존재하는 전극 패드(3)와, 제2면에 존재하는 외부 입출력 단자(7)가 도체층(6)에 의해서 도통된다.
도 1에 도시하는 반도체 장치에서, 관통 전극의 형성 프로세스를 도 2a∼도 2c 및 도 3a∼도 3c를 참조하여 이하에 설명한다.
도 2a는 반도체 웨이퍼(1)의 전극 패드(3) 부분의 단면 구조를 도시한 모식도로서, 반도체 웨이퍼(1)의 제1면에서, 제1 절연막(2), 전극 패드(3)를 포함하는 금속 배선층, 및 보호막(4)까지가 형성된 상태를 도시하고 있다.
도 2a의 상태에서, 반도체 웨이퍼(1)는 이면 연마에 의해 300㎛로 연삭되어 있다. 이는, 후공정에서 반도체 웨이퍼(1)에 관통 구멍을 형성할 때, 반도체 웨이퍼(1)가 크면(관통 구멍이 깊으면) 에칭 시간이 길게 되어 코스트 업으로 되거나, 구멍의 형상을 컨트롤하는 것이 곤란하게 되기 때문이다. 즉, 반도체 웨이퍼(1)의 기판 두께를 어느 정도 얇게 함으로써, 에칭 깊이를 얕게 하고 있다. 또, 반대로, 반도체 웨이퍼(1)를 너무나 지나치게 얇게 하면, 후공정에서의 취급이 어렵게 되어, 파손의 위험성이 높게 되거나, 휨이 발생하기 때문에, 본 실시예에서는 300㎛로 하였다.
다음으로, 반도체 웨이퍼(1)의 이면 연마면에 레지스트(11)를 도포하고, 제1면의 전극 패드(3)에 대응한 위치를 개구하도록 레지스트(11)의 노광·현상을 행한다. 레지스트(11)는, 반도체 웨이퍼(1)에 관통 구멍을 형성하기 위한 드라이 에칭에서 마스크로 되는 것이다. 이 상태까지가 도 2a에 도시된다.
다음으로, 도 2b에 도시한 바와 같이, 레지스트(11)를 마스크로 하여, 반도체 웨이퍼(1)를 드라이 에칭한다. 반도체 웨이퍼(1)가 에칭되어, 전극 패드(3) 바로 아래의 제1 절연막(2)이 노출되면, 에칭의 진행이 멈춘다. 에칭 후에는, 레지스트(11)를 박리해 둔다.
다음으로, 도 2c에 도시한 바와 같이, 반도체 웨이퍼(1)를 음극으로 하여 전착을 실시하고, 전착 레지스트에 의해서 제2 절연막(5)을 상기 관통 구멍의 내벽 및 반도체 웨이퍼(1)의 제2면(이면)에 형성한다. 상기 전착 레지스트의 재료로서는, 폴리이미드 또는 에폭시 등이 이용 가능하다. 또한, 이 때, 반도체 웨이퍼(1)와 전기적으로 접속되어 있는 전극 패드(3)가 전착액에 대하여 노출되어 있으면, 그 부분에까지 전착 레지스트가 형성된다. 이 때문에, 반도체 웨이퍼(1) 표면을 미리 다른 레지스트나 보호 필름으로 피복하여 놓거나, 반도체 웨이퍼(1) 표면이 전착액에 닿지 않는 구조의 장치를 이용할 필요가 있다.
상기 전착 레지스트는 도전성을 갖는 부분, 즉 음극인 반도체 웨이퍼(1) 노출면에만 형성된다. 이 때문에, 상기 전착 레지스트에 의해서 형성되는 제2 절연막(5)은 반도체 웨이퍼(1)의 제2면 및 관통 구멍의 내벽에만 석출되고, 전극 패드(3) 바로 아래의 제1 절연막(2) 이면에는 석출되지 않는다. 이에 의해, 종래와 같이, 제2 절연막(5) 형성 후에, 제1 절연막(2) 이면의 절연막을 제거하기 위해 특별한 패터닝 등의 처리는 필요하지 않고, 제2 절연막(5)에 의해서 용이하게 관통 구멍의 내벽 절연을 취하는 것이 가능하다.
여기서는, 시판의 전착 레지스트 용액을 이용하여, 소정의 막 두께까지 전착을 행한 후, 세정, 경화를 행함으로써 제2 절연막(5)이 형성된다. 이 때, 전착 레지스트의 핀홀이나 관통 구멍의 위쪽 모서리구에서 막 두께가 얇게 되는 것 등을 고려하여, 15㎛ 정도의 막 두께까지 전착을 실시하면 된다.
다음으로, 도 3a에 도시한 바와 같이, 제2 절연막(5)을 마스크로 하여, 전극 패드(3) 바로 아래의 제1 절연막(2)을 드라이 에칭해서, 전극 패드(3)의 이면을 노출시키게 한다. 이 때, 전극 패드(3) 이면의 제1 절연막(2)을 에칭하기 위해, 새롭게 특별한 마스크 형성 등의 처리는 전혀 불필요하다. 즉, 관통 구멍이 형성된 반도체 웨이퍼(1)에 레지스트를 도포하고, 패터닝하거나, 복수회의 CVD에 의한 절연막 형성 등의 처리는 불필요하고, 얼라인먼트 등의 작업이 전혀 필요하지 않기 때문에, 매우 용이하게 전극 패드(3)를 개구시키는 것이 가능하다.
다음으로, 도 3b에 도시한 바와 같이, 반도체 웨이퍼(1) 이면으로부터 전해 도금을 위한 시드 메탈층을 CVD에 의해 형성한다. 이 시드 메탈층의 형성에서는, 물론, 스퍼터등, CVD 이외의 방법을 이용하여도 된다. 여기서는, 관통 구멍 내부에까지 시드 메탈층을 형성할 필요가 있고, 또한 이 구멍이 깊기 때문에, 좁은 공간에까지 양호하게 막 형성이 가능한 CVD법을 선택하고 있다. 상기 시드 메탈층으로서는, 예를 들면, TiN을 0.1㎛, Cu를 0.5㎛ 형성한다.
다음으로, 전극 패드(3) 이면과 후에 형성되는 외부 입출력 단자(7)를 전기적으로 접속하는 재배선 패턴으로 되는 도전층(6)을, 상기 시드 메탈층의 위에 전해 구리 도금 등으로 형성한다. 이를 위해, 우선은, 반도체 웨이퍼(1) 이면에 레지스트(12)를 도포하고, 해당 레지스트(12)에서 재배선 패턴을 노광·현상 등의 통상의 포토리소그래피 공정에 의해 형성한다. 또한, 구멍이 형성된 반도체 웨이퍼(1)에 대하여, 액상의 레지스트를 도포하는 것이 곤란한 경우에는, 레지스트(12)로서 드라이 필름 레지스트 등을 이용하는 것도 가능하다.
계속해서, 상기 시드 메탈층을 음극으로 하여 전해 구리 도금을 행함으로써, 상기 레지스트(12)의 개구 부분에 대응하는 재배선 패턴의 막 두께를 증가시켜, 도전층(6)으로 한다. 도체층(6)의 막 두께는, 후공정에서 외부 입출력 단자(7)로서 땜납볼을 탑재하기 때문에, 두께는 10㎛로 하였다.
다음으로, 도 3c에 도시한 바와 같이, 레지스트(12)를 제거하여, 불필요한 시드 메탈층을 에칭 제거한다. 또한, 반도체 웨이퍼(1)의 이면 전체에 감광성 절연 수지에 의해서 보호막(8)을 형성한다. 보호막(8)에서는, 노광·현상 등의 포토리소그래피 공정에 의해서 외부 입출력 단자(7)의 형성부가 개구된다. 그리고, 보호막(8)의 개구부에, 외부 입출력 단자(7)로 되는 땜납볼을 탑재하고, 개별의 반도체 칩에 다이싱함으로써, 도 1에 도시하는 반도체 장치가 완성된다.
계속해서, 본 발명에 따른 관통 전극을 구비한 반도체 장치를 이용하여 이루어지는 CCD(Charge Coupled Device) 패키지의 구조예를, 도 4를 참조하여 이하에 설명한다. 또한, 도 4에서, 도 1에 도시하는 반도체 장치와 마찬가지인 구성 및 작용을 갖는 부재에 대해서는, 동일한 부재 번호를 붙이고 설명을 행한다.
도 4에 도시하는 CCD 패키지에서는, 반도체 웨이퍼(1)의 제1면에 형성된 전극 패드(3)의 바로 아래에 관통 구멍이 형성되고, 제1면에 형성된 전극 패드(3)와 반도체 웨이퍼(1)의 제2면에 형성된 외부 입출력 단자(7)가 구리 도금으로 이루어지는 도체층(6)에 의해 전기적으로 접속되어 있다.
이 때, 전극 패드(3) 및 도체층(6)과 반도체 웨이퍼(1)는 전기적으로 절연되어 있다. 즉, 반도체 웨이퍼(1)의 제1면에 형성된 제1 절연막(2)과 관통 구멍 내벽 및 반도체 웨이퍼(1)의 제2면에 형성되어 있는 제2 절연막(5)에 의해 상기 절연 성이 유지되고 있는 것을 알고 있다.
또한, 반도체 웨이퍼(1)의 제1면에는 접착제(21)를 이용하여 글래스판(22)이 접착되어 있다. 접착제(21)는, 반도체 웨이퍼(1)의 제1면에 형성되어 있는 CCD 센서부(23)를 피하도록 형성되어 있다.
상기 CCD 패키지의 제조 프로세스를 도 5a∼도 5c, 도 6a 및 도 6b를 참조하여 이하에 설명한다.
우선, 도 5a에 도시한 바와 같이, 제1 절연막(2), 전극 패드(3)를 포함하는 금속 배선층, 및 CCD 센서부(23)가 형성되어 있는 반도체 웨이퍼(1)의 제1면에, 접착제(21)의 층을 형성한다. 접착제(21)는, CCD 센서부(23)의 형성 영역을 피하도록 형성된다. 이는, CCD 센서부(23) 상에 접착제(21)를 형성하면, CCD 센서부(23)가 광학적으로 열화하기 때문이다. 접착제(21)는, 디스펜스나 인쇄법 등 기지의 수단에 의해 반도체 웨이퍼(1) 상에 형성된다. 또한, 경우에 따라서는 반도체 웨이퍼(1)와 접합되는 글래스판(22)측에 형성하여도 된다.
마이크로렌즈 등을 구비한 CCD 센서부(23)의 보호를 위해, 소정의 두께로 형성된 접착제(21)를 개재하여, 반도체 웨이퍼(1)에 글래스판(22)을 접합한다. 이 글래스판(22)은, CCD 센서부(23)의 보호와, 얇게 한 반도체 웨이퍼(1)의 보강을 위해 이용되는 것이다. 금회는 0.5㎜ 두께의 글래스판(22)을 이용하였다.
다음으로, 반도체 웨이퍼(1)의 이면을 연마하여, 반도체 웨이퍼(1)를 1OO㎛의 두께로 연삭한다. 이는, 반도체 웨이퍼(1)를 가능한 한 얇게 함으로써 CCD 패키지의 두께를 작게 하는 것을 목적으로 하고 있다. 단, CCD 센서부(23)의 영역에 는 접착제(21)가 없기 때문에 공간으로 되어 있고, 이러한 공간이 있는 상태에서 너무 얇게 이면 연마하면, 반도체 웨이퍼(1)를 파손할 우려가 있다. 물론, 통상의 이면 연마법에 의해 1OO㎛ 이하로 반도체 웨이퍼(1)를 미리 연마해 놓고, 접착제(21)를 형성한 글래스판(22)에 반도체 웨이퍼(1)를 접합하는 등의 방법에 의해 이 과제를 해결하는 것도 가능하다.
다음으로, 반도체 웨이퍼(1)의 이면 연마면에 레지스트(11)를 도포하고, 제1면의 전극 패드(3)에 대응한 위치를 개구하도록 레지스트(11)의 노광·현상을 행한다. 레지스트(11)는, 반도체 웨이퍼(1)의 드라이 에칭에서 마스크로 된다. 이 상태까지가 도 5a에 도시된다.
다음으로, 도 5b에 도시한 바와 같이, 레지스트(11)를 마스크로 하여 반도체 웨이퍼(1)를 드라이 에칭한다. 반도체 웨이퍼(1)가 에칭되어, 전극 패드(3) 바로 아래의 제1 절연막(2)이 노출되면, 에칭의 진행이 멈춘다. 상기 에칭 후에는, 레지스트(11)를 박리해 둔다.
다음으로, 도 5c에 도시한 바와 같이, 반도체 웨이퍼(1)를 음극으로 하여 전착을 실시하고, 전착 레지스트(예를 들면, 전착 폴리이미드)에 의해서 제2 절연막(5)을 반도체 웨이퍼(1)에서의 관통 구멍의 내벽 및 제2면(이면)에 형성한다. 상기 제2 절연막(5)은, 소정의 막 두께까지 전착을 행한 후, 세정, 경화를 행함으로써, 도 5c와 같은 상태가 얻어진다. 전착 레지스트의 핀홀이나 Si 구멍의 위쪽 모서리구에서 막 두께가 얇게 되는 것 등을 고려하여, 10㎛ 정도의 막 두께까지 전착을 실시하였다.
전착 레지스트로 이루어지는 제2 절연막(5)은, 음극인 반도체 웨이퍼(1)의 노출면에만 형성되기 때문에, 얼라인먼트나 패터닝 등을 행하지 않고 용이하게 반도체 웨이퍼(1)의 내벽 절연이 가능하게 된다.
다음으로, 도 6a에 도시한 바와 같이, 상술한 제2 절연막(5)을 마스크로, 전극 패드(3) 바로 아래의 제1 절연막(2)을 드라이 에칭하여, 전극 패드(3)의 이면을 노출시키게 한다. 이와 같이, 전착 레지스트를 마스크로 하는 드라이 에칭에 의해 산화막(제1 절연막(2))을 에칭하기 때문에, 새롭게 특별한 마스크 형성 등의 처리는 전혀 불필요하다.
다음으로, 반도체 웨이퍼(1) 이면으로부터 전해 도금을 위한 시드 메탈층을 스퍼터에 의해 형성한다. 물론, 증착이나 CVD 등, 스퍼터 이외의 방법으로 시드 메탈층을 형성하여도 된다. 금회는, 역스퍼터를 0.5kw에서 5분 행하고, 계속해서 Ti를 0.1㎛, Cu를 0.5㎛ 스퍼터하였다. 이 조건에서, 반도체 웨이퍼(1)의 관통 구멍 내벽에는 0.2 내지 0.3㎛ 정도의 금속막이 형성된 것을 확인하였다.
다음으로, 전극 패드(3) 이면과 외부 입출력 단자(7)를 전기적으로 접속하는 재배선 패턴으로 되는 도전층(6)을 전해 구리 도금으로 형성한다. 이를 위해서는, 우선, 반도체 웨이퍼(1) 이면에 레지스트를 도포한다. 구멍이 개방된 반도체 웨이퍼(1)에 액상의 레지스트를 도포하는 것이 곤란한 경우에는 드라이 필름 레지스트 등을 이용하여도 된다. 상기 레지스트에서, 재배선 패턴을 노광·현상 등의 통상의 포토리소그래피 공정에 의해 형성하고, 상기 시드 메탈층을 음극으로 하여 전해 구리 도금을 행하여, 도전층(6)을 형성한다. 후공정에서, 입출력 단자로서 땜납볼 을 탑재하기 때문에, 도전층(6)의 두께는 1O㎛로 하였다. 전해 도금이 종료되면, 레지스트를 제거하고, 불필요한 시드 메탈층을 에칭 제거함으로써, 도 6a의 상태가 얻어진다.
재배선 패턴으로 되는 도전층(6)은, 이것을 전해 도금으로 형성하는 이외에도, 도전성 페이스트를 패턴 인쇄함으로써 배선을 형성하는 것도 가능하고, 금속을 증착이나 스퍼터에 의해 형성하고, 패턴 에칭함으로써 형성하는 등, 다른 방법을 이용하는 것도 가능하다. 예를 들면, Ti를 0.2㎛, CuNi 합금을 0.6㎛ 스퍼터하고, 레지스트 패턴을 형성한 후에 웨트 에칭함으로써도 도전층(6)을 형성하는 것이 가능하였다.
다음으로, 반도체 웨이퍼(1) 이면 전체에 감광성 절연 수지를 도포하고, 외부 입출력 단자(7)인 땜납볼 탑재부를 개구함으로써, 보호막(8)을 형성하였다. 또한, 상기 개구부에 외부 입출력 단자(7)인 땜납볼을 탑재하고, 개별의 반도체 칩에 다이싱함으로써, 도 4에 도시하는 CCD 패키지가 완성된다.
이상과 같이, 본 실시예에 따른 반도체 장치는, 반도체 웨이퍼(1)에 형성된 관통 구멍의 내벽 및 제2면을 절연하기 위한 제2 절연막(5)의 형성에서, 전착 레지스트를 이용하는 것을 특징으로 한다. 이에 의해, 도 1에 도시하는 반도체 장치에서의 제1 절연막(2) 및 제2 절연막(5)의 구조적인 관계는, 도 9에 도시하는 바와 같은 종래의 구성에서의 제1 절연막(102) 및 제2 절연막(105)의 구조적인 관계와는, 어느 정도 상이한 것으로 되어 있다.
즉, 도 1에 도시하는 본 발명의 구성에서는, 전극 패드(3) 바로 아래의 제1 절연막(2)에서, 에칭에 의한 개구부의 측면은, 반도체 웨이퍼(1)에 형성되는 관통 구멍의 내벽에서 노출되어 있다. 이는, 상술한 바와 같이, 제2 절연막(5)의 전착에 의한 형성 후, 해당 제2 절연막(5) 자체를 마스크로 하여, 제1 절연막(2)의 에칭을 실시하고 있기 때문이다.
한편, 도 9에 도시하는 종래의 구성에서는, 반도체 웨이퍼(101)에 형성되는 관통 구멍의 내벽에는 제2 절연막(105)만이 노출된다. 이는, 반도체 웨이퍼(101) 및 제1 절연막(102)을 에칭하여, 전극 패드(103)의 이면에까지 도달하는 관통 구멍을 형성한 후, 제2 절연막(105)을 형성하고 있기 때문이다.
이러한 구조상의 차이에 의한, 본 발명과 종래 구성의 여러 가지 상위점을 이하에 설명한다.
도 7a는, 종래 구성에서, 반도체 웨이퍼(101)의 관통 구멍 내부에서의 제1 절연막(102) 및 제2 절연막(105)의 형성 상태를 도시하는 도면이다.
상기 종래의 구성에서는, 우선, 반도체 웨이퍼(101)에 관통 구멍이 형성되고, 이 반도체 웨이퍼(101)를 마스크로 하여 제1 절연막(102)을 에칭하지만, 제1 절연막(102)의 에칭 시에는, 제1 절연막(102)에 사이드 에칭이 진행되어, 오버행부가 발생한다.
그리고, 상기 오버행부가 생기고 있는 상태에서, 아래 방향으로부터 CVD 등에 의해 제2 절연막(105)을 형성하면, 상기 오버행부에서 제2 절연막(105)이 얇게 되어, 경우에 따라서는 끊어지게 되기 때문에, 리크의 위험이 있다. 또한, 상기 오버행부에 의한 단차가 남아 있으면, 후공정에서 금속막을 형성할 때에도 커버리 지가 나쁘게 되어, 금속막이 끊어지게 되는 문제점으로도 연결된다. 물론, 오버행량이나 제2 절연막(105)의 막 두께 등에 의해, 상기 문제점의 발생의 위험성은 변하지만, 이러한 문제로 되는 경우도 있을 수 있다.
상기 문제점은, 제2 절연막(105)의 막 두께를 두껍게 하는 것으로 그 위험을 회피할 수 있다. 그러나, 예를 들면, 0.5㎛의 오버행을 회피하기 위해 0.5㎛ 이상의 절연막을 측벽에 형성하기 위해서는, 반도체 웨이퍼(101) 상면(바닥면)에서는 1∼5㎛ 정도의 막 두께를 형성할 필요가 있고, 막 두께를 두껍게 하기 위해서는 코스트 업으로 된다.
또한, 후공정에서, 전극 패드(103) 하부에 형성된 제2 절연막(105)을 에칭 제거할 필요가 있기 때문에, 함부로 막 두께를 두껍게 해 놓으면, 이 에칭에도 시간이 걸려 코스트 업으로 된다.
이에 대하여, 도 7b는, 본 발명의 구성에서, 반도체 웨이퍼(1)의 관통 구멍 내부에서의 제1 절연막(2) 및 제2 절연막(5)의 형성 상태를 도시하는 도면이다.
본 발명과 같이, 전착에 의해서 제2 절연막(5)을 형성하는 경우, 반도체 웨이퍼(1)의 관통 구멍 내벽에도, 반도체 웨이퍼(1)의 제2면(이면)에도 균일하게 막 형성이 행하여진다. 또한, 10㎛ 정도의 절연막을 형성하는 것은 용이하다.
또한, 전착 후의 제2 절연막(5)의 형상은, 도 7b에 도시한 바와 같이, 제1 절연막(2)과의 접합부에서 다소의 처짐이 발생하게 된다. 이 처짐 부분이 제1 절연막(2)에 대한 마스크로 되어, 제1 절연막(2)의 사이드 에칭을 방지하는 효과가 있다. 이러한 것들에 의해, 본 발명의 구성에서는, 제1 절연막(2)의 사이드 에칭 에 기인하는 리크나 커버리지 불량이 억제되는 이점이 있다.
또한, 종래의 구성에서는, 도 8a에 도시한 바와 같이, 반도체 웨이퍼(101)를 드라이 에칭하여 관통 구멍을 형성할 때, 상기 에칭이 제1 절연막(102)에 도달한 곳에서 가로 방향으로 에칭이 진행하여, 노치가 들어가는 현상이 보인다. 이 노치는, 에칭 레이트를 낮추는 등에 의해 작게 하는 것이 가능하지만, 이 경우에는, 프로세스 시간이 길게 되어 생산성을 떨어뜨리게 된다.
반도체 웨이퍼(101)와 제1 절연막(102) 사이에 상기 노치가 생기고 있는 경우에, CVD 등에 의해 제2 절연막(105)을 형성하면, 도 8b에 도시한 바와 같이, 상기 노치부에 제2 절연막(105)이 충분히 형성되지 않고, 경우에 따라서는 리크의 위험이 있다.
한편, 본 발명의 구성에서도, 반도체 웨이퍼(1)를 드라이 에칭하여 관통 구멍을 형성할 때, 종래와 마찬가지로, 반도체 웨이퍼(1)와 제1 절연막(2) 사이에 노치가 들어갈 가능성이 있다. 그러나, 본 발명의 경우에는, 상술한 바와 같은 노치가 생긴 경우에도, 전착에 의한 제2 절연막(5)의 형성 시에, 반도체 웨이퍼(1)의 노출면에 제2 절연막(5)이 전착된 것에 의한 문제없다.
즉, 본 발명의 구성에서는, 상술한 바와 같은 노치가 생긴 경우에서도, 관통 구멍의 내벽면에서는, 상기 노치 부분에서, 제1 절연막(2)의 노출면과 제2 절연막(5)의 노출면이 접촉하고, 이 접촉 부분은 양호하게 되기 때문에, 상기 리크의 우려가 생기지 않는다.
발명의 구성란에서 이루어진 구체적인 실시 양태 또는 실시예는, 어디까지 나, 본 발명의 기술 내용을 분명하게 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석될 것이 아니라, 본 발명의 정신과 이하에 기재하는 특허청구범위의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 신뢰성이 높은 관통 전극을, 용이하게 낮은 코스트로 형성할 수 있다.

Claims (7)

  1. 반도체 기판의 제1면에 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치의 제조 방법으로서,
    제1면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에서, 상기 반도체 기판에 관통 구멍을 형성하는 제1 공정과,
    상기 반도체 기판에 형성된 관통 구멍의 내벽, 및 상기 반도체 기판의 제2면에, 상기 반도체 기판을 음극으로 하는 전착에 의해서 제2 절연막을 형성하는 제2 공정과,
    상기 제2 절연막을 마스크로 하여 상기 제1 절연막을 에칭해서, 상기 전극 패드 이면을 상기 반도체 기판의 제2면측에 노출시키는 제3 공정과,
    상기 관통 구멍 내에, 상기 관통 전극으로 되는 도전층을 형성하는 제4 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정에서, 상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 제1면측에 접착층을 개재하여 접합되어 있는 상기 반도체 기판이 사용되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 공정에서, 전착 재료가 폴리이미드 혹은 에폭시인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판의 제1면에 형성된 제1 절연막이 산화막인 반도체 장치의 제조 방법.
  5. 반도체 기판의 제1면에 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치로서,
    제1면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에서, 상기 반도체 기판에 관통 구멍이 형성되어 있고,
    상기 관통 구멍의 내벽, 및 상기 반도체 기판의 제2면에는 제2 절연막이 형성되어 있음과 함께,
    상기 전극 패드의 바로 아래의 제1 절연막에서도, 상기 전극 패드 이면을 상기 반도체 기판의 제2면측에 노출시키도록 개구되어 있고, 상기 제1 절연막의 개구부의 측면은, 상기 관통 구멍의 내벽에서 노출되어 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 반도체 기판의 제1면측에 접착층을 개재하여 접합되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체 장치는, 상기 보강판이 광 투과성 부재이고, 상기 반도체 기판과 상기 보강판 사이에는 CCD 센서가 배치된 고체 촬상 소자인 반도체 장치.
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