KR20060039613A - 플립 칩 조립 구조를 가지는 칩-온-보드 패키지 및 그제조 방법 - Google Patents

플립 칩 조립 구조를 가지는 칩-온-보드 패키지 및 그제조 방법 Download PDF

Info

Publication number
KR20060039613A
KR20060039613A KR20040088783A KR20040088783A KR20060039613A KR 20060039613 A KR20060039613 A KR 20060039613A KR 20040088783 A KR20040088783 A KR 20040088783A KR 20040088783 A KR20040088783 A KR 20040088783A KR 20060039613 A KR20060039613 A KR 20060039613A
Authority
KR
South Korea
Prior art keywords
chip
insulating film
metal
board package
integrated circuit
Prior art date
Application number
KR20040088783A
Other languages
English (en)
Other versions
KR100610144B1 (ko
Inventor
김동한
강사윤
이석원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20040088783A priority Critical patent/KR100610144B1/ko
Priority to US11/181,145 priority patent/US7315086B2/en
Publication of KR20060039613A publication Critical patent/KR20060039613A/ko
Application granted granted Critical
Publication of KR100610144B1 publication Critical patent/KR100610144B1/ko
Priority to US11/941,421 priority patent/US20080081456A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 플립 칩 조립 구조를 가지는 칩-온-보드 패키지 및 그 제조 방법에 관한 것이다. 본 발명에 따른 칩-온-보드 패키지는 절연성 필름의 바깥쪽 표면에 금속 패턴이 형성되고 안쪽 표면에 집적회로 칩의 활성면이 향하도록 배치된다. 절연성 필름 내부에는 금속 패턴의 밑면을 노출시키는 관통 구멍이 형성되고, 집적회로 칩 활성면에는 절연성 필름의 두께보다 큰 높이를 가지는 금속 범프가 형성된다. 금속 범프는 관통 구멍을 통하여 금속 패턴과 직접 접합된다. 이러한 구조는 제조 원가를 감소시키고 제조 공정을 단순화시킬 수 있다.
집적회로 카드, 칩-온-보드 패키지, 금속 범프, 금속 패턴, 플립 칩

Description

플립 칩 조립 구조를 가지는 칩-온-보드 패키지 및 그 제조 방법 {chip-on-board package having flip chip assembly structure and manufacturing method thereof}
도 1은 종래 기술에 따른 칩-온-보드 패키지의 한 예를 나타내는 단면도이다.
도 2는 종래 기술에 따른 칩-온-보드 패키지의 다른 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 플립 칩 조립 구조의 칩-온-보드 패키지를 나타내는 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 칩-온-보드 패키지의 제조 방법을 나타내는 단면도들이다.
<도면에 사용된 참조 번호의 설명>
9: 카드 본체(card body)
10, 20, 30: 칩-온-보드 패키지(chip-on-board (COB) package)
11, 21, 31: 접촉 단자(contact terminal)
21a, 21b: 제2 금속 패턴, 상호연결 비아(interconnection via)
12, 22, 32: 절연성 필름(insulating film)
12a, 22a, 32a: (절연성 필름의) 바깥쪽 표면(outer face)
12b, 22b, 32b: (절연성 필름의) 안쪽 표면(inner face)
12c, 32c: (절연성 필름의) 관통 구멍(through hole)
13, 23, 33: 집적회로 칩(IC chip)
13a, 23a, 33a: (집적회로 칩의) 활성면(active surface)
14, 24, 34: 금속 와이어(metal wire), 금속 범프(metal bump)
15: 몰딩 수지(molding resin)
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 플립 칩 조립 구조를 가지는 칩-온-보드 패키지 및 그 제조 방법에 관한 것이다.
최근, 자기 띠가 형성된 통상적인 마그네틱 카드(magnetic card)를 대체하는 것으로, 집적회로 칩이 내장된 집적회로 카드(IC card)의 사용이 늘고 있다. 일반적으로 집적회로 카드에는 칩-온-보드(chip-on-board; COB) 패키지의 형태로 집적회로 칩이 장착된다.
도 1은 종래 기술에 따른 칩-온-보드 패키지의 한 예를 나타내는 단면도이다. 도 1을 참조하면, 칩-온-보드 패키지(10)는 카드 본체(9)의 한쪽 면을 통하여 카드 본체(9)의 내부에 장착된다. 칩-온-보드 패키지(10)에 형성된 금속 패턴(11)은 카드 본체(9)의 외부로 노출되며 집적회로 카드의 접촉 단자(contact terminal) 역할을 한다.
금속 패턴(11)은 얇은 절연성 필름(12)의 바깥쪽 표면(12a)에 형성된다. 절연성 필름(12)의 안쪽 표면(12b)에는 집적회로 칩(13)이 부착되며, 집적회로 칩(13)의 가장자리에 인접하여 절연성 필름(12)에는 관통 구멍(12c)이 형성된다. 이 관통 구멍(12c)을 통하여 절연성 필름(12) 바깥쪽 표면(12a)에 형성된 금속 패턴(11)과 안쪽 표면(12b)에 부착된 집적회로 칩(13)이 전기적으로 연결될 수 있다. 이 때의 전기적 연결수단으로는 금속 와이어(14)가 사용된다. 절연성 필름(12)의 안쪽 표면(12b)에는 또한 집적회로 칩(13)과 금속 와이어(14)를 밀봉하는 몰딩 수지(15)가 형성된다. 몰딩 수지(15)는 집적회로 칩(13)과 금속 와이어(14)를 보호하고 고정한다.
이러한 구성의 칩-온-보드 패키지(10)는 전형적인 패키지 조립 방법에 의하여 제조된다. 따라서 우수한 양산성을 가질 수 있다는 점이 장점이다. 그러나, 집적회로 카드는 제품 특성상 그 두께가 매우 얇고(대체로 1㎜ 미만) 잘 휘어지기 때문에, 이로 인하여 카드 본체(9)에 장착된 칩-온-보드 패키지(10)에 불량이 발생할 수 있다. 즉, 집적회로 칩(13)의 활성면(13a)이 절연성 필름(12)의 반대쪽을 향하고 있고 금속 패턴(11)도 집적회로 칩(13)과 반대쪽인 절연성 필름(12)의 바깥쪽 표면(12a)에 형성되기 때문에, 금속 와이어(14)의 길이가 상대적으로 매우 길어진다. 따라서, 몰딩 수지(15)에 의하여 보호됨에도 불구하고 금속 와이어(14)는 종종 카드 휘어짐에 따른 접속 불량을 일으킨다.
도 2는 종래 기술에 따른 칩-온-보드 패키지의 다른 예를 나타내는 단면도이 다. 도 2에 도시된 칩-온-보드 패키지(20)는 금속 와이어와 몰딩 수지를 사용하는 대신에 플립 칩 조립 구조를 가진다.
도 2를 참조하면, 집적회로 칩(23)은 활성면(23a)이 절연성 필름(22) 쪽을 바로 향하도록 배치된다. 집적회로 칩(23)의 활성면(23a)에는 금속 범프(24)가 형성되고, 절연성 필름(22)의 안쪽 표면(22b)에는 제2 금속 패턴(21a)이 형성된다. 제2 금속 패턴(21a)은 상호연결 비아(21b)를 통하여 절연성 필름(22)의 바깥쪽 표면(22a)에 형성된 제1 금속 패턴(21), 즉 접촉 단자와 전기적으로 연결된다. 따라서, 금속 범프(24)와 제2 금속 패턴(21a) 사이의 물리적 접합에 의하여 집적회로 칩(23)과 제1 금속 패턴(21)이 전기적으로 연결된다.
이러한 플립 칩 조립 구조는 전술한 금속 와이어 대신에 금속 범프(24)를 사용하여 전기적 연결을 구현하기 때문에, 카드 휘어짐에 따른 접속 불량이 감소할 뿐만 아니라 전술한 몰딩 수지를 사용할 필요도 없어진다. 그러나, 전기적 연결수단으로 금속 범프(24)를 사용하기 위해서는 절연성 필름(22)의 안쪽 표면(22b)에 제2 금속 패턴(21a)을 반드시 형성해야 하기 때문에, 금속 와이어를 사용하는 방식에 비하여 제조 원가가 상승하는 단점이 있다.
절연성 필름(22)에 금속 패턴(21, 21a)을 형성하려면 금속판을 절연성 필름(22)의 표면(22a, 22b) 전체에 부착한 후 사진 공정을 통하여 패턴 외의 부분을 식각하여 제거하는 방법을 사용한다. 따라서, 제2 금속 패턴(21a)을 추가로 형성하여 금속 범프(24)를 사용하는 방식이 금속 와이어를 사용하는 방식에 비하여 훨씬 제조 원가가 매우 높다. 더구나, 제2 금속 패턴(21a)을 형성하는 공정은 제1 금속 패 턴(21)을 형성하는 공정과 별도로 진행되므로 제조 공정상의 이점도 없다.
본 발명은 이상 설명한 바와 같은 종래 기술에서의 여러 문제점들을 모두 해결하기 위한 것으로, 본 발명의 목적은 제조 원가를 감소시키고 제조 공정을 단순화시켜 가격 경쟁력을 높일 수 있는 칩-온-보드 패키지의 구조와 그 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 카드 휘어짐에 따른 전기적 연결수단의 접속 불량을 방지하여 제품 신뢰성을 향상시킬 수 있는 칩-온-보드 패키지의 구조와 그 제조 방법을 제공하기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 다음과 같은 구성을 가지는 플립 칩 조립 구조의 칩-온-보드 패키지와 그 제조 방법을 제공한다.
본 발명에 따른 칩-온-보드 패키지는, 제1 표면과, 상기 제1 표면에 반대되는 제2 표면과, 내부에 형성된 관통 구멍을 가지는 절연성 필름; 상기 절연성 필름의 상기 제1 표면에 형성되고, 상기 관통 구멍을 통하여 부분적으로 노출되는 금속 패턴; 활성면을 가지며, 상기 활성면이 상기 절연성 필름을 향하도록 상기 절연성 필름의 상기 제2 표면에 배치되는 집적회로 칩; 및 상기 집적회로 칩의 상기 활성면에 형성되며, 상기 절연성 필름의 상기 관통 구멍을 통하여 상기 금속 패턴과 물리적으로 접합되고 전기적으로 연결되는 금속 범프를 포함하여 구성된다.
본 발명에 따른 칩-온-보드 패키지에 있어서, 상기 금속 범프는 상기 절연성 필름의 두께보다 큰 높이를 가질 수 있다. 바람직하게는, 상기 금속 범프의 높이가 약 40㎛이고, 상기 절연성 필름의 두께가 약 10㎛ 내지 20㎛이다. 또한, 상기 금속 범프의 소재는 금이고, 상기 절연성 필름의 소재는 에폭시 또는 폴리이미드인 것이 바람직하다. 또한, 상기 금속 범프의 폭은 약 20㎛, 상기 관통 구멍의 직경은 약 1㎜인 것이 바람직하다.
본 발명에 따른 칩-온-보드 패키지의 제조 방법은, 제1 표면과, 상기 제1 표면에 반대되는 제2 표면을 가지는 절연성 필름의 내부에 관통 구멍을 형성하는 단계; 상기 절연성 필름의 상기 제1 표면에, 상기 관통 구멍을 통하여 부분적으로 노출되도록 금속 패턴을 형성하는 단계; 집적회로 칩의 활성면에 금속 범프를 형성하는 단계; 및 상기 활성면이 상기 절연성 필름을 향하도록 상기 절연성 필름의 상기 제2 표면에 상기 집적회로 칩을 배치하고, 상기 관통 구멍을 통하여 상기 금속 범프와 상기 금속 패턴을 물리적으로 접합되고 전기적으로 연결하는 단계를 포함하여 구성된다.
본 발명에 따른 칩-온-보드 패키지의 제조 방법에 있어서, 상기 관통 구멍의 형성 단계는 펀치를 이용하여 이루어질 수 있다. 또한, 상기 금속 패턴의 형성 단계는 상기 절연성 필름의 상기 제1 표면 전체에 금속판을 부착하는 단계와, 상기 금속판을 원하는 형태로 사진 식각하는 단계를 포함할 수 있다. 또한, 상기 금속 범프의 형성 단계는 전해도금 또는 스터드 범핑을 이용하여 이루어질 수 있다. 또한, 상기 금속 범프와 상기 금속 패턴의 접합 단계는 상기 집적회로 칩의 상기 활성면과 상기 절연성 필름의 상기 제2 표면 사이에 비도전성 접착제를 개재하여 접 합하는 단계를 포함할 수 있다.
본 발명은 상기 칩-온-보드 패키지를 카드 본체의 내부에 장착하고, 상기 칩-온-보드 패키지의 상기 금속 패턴을 접촉 단자로 사용하는 집적회로 카드를 제공한다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 3은 본 발명의 실시예에 따른 플립 칩 조립 구조의 칩-온-보드 패키지를 나타내는 단면도이다.
도 3을 참조하면, 본 실시예의 칩-온-보드 패키지(30)는 카드 본체(9)의 한쪽 면을 통하여 카드 본체(9)의 내부에 장착된다. 칩-온-보드 패키지(30)는 카드 본체(9)의 외부로 노출되어 집적회로 카드의 접촉 단자 역할을 금속 패턴(31)을 포함한다. 금속 패턴(31)은 얇은 절연성 필름(32)의 바깥쪽 표면(32a)에 형성된다. 금속 패턴(31)의 소재는 구리(Cu)와 같은 금속이며, 표면에 금(Au)과 같은 금속이 도금될 수 있다. 절연성 필름(32)의 소재는 에폭시(epoxy), 폴리이미드(polyimide)와 같은 수지 계열이며, 두께는 대략 10㎛ 내지 20㎛이다.
절연성 필름(32)은 내부에 형성된 관통 구멍(32c)을 포함한다. 관통 구멍(32c)을 통하여 금속 패턴(31)의 밑면이 부분적으로 노출된다. 절연성 필름(32)의 안쪽 표면(32b)에는 집적회로 칩(33)이 배치된다. 이 때 집적회로 칩(33)의 활성면(33a)은 절연성 필름(32)을 향한다. 집적회로 칩(33)의 활성면(33a)에는 금속 범프(34)가 형성된다.
금속 범프(34)는 절연성 필름(32)의 관통 구멍(32c)을 통하여 금속 패턴(31)과 직접 물리적으로 접합되고 전기적으로 연결된다. 따라서, 금속 범프(34)는 최소한 절연성 필름(32)의 두께보다 큰 높이를 가진다. 금속 범프(34)의 높이는 대략 40㎛ 내외이다. 또한, 금속 범프(34)는 관통 구멍(32c)의 직경보다 작은 폭을 가진다. 관통 구멍(32c)의 직경은 약 1㎜이고, 금속 범프(34)의 폭은 약 20㎛이다. 금속 범프(34)의 소재로는 금(Au)이 사용되는 것이 바람직하지만, 그 밖의 다른 금속들도 사용할 수 있다.
이상과 같이 관통 구멍(32c)을 통하여 금속 범프(34)와 금속 패턴(31)을 직접 접합시키는 구조는 종래와 같이 절연성 필름(32)의 안쪽 표면(32b)에 추가로 금속 패턴을 형성할 필요가 없다. 또한, 종래의 금속 와이어 대신에 금속 범프(34)를 사용하는 플립 칩 구조이기 때문에 몰딩 수지를 형성할 필요도 없다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 칩-온-보드 패키지의 제조 방 법을 나타내는 단면도들이다. 이하, 도 4a 내지 도 4d를 참조하여 칩-온-보드 패키지의 제조 방법에 대하여 설명한다. 제조 방법에 대한 설명으로부터 칩-온-보드 패키지의 구조 또한 보다 명확해질 것이다.
도 4a는 절연성 필름(32)의 소정의 위치에 관통 구멍(32c)을 형성하는 단계를 나타낸다. 관통 구멍(32c)의 위치는 집적회로 칩(도 3의 33)에 형성된 금속 범프(도 3의 34)의 위치에 대응한다. 관통 구멍(32c)은 펀치(punch)와 같이 구멍을 뚫는 기구를 이용하여 쉽게 형성할 수 있다.
관통 구멍(32c)을 형성한 후, 도 4b에 도시된 바와 같이 절연성 필름(32)의 바깥쪽 표면(32a)에 금속 패턴(31)을 형성한다. 금속 패턴(31)을 형성하기 위하여 먼저 금속 패턴(31)의 소재인 금속판을 절연성 필름(32)의 바깥쪽 표면(32a) 전체에 부착한다. 그리고 나서, 공지기술인 사진 식각(photo etching) 공정을 이용하여 금속판을 원하는 형태로 식각함으로써 금속 패턴(31)을 형성한다. 이 때 금속 패턴(31)의 밑면은 금속 범프와 접합될 수 있도록 절연성 필름(32)에 앞서 형성된 관통 구멍(32c)을 통하여 부분적으로 노출된다.
한편, 별도의 공정을 통하여 도 4c에 도시된 바와 같이 집적회로 칩(33)의 활성면(33a)에 금속 범프(34)를 형성한다. 금속 범프(34)는 공지기술인 전해도금(electroplating) 또는 스터드 범핑(stud bumping) 공정을 이용하여 활성면(33a) 상의 입출력 패드(도시되지 않음) 위에 형성한다.
이어서, 도 4d에 도시된 바와 같이 집적회로 칩(33)을 절연성 필름(32)의 안쪽 표면(32b)에 배치한 후, 금속 범프(34)를 관통 구멍(32c) 안으로 삽입한다. 그 리고 소정의 열과 진동을 가하면서, 금속 범프(34)와 금속 패턴(31)을 물리적으로 접합시킨다. 이 때 집적회로 칩(33)의 활성면(33a)과 절연성 필름(32)의 안쪽 표면(32b) 사이에는 비도전성 접착제(non-conductive adhesive)를 개재하여 집적회로 칩(33)과 절연성 필름(32) 사이의 접합력을 향상시킬 수 있다. 비도전성 접착제는 필름 형태, 페이스트(paste) 형태가 모두 가능하다.
이러한 과정을 거쳐 칩-온-보드 패키지(30)의 제조를 완료한다.
지금까지 설명한 바와 같이, 본 발명에 따른 칩-온-보드 패키지는 절연성 필름의 한 면에만 금속 패턴이 형성된 구조이므로 종래의 양면 금속 패턴 구조에 비하여 제조 원가를 대폭 절감할 수 있다. 또한, 제조 공정 면에서도 절연성 필름의 한쪽 면에만 금속 패턴을 형성하는 본 발명의 제조 공정이 훨씬 간단함은 물론이다. 한편, 금속 와이어와 몰딩 수지를 사용하는 종래 기술과 비교하더라도 와이어 본딩 공정과 몰딩 공정이 필요없기 때문에 제조 공정이 훨씬 간단해진다. 이와 같이 본 발명에 따른 칩-온-보드 패키지와 그 제조 방법은 제조 원가를 감소시키고 제조 공정을 단순화시킬 수 있으므로, 칩-온-보드 패키지뿐만 아니라 이를 사용하는 집적회로 카드의 가격 경쟁력을 높일 수 있는 효과가 있다.
아울러, 본 발명에 따른 칩-온-보드 패키지는 종래의 금속 와이어 대신에 금속 범프를 사용하는 플립 칩 구조이기 때문에 카드 휘어짐에 따른 종래의 접속 불량 문제를 효과적으로 방지할 수 있고 제품 신뢰성을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (13)

  1. 제1 표면과, 상기 제1 표면에 반대되는 제2 표면과, 내부에 형성된 관통 구멍을 가지는 절연성 필름;
    상기 절연성 필름의 상기 제1 표면에 형성되고, 상기 관통 구멍을 통하여 부분적으로 노출되는 금속 패턴;
    활성면을 가지며, 상기 활성면이 상기 절연성 필름을 향하도록 상기 절연성 필름의 상기 제2 표면에 배치되는 집적회로 칩; 및
    상기 집적회로 칩의 상기 활성면에 형성되며, 상기 절연성 필름의 상기 관통 구멍을 통하여 상기 금속 패턴과 물리적으로 접합되고 전기적으로 연결되는 금속 범프를 포함하는 칩-온-보드 패키지.
  2. 제1 항에 있어서,
    상기 금속 범프는 상기 절연성 필름의 두께보다 큰 높이를 가지는 것을 특징으로 하는 칩-온-보드 패키지.
  3. 제2 항에 있어서,
    상기 금속 범프의 높이는 약 40㎛이고, 상기 절연성 필름의 두께는 약 10㎛ 내지 20㎛인 것을 특징으로 하는 칩-온-보드 패키지.
  4. 제1 항에 있어서,
    상기 금속 범프의 소재는 금인 것을 특징으로 하는 칩-온-보드 패키지.
  5. 제1 항에 있어서,
    상기 절연성 필름의 소재는 에폭시 또는 폴리이미드인 것을 특징으로 하는 칩-온-보드 패키지.
  6. 제1 항에 있어서,
    상기 금속 범프의 폭은 약 20㎛인 것을 특징으로 하는 칩-온-보드 패키지.
  7. 제1 항에 있어서,
    상기 관통 구멍의 직경은 약 1㎜인 것을 특징으로 하는 칩-온-보드 패키지.
  8. 제1 표면과, 상기 제1 표면에 반대되는 제2 표면을 가지는 절연성 필름의 내부에 관통 구멍을 형성하는 단계;
    상기 절연성 필름의 상기 제1 표면에, 상기 관통 구멍을 통하여 부분적으로 노출되도록 금속 패턴을 형성하는 단계;
    집적회로 칩의 활성면에 금속 범프를 형성하는 단계; 및
    상기 활성면이 상기 절연성 필름을 향하도록 상기 절연성 필름의 상기 제2 표면에 상기 집적회로 칩을 배치하고, 상기 관통 구멍을 통하여 상기 금속 범프와 상기 금속 패턴을 물리적으로 접합되고 전기적으로 연결하는 단계를 포함하는 칩-온-보드 패키지의 제조 방법.
  9. 제8 항에 있어서,
    상기 관통 구멍의 형성 단계는 펀치를 이용하여 이루어지는 것을 특징으로 하는 칩-온-보드 패키지의 제조 방법.
  10. 제8 항에 있어서,
    상기 금속 패턴의 형성 단계는 상기 절연성 필름의 상기 제1 표면 전체에 금속판을 부착하는 단계와, 상기 금속판을 원하는 형태로 사진 식각하는 단계를 포함하는 것을 특징으로 하는 칩-온-보드 패키지의 제조 방법.
  11. 제8 항에 있어서,
    상기 금속 범프의 형성 단계는 전해도금 또는 스터드 범핑을 이용하여 이루어지는 것을 특징으로 하는 칩-온-보드 패키지의 제조 방법.
  12. 제8 항에 있어서,
    상기 금속 범프와 상기 금속 패턴의 접합 단계는 상기 집적회로 칩의 상기 활성면과 상기 절연성 필름의 상기 제2 표면 사이에 비도전성 접착제를 개재하여 접합하는 단계를 포함하는 것을 특징으로 하는 칩-온-보드 패키지의 제조 방법.
  13. 제1 항 내지 제7 항 중의 어느 한 항에 기재된 칩-온-보드 패키지를 카드 본체의 내부에 장착하고, 상기 칩-온-보드 패키지의 상기 금속 패턴을 접촉 단자로 사용하는 것을 특징으로 하는 집적회로 카드.
KR20040088783A 2004-11-03 2004-11-03 플립 칩 조립 구조를 가지는 칩-온-보드 패키지의 제조 방법 KR100610144B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20040088783A KR100610144B1 (ko) 2004-11-03 2004-11-03 플립 칩 조립 구조를 가지는 칩-온-보드 패키지의 제조 방법
US11/181,145 US7315086B2 (en) 2004-11-03 2005-07-13 Chip-on-board package having flip chip assembly structure and manufacturing method thereof
US11/941,421 US20080081456A1 (en) 2004-11-03 2007-11-16 Chip-on-board package having flip chip assembly structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20040088783A KR100610144B1 (ko) 2004-11-03 2004-11-03 플립 칩 조립 구조를 가지는 칩-온-보드 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060039613A true KR20060039613A (ko) 2006-05-09
KR100610144B1 KR100610144B1 (ko) 2006-08-09

Family

ID=36260859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040088783A KR100610144B1 (ko) 2004-11-03 2004-11-03 플립 칩 조립 구조를 가지는 칩-온-보드 패키지의 제조 방법

Country Status (2)

Country Link
US (2) US7315086B2 (ko)
KR (1) KR100610144B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
US7745260B2 (en) * 2008-09-22 2010-06-29 Freescale Semiconductor, Inc. Method of forming semiconductor package
US9508626B2 (en) * 2010-04-23 2016-11-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
CN102646606B (zh) * 2011-02-16 2014-12-24 中电智能卡有限责任公司 Ic卡模块的封装方法
EP3151167B1 (en) * 2015-09-30 2020-05-20 Nxp B.V. Dual-interface ic card module
CN108963035B (zh) * 2018-07-30 2020-04-03 安徽科技学院 一种带侧面保护的cob封装光电芯片的制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3832769A (en) * 1971-05-26 1974-09-03 Minnesota Mining & Mfg Circuitry and method
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
EP0482940B1 (en) * 1990-10-24 1996-03-27 Nec Corporation Method of forming an electrical connection for an integrated circuit
JPH0547847A (ja) 1991-08-09 1993-02-26 Seiko Epson Corp 半導体装置
JP2606110B2 (ja) 1993-12-15 1997-04-30 日本電気株式会社 多層基板およびその製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5742100A (en) * 1995-03-27 1998-04-21 Motorola, Inc. Structure having flip-chip connected substrates
KR19980025889A (ko) 1996-10-05 1998-07-15 김광호 중합체층이 개재된 반도체 칩과 기판 간의 범프 접속 구조
JP3301355B2 (ja) * 1997-07-30 2002-07-15 日立電線株式会社 半導体装置、半導体装置用ｔａｂテープ及びその製造方法、並びに半導体装置の製造方法
DE19752404C1 (de) * 1997-11-26 1999-08-19 Siemens Ag Verfahren zum Herstellen eines Kontaktflächen aufweisenden Trägerelements, das ein Trägersubstrat mit einem Halbleiterchip mit sehr geringer Dicke bildet
SG77652A1 (en) * 1998-03-18 2001-01-16 Hitachi Cable Semiconductor device lead-patterning substrate and electronics device and method for fabricating same
US6100112A (en) * 1998-05-28 2000-08-08 The Furukawa Electric Co., Ltd. Method of manufacturing a tape carrier with bump
WO2000002245A1 (fr) * 1998-07-01 2000-01-13 Seiko Epson Corporation Dispositif a semi-conducteur, procede de fabrication associe, carte imprimee et dispositif electronique
US6387732B1 (en) * 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
US6285081B1 (en) * 1999-07-13 2001-09-04 Micron Technology, Inc. Deflectable interconnect
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP2002231762A (ja) * 2001-02-01 2002-08-16 Toppan Forms Co Ltd Ｉｃチップの実装方法とｉｃチップ実装体
JP4034046B2 (ja) * 2001-06-07 2008-01-16 日本碍子株式会社 高精度な貫通孔を有する多層板、及び、回路基板
JP2003086629A (ja) 2001-09-13 2003-03-20 Hitachi Ltd Ｃｏｆ型半導体装置及びその製造方法
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
KR100510518B1 (ko) * 2003-01-30 2005-08-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 패키지 방법

Also Published As

Publication number Publication date
US7315086B2 (en) 2008-01-01
KR100610144B1 (ko) 2006-08-09
US20060091511A1 (en) 2006-05-04
US20080081456A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
US7728422B2 (en) Semiconductor package, integrated circuit cards incorporating the semiconductor package, and method of manufacturing the same
CN101322231B (zh) 高密度三维半导体晶片封装
US6208019B1 (en) Ultra-thin card-type semiconductor device having an embredded semiconductor element in a space provided therein
JP2001189415A (ja) ワイヤボンディング方法及びこれを用いた半導体パッケージ
JP2002110898A (ja) 半導体装置
JP2002231885A (ja) 半導体装置
US8399993B2 (en) Embedded package and method for manufacturing the same
US7315086B2 (en) Chip-on-board package having flip chip assembly structure and manufacturing method thereof
CN102412225A (zh) Bga半导体封装及其制造方法
US20060261456A1 (en) Micromodule, particularly for chip card
JP2014178731A (ja) 半導体装置の製造方法
JP2001177005A (ja) 半導体装置及びその製造方法
JP4435074B2 (ja) 半導体装置およびその製造方法
JP4645911B2 (ja) 複合部品
JP4522802B2 (ja) Ｉｃモジュール
JP2003067695A (ja) 半導体装置
US9633297B2 (en) IC module, IC card, and IC module substrate
JP3889311B2 (ja) プリント配線板
KR101168413B1 (ko) 리드 프레임 및 그 제조 방법
KR100891652B1 (ko) 반도체 칩 실장용 기판
JP2007234683A (ja) 半導体装置およびその製造方法
JP3737093B2 (ja) 半導体装置
KR100818077B1 (ko) 정렬 핀을 사용하여 비지에이 적층 패키지를 제조하는 방법
JPH11330148A (ja) 半導体装置
KR20210062130A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14