KR20050021469A - 전계 효과 트랜지스터, 그 이용 방법 및 그 제조 방법 - Google Patents

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인피네온 테크놀로지스 아게
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Abstract

도핑된 채널 영역이 오목부(72)를 따라 배열된 반도체층(10)을 가진 수직 전계 효과 트랜지스터에 대해 기술되어 있다. "매설"된 단자 영역(18, 54)은 반도체층(10)의 표면에까지 이른다. 이러한 전계 효과 트랜지스터는 탁월한 전기적인 특성을 가지며 제조가 단순하다.

Description

전계 효과 트랜지스터, 그 이용 및 그 제조 방법{FIELD EFFECT TRANSISTOR, ASSOCIATED USE, AND ASSOCIATED PRODUCTION METHOD}
본 발명은 반도체 층에, 도핑 채널 영역, 2개의 단자 영역(각각 드레인 및 소스로서 지칭됨), 제어 영역(게이트로서 지칭됨), 및 제어 영역과 채널 영역 사이의 전기 절연 영역을 포함하는 전계 효과 트랜지스터에 관한 것이다.
반도체 층은 10-4 Ω/cm 내지 108 Ω/cm의 전기 저항율을 가진 물질, 예를 들어, 실리콘 또는 갈륨 비소를 포함한다. 반도체 층은, 예를 들어, n형 도핑 또는 p형 도핑의 반도체 기판이다. 그러나, 예를 들어, SOI (실리콘 온 인슐레이터) 기술에 따라서 절연 기판 상에 반도체 층이 형성되는 기술이 있다.
전계 효과 트랜지스터는 채널 영역에 형성되는 채널의 유형에 따라서 n형 트랜지스터와 p형 트랜지스터로 구별된다.
전계 효과 트랜지스터의 구성에 대한 약간의 개선 또는 변경에도 양품율이 상당히 개선 또는 증가하도록, 다수의 전계 효과 트랜지스터가 하나의 집적 회로 배열로 배열된다.
본 발명의 목적은, 특히 단순한 방식으로 제조될 수 있으며, 처리될 반도체 웨이퍼의 표면에 따라 작은 영역 조건으로 제조될 수 있는 단일 구성의 전계 효과 트랜지스터를 명시하는 것이다. 또한, 관련 사용 및 관련 제조 방법을 명시하는 것이다.
전계 효과 트랜지스터에 관한 목적은 청구항 1에 기술된 특징을 가진 전계 효과 트랜지스터에 의해 달성된다. 이에 대한 전개(development)는 종속항에 기술되어 있다.
본 발명에 따른 전계 효과 트랜지스터는 반도체 층 내에 오목부(depression)를 포함하며, 제어 영역과 전기 절연 영역은 상술한 오목부 내에 배열되어 있다. 채널 영역은 반도체 층의 오목부를 따라 진행한다. 오목부는 처리되어야 할 반도체 층의 표면에 하나의 개구부를 가지고 있으며, 하나의 단자 영역은 상술한 개구부 근처에 배치된다. 다른 단자 영역이 개구부 근처의 단자 영역보다 개구부로부터 더 멀리 떨어져 있으며, 따라서, 개구부로부터 이격된 단자 영역이라 한다. 개구부로부터 이격된 단자 영역은 예를 들어, 오목부의 끝단에 위치한다. 본 발명에 따른 전계 효과 트랜지스터에서, 개구부로부터 이격된 단자 영역은, 반도체 층의 내부로부터, 개구부를 포함하는 즉, 표면에 도달하는 전기 전도 접속부에 전기 전도 접속되어 있는 반도체 층의 표면까지 이른다.
본 발명에 따른 전계 효과 트랜지스터는, 채널 영역이 반도체 층의 표면에 대해 수직인 방향으로 또는 상술한 표면에 대해 최소한 교차하게 연장하는 전계 효과 트랜지스터이다. 결과적으로, 전계 효과 트랜지스터에 필요한 영역은 필요한 채널 길이와는 무관하게 되고, 1 미만의 계수에 걸쳐서만 채널 영역의 경사 위치에 의존하게 된다. 그러나, 평면의 전계 효과 트랜지스터와 비교하여, 반도체 층의 내부에 영역이 존재하는 개구부로부터의 이격된 단자 영역은 처리될 표면에 도달하거나 전기 전도 접속을 통해 상술한 표면에 전기 전도 접속되기 때문에, 트랜지스터를 통합 전기 회로에 통합하는 것은 더 이상 복잡하지 않다.
본 발명에 따른 전계 효과 트랜지스터의 하나의 전개에서, 2개의 단자 영역은 동일 도펀트 농도와, 동일 전도 형태, 즉, n 전도 또는 p 전도의 도펀트를 가진다. 하나의 구체예에서, 채널 영역은 단자 영역에 반대의 전도 형태의 도핑을 가지며 양 단자 영역에 인접한다. 단자 영역들 사이의 추가적인 도핑 영역은 이러한 구체예에는 존재하지 않는다.
다음의 구체예에서, 채널 영역은 오목부의 깊이의 적어도 2/3에 대응하는 길이를 갖는다. 이러한 전개에서, 오목부는 필요한 채널 길이를 얻는데 필요한 깊이까지 들어간다.
다른 전개에서, 오목부는 트렌치이다. 트렌치의 길이는 트랜지스터의 폭, 즉, 전계 효과 트랜지스터의 임계 파라미터를 결정한다. 다른 전개에서, 오목부는 예를 들어, 최소한 2배만큼 홀의 직경 또는 폭을 초과하는 깊이를 가진 홀이다. 홀의 직경은 트랜지스터의 폭을 결정한다. 깊이는 게이트 길이를 결정한다. 원통형의 홀인 경우에, 홀의 측벽에 층이 매우 균일하게 증착될 수 있다.
본 발명에 따른 전계 효과 트랜지스터의 다음 전개에서, 채널 영역은 트렌치의 양 측면상에 존재하거나 홀의 전체 주변부를 따라 존재한다. 이들 측정값으로 인해, 비교적 큰 트랜지스터 폭을 가진 트랜지스터를 단순한 방식으로 또한 제조할 수 있다.
한편, 다른 전개에서, 채널 영역은 트렌치의 한 쪽에만 존재하거나 홀의 주변의 일부를 따라서만 존재한다. 비교적 작은 폭을 필요로 하는 트랜지스터를 단순한 방식으로 제조할 수 있다. 채널 영역이 점유하지 않는 트렌치 또는 홀의 주변의 영역은 다른 구성 요소의 배열용으로 또는 절연 영역의 일부로서 이용된다.
본 발명의 방법의 다음 전개에서, 개구부로부터 이격된 단자 영역은 제어 영역이 배열되는 복수의 오목부 영역 내에서 연장한다. 예를 들어, 전계 효과 트랜지스터는 캐스케이드 형식으로 늘어선 2 이상의 오목부를 포함한다. 캐스케이딩은 영역 요건을 추가로 감소시킨다. 또한, 개구부로부터 이격된 단자 영역은 캐스케이딩의 개수와는 무관하게, 전계 효과 트랜지스터 당 한번 표면에 도달되어야 한다.
다음 전개에서, 제어 영역의 오목부와, 전계 효과 트랜지스터와 하나의 인접하는 전기 구성 요소 사이의 전기 절연 물질로 채워진 오목부는 동일 깊이를 가진다. 따라서, 2개의 오목부는 일반적인 리소그래피 프로세스의 단순한 방식으로 제조될 수 있다.
대조적으로, 다른 전개에서, 제어 영역의 오목부는 전계 효과 트랜지스터와 하나의 인접하는 전자 구성 요소 사이의 전기 절연 물질로 완전히 채워진 오목부에 비해 작은 깊이를 가진다. 이러한 측정값에 의해, 절연 물질의 오목부는, 그다지 깊지는 않지만 넓은 절연부와 비교하여, 절연 기능에 악영향을 주지 않고 협소하게 만들어질 수 있다.
다음 전개에서, 전계 효과 트랜지스터의 개별적인 구성 요소는 9 볼트 초과, 15볼트 초과, 그러나 30볼트 미만의 전압의 스위칭을 가능하게 하는 치수 및/또는 구조를 가지고 있다.
- 예를 들어, 절연 영역은 최소한 15nm 또는 최소한 20nm의 절연 두께를 가지고 있다.
- 오목부를 따라 존재하는 단자 영역 간의 거리는 최소한 0.4㎛(마이크로미터)이다.
- 단자 영역은 평면의 전계 효과 트랜지스터의 도핑 프로파일에 비해 대략 200nm/decade의 얕은 도핑 프로파일 그레디언트를 가진다. 특히, 얕은 도핑 프로파일 그레디언트는 도펀트의 상이한 침투 깊이를 고려하여 단순한 방식으로 생성될 수 있다.
상술한 측정값에 의해, 동일 전기 특성을 가진 평면의 전계 효과 트랜지스터에 비해 절반 미만의 영역 조건을 필요로 하는 전계 효과 트랜지스터를 제조할 수 있다. 영역 절약은 상술한 범위의 스위칭 전압에서 특히 크며, 오목부를 제조하는 제조 비용에 비해 상당히 가치가 있다.
추가로, 본 발명은 전계 효과 트랜지스터, 특히 상술한 스위치 전압의 전계 효과 트랜지스터를, 메모리 셀 어레이의 워드 라인 또는 비트 라인에서의 구동 트랜지스터로서 이용하는 것과 관련되어 있다. 특히, 상술한 스위칭 전압은, 복수의 셀만이 동시에 소거될 수 있거나 복수의 EEPROM(전기적 소거형 프로그램가능 판독 전용 메모리)이 동시에 소거될 수 있는 소위 플래쉬 메모리와 같이, 비휘발성 메모리 셀을 소거하지만 또한 프로그래밍하는데 필요하다.
특히, 본 발명에 따른 전계 효과 트랜지스터는, 메모리 셀 어레이가 구동을 위한 평면 전계 효과 트랜지스터의 사용으로 메모리 유닛의 칩 영역의 30% 미만을 차지하는 경우의 메모리 셀 어레이의 집적도로 사용된다.
추가로, 본 발명은 본 발명에 따른 전계 효과 트랜지스터를 제조하는 특히 단순한 제조 방법에 관한 것이며,
- 처리될 표면을 가진 반도체 층이 제공되며,
- 표면 부근의 단자 영역과 표면으로부터 이격된 단자 영역은 도핑에 의해 반도체 층 내부로 삽입되고,
- 적어도 하나의 오목부는 표면 부근의 단자 영역으로부터 표면으로부터 이격된 단자 영역까지 제어 영역용으로 에칭되며,
- 전기 절연층은 오목부에 증착되며,
- 전기 전도 제어 영역은 오목부 내부에 삽입된다.
본 발명에 따른 방법의 하나의 전개에서, 단자 영역의 도핑은 오목부의 에칭 및 충전 이전에 수행되고, 결과적으로 단일의 프로세싱이 된다.
다음 전개에서, 표면으로부터 이격된 단자 영역으로부터 표면으로 향하는 전도 영역이 도핑된다. 전기 전도 접속부는 도핑에 의해 단일의 방식으로 반도체 층 내부에 형성된다.
다른 전개에서, 소위 절연 트렌치인 절연 오목부는 제어 영역의 오목부와 동시에 에칭된다. 하나의 구체예에서, 절연 오목부는 제어 영역의 오목부와 동일한 깊이를 갖는다. 대안으로, 절연 오목부는 제어 영역의 오목부보다 깊다.
절연 오목부를 제조하기 위해서, 하나의 전개에서, 제어 영역의 오목부를 제조하기 위한 리소그래피 방법에 추가로 리소그래피 방법이 수행된다. 추가적인 리소그래피 방법에서, 절연 오목부는 전체 깊이 또는 그들이 제어 영역의 오목부의 깊이를 초과하는 깊이까지 에칭된다.
그러나, 상이한 깊이의 오목부에서의 다른 전개에서, 오목부는 보다 넓은 오목부가 보다 협소한 오목부보다 상당히 깊게 에칭되는 일반적인 에칭 프로세스에 의해 에칭된다.
다음의 실시예로부터 다른 전개를 얻을 수 있다. 본 발명의 실시예는 첨부 도면을 기준으로 이하에 설명된다.
도 1a 내지 도 1j는 제 1 실시예에 따른 수직 전계 효과 트랜지스터의 제조의 중간 단계를 도시하는 도면,
도 2a 및 도 2b는 제 2 실시예에 따른 수직 전계 효과 트랜지스터의 제조의 중간 단계를 도시하는 도면,
도 3은 EEPROM의 메모리 셀 어레이를 구동하기 위한 수직 전계 효과 트랜지스터의 사용을 도시하는 도면,
도 4는 수직 전계 효과 트랜지스터의 평면도,
도 5는 이중 캐스케이드 게이트 영역을 가진 수직 전계 효과 트랜지스터를 절단한 단면도,
도 6은 원통형 게이트 영역을 가진 병렬 접속의 수직 전계 효과 트랜지스터의 평면도.
이하의 본문은 9 볼트 내지 20 볼트의 전압을 게이트 영역의 임의의 캐스케이딩으로 스위칭하기 위한 수직 트랜지스터를 제조하는데 사용될 수 있는 프로세스 시퀀스를 설명한다. 프로세스 시퀀스의 여러 프로세스 단계는 동일 집적 회로 배열의 다른 구성 요소를 제조하기 위한 프로세스 단계와 조합될 수 있으며, 예를 들어, 평면의 전계 효과 트랜지스터의 얕은 트렌치 절연부(STI) 또는 게이트 스택을 제조하기 위한 프로세스 단계와 함께 실행될 수 있다. 다른 2개의 프로세스가 설명되며, 다른 제 1 프로세스는 동일 깊이의 트렌치를 가진 수직 전계 효과 트랜지스터에 관한 것으로서, 도 1a 내지 도 1j를 기준으로 설명된다.
도 1a는 p 도핑의 반도체 기판(10)을 도시한다. 제 1 방법 단계에서, 이산화 실리콘으로 구성된 산화층(12)이 형성되며, 그 두께는 예를 들어, 5nm이며, 대략 10분의 산화 지속 시간동안의 건조 산화로 800℃에서 형성되었다. 예를 들어, 실리콘 질소화물로 구성된 질소화물층(14)이 다음에 증착된다. 질소화물층(14)은 예를 들어, 100nm의 두께를 가지며, 예를 들어 LPCVD(저압의 화학 증기 증착) 방법으로 형성되었다. 이후에, 얕은 절연 트렌치가 실리콘 기판(10)의 다른 영역에 옵션으로 형성된다.
드레인 영역(16)의 리소그래피 방법과 관련하여, 다음에 포토레지스트층이 질소화물층(14) 상에 도포되고, 노출되어 현상되며, 컷아웃은 나중의 드레인 영역(16) 위에 형성된다. 다음에, 드레인 영역(16)이 다량으로 n 도핑되는 동안에, 즉 n+ 형 도핑을 얻는 동안에, 이온 주입이 실행된다. 이후에, 포토레지스트층의 잔부가 제거된다.
다음에, 소스 영역(18)을 형성하는 다음 리소그래피 방법이 실행된다. 이것 때문에, 포토레지스트층(20)이 질소화물층(14)에 도포된다. 포토레지스트층(20)은 노광되고 현상되어, 다음의 이온 주입(화살표 24를 참조)을 통해 이온이 도핑될 소스 영역(18)에 바로 침투하는 컷아웃(22)을 형성한다.
드레인 영역(16)과 소스 영역(18)은 그들이 동일한 측면 크기를 가지고 있다면 동일 포토마스크를 이용하여 또한 제조될 수 있다.
본 실시예에서, 반도체 기판(10)의 표면, 즉 드레인 영역(16)의 상부측과 소스 영역(18)의 중심간의 거리는 1㎛이다. 예를 들어, 대략 1020 ㎝-3(3제곱 센티미터 당 도핑 원자)의 농도는 드레인 영역(16)과 소스 영역(18)의 도펀트 농도로서 선택된다.
도 1b에 도시된 바와 같이, 포토레지스트층(20)의 잔부의 제거후에, 포토레지스트층(50)이 질소화물층(14)에 도포된다. 포토레지스트층(50)은 노광되고 현상되어 드레인 영역(16)과 소스 영역(18)의 에지 영역 각각 위에 컷아웃(52)을 형성한다. 이온이 주입 깊이를 감소시키는 복수의 연속적인 주입 단계로 컷아웃(52)을 관통하며, 이온이 수직 접속 영역(54)을 n+ 도핑한다. 실시예에서, 초기에 접속 영역(54)은 드레인 영역(16)과 소스 영역(18)을 접속시킨다. 화살표 56으로 표시된 이온 주입 후에, 포토레지스트층(50)의 잔부가 제거된다.
전체적인 프로세스 실행과 관련하여 보다 편리하다면 나중에, 예를 들어, 전계 효과 트랜지스터를 제조하기 위한 트렌치의 에칭 후에, 주입 단계가 또한 수행될 수 있다.
도 1c에 도시된 바와 같이, 다음에, 하드 마스크층(60)이 질소화물층(14)에 도포된다. 하드 마스크층(60)은 예를 들어, TEOS(테트라에틸 오쏘실리케이트)를 포함한다. 리소그래피 방법에서, 포토레지스트층은 하드 마스크층(60) 상에 증착되고, 노광되어 패터닝된다. 이후에, 하드 마스크(60)는 에칭 프로세스에서, 제조될 트렌치 상의 영역(62, 64, 66, 68)에서 개구된다. 다음의 RIE 에칭 단계에서, 하드 마스크(60)는 각각 드레인 영역(16)과 소스 영역(18)을 따라서 순서대로 늘어선 트렌치(70, 72, 74, 76)를 형성하는데 이용된다. 트렌치(70, 72, 74)는 예를 들어, 150nm의 폭(B1)을 가지며, 예를 들어, 1㎛의 깊이를 가진다. 본 실시예에서, 트렌치(76)는 폭(B1)의 대략 2배인 폭(B2)을 가진다. 또한, 본 실시예에서, 트렌치(76)는 대략 1㎛의 깊이를 가진다. 트렌치(70 내지 76) 모두는 소스 영역(18)까지 도달하고, 소스 영역(18)의 중심에서 대략 끝난다. 트렌치(74)는 드레인 영역(16)을 접속 영역(54)으로부터 절연시킨다. 다른 실시예에서, 트렌치(70 내지 76)는 도 1c에 도시된 것보다 큰 크기로 그들의 바닥부에서 둥글게 된다.
다음에, 하드 마스크(60)의 잔부가 제거된다. 옵션으로, 질소화물층(14)의 잔부가 다음에 제거될 수 있다. 그러나, 본 실시예에서, 질소화물층(14)의 잔부는 제거되지 않는다. 도 1d에 도시된 바와 같이, 예를 들어, 10nm의 두께를 가진 박막의 희생 산화물층(100)을 형성하기 위해 산화가 실행된다. 산화는 예를 들어, 800℃의 온도에서 실행된다.
예를 들어, 6nm의 두께를 가지며 LPCVD 방법(저압의 화학 증기 증착)으로 형성되는 희생 질소화물층(102)이 희생 산화물층(100)에 도포된다.
도 1e에 도시된 바와 같이, 바닥 산화물(120, 122, 124, 126)이 예를 들어, HDP 방법(고밀도 플라즈마)으로 트렌치(70 내지 76) 내부에 옵션으로 각각 삽입된다. HDP 방법으로 증착된 산화물은, 바닥 산화물(120, 122, 124, 126)만이 트렌치(70 내지 76)의 바닥부에 남아 있을 때까지 에칭백 프로세스로 에칭백된다.
그 다음, 트렌치(70 내지 76)가 비도핑의 희생 폴리실리콘(130)으로 채워진다. 그 다음, 희생 폴리실리콘(130)이 예를 들어, 화학 기계적 폴리싱 방법으로 트렌치(70 내지 76)의 상부 에지까지 평탄화 단계에서 제거된다.
도 1f에 도시된 바와 같이, 후속의 방법 단계에서, 포토레지스트층(140)이 평탄화 영역에 도포되고 노광되고 현상되어 트렌치(70, 74, 76) 위에 각각 컷아웃(142, 144, 146)을 형성한다. 대조적으로, 포토레지스트층(140)은 트렌치(72) 위에서는 밀폐되어 있다. 그 다음, 트렌치(70, 74, 76)에 배열된 희생 폴리실리콘(130)은 희생 질소화물층(102)에 대해서 선택적으로 습식 화학적으로 에칭된다. 바닥 산화물(120, 124, 126)은 각각 트렌치(70, 74, 76)에 남게 된다. 그 다음, 포토레지스트층(140)의 잔부가 제거된다.
후속의 에칭 단계에서, 희생 산화물층(102)이 옵션으로 트렌치(70, 74, 76)의 측벽으로부터 제거된다. 그러나, 희생 산화물층(102)이 트렌치(70, 74, 76)에 또한 남을 수 있기 때문에, 이러한 단계가 절대적으로 필요한 것은 아니다.
도 1g에 도시된 바와 같이, 다음에, 절연 물질(150), 예를 들어, TEOS가 트렌치(70, 74, 76)에 증착된다. 절연 물질(150)이 트렌치(70, 74, 76)를 채우면서 동시에 트랜지스터의 다른 부분에서 절연층으로서 동작하도록, 트렌치(70, 74, 76)의 에지를 넘어서 연장한다.
도 1h에 도시된 바와 같이, 포토레지스트층(160)이 도포되고, 노광되고 현상되어, 게이트 영역이 형성되도록 된 트렌치(72) 위에 컷아웃(162)을 형성한다. 그 다음, 절연층(150)이 컷아웃(162)의 영역에서 제거된다. 후속의 프로세스 단계에서, 희생 폴리실리콘(130)이 예를 들어, 트렌치(72) 내의 희생 질소화물층(102)에 대해서 선택적으로 습식 화학 에칭 프로세스에 의해 트렌치(72)로부터 제거된다. 바닥 산화물(122)은 트렌치(72) 내에 남게 된다. 포토레지스트층(160)의 잔부가 후속해서 제거된다.
도 1i에 도시된 바와 같이, 희생 질소화물층(102)과 희생 산화물층(100)이 2단계 에칭 프로세스에 의해 트렌치(72) 내에서 제거된다. 결과적으로, 트렌치(72)는 후속의 방법 단계에서 게이트 산화물의 증착에 대해 자유롭다. 바닥 산화물(122)은 트렌치(72)의 바닥부에 여전히 남게 되어, 트렌치(72)의 모서리 영역에서 그리고 트렌치(72)의 하부 에지 영역에서의 게이트 산화물의 정연한(neat) 증착을 촉진시킨다.
도 1j에 도시된 바와 같이, 게이트 산화물층(170)이 열산화에 의해 트렌치(72)의 측벽에 증착된다. 게이트 산화물층(170)은 예를 들어 이산화 실리콘을 포함하며, 예를 들어, 20nm의 두께를 가진다. 게이트 산화물층(170)을 형성하는 산화는 예를 들어, 800℃ 내지 1000℃의 온도 범위에서 실행된다.
후속의 방법 단계에서, 예를 들어, n 도핑의 비정질 실리콘(172)이 트렌치(72)에 증착되고, 따라서 전기적으로 도전성을 갖는다. 트렌치(72)는 예를 들어, LPCVD 방법에 의해 공형으로 채워지고, 그 결과, 트렌치(72) 내부에 홀 또는 공간이 형성되지 않는다. 절연 물질(150) 상에서 중지되는 화학 기계적 폴리싱 방법이 실행된다.
옵션으로, 산화물 캡이 예를 들어, 900℃의 온도에서, 그리고 예를 들어, 습식 산화 프로세스에서 10분동안의 산화로 트렌치(72) 위에 형성된다.
드레인 영역(16)에 도달하는 접촉 홀과, 접속 영역(54)에 도달하는 접촉 홀과, 비정질 실리콘(72)에 의해 형성된 게이트 영역에 도달하는 접촉 홀은 후속의 방법 단계에서 에칭된다. 트랜지스터를 제조하는 기지의 방법 단계가 이후에 수행된다.
수직 채널을 가진 최종적인 MOS 트랜지스터(금속 산화물 반도체)가 이하와 같이 기술될 수 있다.
- 소스 영역(16),
- 드레인 영역의 전기 단자(54)를 가진 드레인 영역(18),
- 채널 영역(액티브 영역)(180, 182).
게이트 길이는 소스 영역(16)과 드레인 영역(18)간의 거리와 동일하며, 즉, 트렌치의 깊이와 대략 동일하다. 게이트 폭은 트렌치(72)의 길이와 동일하며, 이는 단면도에는 도시되어 있지 않다.
이론적으로, p 채널 전계 효과 트랜지스터는 도 1a 내지 도 1j을 기준으로 설명된 바와 동일한 방식으로 제조된다. 그러나, 이러한 경우에, n 도핑의 실리콘 기판(10) 또는 대응하여 도핑된 웰이 스타팅 포인트로서 취해진다. 도 1a 내지 도 1j을 기준으로 형성된 도핑은 반대의 전도 유형의 도핑 물질로 수행된다.
도 1a 내지 도 1j을 기준으로 설명된 바와 동일한 깊이를 가진 트렌치(70 내지 76)에 대한 프로세스 시퀀스는 동일 게이트 길이를 가진 통상의 평면 트랜지스터와 비교하여 긴 게이트 길이를 가진 수직 트랜지스터의 공간 요건을 감소시켰다. 수직 트랜지스터와 절연부의 상이한 깊이의 트렌치에 대하여, 이러한 공간 요건은 다른 제 2 방법에서 추가로 감소될 수 있다. 필수적으로, 도 1a 내지 도 1j을 기준으로 설명된 프로세스 단계는 다른 제 2 방법의 경우에 또한 수행된다. 차이점은 도 2a 및 도 2b를 기준으로 설명된다.
다른 제 2 방법에서, 먼저, 도 1a 내지 도 1c를 기준으로 상술한 방법 단계 모두가 수행된다. 그러나, 트렌치(76)에 대응하며 트렌치 폭(B1)을 가진 트렌치(76a)가 제조, 즉, 4개의 트렌치(70a 내지 76a)가 동일 폭(B1) 및 동일 깊이를 가진다. 도 2a에서, 도 1a 내지 도 1b의 구성 요소와 일치하는 구성 요소는 동일 참조 부호로 표시되어 있지만, 아랫 첨자 a가 붙어 있다. 따라서, 트렌치(70a 내지 76a)는 하드 마스크층(60a)의 컷아웃 영역(62a 내지 68a)을 관통한다. 부분적으로 박막의 산화물층(12a) 위에 위치하는 질소화물층(14a) 위에 하드 마스크층(60a)이 도포되었다. 모든 트렌치(70a 내지 76a)는 실리콘 기판(10a)에 위치한다. 드레인 영역(16)에 대응하는 드레인 영역(16a)은 산화물층(12a) 바로 아래에 위치한다. 트렌치(62a 내지 68a)는 "매설"된 소스 영역(18a)으로 바로 연장한다.
트렌치(70a 내지 76a)는 실리콘에 대해서 선택적으로 용이하게 제거될 수 있는 충전 물질(200), 예를 들어, 포토레지스트, 다결정 게르마늄 또는 다결정 실리콘 게르마늄으로 실질적으로 채워진다.
도 2b에 도시된 바와 같이, 리소그래피 방법이 실행된 후에, 충전 물질(200)은 에칭 단계에 의해 트렌치(70a, 76a)로부터 또다시 제거된다. 트렌치(70a, 76a)의 바닥부(202, 204) 각각이 표면 영역(18a) 아래에 시차적으로 위치하도록, 트렌치(70a, 76a)가 깊어지는 추가적인 에칭이 수행된다.
도 2b를 기준으로 설명된 프로세스 단계 이후에는 도 1d 내지 도 1j를 기준으로 위에서 설명된 프로세스 단계가 수행된다.
p형 전계 효과 트랜지스터가 또한 도 2a 및 도 2b를 기준으로 설명된 바와 같은 방식으로 제조될 수 있다.
유사하게, 최종적으로 설명된 여러 프로세스에서, 게이트 영역의 길이는 트렌치(72a)의 깊이에 의해 근본적으로 결정된다. 그러나, 인접한 구성 요소에 대한 절연부만이 예를 들어 대략 100 내지 200nm의 깊은 트렌치(76a)의 폭(B1)을 가진다.
도 3은 메모리 셀 어레이(230)의 수직 전계 효과 트랜지스터(220 내지 226)의 이용을 도시한다. 수직 전계 효과 트랜지스터(220 내지 226)는 도 3에서 점선(234)으로 메모리 셀 어레이(230)와 분리된 구동 유닛(232)의 일부이다. 구동 유닛(232)은 예를 들어 소위 NOR 방법 또는 NAND 방법에 따라서 메모리 셀 어레이(230)를 구동한다.
수직 트랜지스터(220 내지 226)는 도 1a 내지 도 1j 또는 도 2a 내지 도 2b를 기준으로 상술한 방법에 의해 제조되었다. 트랜지스터(220, 222, 224, 226)의 단자(240, 242, 244, 246)는 순서대로 10 볼트, 16 볼트, -10 볼트 및 +10 볼트의 전위에 있다. 트랜지스터(220 내지 226)의 게이트 단자(250 내지 156)는 프로그래밍 방법 또는 소거 방법에 따라서 메모리 셀 어레이(230)의 메모리 셀을 구동하기 위해서 제어 유닛(도시 생략)에 의해 구동된다. 그러나, 구동 방법은 본 출원의 주된 문제가 아니며, 따라서 추가로 상세히 설명되지 않는다.
메모리 셀 어레이(230)의 메모리 셀(260)의 기본적인 회로가 도 3에 도시되어 있다. 메모리 매트릭스의 추가적인 메모리 셀이 화살표 262로 표시된다. 메모리 셀 어레이(230)의 다른 메모리 셀은 메모리 셀(260)과 유사하게 구성된다.
메모리 셀(260)은 메모리 트랜지스터(264)와 구동 트랜지스터(266)를 포함한다. 메모리 트랜지스터(264)는 게이트 단자(270)와 채널 영역 사이에 전하 저장 중간층(268)을 가진 전계 효과 트랜지스터이다. 게이트 단자(270)는 트랜지스터(224)의 단자(274)에 도달하고 트랜지스터(226)의 단자(276)에 도달하는 워드 라인(272)에 접속되어 있다. 트랜지스터(264)의 단자(278)는 보조 라인(280)에 도달하며, 그 전위는 메모리 셀(260)의 프로그래밍과 소거에 영향을 주지 않는다. 트랜지스터(264)의 단자(282)는 트랜지스터(266)의 단자(284)에 접속된다. 트랜지스터(266)의 게이트 단자(286)는 트랜지스터(220)의 단자(290)와 트랜지스터(222)의 단자(292)에 접속된 추가적인 워드 라인(288)에 도달한다.
트랜지스터(266)의 단자(294)는, 구동 유닛(232)이 프로그래밍의 경우에 메모리 셀(260)에 6 볼트의 전압을 인가하고 소거의 경우에 메모리 셀(260)에 0 볼트를 인가하는 비트 라인(296)에 접속되어 있다.
도 3을 기준으로 설명된 메모리 셀은 EEPROM의 메모리 셀이다. 소위 플래쉬 메모리 모듈에서, 메모리 셀(260)에는 단 하나의 메모리 트랜지스터가 있다. 구동 트랜지스터(266)는 필수적인 것이 아니다. 다른 실시예에서, 메모리 트랜지스터(264)와 구동 트랜지스터(266)는 하나의 트랜지스터, 즉, 소위 스플릿 게이트 트랜지스터로 구현된다.
그러나, 상술한 셀 구조 모두에 대해, 비교적 높은 크기의 소거 전압과 프로그래밍 전압이 필요하며 수직 전계 효과 트랜지스터(220 내지 226)에 의해 생성되는 점에서 공통적이다. 수직 트랜지스터(220 내지 226)를 사용하여, 구동 유닛(232)은 메모리 셀 어레이(230)와 동일한 방식으로 집적도가 증가함에 따라 축소될 수 있다.
도 4는 다른 제 1 프로세스에 따라서 제조되었던 수직 전계 효과 트랜지스터(222)의 평면도를 도시한다. 직사각형(300)은 인접한 구성 요소에 대한 절연 공간을 포함하여 트랜지스터(222)에 필요한 칩 영역을 둘러싸고 있다. 직사각형(300)의 세로 방향의 절연 공간(A1)은 트렌치(76)의 폭(B1)을 가지고 있다. 유사하게, 직사각형(300)의 가로 방향의 절연 공간(A2)은 폭(B1)을 가지고 있다. 트렌치 길이(L1)가 도 4에 추가로 도시되어 있다. 트렌치(72)의 양 측면의 측벽은 트랜지스터 폭에 더해지기 때문에, 전기적으로 유효한 폭(W)은 트렌치 길이(L1)의 2배만큼 크다.
도 4는 접속 영역(54)을 통해 매설 소스 영역(18)에 도달하는 소스 접점(310 내지 314)을 추가로 도시한다. 제어 영역의 트렌치(72)의 좌측에는 2개의 드레인 접점(320, 322)이 위치하며, 이는 트렌치(70)와 트렌치(72) 사이의 드레인 영역(16)에 도달한다. 트렌치(72)의 우측에 위치한 2개의 드레인 접점(324, 326)은 트렌치(72)와 트렌치(74) 사이의 드레인 영역에 도달한다.
실리콘 기판(10)이 전계 효과 트랜지스터(222)의 영역에 채워지는 것을 차단하기 위해서, 드레인 접점(320)과 드레인 접점(322) 사이에 기판 접점(340)이 존재하고, 드레인 접점(324)과 드레인 접점(326) 사이에 기판 접점(342)이 존재한다. 기판 접점(340, 342)은 드레인 영역(16)으로부터 절연되어 있다. 통상적인 개별의 n형, p형 및 소위 트리플 웰이 기판 접점(340, 342)을 이용하여 제거될 수 있다.
다른 실시예에서, 드레인 영역은 트렌치(70, 76)의 끝단에 위치하며 소스 영역은 기판 표면의 부근에 위치한다.
도 5는 이중 캐스케이드 게이트 영역을 가진 수직 전계 효과 트랜지스터(350)를 절단한 단면도를 도시한다. 전계 효과 트랜지스터(350)의 제조 동안에, 트렌치(70 내지 76)와 트렌치(70a 내지 76a)에 대응하는 4개의 트렌치(70b, 72b, 74b, 76b)가 형성된다. 그러나, 추가적인 트렌치(352)가 또한 트렌치(72b)와 트렌치(74b) 사이에 형성되었고, 상술한 추가적인 트렌치는 트렌치(72b)와 동일한 치수 및 동일한 충전물을 가진다.
또한, 트랜지스터(350)의 트렌치(72b, 74b) 간의 거리는, 트렌치(352)의 공간을 형성하기 위해서, 트렌치(72, 74)간의 거리와 트렌치(72a, 74a) 간의 거리의 대략 2배만큼 크다.
도 5에서 용이하게 알 수 있는 바와 같이, 트렌치(72b)와 트렌치(352)의 수직 측벽(360 내지 366)을 따라 채널이 형성된다. 화살표(370 내지 376)는 드레인 영역(16c)으로부터 소스 영역(18c)으로 흐르는 4배의 전류를 표시한다. 트렌치(72b, 352)의 제어 영역은 평행하게 전기적으로 접속되어 있으며, 접속부(380)를 참조한다. 드레인 영역(16c)은 평행하게 전기적으로 접속도어 있으며, 접속부(382)를 참조한다. 채널의 채널 길이(1)는 도 5에서 화살표로 표시되어 있다.
다른 실시예에서, 4개 이상의 영역에 대해 2 이상의 제어 영역이 하나의 트랜지스터로 캐스케이드되어 있다.
메모리 셀 어레이를 구동하는 구동 유닛에서, 최소 폭(W)을 가진 트랜지스터는 크게 사용된다. 5 볼트로 설계된 트랜지스터의 최소 치수의 전형적인 값은 W=0.35㎛, L=0.7㎛ 및 A=0.9㎛이다. 이러한 협소한 트랜지스터가 필요한 경우에, 다량 도핑의 단자 영역(54, 54a 또는 54b)은 제어 영역의 트렌치(72b)에 직접 접할 수 있다. 이 경우에, 채널은 하나의 트렌치 측벽에만, 예를 들어, 트렌치(72b)의 측벽(360)에만 형성된다.
도 6은 트렌치 대신에, 제어 영역의 원통형의 오목부를 가진, 평행하게 접속된 3개의 수직 전계 효과 트랜지스터(400, 402, 404)의 평면도를 도시한다. 예를 들어, 단지 하나의 전계 효과 트랜지스터를 단일 트랜지스터로서 제조하는 것이 가능하다는 것은 말할 것도 없다. 레이아웃 폭의 감소가 원통형의 오목부에 있어서는 특히 높기 때문에, 원통형의 오목부의 이용이 특히 매우 광폭의 트랜지스터에 적절하다. U = 2πr은 사실이며, 여기서, U는 원주 또는 폭이고, π는 동명의 수이며, r은 원통형의 오목부의 반지름이다.
도 1a 내지 도 1j와 도 2a 및 도 2b를 기준으로 상술한 전계 효과 트랜지스터에서, 채널 영역은 기판으로부터, 즉, 트렌치에 의해 측면으로 또한 매설된 소스 또는 드레인 영역에 의해 깊이 방향으로 완전히 절연되어 있다. 이러한 배열을 고려하여, 이러한 트랜지스터는 SOI(실리콘 온 인슐레이터) 트랜지스터와 방식이 유사하다. SOI 트랜지스터의 소위 펀치 세기는 벌크 트랜지스터보다 상당히 양호하다. 이러한 장점은 또한 수직 전계 효과 트랜지스터에 적용한다. 수직 트랜지스터의 깊이는 결과적으로 감소될 수 있다.
또한, 수직 전계 효과 트랜지스터의 소위 드라이버 기능은 SOI 트랜지스터의 특성을 적용함으로써 증가된다. 트랜지스터의 폭은, 전기적인 특성이 동일하게 유지되면서, 또한 감소될 수 있다.

Claims (19)

  1. 오목부(72)를 따라 배열된 도핑 채널 영역과,
    상기 오목부(72)의 개구 부근의 도핑 단자 영역(16)과,
    상기 개구로부터 이격된 도핑 단자 영역(18)과,
    상기 오목부(72)에 배열된 제어 영역(172)과,
    상기 제어 영역(172)과 상기 채널 영역 사이의 전기 절연 영역(170)
    을 구비하되,
    상기 개구로부터 이격된 단자 영역(18, 54)은 상기 개구를 포함하는 표면에 도달하거나, 상기 표면에 도달하는 전기 도전 접속부에 전기 도전 접속되어 있는 전계 효과 트랜지스터(222).
  2. 제 1 항에 있어서,
    상기 단자 영역(16, 18)은 동일 도펀트 농도와 동일 도전 유형의 도펀트를 포함하는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 영역은 상기 오목부(72)의 깊이의 적어도 2/3에 대응하는 길이를 갖는 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 오목부는 트렌치(72) 또는 홀인 전계 효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 채널 영역은 상기 트렌치(72)의 양 측면상에 또는 상기 홀의 전체 둘레를 따라 위치한 전계 효과 트랜지스터.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 채널 영역은 상기 트렌치(72)의 한 측면 상에만 또는 상기 홀의 둘레의 일부를 따라서만 위치한 전계 효과 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 개구로부터 이격된 단자 영역(18)은, 제어 영역이 배열되어 있으며 상기 개구 부근의 채널 영역과 단자 영역(16c)이 배열된 복수의 오목부(75b, 352), 바람직하게 적어도 2개 또는 적어도 3개의 오목부의 상기 영역에 위치하며,
    상기 제어 영역과, 상기 개구 부근의 상기 단자 영역(16c)은 각각의 경우에 병렬로(380) 전기적으로 접속되어 있는 전계 효과 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제어 영역의 상기 오목부(72)와, 상기 전계 효과 트랜지스터(222)와 하나의 인접 전기 구성 요소 사이에 전기 절연 물질로 채워진 오목부(70, 76)는 동일 깊이를 가진 전계 효과 트랜지스터.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제어 영역의 상기 오목부(72)는 상기 전계 효과 트랜지스터와 하나의 인접 전기 구성 요소 사이에 전기 절연 물질로 채워진 오목부(70a, 76a)보다 작은 깊이를 가진 전계 효과 트랜지스터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 절연 영역(170)은 최소한 15nm, 바람직하게 20nm의 절연 두께를 가지고 있으며,
    및/또는, 상기 오목부(72)를 따르는 상기 단자 영역(16, 18)간의 거리는 적어도 0.4㎛이며,
    및/또는, 상기 적어도 하나의 단자 영역(16, 18)은 9 볼트보다 크거나 또는 15 볼트보다 크지만, 바람직하게 30 볼트보다 작은 크기를 가진 스위칭 전압을 가능하게 하는 얕은 도핑 프로파일 그레디언트를 가진 전계 효과 트랜지스터.
  11. 메모리 셀 어레이(230), 특히 EEPROM 메모리 모듈의 플래쉬 메모리의 워드 라인(272, 288) 또는 비트 라인(296)에서 트랜지스터를 구동하는 청구항 1 내지 청구항 10 중 어느 한 항에 기재된 전계 효과 트랜지스터(222)의 이용.
  12. 9 볼트보다 크거나 15 볼트보다 크지만, 바람직하게 30 볼트보다 작은 크기를 가진 전압을 스위칭하는 청구항 1 내지 청구항 11 중 어느 한 항에 기재된 전계 효과 트랜지스터(222)의 이용.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 기재된 전계 효과 트랜지스터(222), 특히, 전계 효과 트랜지스터(222)를 제조하는 방법에 있어서,
    표시된 순서로 제한없이 수행되는 다음의 단계,
    처리될 표면을 가진 캐리어 물질(10)을 마련하는 단계와,
    상기 표면 부근의 단자 영역(16)과 상기 표면으로부터 이격된 단자 영역(18)을 형성하는 단계와,
    상기 표면 부근의 단자 영역(16)으로부터, 상기 표면으로부터 이격된 상기 단자 영역(18)에 이르며, 또는 상기 표면 부근의 상기 단자 영역의 하나의 영역으로부터, 상기 표면으로부터 이격된 상기 단자 영역의 하나의 영역에 이르는 적어도 하나의 오목부(72)를 형성하는 단계와,
    상기 오목부(72)에 전기 절연층(170)을 형성하는 단계와,
    상기 오목부(72)에 전기 도전 제어 영역(172)을 삽입하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 단자 영역의 형성 단계는 상기 오목부의 형성 전에 및/또는 상기 오목부(72)의 채움 전에 수행되는 전계 효과 트랜지스터의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 표면으로부터 이격된 상기 단자 영역(18)으로부터 반도체 층의 표면으로의 접속 영역(54)을 형성하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    적어도 하나의 절연 오목부(70, 74, 76)는 제어 영역의 상기 오목부(72)와 동시에 형성되는 전계 효과 트랜지스터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 절연 오목부(70, 74, 76)는 상기 제어 영역의 상기 오목부(72)와 동일한 깊이로 형성되는 전계 효과 트랜지스터의 제조 방법.
  18. 제 16 항에 있어서,
    상기 절연 오목부(70a, 76b)는 상기 제어 영역의 상기 오목부(72a)보다 깊게 형성되는 전계 효과 트랜지스터의 제조 방법.
  19. 제 18 항에 있어서,
    상기 절연 오목부는 적어도 상부에서 상기 제어 영역의 상기 오목부(72)보다 넓으며, 상기 2개의 오목부는 보다 넓은 오목부가 보다 협소한 오목부보다 상당히 깊게 에칭되는 일반적인 에칭 프로세스로 형성되는 전계 효과 트랜지스터의 제조 방법.
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