CN1669152A - 场效晶体管、其使用及其制造 - Google Patents

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Abstract

本发明提供有关具有一半导体层(10)的一垂直场效晶体管的解释，而在其中，一已掺杂沟道区域乃会沿着一凹陷(72)而配置。一“埋藏”终端区域(18，54)会导通至该半导体层的一表面，因此，该场效晶体管乃具有杰出的电性特质，并且可以简单的制造。

Description

场效晶体管、其使用及其制造
技术领域
本发明系相关于一种场效晶体管，包括，在一半导体层中的，一掺杂沟道区域，两个终端区域，其亦分别被称之为源极以及漏极区域，一控制区域，其亦被称之为栅极，以及一电性绝缘区域，介于该控制区域以及该沟道区域之间。
背景技术
半导体层系会包括具有介于10-4Ω/cm至10-8Ω/cm(每公分之欧姆值)间之电阻的一材质，举例而言，砷化硅或镓，半导体层系为，举例而言，具有一n型掺杂、或p型掺杂的一半导体基板，然而，也有半导体层被施加在一绝缘基板上的技术，例如，依照SOI技术(绝缘层上覆硅)。
场效晶体管系区分为n沟道晶体管以及p沟道晶体管，取决于形成在该沟道区域中之沟道的型态。
由于会有多个场效晶体管被配置在一个集成电路装置之中，因此，即使一场效晶体管在架构上的小改进、或是改变都可以导致在产率上的显著改进以及增加。
本发明的目的即在于载明一简单架构的场效晶体管，特别地是，其系可以利用一简单的方式而加以制造，以及，特别地是，其系可以利用相关于该待处理之半导体晶圆之表面的一小区域需求而加以制造，再者，本发明系在于载明相关的使用以及制造方法。
相关于该场效晶体管的该目的系藉由一种具有权利要求1所述之特征的场效晶体管而加以达成，以及更进一步的发展则是载明于附属权利要求之中。
发明内容
根据本发明的场效晶体管系包括在半导体层中的一凹陷，且控制区域以及电性绝缘区域乃是被配置在该凹陷之中，其中，该沟道区域系会沿着在该半导体层的该凹陷而配置，以及该凹陷系会在该半导体层待处理的一表面中具有一开口，且一个终端区域乃会位在该开口的附近，至于另一个终端区域则是会更进一步地比该靠近该开口的终端区域更远离该开口，并且，该远离该开口的终端区域系会，举例而言，位在该凹陷的末端，再者，在根据本发明的该场效晶体管中，该远离该开口的终端区域系会自该半导体层的内部引导至包含该开口之该半导体层的一表面、或是被电性传导连接至会导通至该表面的一电性传导连接。
因此，根据本发明的该场效晶体管系为沟道区域会延伸于相关该半导体层之该表面的垂直方向、或是沟道区域会至少相关该表面而横向延伸的一场效晶体管，而如此的结果是，该场效晶体管所需要的面积系会变得无关于所需的该沟道长度、或是变得取决于假设仅超过一低于1之因子之该沟道区域的一倾斜位置，然而，相较于一平面场效晶体管，该晶体管成为一集成电子电路的集成性并不会更为复杂，这是因为位在该半导体层之内部的该远离该开口的终端区域系会导通至该待处理的表面、或是会经由一电性传导连接而被电性传导连接至该表面。
在根据本发明的该场效晶体管的一发展中，该两个终端区域系会具有相同的掺质浓度，以及相同传导型态的掺质，亦即，不是n传导、就是p传导，而在一改进中，该沟道区域系会具有与该等终端区域之传导型态为相反的一掺杂，并且，系会相邻于两个终端区域，至于在该等终端区域间的额外掺杂区域则未在此改进中呈现。
在一另一个改进之中，该沟道区域系会具有一相对应于该凹陷深度的至少三分之二的一长度，而在此发展中，该凹陷则仅会被导入至获得该所需沟道长度所必须的深度。
在一另一个发展中，该凹陷系为一沟槽，该沟槽的长度系会决定该晶体管宽度，亦即，该场效晶体管的一关键参数，而在一替代的发展中，该凹陷系为一孔洞，且该孔洞所具有的一深度乃会超过该孔洞的直径、或是宽度的，举例而言，至少两倍，并且，该孔洞的该宽度乃会决定该晶体管宽度，该深度乃会决定该栅极长度，另外，在圆柱形孔洞的例子中，特别地是，在该孔洞壁上系可以非常均匀的沉积一些层。
在根据本发明之该场效晶体管的一下一个发展中，该沟道区域系会位在该沟槽的两侧之上、或是沿着该孔洞的整个周围，而凭借着这些手段，具有一相较而言较大之晶体管宽度的晶体管则亦可以利用一简单的方式而加以制造。
在一替代的发展中，另一方面，该沟道区域乃会仅位在该沟槽的一侧之上、或是仅沿着该孔洞之周围的部分，因此，仅需要一相较而言较小宽度的晶体管也可以利用一简单的方式而加以制造，至于在该沟槽、或是在该孔洞之周围、未被该沟道区域所占据的该些区域，则是会被用于配置其它的构件、或是作为绝缘区域的部分。
在根据本发明之方法的下一个发展中，该远离该开口的终端区域系会在控制区域被配置于其中之多个凹陷的区域之中延伸，举例而言，该场效晶体管系会包括以一串接方式排列的两个、三个、或更多个凹陷，而该串接则是可以导致该面积需求的一另进一步降低，另外，该远离该开口的终端区域仅需要每一个场效晶体管被导通至该表面一次，系无关于串接的数量。
在一另一个发展中，用于该控制区域的该凹陷，以及在该场效晶体管以及一相邻电性构件间、被填充以一电性绝缘材质的一凹陷，两者系会具有相同的深度，因此，两个凹陷系可以在一共同的微影程序中、利用一简单的方式而加以制造。
在一替代的发展中，相比之下，用于该控制区域的该凹陷所具有的一深度，则是会比在该场效晶体管以及一相邻电性构件间之被填充以一电性绝缘材质的一凹陷所具有的深度更小，而此方式则是允许用于该绝缘材质的该凹陷，在相较于一较宽但并非一样深的绝缘体时，可以在不需要修补该绝缘能力的情形下，在而被制造的更窄。
在一另一个发展中，该场效晶体管的个别组件系会具有允许切换大于9伏特、大于15伏特、但小于30伏特之电压的尺寸及/或一结构：
-该绝缘区域系会具有，举例而言，一至少为15nm(纳米)、或是至少为20nm的厚度；
-该等终端区域间、沿着该凹陷的距离系会至少为0.4μm(微米)；以及
-该等终端区域，相较于平面场效晶体管的掺杂变量曲线，系会具有一大约为200nm/deade的浅掺杂变量曲线梯度(shallow dopingprofilegradient)，特别是，由于该等掺质的不同穿透深度，因此，该浅掺杂变量曲线梯度系可以利用一简单的方式而加以产生。
相较于具有相同电性特质的平面场效晶体管的面积需求，上述的该等手段系使得产生仅需要少于该面积需求之一半的场效晶体管成为可能，并且，该面积节省在该前述的切换电压领域中系为特别地大，以及也显著地凸显了用于制造该凹陷的制造布局的重要。
本发明系亦额外地相关于该场效晶体管的一用途，特别是，将该用于前述切换电压的场效晶体管作为位在一记忆单元阵列之一字符线、或是一位线处的驱动晶体管，再者，特别地是，为了抹除、但亦为了程序化非挥发性记忆单元，例如，所谓之仅多个单元可在其中被同时抹除的快闪存储器、或是EEPROM(电子式可抹除程序化只读存储器)，乃会需要该等前述的切换电压。
特别地，根据本发明的该场效晶体管系会与该记忆单元阵列的一集成程度一起使用，且在该例子中，该记忆单元阵列将会占用少于30％之为了驱动而使用平面场效晶体管的一记忆单元所占用的芯片面积。
本发明系额外地相关于一种特别简单地制造根据本发明之该场效晶体管的方法，其中：
-具有一待处理表面的一半导体层系会加以提供；
-靠近该表面的一终端区域、以及远离该表面的一终端区域系会藉由掺杂而被导入该半导体层之中；
-至少一凹陷系会加以蚀刻，以用于自该靠近该表面之终端区域至该远离该表面的终端区域的一控制区域；
-一电性绝缘层系会沉积在该凹陷之中；以及
-一电性传导控制区域系被导入该凹陷之中。
在根据本发明之该方法的一发展中，该等终端区域的该掺杂乃是于该等凹陷的蚀刻以及填充之前执行，因会造成简单的程序。
在一另一发展中，自该远离该表面的终端区域导通至达该表面的一连接区域系会加以沉积，以及一电性传导连接系会藉由该掺杂、并利用一简单的方式而被产生在该半导体之中。
在一另一发展中，绝缘凹陷，所谓的绝缘沟槽，系会与该用于该控制区域的凹陷同时间进行蚀刻，而在一改进中，该等绝缘凹陷乃会被形成为具有与该用于该控制区域的凹陷之深度相同的深度，并且，在一替代方案中，该等绝缘凹陷乃被制造为比该用于该控制区域的凹陷更深。
为了制造该绝缘凹陷，在一发展中，除了用于制造该用于控制区域之凹陷的该微影方法之外的一微影方法系亦会加以执行，而在该额外的微影方法中，该等绝缘凹陷系会被蚀刻至它们的整个深度、或者会被蚀刻至超过该用于该控制区域的凹陷之深度的深度。
然而，在具有不同深度凹陷的另一发展中，该凹陷乃是藉由较宽的凹陷会比较窄之凹陷更深地进行蚀刻的一共同蚀刻程序而加以蚀刻。
附图说明
其它的发展系可以推测自接下来有关示范性实施例的叙述，本发明的示范性实施例将以所附之图式作为参考而于之后进行解释，其中：
图1A至图1J：其系显示在制造一垂直场效晶体管时，依照第一示范性实施例的中间阶段；
图2A至图2B：其系显示在制造一垂直场效晶体管时，依照第二示范性实施例的中间阶段；
图3：其系显示垂直场效晶体管用于驱动在一EEPROM中之一记忆单元阵列的用途；
图4：其系显示一垂直场效晶体管的一平面图；
图5：其系显示一具有双串接栅极区域之垂直场效晶体管的剖面图；以及
图6：其系显示一具有圆柱状栅极区域之垂直场效晶体管的一平面图。
具体实施方式
接下来的文字系在于解释一种可以被用以制造利用一随意串接栅极区域而在9伏特以及20伏特之间进行切换的垂直晶体管的程序顺序，而该程序顺序的许多程序步骤乃可以与用于制造相同集成电路装置之其它构件的程序步骤相集合，并且，系可以共同地加以实行，例如，与用于制造浅沟槽绝缘(STI)、或平面场效晶体管的栅极堆栈的程序步骤，在此，有两个程序步骤要加以解释，第一个程序变化系相关于具有相同深度之沟槽的垂直场效晶体管，并以图1A至图1J作为参考而加以解释：
图1A系显示一p掺杂半导体基板10，在一第一方法步骤中，一由氧化硅所制成的氧化层12系会加以产生，而其系具有，举例而言，一5nm的厚度，并且，系藉由维持一大约10分钟之氧化持续期间的一干氧化作用而于800℃产生，接续地，一氮化层14，举例而言，由氮化硅所制成者，系会进行沉积，其中，该氮化层14系具有，举例而言，一100nm的厚度，并且，举例而言，乃是在一LPCVD(Low PressureChemical Vapor Deposition，低压化学气相沉积)方法的帮助之下而加以产生，之后，浅绝缘沟槽系可选择地被产生在该硅基板10的其它区域之中。
在一用于一漏极区域16之微影方法的背景中，一光阻层14系会接续地被施加在该氮化层14之上，并进行曝光以及显影，因此，一图案花样(cutout)系会被产生在该漏极区域16上方，接续地，实行一离子植入，而在此期间，该漏极区域16乃会进行高度地n掺杂，亦即，获得一n+形式的掺杂，然后，该光阻层剩余的部分会被移除。
接续实行的是产生一源极区域18的一居次微影方法，为了该目的，一光阻层20系会被施加至该氮化层14，然后，该光阻层20会进行曝光以及显影，以产生一图案花样22，并且，在一接续的离子植入期间，见箭头24，透过该图案花样22，离子系会正好穿透而进入该待掺杂的源极区域18。
该漏极区域16以及该源极区域18系亦可以是利用相同的光罩所产生，在它们若是打算要具有相同的侧向范围的时候。
于该示范性实施例中，在该半导体基板10的表面之间，以及因此在该漏极区域16的顶侧以及该源极区域18的中心之间，的距离系为1μm，举例而言，一大约1020cm-3的浓度(每立方公分的掺杂原子数)乃会被选择作为在该漏极区域16以及该源极区域18中的掺质浓度。
正如图1B所举例说明，在该光阻层20之剩余部分被移除之后，一光阻层50系会被施加至该氮化层14，并且，该光阻层50系会进行曝光以及显影，以分别在该漏极区域16以及该源极区域18的边缘区域上方产生一图案花样52，然后，离子乃会在多个具有不断减少之植入深度的连续植入步骤中，透过该图案花样52而进行穿透，因而使得离子n+掺杂一垂直连接区域54，在该示范性实施例中，起初该连接区域54乃会连接该漏极区域16以及该源极区域18，然后，在箭头56所代表的该离子植入之后，该光阻层50的剩余部分即被移除。
或者，若是对整个程序之植入来说较为方便的话，则该等植入步骤系亦可以在稍后的时间点再执行，例如，在蚀刻完用于制造该场效晶体管的沟槽之后。
正如图1C所示，接续地，一硬屏蔽层60系会被施加在该氮化层14之上，且其中，该硬屏蔽层60乃会包括，举例而言，TEOS(tetraethylorthosilicate，原硅酸四乙酯)，而在一蚀刻方法中，一光阻层系会被沉积于该硬屏蔽层60之上，并进行曝光以及图案化，之后，该硬屏蔽60位在待产生之沟槽上方的区域62、64、66、以及68乃会被打开，接着，在一接续RIE蚀刻步骤中，该硬屏蔽60乃会被用于产生沟槽70、72、74、以及76，且该等沟槽乃会以此顺序而分别沿着该漏极区域16以及沿着该源极区域18排列，其中，该等沟槽70、72、以及74系具有一，举例而言，150nm的宽度，以及该沟槽76系具有一宽度B2，且在该示范性实施例中，B2系大约为该宽度B1的两倍大，同时，该沟槽76在该实施例中系亦具一大约1μm的深度，再者，所有的该等沟槽70至76系皆会到达该源极区域18，并且大约结束在该源极区域18的中心，以及该沟槽74会将该漏极区域16与该连接区域54隔离，而在另一个示范性实施例中，该等沟槽70至76乃会于它们的底部变圆，而成为比图1C中所举例说明的范围更大。
接续地，该硬屏蔽60的剩余部分乃会被移除，而可选择地是，该氮化层14的剩余部分系亦可以被移除，不过，在该示范性实施例中，该氮化层14的该等剩余部分并未被移除，接着，正如在图1D中所举例说明的，一氧化作用乃会加以实行，以产生一薄牺牲氧化层100，举例而言，具有一厚度10nm，且该氧化作用乃于，举例而言，一温度800℃时实行。
接着，一牺牲氮化层102乃会被施加至该牺牲氧化层100之上，其中，该牺牲氮化层102，举例而言，系会具有一6nm的厚度，并且，乃是藉由一LPCVD(低压化学气相沉积)方法的帮助所加以产生。
正如图1E所示，一底部氧化物120、122、124、以及126系会分别可选择地被导入该等沟槽70至76之中，例如，在一HDP(HighDensity Plasma，高密度等离子体)方法中，其中，藉由该HDP方法之帮助而加以沉积的该氧化物则是会在一回蚀程序的帮助之下进行回蚀，直到仅该等底部氧化物120、122、124、以及126分别地剩余在该等沟槽70至76之底部为止。
接着，该等沟槽70至76会被填满以一未掺杂牺牲多晶硅130，并且，该牺牲多晶硅130乃会接着于一平面化步骤中，被移除至该等沟槽70至76的上部边缘，例如，藉由一化学机械研磨方法的帮助。
再者，正如图1F所示，在一接续方法步骤，一光阻层140乃会被施加至该已平面化面积之上，并进行曝光以及显影，以分别在该沟槽70、74、以及76上方产生图案花样142、144、以及146，在此，相比之下，该光阻层140则是在该沟槽72的上方为关闭，接着，被配置在该等沟槽70、74、以及76中的该牺牲多晶硅130乃会相关于该牺牲氮化层102而具选择性地进行湿化学蚀刻，并且分别剩余该底部氧化物120、124、以及126在该等沟槽70、74、以及76之中，然后，该光阻层140的剩余部分会被移除。
而可选择地是，该牺牲氮化层102系可以在一接续步骤中，自该等沟槽70、74、以及76的侧壁被移除，不过，此并非为必要，因为该牺牲氮化层102也可以分别被留在该等沟槽70、74、以及76之中。
正如图1G所示，绝缘材质150，例如，TEOS，系会接续地被沉积在该等沟槽70、74、以及76之中，再者，由于该绝缘材质150乃会延伸覆盖该等沟槽70、74、以及76的边缘，因此，其将会填满该等沟槽70、74、以及76，并且，也会在同时间于该晶体管的其它部分中作用为一绝缘层。
正如在图1H中所示，一光阻层160系会接续地被施加、曝光、以及显影，以在一栅极区域打算形成于其中的该沟槽72的上方产生一图案花样162，接着，在该图案花样162区域中的该光阻层150系会被移除，而在一接续程序步骤中，该牺牲多晶硅130则是会自该沟槽72被移除，例如，藉由相关于在该沟槽72中之该牺牲氮化层102而具选择性的一湿化学蚀刻程序的帮助，并且会在该沟槽72中留下该底部氧化物122，然后，该光阻层160的剩余部分系会接续地被移除。
接着，正如在图1I中所示，在该沟槽72范围内，该牺牲氮化层102以及该牺牲氧化层100乃会在两个蚀刻程序的帮助之下而加以移除，如此的结果是，该沟槽72系会在用于一栅极氧化物之沉积的一接续方法步骤中为空的，不过，该底部氧化物122仍然会留在该沟槽72的该底部，并且，系会促进在该沟槽72之角落区域中以及在该沟槽72之下部边缘区域中，该栅极氧化物的平整沉积。
正如在图1J中所示，一栅极氧化层170系会在一热氧化作用的帮助之下，被沉积在该沟槽72的该等侧壁处，而其中，该栅极氧化层170则是会包括，举例而言，二氧化硅，以及系会具有，举例而言，20nm的厚度，并且，该用于产生该栅极氧化层170的氧化作用乃是在，举例而言，一介于800℃至1000℃之间的温度范围中实行。
在一接续方法步骤中，非晶硅172系会被沉积在该沟槽72之中，且，举例而言，该硅乃为n掺杂，并系因此而具电传导性，此外，由于该沟槽72系，举例而言，在一LPCVD方法的帮助之下而均匀地加以填满，因此，在该沟槽72中并不会产生孔洞、或是空隙，而接着实行的则是停止在该绝缘材质150上的一化学机械研磨方法。
接续可选择地是，一氧化帽盖系会被产生在该沟槽72的上方，举例而言，在一湿氧化程序中，举例而言，于温度900℃时、并具有10分钟的一氧化持续期间。
通向该漏极区域16、通向该连接区域54、以及通向该非晶硅172所形成的该栅极区域的接触孔洞系会于接续的方法步骤中进行蚀刻，然后，已知用于制造晶体管的方法步骤则会接着被执行。
因此，所得之具有一垂直沟道的MOS(metal oxidesemiconductor，金氧半)晶体管系可以叙述如下：
-源极区域16；
-漏极区域18，具有该漏极区域的电性终端54；以及
-沟道区域(有源区域)180以及182。
该栅极长度系会相等于在该源极区域16以及该漏极区域18之间的距离，也就是说，大约相等于该沟槽的该深度，并且，该栅极的宽度系会相等于该沟槽72未显示在剖面图中的该长度。
然后，原则上，一p沟道场效晶体管系会利用以图1A至图1J作为参考所解释的方式而加以制造，不过，在此例子中，作为起始点的却是一n掺杂硅基板10、或是一相对应掺杂的井(well)，且以图1A至图1J作为参考所产生的该等掺杂乃是藉由相反传导型态的掺杂材质来执行。
正如以图1A至图1J作为参考所解释的，该具有相同深度之沟槽的程序顺序，其系造成了相较于具有相同栅极长度的惯用平面晶体管而具有一长栅极长度的垂直晶体管的一降低的空间需求，此外，在一第二方法中，藉由该垂直晶体管以及该绝缘的不同深度沟槽，此空间需求甚至可以更进一步地被降低，而实质上，以图1A至图1J作为参考所解释的该等程序步骤也会在该第二种方法变化的例子中执行，至于其中的差异则会以图2A以及图2B作为参考而进行解释。
在该第二方法变化中，首先，上述以图1A至图1C作为参考所解释的该等方法步骤系会加以执行，不过，所制造的是会相对应于该沟槽76但却具有该沟槽宽度B1的一沟槽76a，亦即，四个具有相同宽度B1以及相同深度的沟槽70a至76a，而在图2A中，与图1A至图1B中所示之组件相同的组件系会标示以相同的参考符号，但是在之后紧接着小写的a，因此，该等沟槽70a至76a系会穿透一硬屏蔽层60a的图案花样区域62a至68a，且该硬屏蔽层60a乃是被施加于一氮化层14a之上，而就该氮化层14a来说，其则是会位在一薄氧化层12a之上，并且，所有的该等沟槽70a至76a乃是位于一硅基板10之中，相对应于该漏极区域16的一漏极区域16a系直接位在该氧化层12a的下方，以及沟槽62a至68a系正好延伸进入一“埋藏”源极区域18a之中。
接续地，该等沟槽70a至76a乃会被一填充材质200所填满，且该填充材质乃可以有关于硅而具选择性地被轻易移除，例如，一光阻，多晶锗、或多晶硅锗。
正如在图2B中所举例说明的，在已经实行一微影方法之后，接续地，该填充材质200乃会藉由一蚀刻步骤的帮助而再次自该等沟槽70a及76a被移除，然后，一额外的蚀刻系会接着被执行，而在此期间，该等沟槽70a以及76a则是会被加深，以使得它们分别的底部202以及204会显著地位在该源极区域18a的下方。
在以图2B作为参考所解释的该等程序步骤之后，紧接的是以图1D至图1J作为参考所解释的该等程序步骤。
此外，p型场效晶体管系亦可以利用相同于以图2A至图2B作为参考所解释的方法而加以制造。
在最后所解释的程序变化中，同样地，该栅极区域的长度乃是实质上藉由该沟槽72a的该深度而加以决定，不过，有关于相邻构件的绝缘则是仅具有该深沟槽76a的一宽度B1，举例而言，仅大约在100nm至200nm。
图3系显示一记忆单元阵列230之垂直场效晶体管220至226的用途，其中，该等垂直场效晶体管220至226系为在图3中藉由破折线234而与该记忆单元阵列230分开的一驱动单元232的部分，且该驱动单元232乃会，举例而言，根据所谓的NOR方法、或根据NAND方法，而驱动该记忆单元阵列230。
该等垂直晶体管220至226乃是藉由已经以图1A至图1J、或图2A至图2B作为参考而解释的方法所加以制造。该等晶体管220、222、224、以及226分别的终端240、242、244、以及246乃会依序具有电位10伏特、16伏特、-10伏特、以及+10伏特，以及该等晶体管220至226的栅极终端250至256乃是藉由一控制单元(未显示)而被驱动，进而依照一程序化方法、或抹除方法而驱动该记忆单元阵列230的驱动记忆单元，不过，由于该等驱动方法并非所呈现应用的主题，因此，并未进行更进一步的详细解释。
在图3中系载明了该记忆单元阵列230的一记忆单元260的一基本电路，至于一记忆矩阵的另外记忆单元则是由箭头262所标示，再者，该记忆单元阵列230的其它记忆单元乃会以类似于该记忆单元260的方式而加以建构。
该记忆单元260系包含一记忆晶体管264以及一驱动晶体管266，其中，该记忆晶体管264系为具有在一栅极终端270以及一沟道区域间之一电荷储存中间层268的一场效晶体管，且该栅极终端270乃会被连接至导通至该晶体管224之一终端274以及导通至该晶体管226之一终端276的一字符线272，再者，该晶体管264的一终端278系会导通至一辅助线280，且该辅助线的电位并不会影响该记忆单元260的该程序化以及抹除，另外，该晶体管264的一终端282系会被连接至该晶体管266的一终端284，此外，该晶体管266的一栅极终端288乃会导通至一另一字符线288，且该另一字符线288系会被连接至该晶体管220的一终端290，以及连接至该晶体管222的一终端292。
该晶体管266的一终端294系会被连接至一位线296，且该驱动单元232乃会在该位线296上，在程序化该记忆单元260的例子中，施加一电压6伏特，以及，在抹除该记忆单元260的例子中，施加一电压0伏特。
以图3作为参考所解释的该等记忆单元系为一EEEPROM的记忆单元，且在所谓的快闪记忆模块中，一记忆单元260中仅会具有一个记忆晶体管，一驱动晶体管266并非为必须，而在另一个示范性实施例中，该记忆晶体管264以及该驱动晶体管266则是会被实现于一个晶体管之中，亦即，在一所谓的分栅晶体管(split-gate transistor)。
不过，对所有已提及之单元结构皆为共通的却是，藉由该等垂直场效晶体管220至226的帮助所产生的抹除电压以及程序化电压系必须具有相较之下较高的强度，透过该等垂直晶体管220至226的使用，该驱动单元232系可以利用与该记忆单元阵列230相同的方式，而在集成之程度增加时被微型化。
图4系显示该垂直场效晶体管222的一平面图，而其乃是依照该第一程序变化所加以制造，其中，一矩形300系限定出了包括一绝缘空隙之该晶体管222有关于相邻构件所需要的芯片面积，并且，在该矩形300之纵轴方向中的一绝缘空隙A1乃会具有该沟槽76的该宽度B1，以及在该矩形300之横向方向中的一绝缘空隙A2亦相同地会具有该宽度B1，再者，在图4中尚额外地描绘一沟槽长度L1，并且，由于在该沟槽72之两侧上的该等沟槽乃对该晶体管宽度有所贡献，因此，该电效应宽度W系会与该沟槽长度L1的两倍一样大。
同时，图4系亦描绘出经由该连接区域54而导通至该埋藏源极区域18的源极接触310至314，
位在用于该控制区域之该沟槽72的左边者，乃是两个漏极接触320以及322，且它们系会导通至在该等沟槽70以及72之间的该漏极区域16，至于位在该沟槽72之右边的两个漏极接触324以及326则是会导通至在该沟槽72以及该沟槽74之间的该漏极区域。
为了避免该硅基板10在该场效晶体管222区域中受到充电，因此，在该等漏极接触320以及322之间系会具有一基板接触340，以及在该等漏极接触324以及326之间系会具有一基板接触342，且该等基板接触340以及342系会被该漏极区域16相绝缘，此外，透过该等基板接触340、342的使用，系可以排除分开的n型、p型、以及所谓的三井结构(triple wells)，正如现今所习用者。
在其它的示范性实施例中，该漏极区域乃会位在该等沟槽70至76的末端，以及该源极区域乃会位在该基板表面的附近。
图5系显示具有双串接(doubly cascaded)栅极区域之一垂直场效晶体管350的剖面图。而在制造该场效晶体管350的期间，系会产生对应于该等沟槽70至76，以及对应于该等沟槽70a至76a的四个沟槽70b、72b、74b、以及76b，不过，在该沟槽72以及该沟槽76b之间尚会产生一额外的沟槽352，而该额外的沟槽352则是会与该沟槽72b具有相同的尺寸以及相同的填充物。
另外，在该晶体管350之中，该等沟槽72b以及74b之间的距离系会大约为该等沟槽72以及74之间，以及该等沟槽72a以及74a之间之距离的两倍大，以创造出该沟槽352的空间。
正如可以轻易地在图5中察觉的，该沟道乃是沿着该沟槽72b的、以及该沟槽352的垂直侧壁360至366而形成，箭头370至376系指示自漏极区域16c至一源极区域18c的四重电流，在该等沟槽72b以及352中的该等控制区域系会并联地进行电连接，且同样地，参阅连接382，该等漏极区域16c也会并联地电连接，以及一沟道的该沟道长度1乃于图5中藉由一箭头作为代表。
而在其它的示范性实施例中，则是会在一个晶体管中具有用于多于四个沟道区域之多于两个的控制区域。
在用于驱动一记忆单元阵列的该等驱动单元中，具有一最小宽度W的晶体管系亦可以有相当多的应用，通常，一设计为5伏特所用之晶体管的最小尺寸的典型数值系为：W＝0.35μm，L＝0.7μm，以及A＝0.9μm，而若是需要如此之窄晶体管时，则高度掺杂的终端区域54、54a、或54b即可以直接毗邻于该控制区域的该沟槽72b，在此例子中，该沟道仅会形成在一个沟槽壁，例如，在该沟槽72b的该壁360处。
图6系显示三个并联连接至垂直场效晶体管400、402、以及404的一平面图，而该等晶体管则是具有取代该等沟槽的圆柱形凹陷，以用于该等控制区域，或者，无庸置疑地，其系亦有可能，举例而言，仅单独地制造一个场效晶体管400，而作为一单一的晶体管，其中，该圆柱形凹陷的使用乃特别适合于非常宽的晶体管，这是因为藉由圆柱形凹陷，该布局宽度的减少系会特别地高，并且，适用U＝2Pir，其中，U系为圆周、或宽度，Pi系为圆周率的数值，以及r系为该圆柱形凹陷的半径。
在上述以图1A至图1J以及图2A与图2B作为参考所解释的该等场效晶体管中，该沟道区域系会完全地与该基板相绝缘，亦即，侧向地藉由该等沟槽以及在深度中藉由该埋藏源极、或漏极区域而相绝缘，并且，由于此配置，如此的一晶体管将会相似于一SOI(SiliconOn Insulator，绝缘层上覆硅)晶体管，而SOI晶体管之所谓的击穿强度(punch strength)则是会显著地较体型晶体管(bulktransistor)更佳，且此优点亦适用于该等垂直场效晶体管，因此，该等垂直晶体管的深度亦可以被降低。
另外，该垂直场效晶体管之所谓的驱动器容量系会藉由一SOI晶体管之特质的适应而获得增加，因此，该晶体管宽度系可以藉由该等电性特质而降低，反之则维持不变。

Claims (19)

1.一种场效晶体管(222)，包括：
一已掺杂沟道区域，沿着一凹陷(72)而配置；
一已掺杂终端区域(16)，靠近该凹陷(72)的一开口；
一已掺杂终端区域(18)，远离该开口；
一控制区域(172)，配置于该凹陷(72)中；以及
一电性绝缘区域(170)，位在该控制区域(172)以及该沟道区域间，
其中，远离该开口的终端区域(18，54)乃导通至包含该开口的一表面、或是被电传导连接至导通到该表面的一电传导连接。
2.根据权利要求1所述之场效晶体管(222)，其中，该等终端区域(16，18)包括相同的掺质浓度，以及相同传导型态的掺质。
3.根据权利要求1或2所述之场效晶体管(222)，其中，该沟道区域具有一相当于该凹陷(72)深度的至少三分之二的长度。
4.根据前述权利要求其中之一所述之场效晶体管(222)，其中，该凹陷乃是一沟槽(72)、或是一孔洞。
5.根据前述权利要求其中之一所述之场效晶体管(222)，其中，该沟道区域位在该沟槽(72)的两侧、或是沿着该孔洞的整个周围。
6.根据权利要求1至4其中之一所述之场效晶体管(222)，其中，该沟道区域仅位在该沟槽(72)的一侧、或是仅沿着该孔洞周围的部分。
7.根据前述权利要求其中之一所述之场效晶体管(222)，
其中，该远离该开口的终端区域(18)乃是位在多个凹陷(75b，352)的区域中，较佳地是至少两、或至少三凹陷的区域之中，而控制区域即是配置在该等凹陷中，并且沟道区域以及靠近该等开口的终端区域(16c)亦是配置于该等凹陷处；以及
其中，该等控制区域以及该等靠近该等开口的终端区域(16c)乃会在每一例子中并联地电性连接。
8.根据前述权利要求其中之一所述之场效晶体管(222)，其中，该用于该控制区域的凹陷(72)与位在该场效晶体管(222)以及一相邻电性构件间且以一电性绝缘材质充填的一凹陷(70，76)乃具有相同的深度。
9.根据权利要求1至7其中之一所述之场效晶体管(222)，其中，该用于该控制区域的凹陷(72)所具有的一深度乃会比位在该场效晶体管(222)以及一相邻电性构件间、且以一电性绝缘材质填充的一凹陷(70a，76a)所具有的深度更小。
10.根据前述权利要求其中之一所述之场效晶体管(222)，
其中，该绝缘区域(170)所具有的厚度至少为15nm，较佳地，为20nm；及/或
其中，该等终端区域(16，18)间、沿着该凹陷(72)的距离(1)至少为0.4μm；及/或
其中，至少一终端区域(16，18)会具有一浅掺杂变量曲线梯度，而其乃会允许具有强度大于9伏特、或是大于15伏特，但较佳地是小于30伏特，的一切换电压。
11.一种将根据前述权利要求其中之一所述之该场效晶体管(222)用作为位在一记忆单元阵列(230)，特别是，一电子式可抹除程序化只读存储器(EEPROM)记忆模式的一快闪存储器，的一字符线(272，288)、或一位线(296)处的驱动晶体管的应用。
12.一种将根据前述权利要求其中之一所述之该场效晶体管(222)用于切换强度大于9伏特、或是大于15伏特，但较佳地是，小于30伏特，的一电压的应用。
13.一种制造一场效晶体管(222)，特别是根据权利要求1至12其中之一所述的一场效晶体管(222)，的方法，包括下列不限定所载顺序的步骤：
提供具有一待处理表面的一承载材质(10)；
形成靠近该表面的一终端区域(16)以及远离该表面的一终端区域(18)；
形成至少一凹陷(72)，以将该靠近该表面的终端区域(16)引导至该远离该表面的终端区域(18)、或是将用于该靠近该表面的终端区域(16)的一区域引导至用于该远离该表面的终端区域(18)的一区域；
在该凹陷(72)中产生一电性绝缘层(170)；以及
将一电性传导控制区域(172)导入该凹陷(172)中。
14.根据权利要求13所述之方法，其中，该等终端区域的形成乃是于该凹陷形成之前、及/或在填充该凹陷(72)之前执行。
15.根据权利要求13或14所述之方法，更包括下列步骤：
形成自该远离该表面的终端区域(18)到达该半导体层(10)的该表面的一连接区域(54)。
16.根据权利要求13至15其中之一所述之方法，其中，至少一绝缘凹陷(70，74，76)乃会与该用于该控制区域的凹陷(72)同时形成。
17.根据权利要求16所述之方法，其中，该绝缘凹陷(70，74，76)乃以深度与该用于该控制区域之凹陷(72)的深度一样的形式来形成。
18.根据权利要求16所述之方法，其中，该绝缘凹陷(70a，76a)乃被制造为比该用于该控制区域的凹陷(72a)更深。
19.根据权利要求18所述之方法，其中，该绝缘凹陷乃会比该用于该控制区域的凹陷(72)更宽，至少在一上部区段中，以及其中该两凹陷乃是在一共同蚀刻程序形成，而在所述共同蚀刻程序中，较宽凹陷的蚀刻会显著地比较窄凹陷的蚀刻为深。
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