KR100808587B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 주변회로영역으로 구획되고, 상기 셀영역에 NMOS 트랜지스터 및 비트라인용 랜딩플러그가 형성되고, 상기 주변회로영역에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 셀영역의 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 상기 주변회로영역의 NMOS 및 PMOS 트랜지스터의 접합영역을 각각 노출시키는 제2콘택홀들을 형성하는 단계와, 상기 제1 및 제2콘택홀을 통해 상기 노출된 셀영역의 랜딩플러그 및 상기 주변회로영역의 접합영역에 N형 불순물을 이온주입하는 단계와, 상기 주변회로영역 PMOS 트랜지스터의 접합영역 에 선택적으로 P형 불순물을 이온주입하는 단계와, 상기 제1 및 제2콘택홀을 포함한 상기 층간절연막 상에 비트라인을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 반도체 기판 210a : N형 접합영역
210b : P형 접합영역 220 : 게이트
230 : 절연막 240 : 랜딩플러그
250 : 층간절연막 H1 : 제1콘택홀
H2 : 제2콘택홀 BL : 비트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 접합영역의 콘택 저항을 개선시키기 위한 이온주입 공정을 단순화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서의 비트라인(Bit line)은 셀영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier)에 전달하는 역할을 한다.
한편, 상기 셀영역에서의 비트라인과 통상 동일한 단계에서 동일한 재질로 함께 형성하는 주변회로영역의 배선은 셀영역의 비트라인과는 그 역할에 있어서 차이가 있기는 하지만, 그 형성 단계 및 재질이 셀영역의 비트라인과 동일하기 때문에 비트라인이라 명명한다.
여기서, 상기 셀영역에서의 비트라인은 접합영역 상에 형성된 도핑된 실리콘막 재질의 랜딩플러그(landing plug) 상에 형성되고, 주변회로영역에서의 비트라인은 접합영역에 해당하는 도핑된 실리콘막 상에 직접 형성될 수 있다.
한편, 상기 비트라인의 재료로는 주로 텅스텐이 이용되고 있는데, 이것은 텅스텐이 열안정성 및 매립특성이 우수하여, 고온 공정에 영향을 받는 캐패시터 형성전 배선 공정에 적합하기 때문이며, 또한, 상기 텅스텐이 종래의 폴리사이드(polycide)에 비하여 저항이 낮아 소자의 동작 속도를 개선할 수 있기 때문이다.
이와 같이, 텅스텐을 비트라인 재료로 적용하는 경우, 텅스텐과 실리콘막간의 반응을 방지하기 위해 TiN막과 같은 베리어 금속막을 텅스텐과 실리콘막 사이에 형성해주고 있는데, 상기 TiN막은 P형으로 도핑된 접합영역과 콘택 저항이 높다는 문제가 있기 때문에 이를 어느 정도 해결하기 위해 TiN막과 접합영역 사이에 TiSi2 막을 추가적으로 더 형성해 주고 있다.
그런데, 반도체 소자의 고집적화에 따라 접합영역에서의 콘택 크기는 감소하고 있으며, 접합영역의 깊이는 얕아(shallow)지고 있는 추세이고, 이에 따라, 접합영역과 비트라인 사이의 콘택 저항이 점차 높아지고 있다.
특히, 콘택 크기의 감소에 기인하는 접촉 면적의 감소로 인해 콘택 저항의 증가 문제는 더욱 심화되고 있는데, 이러한 경향에 부합해서 고집적 소자에서의 콘택 저항의 증가 문제를 개선하기 위한 다양한 공정 기술들이 개발되고 있다.
일례로, 150nm급 이하의 고집적 메모리 소자에서는 접합영역을 형성한 후, 상기 접합영역에 추가적인 이온주입을 수행하여 콘택 저항을 확보하는 방법이 이용되고 있다. 이것은 금속막과 실리콘막 간의 콘택 저항은 콘택 계면에서의 실리콘막의 도핑 농도에 반비례하기 때문이다. 아래의 수학식(1)은 콘택 저항(Rc)과 콘택 계면에서의 실리콘막의 도핑 농도(N)간의 관계를 나타낸다.
Rc ∝ 1/(N1/2) 수학식(1)
이하에서는 상기 접합영역에서의 콘택 저항을 낮추기 위한 추가적인 이온주입 공정에 관하여 보다 상세하게 설명하도록 한다.
셀영역의 비트라인의 경우, 앞서 언급한 바와 같이, 접합영역과 직접 콘택되지 아니하고 접합영역 상에 형성된 랜딩플러그를 통해 접합영역과 콘택되는데, 상기 랜딩플러그는 통상 도핑된 폴리실리콘막으로 형성한다. 그런데, 이 경우 접합영역으로부터 랜딩플러그의 입계(grain boundary)로 불순물이 석출되는 현상이 발생 하기 때문에 접합영역의 유효 불순물수는 감소하게된다. 따라서, 셀영역의 비트라인 콘택 저항이 증가하는 현상이 발생하며, 이를 방지하기 위해 랜딩플러그에 추가적인 이온주입을 수행하는 것이 필수적이다.
한편, 주변회로영역의 경우에는 PMOS 트랜지스터 영역에서는 P형 불순물이 TiSi2막에 고용이 잘되기 때문에 콘택 저항이 다소 높아지므로 이를 보상하기 위해 B 또는 BF2와 같은 P형 불순물을 추가로 이온주입해야 한다. 한편, NMOS 트랜지스터의 접합영역의 경우 N형 불순물이 P형 불순물에 비하여 상대적으로 TiSi2막과 잘 반응하지 않기 때문에 콘택 저항이 낮게 유지되는 편이지만, 고집적화 추세에 따라 더 낮은 콘택 저항이 요구되기 때문에 상기 NMOS 트랜지스터의 접합영역 내에도 As와 P와 같은 N형 불순물을 추가적으로 이온주입하여 콘택 저항을 낮춰주는 공정이 적용되고 있다.
이하에서는, 도 1a 및 도 1e를 참조하여, 상기 콘택 저항 감소를 위한 추가적인 이온주입 공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 셀영역(C)과 주변회로영역(P)으로 구획되고, 상기 셀영역(C)에 NMOS 트랜지스터 및 비트라인용 랜딩플러그(140)가 형성되고, 상기 주변회로영역(P)에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판(100)을 마련한다. 여기서, 도면부호 110a는 N형 접합영역을, 110b는 P형 접합영역을, 120은 게이트를, 그리고, 130은 절연막을 각각 나타낸다.
그런 다음, 상기 랜딩플러그(140) 표면 내에 N형 불순물이 이온주입되도록 기판 전면 상에 As 또는 P와 같은 N형 불순물을 이온주입한다.
도 1b를 참조하면, 상기 기판 전면 상에 층간절연막(150)을 형성한 후, 상기 셀영역(C)의 층간절연막(150)을 식각하여 랜딩플러그(140)를 노출시키는 제1콘택홀(H1)을 형성함과 아울러 상기 주변회로영역(P)의 층간절연막(150)과 절연막(130)을 차례로 식각하여 NMOS 트랜지스터의 N형 접합영역(110a) 및 PMOS 트랜지스터의 P형 접합영역(110b)을 각각 노출시키는 제2콘택홀(H2)들을 형성한다.
도 1c를 참조하면, 상기 층간절연막(150) 상에 주변회로영역의 NMOS 트랜지스터의 N형 접합영역(110a)을 선택적으로 노출시키는 제1감광막패턴(PR1)을 형성한 후, 상기 제1감광막패턴(PR1)을 이온주입 마스크로 이용해서, 노출된 N형 접합영역(110a) 내에 As 또는 P와 같은 N형 불순물을 이온주입한다.
도 1d를 참조하면, 제1감광막패턴을 제거한 상태에서, 상기 층간절연막(150) 상에 주변회로영역의 PMOS 트랜지스터의 P형 접합영역(110b)을 선택적으로 노출시키는 제2감광막패턴(PR1)을 형성한 후, 상기 제2감광막패턴(PR2)을 이온주입 마스크로 이용해서, 노출된 P형 접합영역(110b) 내에 B 또는 BF2와 같은 P형 불순물을 이온주입한다.
도 1e를 참조하면, 제2감광막패턴을 제거한 상태에서, 상기 제1콘택홀(H1) 및 제2콘택홀(H2) 상에 텅스텐막과 같은 금속 재질의 비트라인(BL)들을 형성한다. 여기서, 도시하지는 않았지만, 상기 비트라인(BL)은 접촉 저항 개선을 위한 TiSi2막과 베리어막으로서 TiN막 등을 포함한다. 이때, 상기 베리어막은 TiN막 대신에 WN막 또는 TaN막을 사용할 수도 있다.
이후, 도시하지는 않았지만, 계속하여 공지의 후속공정을 차례로 수행하여 반도체 소자를 제조한다.
이와 같이, 랜딩플러그(130) 또는 접합영역(110a, 110b) 내에 추가적인 불순물 이온주입을 수행하면 이미 설명한 바와 같이 비트라인의 콘택 저항을 개선할 수 있다.
그러나, 전술한 종래 기술은 두 번의 이온주입 마스크 형성 공정과 세 번의 이온주입 공정이 요구되기 때문에 공정 자체가 매우 복잡하고, 생산성이 떨어진다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 접합영역의 콘택저항을 개선하기 위한 추가적인 이온주입 공정을 단순화하여 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변회로영역으로 구획되고, 상기 셀영역에 NMOS 트랜지스터 및 비트라인용 랜딩플러그가 형성되고, 상기 주변회로영역에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 셀영역의 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 상기 주변회로영역의 NMOS 및 PMOS 트랜지스터의 접합영역을 각각 노출시키는 제2콘택홀들을 형성하는 단계; 상기 제1 및 제2콘택홀을 통해 상기 노출된 셀영역의 랜딩플러그 및 상기 주변회로영역의 접합영역에 N형 불순물을 이온주입하는 단계; 상기 주변회로영역 PMOS 트랜지스터의 접합영역에 선택적으로 P형 불순물을 이온주입하는 단계; 및 상기 제1 및 제2콘택홀을 포함한 상기 층간절연막 상에 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 N형 불순물을 이온주입하는 단계는 As 또는 P를 사용하여 3∼30keV의 에너지 및 5E13∼5E15의 원자/㎠ 도우즈로 수행한다.
상기 P형 불순물을 이온주입하는 단계는 B 또는 BF2를 사용하여 3∼30keV의 에너지 및 0.5E15∼5E15의 원자/㎠ 도우즈로 수행한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변회로영역으로 구획되고, 상기 셀영역에 NMOS 트랜지스터 및 비트라인용 랜딩플러그가 형성되고, 상기 주변회로영역에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 셀영역의 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 상기 주변회로영역의 NMOS 및 PMOS 트랜지스터의 접합영역을 각각 노출시키는 제2콘택홀들을 형성하는 단계; 상기 제1 및 제2콘택홀을 통해 상기 노출된 셀영역의 랜딩플러그 및 주변회로영역의 접합영역에 P형 불순물을 이온주입하는 단계; 상기 셀영역 및 주변회로영역 NMOS 트랜지스터의 접합영역에 선택적으로 N형 불순물을 이온주입하는 단계; 및 상기 제1 및 제2콘택홀을 포함한 상기 층간절연막 상에 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 P형 불순물을 이온주입하는 단계는 B 또는 BF2를 사용하여 3∼30keV의 에너지 및 0.5E15∼5E15의 원자/㎠ 도우즈로 수행한다.
상기 N형 불순물을 이온주입하는 단계는 As 또는 P를 사용하여 3∼30keV의 에너지 및 5E13∼5E15의 원자/㎠ 도우즈로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간단하게 설명하면 다음과 같다.
본 발명은 셀영역에 형성된 랜딩플러그에 이온주입되는 불순물과 주변회로영역 NMOS 트랜지스터의 접합영역 내에 이온주입되는 불순물의 종류가 같다는 것에 착안하여, 상기 랜딩플러그와 주변회로영역의 NMOS 트랜지스터의 접합영역에 대한 이온주입을 동시에 수행하고, 상기 주변회로영역 PMOS 트랜지스터의 접합영역에 선택적으로 이온주입을 수행함으로써, 이온주입 공정을 단순화한다.
자세하게, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀영역(C)과 주변회로영역(P)으로 구획되고, 상기 셀영역(C)에 NMOS 트랜지스터 및 비트라인용 랜딩플러그(240)가 형성되고, 상기 주변회로영역(P)에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판(200)을 마련한다. 여기서, 도면부호 210a는 N형 접합영역을, 210b는 P형 접합영역을, 220은 게이트를, 그리고, 230은 절연막을 각각 나타낸다.
도 2b를 참조하면, 상기 반도체 기판 전면 상에 층간절연막(250)을 형성한 후, 상기 셀영역(C)의 층간절연막(250)을 식각하여 랜딩플러그(240)를 노출시키는 제1콘택홀(H1)을 형성함과 아울러 상기 주변회로영역(P)의 층간절연막(250)과 절연막(230)을 식각하여 NMOS 트랜지스터의 N형 접합영역(210a) 및 PMOS 트랜지스터의 P형 접합영역(210b)을 각각 노출시키는 제2콘택홀(H2)들을 형성한다.
그런 다음, 상기 제1 및 제2콘택홀(H1, H2)을 통해 노출된 셀영역(C)의 랜딩플러그(240) 및 주변회로영역(P)의 접합영역(210a, 210b) 내에 N형 불술물이 이온주입되도록 상기 제1 및 제2콘택홀(H1,H2)이 형성된 반도체기판에 N형 불순물을 이온주입한다. 여기서, 상기 N형 불순물을 이온주입하는 단계는 As 또는 P를 사용하여 3∼30keV의 에너지 및 5E13∼5E15의 원자/㎠ 도우즈로 수행한다.
도 2c를 참조하면, 상기 층간절연막(250) 상에 주변회로영역 PMOS 트랜지스터의 P형 접합영역(210b)을 선택적으로 노출시키는 감광막패턴(PR)을 형성한 후, 상기 감광막패턴(PR)을 이온주입 마스크로 이용해서, 노출된 P형 접합영역(210b) 내에 P형 불순물을 이온주입한다. 여기서, 상기 P형 불순물을 이온주입하는 단계는 B 또는 BF2를 사용하여 3∼30keV의 에너지 및 0.5E15∼5E15의 원자/㎠ 도우즈로 수행한다.
이때, 상기 P형 불순물의 이온주입 도우즈는 종래 기술에서의 이온주입 도우즈보다 많게 해야 하는데, 이는 앞서 이온주입된 N형 불순물의 영향을 상쇄하기 위함이다. 이상적으로는 앞서 이온주입된 N형 불순물의 이온주입 도우즈와 종래 기술에서의 P형 불순물 이온주입 도우즈를 합한 양만큼 또는 그 이상의 양으로 P형 불 순물을 이온주입해야 종래와 동일한 정도의 이온주입 효과를 얻을 수 있다.
또한, 상기 P형 불순물의 이온주입은 그 에너지를 달리하면서 2단계로 진행할 수도 있고, 종래와 동일한 조건으로 진행할 수도 있는데, 에너지를 달리하면서 2단계로 진행하는 경우, 1단계에서는 앞서 이온주입된 N형 불술물의 도핑 깊이와 같은 깊이로 P형 불순물을 주입하여 PMOS 영역에 이온주입된 N형 불순물을 상쇄시키고, 2단계에서는 추가적인 이온주입의 본래 목적에 맞게 P형 접합영역(210b)의 콘택 저항 감소에 최적화된 조건으로 진행하여 콘택 저항을 감소시킨다. 이렇게 P형 이온주입을 2단계로 나누어 진행함으로써 N형 불순물이 PMOS 영역에 주입되어 발생할 수 있는 누설 전류 문제를 예방할 수 있다.
도 2d를 참조하면, 상기 감광막패턴을 제거한 상태에서, 상기 제1콘택홀(H1) 및 제2콘택홀(H2)을 포함한 층간절연막(250) 상에 텅스텐막과 같은 금속 재질의 비트라인(BL)들을 형성한다. 여기서, 도시하지는 않았지만, 상기 비트라인(BL)은 접촉 저항 개선을 위한 TiSi2막과 베리어막으로서 TiN막 등을 포함한다. 이때, 상기 베리어막은 TiN막 대신에 WN막 또는 TaN막을 사용할 수도 있다.
이와 같이, 본 발명은 마스크 형성 없이 셀영역(C)의 랜딩플러그에 대한 이온주입 공정과, 주변회로영역(P)의 NMOS 영역에 대한 N형 이온주입 공정을 동시에 수행한 후, 주변회로영역(P)의 PMOS 영역을 선택적으로 노출시키는 마스크를 형성한 다음, 상기 마스크에 의해 노출된 주변회로영역(P)의 PMOS 영역에 P형 이온주입 공정을 수행한다.
이 경우, 한 번의 마스크 공정과 두 번의 이온주입 공정이 요구되기 때문에 두 번의 마스크 공정과 세 번의 이온주입 공정이 요구되었던 종래의 공정에 비해 공정이 상당히 단순화된다. 그러므로, 마스크 사용에 따라 발생되는 비용을 감소시켜 생산 비용을 절감할 수 있고, 아울러 공정 소요 시간을 단축시켜 반도체 소자의 생산성을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 제1 및 제2콘택홀(H1, H2)을 형성한 후 상기 제1 및 제2콘택홀(Hl,H2)이 형성된 반도체 기판에 N형 불순물을 이온주입한 다음, 주변회로영역(P)의 PMOS 영역 내에만 선택적으로 P형 불순물을 이온주입하였지만, 본 발명의 다른 실시예에서는 상기 공정 순서를 변경하여 상기 제1 및 제2콘택홀(H1, H2)을 형성한 후, 상기 제1 및 제2콘택홀(Hl,H2)이 형성된 반도체 기판에 P형 불순물을 이온주입한 다음, 상기 셀영역(C) 및 주변회로영역(P)의 NMOS 영역 내에만 선택적으로 N형 불순물을 이온주입 할 수도 있다.
상기 본 발명의 다른 실시예에서 P형 및 N형 불순물을 이온주입하는 단계는 전술한 본 발명의 실시예서의 조건과 동일하다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택 저항 개선을 위해 추가적인 이온주입 공정 을 수행함에 있어서, 셀영역의 랜딩플러그에 대한 이온주입과 주변회로영역의 N형 접합영역에 대한 이온주입을 동시에 수행함으로써, 마스크 공정수와 이온주입 공정수를 종래 보다 감소시켜 공정의 단순화를 기할 수 있다.
그러므로, 본 발명은 마스크 사용에 따라 발생되는 비용을 감소시켜 생산 비용을 절감할 수 있고, 공정 소요 시간을 단축시켜 반도체 소자의 생산성을 향상시킬 수 있다.
Claims (6)
- 셀영역과 주변회로영역으로 구획되고, 상기 셀영역에 NMOS 트랜지스터 및 비트라인용 랜딩플러그가 형성되고, 상기 주변회로영역에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 셀영역의 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 상기 주변회로영역의 NMOS 및 PMOS 트랜지스터의 접합영역을 각각 노출시키는 제2콘택홀들을 형성하는 단계;상기 제1 및 제2콘택홀을 통해 상기 노출된 셀영역의 랜딩플러그 및 상기 주변회로영역의 접합영역에 N형 불순물을 이온주입하는 단계;상기 주변회로영역 PMOS 트랜지스터의 접합영역에 선택적으로 P형 불순물을 이온주입하는 단계; 및상기 제1 및 제2콘택홀을 포함한 상기 층간절연막 상에 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 N형 불순물을 이온주입하는 단계는 As 또는 P를 사용하여 3∼30keV의 에너지 및 5E13∼5E15의 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 P형 불순물을 이온주입하는 단계는 B 또는 BF2를 사용하여 3∼30keV의 에너지 및 0.5E15∼5E15의 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 셀영역과 주변회로영역으로 구획되고, 상기 셀영역에 NMOS 트랜지스터 및 비트라인용 랜딩플러그가 형성되고, 상기 주변회로영역에 NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 셀영역의 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 상기 주변회로영역의 NMOS 및 PMOS 트랜지스터의 접합영역을 각각 노출시키는 제2콘택홀들을 형성하는 단계;상기 제1 및 제2콘택홀을 통해 상기 노출된 셀영역의 랜딩플러그 및 상기 주변회로영역의 접합영역 내에 P형 불순물을 이온주입하는 단계;상기 셀영역 및 주변회로영역 NMOS 트랜지스터의 접합영역에 선택적으로 N형 불순물을 이온주입하는 단계; 및상기 제1 및 제2콘택홀을 포함한 상기 층간절연막 상에 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 P형 불순물을 이온주입하는 단계는 B 또는 BF2를 사용하여 3∼30keV의 에너지 및 0.5E15∼5E15의 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 N형 불순물을 이온주입하는 단계는 As 또는 P를 사용하여 3∼30keV의 에너지 및 5E13∼5E15의 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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