KR100352768B1 - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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Abstract

반도체 장치의 콘택 형성 방법에 관해 개시되어 있다. 본 발명은 셀 어레이의 활성영역에 패드 폴리 실리콘층을 형성한 후, NMOS 트랜지스터 영역의 스페이서 형성시 셀 어레이 영역의 게이트 상부도 오픈함과 동시에 스페이서 식각을 하여 셀 어레이 영역, NMOS 트랜지스터의 활성 영역 및 게이트 노드 콘택 영역들의 게이트 캡핑 절연막을 일정 두께로 남긴 다음, 전면에 도전성 불순물을 이온 주입함으로써 셀 어레이 영역의 다이렉트 패드 폴리 실리콘층과 베리드 패드 폴리 실리콘층 표면은 동시에 이온 주입된다. 또한 게이트 캡핑 절연막의 일정량 남은 두께를 N+ 소오스/드레인의 이온주입 과정에서 도전성 불순물이 투과하여 게이트 상부에 주입됨으로써 게이트 콘택 저항이 낮아진다.

Description

반도체 장치의 콘택 형성 방법{Method for forming contact in semiconductor device}
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 자세하게는 한번의 이온 주입에 의해 다이렉트 콘택(Direct Contact)(이하 'DC콘택'이라 칭함)과 베리드 콘택(Buried Contact)(이하 'BC콘택'이라 칭함)의 콘택 저항을 낮출 수 있는 콘택 형성 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가됨에 따라 메모리 셀의 면적 또한 급속하게 감소되고 있다. 따라서, 메모리 셀 내의 배선의 넓이 및 배선과 배선 사이의 간격이 감소됨은 물론이고, 고립된 소자 영역들을 전기적으로 연결하기 위해 형성되는 콘택(contact)의 면적에 있어서도 점차적으로 미세화가 요구되고 있다. 또한, DRAM에 있어서는 단위 면적 당 커패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔으며, 그 결과 비트라인 형성 이후에 커패시터가 형성되는 COB(capacitor over bit-line)구조를 도입하게 되었다. 이러한 COB구조에서, 비트라인은 DC콘택에 의해 트랜지스터의 드레인 영역에 전기적으로 접속되고, 커패시터의 하부 전극인 스토리지 노드와 트랜지스터의 소오스 영역은 BC 콘택에 의해 전기적으로 접속된다. 따라서 고집적화된 반도체 메모리의 경우, DC콘택과 BC콘택을 필연적으로 가지게 된다.
상기와 같은 소오스/드레인 영역과 직접 접촉되는 콘택들이 형성될 콘택홀들을 형성할 때, 정렬 오차(misalign) 문제가 발생될 수 있고, 이를 위해 상기 콘택홀 영역에 패드 폴리 실리콘층이 형성된다. 이와 같은 패드 폴리 실리콘층에 의해 트랜지스터의 소오스/드레인과 스토리지 전극 및 비트라인이 전기적으로 접속되고, 포토레지스트의 정열 오차도 서브-마이크론(sub-micron)에서 그 한계를 극복할 수 있지만, 콘택 사이즈가 감소함에 따라 DC콘택 및 BC콘택들의 높은 저항에 의한 속도지연(speed delay) 즉, RC지연 문제가 발생된다. 특히, 패드 폴리 실리콘층과 접촉되는 DC콘택 및 BC콘택들의 콘택 저항은 0.1㎛이하에서는 급격히 증가되는 문제점이 발생되고 있다.
DC콘택과 BC콘택을 가지는 반도체 메모리 장치, 예컨대 DRAM 소자의 대표적인 예를 도 1에 도시하였다. 도 1에서 (A)는 셀 어레이 영역이고, (B)는 주변 회로의 NMOS트랜지스터 활성영역이며, (C)는 게이트 노드 콘택 영역이다. 도 1을 참조하여 종래의 기술에 의한 DC 및 BC콘택 형성 방법을 개략적으로 설명하면 하기와 같다.
도 1 의 (A)와 (B)를 참조하면, 실리콘 기판(10)상에 활성영역(12)과 소자 분리 영역(14)을 형성하고, 실리콘 기판(10)의 상부와 소자 분리 영역(14)의 상부에 게이트 산화막(16)의 상부에 폴리사이드 게이트(polycide gate)(18,20) 및 캡핑 산화막(capping oxide)(22)을 형성한 후, 셀 어레이 영역에 스페이서 산화막(oxide spacer) (30)을 형성한다. 스페이서 산화막(30) 사이에 도전성 불순물이 도핑된 패드 폴리 실리콘층(32)을 형성하고, 셀 어레이 영역을 포토레지스트로 덮는다.
이후, 도 1의 주변회로의 NMOS트랜지스터 활성 영역에 스페이서 산화막(30a)을 형성하고, 상기 활성영역에 N+소오스/드레인을 형성한다. 포토레지스트를 제거하고 도 1의 셀 어레이 영역, NMOS트랜지스터 활성영역 및 게이트 노드 콘택 영역에 콘택홀(34)을 형성한다. 셀 어레이 영역에 형성된 DC콘택(34)의 상부에 비트라인(42,44)을 형성하고, 셀 어레이 영역의 BC 콘택을 형성한 후 스토리지 노드용 폴리 실리콘층(48)을 형성한다.
이와 같은 종래 방법은 콘택 사이즈가 0.15㎛이상인 경우에는 큰 문제가 되지 않지만 도 3 및 도 4에 도시한 바와 같이 패드 폴리 실리콘층으로부터 스토리지 노드용 폴리 실리콘층의 저항 산포와 고저항으로 인해 신호 전달 속도가 지연되는 문제가 발생된다. 이러한 문제점을 해결하기 위해서는 도프트 폴리실리콘(doped polysilicon)을 증착하여 패드 폴리 실리콘층을 형성할 때, 도핑(doping)농도를 1E21/㎤로 증가시켜 저항을 낮추는 방법이 있으나, 패드 폴리 실리콘층의 도핑 증가로 인하여 셀 어레이 영역의 패드 폴리 실리콘층의 높은 도핑 농도가 N-소오스/드레인으로 확산됨으로써 NMOS트랜지스터 활성영역의 N-소오스/드레인의 도핑농도가 증가하여 결국 N-소오스/드레인의 전계가 커지게되므로 DRAM의 경우 리플레쉬 문제를 야기할 수 있다.
도 4 및 도 5 는 종래의 또 다른 콘택형성 방법을 나타낸 기술로써, 이는 도 1에 도시된 종래의 기술의 문제점을 해결하고자 DC콘택 영역에 플러그 이온 주입 방식을 적용한 것이다.
도 4의 (A),(B) 및 (C)을 참조하면, 전술한 공정과 동일한 방법으로 활성영역 상부에 형성된 패드 폴리 실리콘층(32)의 상부에 DC콘택홀(34)을 형성한 다음, 전면에 콘택 플러그 이온주입(36)을 하여 도 1에서 설명한 것과 동일한 공정을 실행하는 것이다. 이러한 방법에 의해 비트라인, BC콘택 및 스토리지 노드용 폴리 실리콘층이 형성된 것을 도 5에 도시하였다.
도 5의 (A),(B) 및 (C)와 같이 셀 어레이 영역, NMOS트랜지스터 활성영역 및 필드 게이트 노드 콘택 영역에 각각 형성된 DC 콘택홀(34)에 콘택 이온주입을 함으로써, 주변 영역의 실리사이드 게이트 콘택도 개선하고, 셀 어레이 영역의 DC콘택 저항을 동시에 개선하는 방법으로 DC콘택 영역의 저항은 개선되나, 플러그 이온 주입이 추가되므로써 공정 추가의 문제점이 있으며, DC콘택영역의 콘택 저항은 개선되나 BC콘택 부위에는 동일한 문제점이 있게된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 셀 어레이 영역에 형성되는 DC콘택 및 BC콘택저항의 증가를 억제할 수 있는 반도체 메모리 장치의 콘택 제조 방법을 제공하고,
NMOS트랜지스터 활성영역을 형성시 N+소오스/드레인 이온 주입 공정을 사용하는 셀 어레이 영역과 NMOS주변영역의 이온주입을 동시에 시행하여 DC콘택과 BC콘택의 저항 증가를 방지하는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
도 1은 종래의 기술에 의한 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 2 및 도 3 은 종래의 기술에 의한 반도체 장치의 콘택 형성 방법에 나타나는 저항의 산포와 속도 지연의 문제를 설명하기 위한 단면도이다.
도 4 및 도 5 는 종래의 다른 기술에 의한 반도체 장치의 콘택 형성 방법을 단계적으로 나타낸 단면도이다.
도 6 내지 도 13은 본 발명의 제1 실시예에 의한 반도체 장치의 콘택 형성 방법을 단계별로 나타낸 단면도이다.
도 14 내지 도 19는 본 발명의 제2 실시예에 의한 반도체 장치의 콘택 형성 방법을 단계별로 나타낸 단면도이다.
도 20 내지 도 22는 본 발명의 제3 실시예에 의한 반도체 장치의 콘택 형성 방법을 단계별로 나타낸 단면도이다.
도 23 및 도 24는 각각 본 발명의 실시예에 따른 저항 특성과 종래 기술에 의한 저항 특성을 비교하기 위한 그래프이다.
*도면의 주요 부분에 대한 부호 설명*
60:기판 62:트랜치
64:소자분리막 66:게이트 적층물
68:게이트 스페이서 70, 76:제1 및 제2 절연막
72:콘택홀 74:도전성 플러그
80, 82, 84:도전성 불순물층 101:소오스/드레인 영역
h1, h2, h3:제1 내지 제3 비어홀
상기 기술적 과제를 달성하기 위하여, 본 발명은 셀 어레이 영역과 주변회로영역을 가지는 반도체 메모리 장치의 콘택 형성 방법에 있어서, 상기 셀 어레이 영역과 상기 주변회로영역의 활성영역 및 필드 절연막 상에 게이트를 형성하고, 상기 활성영역에 소오스 및 드레인을 형성하는 단계와 상기 셀 어레이 영역과 상기 주변회로영역의 전면에 절연막을 형성하고, 상기 셀 어레이 영역의 절연막을 식각하여 상기 게이트 측벽에 스페이서를 형성한 후 상기 셀 및 주변회로영역 상에 도전성 불순물이 도핑된 폴리 실리콘층을 형성하는 단계와 상기 셀 어레이 영역에 형성된 상기 폴리 실리콘층을 패터닝하고, 상기 주변회로영역에 형성된 폴리 실리콘층 및 절연막을 순차적으로 식각하여, 주변회로영역의 게이트 측벽에 스페이서 절연막을 형성하는 단계와 상기 셀 어레이 영역 및 상기 주변회로영역에 형성된 게이트 상에 형성된 캡핑 절연막을 도전성 불순물의 이온 주입을 위해 박막화 하는 단계 및 상기 셀 어레이 영역 상에 형성된 폴리 실리콘층에 고농도의 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법을 제공한다.
여기에, 상기 셀 어레이 영역내의 패드 폴리 실리콘층과 그 상부에 형성될비트라인의 쇼트를 방지하기 위해서 상기 각 영역들의 전면에 층간 절연막을 형성하는 단계와 상기 층간 절연막을 통해 상기 패드 실리콘층과 연결되는 비트라인을 형성하는 단계와 상기 층간 절연막 상에 상기 비트라인을 덮는 제2의 층간 절연막을 형성한 다음 콘택홀을 형성하는 단계 및 상기 콘택홀에 콘택 플러그를 형성하는 단계를 더 포함한다.
상기 산화 절연막은 실리콘 나이트라이드막으로 형성하되, 500Å∼2500Å 정도의 두께로 형성한다.
상기 캡핑 절연막을 박막화 단계는 상기 캡핑 절연막의 두께가 200Å∼1000Å 정도가 될 때까지 실시한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예는 셀 어레이 영역과 주변회로영역을 가지는 반도체 메모리 장치의 콘택 형성 방법에 있어서, 상기 셀 어레이 영역과 상기 주변회로영역의 기판에 활성영역을 한정하는 소자 분리막을 형성하는 단계와 상기 셀 어레이 영역과 상기 주변회로영역의 활성영역 및 상기 주변회로영역의 기판 상의 소자 분리막 상에 게이트 적층물을 형성하는 단계와 상기 셀 및 주변회로영역의 활성영역 상에 소오스/드레인을 형성하는 단계와 상기 기판 상에 상기 게이트 적층물을 덮는 제1 절연막을 형성하고, 상기 셀 어레이 영역의 게이트 적층물 사이의 소오스/드레인이 노출되도록 상기 제1 절연막을 패터닝하는 단계와 상기 셀 어레이 영역의 소오스/드레인이 노출된 영역을 도전성 플러그로 채우는 단계와 상기 제1 절연막 상에 제2 절연막을 형성하고, 상기 셀 어레이 영역의 상기 도전성 플러그와 상기 주변회로영역의 소오스/드레인과 게이트 적층물이 노출되도록 식각하여 콘택홀을 형성하는 단계와 상기 노출된 모든 영역에 제1 도전성 불순물층을 형성하는 단계 및 상기 제2 절연막 상에 상기 도전성 불순물층이 형성된 상기 노출된 영역 전부와 접촉되는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 콘택 형성 방법을 제공한다.
이 과정에서, 상기 제2 절연막을 형성하기 전에 상기 도전성 플러그에 제2 도전성 불순물층을 형성하는 단계를 더 포함한다.
또, 상기 금속 배선층은 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층 및 텅스텐(W)층으로 구성되어 있다.
이와 같은 본 발명을 이용하는 경우, 기판 각 영역, 곧 셀 영역에 형성되는 패드 도전층 영역과 주변회로부에 형성되는 트랜지스터의 소오스 및 드레인 영역과 워드 라인으로 사용되는 게이트 노드 영역을 노출시키는 콘택을 동시에 형성하는 것이 가능하고, 상기 콘택내에만 도전성 불순물 농도를 높이는 것이 가능하여 상기 콘택을 통해 노출되는 물질층과 상기 콘택을 채우는 물질층 사이의 오믹 콘택 저항, 예컨대 폴리 실리콘층과 티타늄층/티타늄 나이트라이드층/텅스텐층으로 구성되는 비트 라인 간의 오믹 콘택 저항을 낮출 수 있다.
이하, 본 발명의 제1 내지 제3 실시예에 의한 반도체 장치의 콘택 형성 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
<제1 실시예>
첨부된 도 6 내지 도 13 각 도의 (A),(B) 및 (C)도는 각각 셀 어레이 영역,주변회로 영역에 형성된 NMOS 트랜지스터 영역 및 필드 게이트 노드 콘택 영역의 단면도를 나타낸다. 이것은 제2 및 제3 실시예에 관련된 첨부 도면의 경우에도 마찬가지이다.
도 6을 참조하면, 기판(10)을 활성영역(12)과 소자분리영역(14)으로 구분한다. 기판(10) 및 소자분리영역(14) 상에 게이트 산화막(16), 도전성 불순물이 도핑된 폴리 실리콘층(18), 텅스텐 실리사이드층(20) 및 캡핑 절연막(22)을 순차적으로 형성한다. 이후, 이방성 건식식각으로 캡핑 절연막(22), 텅스텐 실리사이드층(20) 및 폴리 실리콘층(18)을 역순으로 식각한다. 이 결과 도 7에 도시한 바와 같이, 기판(10) 상에 도전성 불순물이 도핑된 폴리 실리콘층(18), 텅스텐 실리사이드층(20) 및 캡핑 절연막(22)으로 구성되는 게이트 노드가 형성된다.
도 7을 참조하면, 상기 게이트 노드가 형성된 기판에 N-이온을 1E13/㎠ 정도로 이온주입하여 셀 어레이 영역과 주변회로영역에 트랜지스터의 N-소오스/드레인 영역을 형성한다.
도 8을 참조하면, 기판(12) 상에 게이트 노드의 전면을 덮는 산화 절연막(26)을 형성한다. 산화 절연막(26)은 실리콘 나이트라이드막으로 형성하는 것이 바람직하며, 500Å∼2500Å정도의 두께로 형성한다.
도 9를 참조하면, 셀 어레이 영역을 오픈시키고 주변회로영역을 덮는 포토레지스트 패턴(미도시)을 형성한 다음, 이를 식각 마스크로 사용하여 산화 절연막(26)의 전면을 건식 식각함으로써 스페이서(30)를 형성한다. 상기 포토레지스트 패턴을 제거한 후, 상기 셀 어레이 영역에 스페이서(30)가 형성된 결과물 전면에 도전성 불순물이 도핑된 폴리 실리콘층(32)을 형성한다.
도 10을 참조하면, 사진 식각 공정으로 도핑된 폴리 실리콘층(32)을 셀 어레이 영역에서는 패터닝함과 동시에 주변회로영역에서는 전면 에치백(eatch back)한다. 이렇게 하면, 셀 어레이 영역을 제외한 다른 영역에서 도핑된 폴리 실리콘층(32)이 완전히 제거된다. 계속해서, 상기 주변회로영역에 형성된 산화 절연막(26)을 식각하여 주변회로영역의 NMOS 트랜지스터의 게이트 노드와 필드 게이트 노드 측벽에 스페이서(30a)를 형성한다. 이때, 셀 어레인 영역의 캡핑 절연막(22)의 일부도 제거된다. 산화 절연막 식각 목표는 이온주입 레인지 피크치를 충족시킬 수 있도록 게이트 노드 표면에 100Å내지 200Å의 정도가 남도록 한다. 이어서, 기판(10) 전면에 N+소오스/드레인 형성을 위하여 이온 주입(36)을 실시한다. 예를 들면, 이온 주입은 10KeV∼50KeV의 에너지로 1E+15∼1E+16/㎠의 농도로 실시한다. 이와 같이, 전면에 이온을 주입함으로써, 셀 어레이 부위의 DC패드 폴리 실리콘층 및 BC패드 폴리 실리콘층의 표면에 동시에 이온이 주입된다. 또한, 일정량의 두께를 가지는 게이트 캡핑 절연막(22a)을 고농도 이온이 투과하여 게이트 상부에 주입된다. 이렇게 해서, 주변회로영역의 게이트 노드와 패드 폴리 실리콘층(32)에 고농도 불순물층(38)이 형성된다. 결과적으로, 추가 공정이 필요없이 동시 이온 주입에 의해 게이트 콘택 저항을 낮추면서 공정을 단순화할 수 있는 이점이 있다.
도 11을 참조하면, 캡핑 절연막(22)이 일정 두께로 식각된 다음 전면에 도전성 불순물이 이온 주입된 결과물 전면에 층간 절연막(40)을 형성한다. 층간절연막(40)은 패드 폴리 실리콘층(32)과 층간 절연막(40) 상에 형성될 비트 라인(42, 44) 사이의 쇼트를 방지하기 위한 것이다. 계속해서, 층간 절연막(40)을 패터닝하여 셀 어레이 영역, NMOS 트랜지스터의 소오스/드레인 영역, 게이트 노드 콘택 영역에 다이렉트 콘택(Direct Contact, 이하 DC라 함)홀(34)을 형성한다. 그리고 층간 절연막(40) 상에 DC홀(34)을 채우는 폴리 실리콘층(42) 및 텅스텐 실리사이드층(44)을 순차적으로 형성하여 패터닝한다. 이렇게 해서 비트라인(42, 44)이 형성된다.
도 12를 참조하면, 층간 절연막(40) 상에 비트 라인(42,44)을 덮는 층간 절연막(46)을 형성한다. 층간 절연막(46)은 이후 형성될 스토리지 노드와 비트라인(42, 44)이 쇼트되는 것을 방지하기 위한 것이다.
도 13을 참조하면, 층간 절연막(46)에 패드 폴리 실리콘층(32)을 노출시키는 배리드 콘택홀을 형성한다. 상기 BC홀에 도전성 플러그로써, 스토리지 노드용 폴리 실리콘층(48)을 형성한다. 층간 절연막(46)에 스토리지 노드용 폴리 실리콘층(48)의 전면과 접촉되는 하부전극(49)을 형성한다. 하부전극(49)의 전면에 유전막(50)을 형성하고, 유전막(50) 전면에 상부 전극으로써 플레이트 폴리 실리콘층(52)을 형성한다.
<제2 실시예>
도 14를 참조하면, 기판(60)을 셀 및 주변회로 영역으로 구분한 다음, 상기 각 영역을 다시 필드 영역과 활성영역으로 구분한다. 상기 기판(60)의 필드 영역에 트랜치(62)를 형성한다. 트랜치(62)에 소자분리막(64)을 채운다. 기판(60)의 활성영역 상에 게이트 적층물(66)을 형성한다. 게이트 적층물(66)은 기판(60)과의 계면에 게이트 산화막(미도시)이 형성된 게이트 도전층(66a)과 게이트 도전층(66a) 상에 형성된 게이트 절연층(66a)으로 구성되어 있다. 상기 게이트 산화막은 열산화 방식으로 형성하되, 6nm정도의 두께로 형성한다. 게이트 도전층(66a)은 복층의 도전층으로 구성한다. 예컨대, 게이트 도전층(66a)은 도전성 불순물이 도핑된 폴리 실리콘층과 텅스텐 실리사이드층을 순차적으로 형성하여 형성할 수 있다. 이때, 상기 도핑된 폴리 실리콘층은 80nm정도의 두께로 형성하는 것이 바람직하고, 상기 텅스텐 실리사이드층은 100nm정도의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연층(66a)은 200nm 정도의 두께로 형성한다. 기판 전면에 N-불순물(미도시)을 이온주입하되, 20-40KeV에너지로 1E+13/㎠정도 주입하여 셀 어레이 영역과 주변회로영역의 트랜지스터에 N-소오스/드레인(100)을 형성한다.
도 15에 도시한 바와 같이, 게이트 적층물(66)의 측면에 게이트 스페이서(68)를 형성한다. 게이트 스페이서(68)는 질화막으로 형성한다. 즉, 질화막을 게이트 적층물(66)이 형성된 기판(60)의 전면에 형성한 다음, 그 전면을 이방성 건식 식각하여 형성한다. 이때, 상기 질화막은 60nm정도의 두께로 형성한다. 그리고 셀 어레이 영역을 가리는 포토레지스트 패턴(미도시)을 형성하고 주변회로영역에 20-50Kev, 1E+15/㎠의 도우즈로 N+불순물을 주입하여 N+소오스/드레인(101)을 형성한다.
도 16을 참조하면, 기판(60) 상에 게이트 적층물(66)을 덮는 제1 절연막(70)을 형성한다. 제1 절연막(70)은 층간 절연막이다. 제1 절연막(70)은 산화막으로 형성하되, 500nm 정도의 두께로 형성한다. 제1 절연막(70)을 패터닝하여 셀 어레이 영역에서 게이트 적층물(66) 사이로 기판(60)이 노출되는 콘택홀(72)을 형성한다. 이때, 셀 어레이 영역을 제외한 나머지 영역은 그대로 둔다. 콘택홀(72)은 게이트 절연층(66b)과 게이트 스페이서(68) 등으로 인해 자기 정렬적(self aligned)으로 형성된다.
도 17을 참조하면, 제1 절연막(70) 상에 콘택홀(72)을 채우는 도전층(미도시)을 형성한다. 상기 도전층은 n+형 도전성 불순물이 도핑된 폴리 실리콘층으로 형성한다. 이때, 상기 도전층은 250nm정도의 두께로 형성한다. 상기 도전층의 전면을 제1 절연막(70)이 노출될 때까지 평탄화한다. 상기 평탄화를 위해 상기 도전층의 전면을 에치 백한다. 상기 평탄화 결과, 콘택홀(72)을 채우는 도전성 플러그(74)가 형성된다. 도전성 플러그(74)는 패드 도전층으로 사용된다.
도 18을 참조하면, 제1 절연막(70) 상에 도전성 플러그(74)의 전면을 덮는 제2 절연막(76)을 형성한다. 제2 절연막(76)은 산화막으로 형성하되, 200nm 정도의 두께로 형성한다. 제2 절연막(76) 상에 감광막(미도시)을 도포한다. 상기 감광막은 포토레지스트막으로 형성한다. 상기 감광막을 패터닝하여 제2 절연막(76) 중에서 도전성 플러그(74) 상에 형성된 부분과 주변 회로 영역의 트랜지스터의 소오스/드레인 영역(101)의 상부에 형성된 부분, 상기 주변 회로 영역의 트랜지스터의 게이트 적층물 상부에 형성된 부분이 노출되는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 제2 절연막(76)의 노출된 부분을 식각한다. 상기 식각은 이방성 건식 식각을 이용하는 것이 바람직하다. 또, 상기 식각은 도전성 플러그(74), 주변 회로 영역의 트랜지스터의 소오스/드레인 영역(101) 및 상기 주변 회로 영역의 트랜지스터의 게이트 적층물(66)의 도전성 물질층, 곧 게이트 도전층(66a)이 모두 노출될 때까지 실시한다. 이후, 상기 감광막 패턴을 제거한다. 이 결과, 셀 어레이 영역에 도전성 플러그(74)가 노출되는 제1 비어홀(h1)이 형성되고, 주변 회로 영역에는 트랜지스터의 소오스/드레인 영역(101)의 기판이 노출되는 제2 비어홀(h2)과 게이트 적층물(66)의 게이트 도전층(66a)이 노출되는 제3 비어홀(h3)이 형성된다.
계속해서, 상기 감광막 패턴이 제거된 결과물 전면에 도전성 불순물(78)을 이온 주입한다. 이때, 제1 내지 제3 비어홀(h1, h2, h3)을 제외한 모든 부분은 제2 절연막(76)으로 덮여있으므로, 상기 도전성 불순물은 제1 내지 제3 비어홀(h1, h2, h3)을 통해 노출되는 상기 각 영역에만 주입된다. 상기 이온 주입에서 주입되는 도전성 불순물은 인(P)을 사용하고, 상기 인은 50KeV정도의 에너지로 2E+15/㎠ 정도의 농도가 되도록 주입한다. 이 결과, 상기 셀 어레이 영역의 도전성 플러그(74)와 주변 회로 영역의 트랜지스터의 소오스/드레인 영역(101) 및 게이트 적층물(66)의 게이트 도전층(66a)에 도전성 불순물층(80, 82, 84)이 각각 형성된다.
도 19를 참조하면, 제2 절연막(76) 상에 제1 내지 제3 비어홀(h1, h2, h3)을 통해서 노출되는 영역과 접촉되는 제1 금속 배선층(86)을 형성한다. 제1 금속 배선층(86)은 다층 금속 배선층으로써, 티타늄(Ti)층 및 티타늄 나이트라이드(TiN)층을 순차적으로 형성하여 형성한다. 이때, 상기 티타늄층 및 상기 티타늄층과 접촉되는 하부층, 예컨대 n+ 폴리 실리콘층 사이에 실리사이드층을 형성하기 위한 소정의 열처리 공정을 소정의 시간 동안 실시한다. 이후, 제1 금속 배선층(86) 상에 제1 내지 제3 비어홀(h1, h2, h3)을 채우는 제2 금속 배선층(88)을 형성한다. 제2 금속 배선층(88)은 텅스텐층으로 형성한다. 이렇게 해서, 제2 절연막(76) 상에 제1 내지 제3 비어홀(h1, h2, h3)을 통해 도전성 플러그(74), 소오스/드레인 영역(101) 및 게이트 도전층(66a)과 동시에 접촉되는 티티늄층/티타늄 나이트라이드층/텅스텐층으로 구성된 금속 배선층, 곧 비트라인이 형성된다.
<제3 실시예>
도 17에 도시한, 셀 어레이 영역에 도전성 플러그(74)를 형성하는 단계까지는 제2 실시예와 동일하게 실시한다.
이후, 도 20을 참조하면, 도전성 플러그(74)가 형성된 결과물 전면에 도전성 불순물(90)을 이온 주입한다. 셀 어레이 영역을 제외한 다른 영역은 제1 절연막(70)으로 덮혀 있으므로, 도전성 불순물(90)은 셀 어레이 영역에 형성된 도전성 플러그(74)에만 주입된다. 도전성 불순물(90) 및 이온 주입은 제2 실시예에서 실시한 것과 동일하다. 상기 이온 주입 결과, 도전성 플러그(74)에 제1 도전성 불순물층(92)이 형성된다.
도 21을 참조하면, 제2 실시예에서 기술한 바와 같이 제1 절연막(70) 상에 제1 내지 제3 비어홀(h1, h2, h3)을 포함하는 제2 절연막(76)을 형성한다. 제2 절연막(76)이 형성된 결과물 전면에 제2 실시예에서 기술한 바와 동일하게 이온 주입을 실시한다. 이 결과, 제1 내지 제3 비어홀(h1, h2, h3)을 통해서 노출되는 영역에 제2 도전성 불순물층(96, 98)이 형성된다. 이중에서 도전성 플러그(74)에 형성된 제2 도전성 불순물층(96)은 제1 도전성 불순물층(92)에 다시 동일한 도전성 불순물층이 동일한 주입 에너지와 동일한 농도로 주입된 것으로써, 다른 영역에 형성된 제2 도전성 불순물층(98)에 비해 그 영역이 깊어진다. 또한, 상기 이온 주입의 에너지는 동일하므로, 도전성 불순물의 농도도 다른 영역에 비해 높아진다.
도 22는 제2 절연막(76) 상에 제1 내지 제3 비어홀(h1, h2, h3)을 통해서 노출되는 영역과 접촉되는 제1 및 제2 금속 배선층(86, 88)을 순차적으로 형성하는 단계를 나타낸 것으로써, 제2 실시예에서 기술한 바와 동일한 과정으로 형성한다.
도 23 및 도 24는 각각 본 발명의 실시예에 따른 저항 특성과 종래 기술에 의한 저항 특성을 비교하기 위한 그래프로써, 도 23의 제1 및 제2 그래프(G1, G2)는 각각 본 발명의 실시예 및 종래 기술에 의한 도전성 플러그와 비트라인 사이 오믹 콘택 저항의 분포를 나타낸 것이고, 도 24의 제3 및 제4 그래프(G3, G4))는 각각 본 발명의 실시예 및 종래 기술에 의한 비트라인과 기판 사이의 오믹 콘택 저항의 분포를 나타낸 것이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 셀 및 주변회로영역을 잇는 상부 배선층의 콘택을 위한 콘택 형성 공정에도 적용할 수있을 것이며, 내압 트랜지스터를 포함하는 반도체 장치의 콘택 형성에도 적용할 수 있을 것이다. 이와 같이, 본 발명의 기술적 사상은 상기한 실시예외의 다른 경우에도 적용할 수 있기 때문에 본 발명의 범위는 설명된 실시예에의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이 본 발명은 기판의 각 영역, 곧 셀 영역에 형성되는 패드 도전층 영역과 주변회로영역에 형성되는 트랜지스터의 소오스 및 드레인 영역과 워드 라인으로 사용되는 게이트 노드 영역을 노출시키는 콘택을 동시에 형성하는 것이 가능하고, 상기 콘택내에만 도전성 불순물 농도를 높이는 것이 가능하여 상기 콘택을 통해 노출되는 물질층과 상기 콘택을 채우는 물질층 사이의 오믹 콘택 저항, 예컨대 폴리 실리콘층과 티타늄층/티타늄 나이트라이드층/텅스텐층으로 구성되는 비트라인 간의 오믹 콘택 저항을 낮출 수 있다.

Claims (7)

  1. 셀 어레이 영역과 주변회로영역을 가지는 반도체 메모리 장치의 콘택 형성 방법에 있어서,
    상기 셀 어레이 영역과 상기 주변회로영역의 활성영역 및 필드 절연막 상에 게이트를 형성하고, 상기 활성영역에 소오스 및 드레인을 형성하는 단계;
    상기 셀 어레이 영역과 상기 주변회로영역의 전면에 절연막을 형성하고, 상기 셀 어레이 영역의 절연막을 식각하여 상기 게이트 측벽에 스페이서를 형성한 후 상기 셀 및 주변회로영역 상에 도전성 불순물이 도핑된 폴리 실리콘층을 형성하는 단계;
    상기 셀 어레이 영역에 형성된 상기 폴리 실리콘층을 패터닝하고, 상기 주변회로영역에 형성된 폴리 실리콘층 및 절연막을 순차적으로 식각하여, 주변회로영역의 게이트 측벽에 스페이서 절연막을 형성하는 단계;
    상기 셀 어레이 영역 및 상기 주변회로영역에 형성된 게이트 상에 형성된 캡핑 절연막을 도전성 불순물의 이온 주입을 위해 박막화 하는 단계; 및
    상기 셀 어레이 영역 상에 형성된 폴리 실리콘층에 고농도의 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서, 상기 셀 어레이 영역내의 패드 폴리 실리콘층과 그 상부에 형성될 비트라인의 쇼트를 방지하기 위해서 상기 각 영역들의 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 통해 상기 패드 실리콘층과 연결되는 비트라인을 형성하는 단계;
    상기 층간 절연막 상에 상기 비트라인을 덮는 제2의 층간 절연막을 형성한 다음 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제 1 항에 있어서, 상기 산화 절연막은 실리콘 나이트라이드막으로 형성하되, 500Å∼2500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제 1 항에 있어서, 상기 캡핑 절연막을 박막화 단계는 상기 캡핑 절연막의 두께가 200Å∼1000Å 정도가 될 때까지 실시하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  5. 셀 어레이 영역과 주변회로영역을 가지는 반도체 메모리 장치의 콘택 형성 방법에 있어서,
    상기 셀 어레이 영역과 상기 주변회로영역의 기판에 활성영역을 한정하는 소자 분리막을 형성하는 단계;
    상기 셀 어레이 영역과 상기 주변회로영역의 활성영역 및 상기 주변회로영역의 기판 상의 소자 분리막 상에 게이트 적층물을 형성하는 단계;
    상기 셀 및 주변회로영역의 활성영역 상에 소오스/드레인을 형성하는 단계;
    상기 기판 상에 상기 게이트 적층물을 덮는 제1 절연막을 형성하고, 상기 셀 어레이 영역의 게이트 적층물 사이의 소오스/드레인이 노출되도록 상기 제1 절연막을 패터닝하는 단계;
    상기 셀 어레이 영역의 소오스/드레인이 노출된 영역을 도전성 플러그로 채우는 단계;
    상기 제1 절연막 상에 제2 절연막을 형성하고, 상기 셀 어레이 영역의 상기 도전성 플러그와 상기 주변회로영역의 소오스/드레인과 게이트 적층물이 노출되도록 식각하여 콘택홀을 형성하는 단계;
    상기 노출된 모든 영역에 제1 도전성 불순물층을 형성하는 단계; 및
    상기 제2 절연막 상에 상기 도전성 불순물층이 형성된 상기 노출된 영역 전부와 접촉되는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 콘택 형성 방법.
  6. 제 5 항에 있어서, 상기 제2 절연막을 형성하기 전에
    상기 도전성 플러그에 제2 도전성 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 콘택 형성 방법.
  7. 제 5 항에 있어서, 상기 금속 배선층은 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층 및 텅스텐(W)층으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 콘택 형성 방법.
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