KR100611785B1 - 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는반도체 소자의 제조 방법 - Google Patents

소오스 드레인에 접하는 도핑된 실리콘막을 구비하는반도체 소자의 제조 방법 Download PDF

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Abstract

NMOS 트랜지스터의 소오스/드레인 을 형성하고 제1 RTA를 실시한 후, PMOS 트랜지스터를 형성하고, 소오스/드레인에 접하는 도핑된 실리콘막을 형성한 다음, 상기 제1 RTA 보다 낮은 온도에서 제2 RTA를 진행한다. 이에 따라, 도핑된 실리콘막 내의 도펀트가 반도체 기판으로 확산되는 것을 방지할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터의 특성 저하를 방지할 수 있다.
NMOS 트랜지스터, PMOS 트랜지스터, 랜딩 플러그 폴리실리콘막, 열처리

Description

소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법{Method of fabricating semiconductor device including doped silicon layer contacted to semiconductor substrate}
도 1은 종래 기술에 따른 반도체 소자의 제조 공정 순서도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 순서도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도.
도 4a는 본 발명에 따른 제1 RTA의 온도 변화를 보이는 그래프.
도 4b는 본 발명에 따른 제2 RTA의 온도 변화를 보이는 그래프.
* 도면의 주요부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 소자분리막
120: 게이트 산화막 130: 게이트 전극
140: 스페이서막 141, 142: 스페이서
150, 160: 소오스/드레인 170: 층간절연막
180: 랜딩 플러그 폴리실리콘막
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
MOS 트랜지스터의 디자인 룰(design rule)이 100 nm 급 이하로 급속히 감소되면서 얕은 접합(shallow junction) 소오스/드레인 형성이 필수적으로 요구되고 있는 실정이다.
도 1을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명한다.
먼저, NMOS 트랜지스터를 형성한다(11). 상기 NMOS 트랜지스터 형성은 다음과 같은 과정에 따라 진행될 수 있다. 즉, 반도체 기판에 소자분리막을 형성한 후, NMOS 트랜지스터 영역의 반도체 기판 내에 p형 웰을 형성하고, PMOS 트랜지스터 영역의 반도체 기판 내에 n형 웰을 형성한다. 이어서, p형 웰 및 n형 웰 상에 각각 게이트 산화막 및 게이트를 형성한다. 이어서, 스페이서막을 증착한다. 다음으로, PMOS 트랜지스터 영역을 덮는 마스크층을 형성하고, NMOS 트랜지스터 영역의 스페이서막을 전면식각하여 게이트의 측벽 상에 스페이서를 형성하고, 불순물을 이온주입하여 n형 소오스/드레인을 형성함으로써 NMOS 트랜지스터를 형성한다.
다음으로, PMOS 트랜지스터를 형성한다(12). 즉, PMOS 트랜지스터 영역을 덮는 상기 마스크층을 제거하고, NMOS 트랜지스터 영역을 덮는 마스크층을 형성하고, PMOS 트랜지스터 영역의 스페이서막을 전면식각하여 게이트의 측벽 상에 스페이서를 형성하고, 불순물을 이온주입하여 p형 소오스/드레인을 형성함으로써 PMOS 트랜지스터를 형성한다.
이후, 랜딩 플러그 폴리실리콘막을 증착한다(13). 상기 랜딩 플러그 폴리실리콘막은 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 반도체 기판을 덮는 층간절연막을 통과하여 NMOS 트랜지스터(또는 PMOS 트랜지스터)의 소오스/드레인과 접하도록 형성한다.
다음으로, 1000 ℃ 이상의 온도에서 RTA(rapid thermal annealing)를 실시한다(14). 상기 열처리에 의해, NMOS 트랜지스터의 n형 소오스/드레인 및 PMOS 트랜지스터의 p형 소오스/드레인 내에 주입된 불순물을 활성화시킨다. 그러나, 이러한 열처리에 의해 랜딩 폴리실리콘막 내의 도펀트들이 반도체 기판으로 확산되는 현상이 일어난다. 이를 방지하기 위해, 상기 열처리의 온도를 감소시켜야할 필요성이 대두되었다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 및 제2 게이트를 형성하는 단계와, 상기 제1 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제1 도전형을 갖는 제1 소오스/드레인을 형성하는 단계와, 제1 RTA 공정을 실시하는 단계와, 상기 제2 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제2 도전형을 갖는 제2 소오스/드레인을 형성하는 단계와, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 중 적어도 어느 하나의 소오스/드레인과 접하도록 도핑된 실리콘막으로 이루어진 플러그를 형성하는 단계와, 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 NMOS 트랜지스터용 제1 게이트와, PMOS 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계와, 상기 제1 게이트 양단의 상기 반도체 기판 내에 n형 소오스/드레인을 형성하는 단계와, 제1 RTA 공정을 실시하는 단계와, 상기 제2 게이트 양단의 상기 반도체 기판 내에 p형 소오스/드레인을 형성하는 단계와, 상기 p형 소오스/드레인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인에 접하도록 도핑된 실리콘막을 이용하여 플러그를 형성하는 단계와, 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2, 도 3a 내지 도 3c 그리고 도 4a 및 도 4b를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
도 2에 보인 바와 같이, 먼저 NMOS 트랜지스터를 형성한다(21). NMOS 트랜지스터 형성은 다음과 같이 이루어질 수 있다. 즉, 도 3a를 참조하면, 실리콘 기판 등과 같은 반도체 기판(100)에 소자분리막(110)을 형성한다. 이어서, NMOS 트랜지스터 영역(Ⅰ)의 반도체 기판(100) 내에 p형 웰(도시하지 않음)을 형성하고, PMOS 트랜지스터 영역(Ⅱ)의 반도체기판(100) 내에 n형 웰(도시하지 않음)을 형성한다. 상기 소자분리막(110)은 STI(shallow trench isolation) 공정으로 형성할 수 있다. 이어서, 반도체 기판(100) 상에 게이트 절연막(120) 및 게이트(130)를 형성한다. 상기 게이트(130)는 도핑된 폴리실리콘막 및 실리사이드막을 적층하여 형성할 수 있다. 상기 게이트 절연막(130), 상기 폴리실리콘막(150) 및 상기 실리사이드막(160)은 각각 30 Å 내지 100 Å, 500 Å 내지 1000 Å 및 800 Å 내지 1500 두께로 형성할 수 있다. 상기 실리사이드막은 텅스텐 실리사이드로 형성할 수 있다. 상기 실리사이드막을 대신하여 금속막을 형성할 수도 있다. 다음으로, 500 Å 내지 800 Å 두께의 스페이서막(140)을 형성한다. 상기 스페이서막(140)은 산화막으로 이루어지는 단일막 또는 산화막 및 질화막의 이중막으로 형성할 수 있다. 이어서, PMOS 트랜지스터 영역(Ⅱ)을 덮는 마스크층(M1)을 형성하고, NMOS 트랜지스터 영역(Ⅰ)의 스페이서막(140)을 전면식각하여 NMOS 트랜지스터의 게이트 (130) 측벽 상에 스페이서(141)를 형성하고, 게이트(130) 양단의 반도체 기판(100)(또는 p형 웰) 내에 As 또는 P를 이온주입하여 n형 소오스/드레인(150)을 형성한다.
다음으로 도 2를 참조하면, 제1 RTA 즉, 스파이크 RTA(spike rapid thermal annealing)를 실시한다(21). 제1 RTA는 n형 소오스/드레인(150) 내의 도펀트를 활성화시키면서 동시에 확산을 억제하고 결함(defect)의 발생을 방지하기 위하여 실시한다. 도 4a에 보이는 바와 같이 제1 RTA는 제1 램프업 단계(A1), 제1 안정화 단계(B1), 제2 램프업 단계(C1), 제1 RTA 단계(D1), 제1 램프 다운 단계(E1), 제2 안정화 단계(F1) 및 제2 램프 다운 단계(G1)로 진행된다. 제1 안정화 단계(B1)는 1000 sec가 넘지 않는 시간 동안 500 ℃ 내지 790 ℃ 온도에서 실시할 수 있다. 제2 램프업 단계(C1)는 100 ℃ 내지 790 ℃ 온도/sec의 램프 업 비율로 실시할 수 있다. 제1 RTA 단계(D1)는 2 sec가 넘지 않는 시간 동안 850 ℃ 내지 1250 ℃ 온도에서 실시할 수 있다. 제1 램프 다운 단계(E1)는 30 ℃ 내지 150 ℃ 온도/sec의 램프 다운 비율로 실시할 수 있다. 제2 안정화 단계(F1)는 1000 sec가 넘지 않는 시간 동안 500 ℃ 내지 790 ℃ 온도에서 실시할 수 있다. 경우에 따라, 상기 제1 안정화 단계(B1)를 생략하고, 제1 램프 업 단계(A1)에서 제2 램프 업 단계(C1)로 바로 진행할 수 있다. 또한, 제2 안정화 단계(F1)를 생략하고, 제1 램프 다운 단계(E1)에서 제2 램프 업 단계(G1)로 바로 진행할 수 있다.
다음으로 도 2의 순서에 따라 PMOS 트랜지스터를 형성한다(23). 도 3b를 참조하면, 상기 마스크층(M1)을 제거하고, NMOS 트랜지스터 영역(Ⅰ)을 덮는 마스크층(M2)을 형성하고, PMOS 트랜지스터 영역(Ⅱ)의 스페이서막(140)을 전면식각하여 PMOS 트랜지스터의 게이트(G)의 측벽 상에 스페이서(142)를 형성하고, BF2 또는 BF 를 이온주입하여 PMOS 트랜지스터의 p형 소오스/드레인(160)을 형성한다.
도 3c를 참조하면, 상기 마스크층(M2)을 제거하고, NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된 상기 반도체 기판(100) 상에 층간절연막(170)을 형성한다. 이어서, 층간절연막(170)을 선택적으로 식각하여 n형 소오스/드레인(150)을 노출시키는 콘택홀(C)을 형성한다. 경우에 따라, p형 소오스/드레인(160)을 노출시키는 콘택홀도 형성할 수 있다. 다음으로, 도 2의 순서에 따라 상기 콘택홀(C)을 갖는 반도체 기판(100) 상에 랜딩 플러그 폴리실리콘막(180)을 형성한다(24). 상기 랜딩 플러그 폴리실리콘막(180)은 상기 콘택홀(C)의 저면에서 상기 n형 소오스/드레인(150)과 접한다.
이어서, 도 2의 순서를 따라 제2 RTA를 실시한다(25). 도 4b에 보이는 바와 같이 제2 RTA는 제1 램프업 단계(A2), 제1 안정화 단계(B2), 제2 램프업 단계(C2), 제2 RTA 단계(D2), 제1 램프 다운 단계(E2), 제2 안정화 단계(F2) 및 제2 램프 다운 단계(G2)로 진행된다. 제1 안정화 단계(B2)는 1000 sec가 넘지 않는 시간 동안 400 ℃ 내지 700 ℃ 온도에서 실시할 수 있다. 제2 램프업 단계(C2)는 10 ℃ 내지 90 ℃ 온도/sec의 램프 업 비율로 실시할 수 있다. 제2 RTA 단계(D2)는 10 sec 내지 100 sec 동안 750 ℃ 내지 975 ℃ 온도에서 실시할 수 있다. 제1 램프 다운 단계(E2)는 5 ℃ 내지 50 ℃ 온도/sec의 램프 다운 비율로 실시할 수 있다. 제2 안정화 단계(F2)는 1000 sec가 넘지 않는 시간 동안 400 ℃ 내지 800 ℃ 온도에서 실시할 수 있다. 상기 제1 안정화 단계(B2)를 생략하고, 제1 램프 업 단계(A2)에서 제2 램프 업 단계(C2)로 바로 진행할 수 있다. 또한, 제2 안정화 단계(F2)를 생략하고, 제1 램프 다운 단계(E2)에서 제2 램프 업 단계(G2)로 바로 진행할 수 있다..
한편, 상기 제2 RTA 실시 전 또는 후, 상기 랜딩 플러그 폴리실리콘막(180)을 연마하거나 에치백하여 상기 콘택홀(C) 내에만 상기 랜딩 플러그 폴리실리콘막(180)을 잔류시킴으로써 랜딩플러그를 형성할 수 있다.
전술한 본 발명의 바람직한 실시예에서는 NMOS 트랜지스터를 먼저 형성하고 PMOS 트랜지스터를 후에 형성하는 것을 설명하였다. 그러나, PMOS 트랜지스터를 먼저 형성하고 제1 RTA를 실시한 다음, NMOS 트랜지스터 형성, 랜딩 플러그 폴리실리콘막 형성 및 제2 RTA를 진행할 수도 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 이루어지는 본 발명은, NMOS 트랜지스터의 소오스/드레인 을 형성하고 제1 RTA를 실시한 후, PMOS 트랜지스터를 형성하고, 소오스/드레인에 접하는 도핑된 실리콘막을 형성한 다음, 상기 제1 RTA 보다 낮은 온도에서 제2 RTA를 진행함으로써, 도핑된 실리콘막 내의 도펀트가 반도체 기판으로 확산되는 것을 방지할 수 있다. 그에 따라, NMOS 트랜지스터 및 PMOS 트랜지스터의 특성 저하를 방지할 수 있다.

Claims (6)

  1. 반도체 기판 상에 제1 및 제2 게이트를 형성하는 단계;
    상기 제1 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제1 도전형을 갖는 제1 소오스/드레인을 형성하는 단계;
    제1 RTA 공정을 실시하는 단계;
    상기 제2 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제2 도전형을 갖는 제2 소오스/드레인을 형성하는 단계;
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 중 적어도 어느 하나의 소오스/드레인과 접하도록 도핑된 실리콘막으로 이루어진 플러그를 형성하는 단계; 및
    상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 반도체 기판 상에 NMOS 트랜지스터용 제1 게이트와, PMOS 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계;
    상기 제1 게이트 양단의 상기 반도체 기판 내에 n형 소오스/드레인을 형성하는 단계;
    제1 RTA 공정을 실시하는 단계;
    상기 제2 게이트 양단의 상기 반도체 기판 내에 p형 소오스/드레인을 형성하는 단계;
    상기 p형 소오스/드레인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인에 접하도록 도핑된 실리콘막을 이용하여 플러그를 형성하는 단계; 및
    상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플러그는 상기 도핑된 실리콘막을 연마 또는 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 RTA 공정은 상기 제1 RTA 공정보다 긴 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1 RTA 공정은 2 sec가 넘지 않는 시간 동안 850 ℃ 내지 1250 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제2 RTA 공정은 10 sec 내지 100 sec 동안 750 ℃ 내지 849 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020030098454A 2003-12-29 2003-12-29 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는반도체 소자의 제조 방법 KR100611785B1 (ko)

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