KR20040026129A - 회로 장치 및 그 제조 방법 - Google Patents

회로 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040026129A
KR20040026129A KR1020030053069A KR20030053069A KR20040026129A KR 20040026129 A KR20040026129 A KR 20040026129A KR 1020030053069 A KR1020030053069 A KR 1020030053069A KR 20030053069 A KR20030053069 A KR 20030053069A KR 20040026129 A KR20040026129 A KR 20040026129A
Authority
KR
South Korea
Prior art keywords
die pad
groove
semiconductor element
pad
insulating resin
Prior art date
Application number
KR1020030053069A
Other languages
English (en)
Inventor
다까하시고우지
사까모또노리아끼
Original Assignee
산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤, 간또 산요 세미컨덕터즈 가부시끼가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20040026129A publication Critical patent/KR20040026129A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

납재(19)가 다이 패드(11)로부터 유출되는 것을 방지하는 것을 과제로 한다. 반도체 소자(13)가 실장되는 영역을 둘러싸도록 하여, 다이 패드(11)의 표면의 주변부에 홈(14)을 형성한다. 납재(19)를 개재하여 다이 패드(11)에 반도체 소자(13)를 실장하는 공정에서는, 반도체 소자(13)를 융해한 납재(19) 상부에 실장함으로써 납재(19)는 퍼지지만, 홈(14)이 유출을 방지하는 저지 영역으로서 기능한다. 따라서, 퍼진 납재(19)에 의한 다이 패드(11)와 본딩 패드(12)와의 쇼트를 방지하는 것이 가능하다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자를 고착하는 납재의 유출을 방지할 수 있는 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다. 예를 들면, 회로 장치로서 반도체 장치를 예를 들어 설명하면, 일반적인 반도체 장치로서, 종래 통상적인 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 11과 같이, 프린트 기판 PS에 실장된다.
또한 패키지형 반도체 장치(61)는, 반도체 칩(62)의 주위를 수지층(63)으로피복하고, 이 수지층(63)의 측부로부터 외부 접속용의 리드 단자(64)가 도출된 것이다. 그러나, 이 패키지형 반도체 장치(61)는, 리드 단자(64)가 수지층(63)으로부터 밖으로 나와 있으며, 전체 사이즈가 크고, 소형화, 박형화 및 경량화를 만족시킬만한 것은 아니었다. 그 때문에, 각 회사가 다투어 소형화, 박형화 및 경량화를 실현하기 위해 다양한 구조를 개발하여, 최근에는 CSP(Chip Size Package)라 불리는, 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되어 있다.
도 12는 지지 기판으로서 유리 에폭시 기판(65)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 도시한 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T이 실장된 것으로서 설명해 간다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이 패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고, 관통 홀 TH을 통하여, 상기 제1 전극(67)과 제1 이면 전극(70)이, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한 다이 패드(69)에는 베어의 트랜지스터 칩 T이 고착되고, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 개재하여 접속되고, 트랜지스터의 베이스 전극과 제2 전극(67)이 금속 세선(72)을 개재하여 접속되어 있다. 또한, 트랜지스터 칩 T을 덮도록 유리 에폭시 기판(65)에 수지층(73)이 구비되어 있다.
상기 CSP(66)는, 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와달리, 칩 T으로부터 외부 접속용의 이면 전극(70, 71)까지의 연장 구조가 간단하며, 염가로 제조할 수 있는 장점을 갖는다. 또 상기 CSP(66)는, 도 11과 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는, 전기 회로를 구성하는 전극, 배선이 구비되고, 상기 CSP(66), 패키지형 반도체 장치(61), 칩 저항 CR 또한 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다. 그리고 이 프린트 기판으로 구성된 회로는, 다양한 세트 내에 부착되어 있다.
그러나, 상술한 바와 같은 반도체 장치에서는, 트랜지스터 T는, 다이 패드(69) 상에 도포된 땜납 등의 납재를 융해시키는 리플로 공정에 의해 고착되어 있었다. 따라서, 트랜지스터 T를 융해한 땜납 상에 실장하면, 땜납이 다이 패드(69) 상으로부터 유출되어, 다이 패드(69)와 다른 전극이 쇼트하는 문제가 있었다.
또한, 다이 패드(69)로부터 유출된 땜납이, 제2 전극(68)에 도달되는 것을 방지하기 위해, 다이 패드(69)와 제2 전극(69)과는 이격시키고 있으며, 이것이 장치 전체의 대형화를 초래하고 있었다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 본 발명의 주된 목적은, 납재를 개재하여 반도체 소자를 다이 패드에 실장할 때에, 납재가 다이 패드로부터 유출되는 것을 방지하는 회로 장치를 제공하는 것에 있다.
도 1은 본 발명의 회로 장치를 설명하는 평면도(a), 단면도(b).
도 2는 본 발명의 회로 장치를 설명하는 이면도(a), 단면도(b)
도 3은 본 발명의 회로 장치를 설명하는 단면도(a), 평면도(b).
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 평면도.
도 11은 종래의 회로 장치를 설명하는 단면도.
도 12는 종래의 회로 장치를 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 회로 장치
11 : 다이 패드
12A, 12B : 본딩 패드
13 : 반도체 소자
14 : 홈
15 : 금속 세선
16 : 절연성 수지
17 : 외부 전극
19 : 납재
18 : 레지스트
41 : 분리홈
본 발명의 제1 특징은, 첫째, 납재를 개재하여 실장되는 반도체 소자와 거의 동등한 크기로 형성된 다이 패드와, 상기 다이 패드에 근접하여 형성된 본딩 패드와, 상기 반도체 소자를 둘러싸도록 상기 다이 패드의 주변부에 형성되며 또한 상기 납재가 유출되는 것을 방지하는 홈과, 상기 다이 패드 및 상기 본딩 패드의 이면을 노출시켜 상기 다이 패드, 상기 본딩 패드 및 상기 반도체 소자를 밀봉하는 절연성 수지를 구비하는 것이다.
본 발명의 제2 특징은, 상기 홈이, 상기 다이 패드의 두께보다도 얕게 형성되는 것이다.
본 발명의 제3 특징은, 상기 홈에는, 상기 절연성 수지가 충전되는 것이다.
본 발명의 제4 특징은, 상기 반도체 장치가 IC칩인 것이다.
본 발명의 제5 특징은, 상기 반도체 소자가, 금속 세선을 개재하여 원하는 상기 도전 패턴과 전기적으로 접속되어 있는 것이다.
본 발명의 제6 특징은, 상기 납재가, 땜납 또는 Ag 페이스트인 것이다.
본 발명의 제7 특징은, 상기 납재 대신에 절연성 접착제를 이용하는 것이다.
본 발명의 제8 특징은, 상기 다이 패드의 상기 홈에 둘러싸이는 영역에, 홈을 더 형성하는 것이다.
본 발명의 제9 특징은, 상기 다이 패드의 상기 홈에 둘러싸이는 영역에, 격자 형상으로 홈을 형성하는 것이다.
본 발명의 제10 특징은, 도전박을 준비하는 공정과, 상기 도전박에 그 두께보다도 얕은 분리홈을 형성하여 복수개의 회로 장치부를 구성하는 다이 패드 및 본딩 패드를 형성함과 동시에, 고착 예정의 반도체 소자의 영역을 둘러싸도록 상기 다이 패드에 상기 분리홈보다도 얕은 홈을 형성하는 공정과, 상기 다이 패드에 납재를 개재하여 반도체 소자를 고착하는 공정과, 상기 반도체 소자와 원하는 상기 본딩 패드와의 와이어 본딩을 행하는 공정과, 상기 반도체 소자를 피복하고, 상기 분리홈 및 상기 홈에 충전되도록 절연성 수지로 공통 몰딩하는 공정과, 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과, 상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정을 포함하는 것이다.
본 발명의 제11 특징은, 상기 홈이, 상기 다이 패드보다도 얕게 형성되는 것이다.
본 발명의 제12 특징은, 상기 납재가, 땜납 또는 Ag 페이스트인 것이다.
본 발명의 제13 특징은, 상기 납재를 바꿔 절연성 접착제를 이용하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
[회로 장치(10)의 구성을 설명하는 제1 실시예]
도 1을 참조하여, 본 발명의 회로 장치(10)의 구성 등을 설명한다. 도 1의 (a)는 회로 장치(10)의 평면도이며, 도 1의 (b)는 회로 장치(10)의 단면도이다.
도 1의 (a) 및 도 1의 (b)를 참조하여, 회로 장치(10)는 다음과 같은 구성을 갖는다. 즉, 납재(19)를 개재하여 실장되는 반도체 소자(13)와 거의 동등한 크기로 형성된 다이 패드(11)와, 다이 패드(11)에 근접하여 형성된 본딩 패드(12)와, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 형성되며 또한 납재(19)가 유출되는 것을 방지하는 홈(14)과, 다이 패드(11) 및 본딩 패드(12)의 이면을 노출시켜 다이 패드(11), 본딩 패드(12) 및 반도체 소자(13)를 밀봉하는 절연성 수지(16) 등으로 회로 장치(10)는 구성되어 있다. 이러한 각 구성 요소를 이하에 설명한다.
다이 패드(11)는, 반도체 소자(13)가 실장되는 도전 패턴으로서, 동박 등의 금속으로 이루어지고, 이면을 노출시켜서 절연성 수지(16)에 매립되어 있다. 그리고 다이 패드(11)의 평면적인 크기는, 실장되는 반도체 소자보다도 약간 크게 형성되고, 그 주변부에는 홈(14)이 형성되어 있다. 도 1의 (a)에서는, 다이 패드(11)가 중앙부에 형성되며, IC칩 등으로 이루어지는 반도체 소자(13)가 납재(19)를 개재하여 실장되어 있다. 또, 반도체 소자(13)가 실장되는 영역에 대응하는 다이 패드(11)의 표면에는, Ag 등으로 이루어지는 도금막이 형성되어 있다.
본딩 패드(12)는, 금속 세선(15)이 본딩되는 도전 패턴으로서, 이면을 노출시켜 절연성 수지(16)에 매립되어 있다. 여기서는, 장치의 중앙부에 형성된 다이 패드(11)를 둘러싸도록 원형 형상의 다수개의 본딩 패드(12)가 형성되어 있다. 도 1의 (a)에서, 다이 패드(11)의 좌우 양측에 형성된 본딩 패드(12A)는, 전기적으로 독립되어 형성되어 있다. 그리고, 다이 패드(11)의 상하 양측에 형성된 본딩 패드(12B)는, 다이 패드(11)와 연속하여 형성되어 있으며, 전기적으로도 연결되어 있다. 그리고, 본딩 패드(12)의 표면에는, 본딩되는 금속 세선의 접착성을 향상시키는 위해서, Ag 등으로 이루어지는 도금막이 형성되어 있다.
반도체 소자(13)는, 납재(19)를 개재하여 다이 패드(11)의 표면에 실장되고, 여기서는 반도체 소자 중에서도 비교적 대형의 IC칩이 납재(19)를 개재하여 실장되어 있다. 그리고, 금속 세선(15)을 개재하여, 반도체 소자(13)의 표면에 형성된전극과, 본딩 패드(12)는 전기적으로 접속되어 있다. 또한, 전기적으로 다이 패드(11)와 접속된 본딩 패드(12)도, 금속 세선(15)을 개재하여 반도체 소자(13)에 전기적으로 접속되어 있다. 여기서 사용하는 납재로서는, 땜납이나 Ag 페이스트 등의 도전성 접착제를 사용하는 것이 가능하다. 또한, 절연성 수지를 이용하여, 반도체 소자(13)를 다이 패드(11)에 실장하는 것도 가능하다.
홈(14)은, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 형성되어 있으며, 절연성 수지(16)가 충전되어 있다. 또한, 홈(14)의 깊이는, 다이 패드(11)의 두께보다도 얕게 형성되어 있다. 이와 같이, 반도체 소자(13)가 실장되는 영역을 둘러싸도록 홈(14)을 형성함으로써, 융해한 납재(19) 상부에 반도체 소자(13)를 실장하는 공정에서, 다이 패드(11)로부터 납재(19)가 유출되는 것을 방지할 수 있다. 구체적으로는, 반도체 소자(13)가 실장되는 영역으로부터 납재(19)가 유출되어도, 홈(14)에 납재(19)가 고이게 된다. 따라서, 홈(14)은, 납재(19)가 다이 패드(11)로부터 유출되는 것을 방지하는 저지 영역으로서 기능하고 있다. 또한, 홈(14)의 제조 방법에 관해서는 후술하지만, 홈(14)은 분리홈(41)과 함께 에칭에 의해 제조된다. 따라서, 홈(14)의 단면의 폭은, 분리홈(41)의 폭보다도 좁게 형성되어 있다.
절연성 수지(16)는, 다이 패드(11) 및 본딩 패드(12)의 이면을 노출시켜서, 전체를 밀봉하고 있다. 또한, 다이 패드(11)의 표면에 형성된 홈(14)에도 절연성 수지(16)는 충전되어 있다. 여기서는, 반도체 소자(13), 금속 세선(15), 다이 패드(11) 및 본딩 패드(12)를 밀봉하고 있다. 절연성 수지(16)의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나 주입 몰드에 의해 형성되는 열가소성 수지를 채용하는 것이 가능하다.
납재(19)는, 땜납이나 Ag 페이스트 등의 도전성의 페이스트로서, 반도체 소자(13)와 다이 패드(11)를 접착시키는 기능을 갖는다. 납재(19)는 도전성의 재료이므로, 반도체 소자(13)의 이면과 다이 패드(11)는 전기적으로 접속된다. 또한, 다이 패드(11)의 상하 양측에 형성된 본딩 패드(12B)는, 다이 패드(11)와 전기적으로도 접속하고 있다. 따라서, 금속 세선(15)을 이용하여, 반도체 소자(13)의 전극과 본딩 패드(12B)를 접속함으로써, 반도체 소자(13)의 표면에 형성된 회로와 반도체 소자(13)의 이면을 전기적으로 접속할 수 있다.
도 2를 참조하여, 회로 장치의 이면에 형성되는 외부 전극(17)에 대하여 설명한다. 외부 전극(17)은, 다이 패드(11)를 둘러싸도록 하여 구비된 본딩 패드(12)의 이면에 형성되어 있다. 또한, 다이 패드(11)의 이면에도 다수개의 외부 전극이 구비되어 있으며, 따라서, 외부 전극(17)은, 회로 장치(10) 이면의 전역에 매트릭스 형상으로 등간격으로 다수개가 구비되어 있다. 이것에 의해, 외부 전극(17)을 개재하여, 마더 보드 등의 실장 기판에 회로 장치(10)를 실장할 때에, 외부 전극(17)에 작용하는 응력을 작게 할 수 있다.
도 2의 (b)를 참조하여, 다이 패드(11)의 이면에 형성되는 외부 전극(17)의 위치 및 크기는, 레지스트(18)의 개구부에 의해 규제되어 있다. 그리고, 본딩 패드12의 이면에 형성되는 외부 전극(17)의 위치 및 크기는, 본딩 패드(12)의 이면에 의해 형성되어 있다. 본딩 패드(12)의 재료인 구리 등의 금속은 습윤성이 좋은 재료이며, 이 습윤성에 의해 외부 전극(17)의 위치 및 크기는 규제되어 있다. 이와 같이, 본딩 패드(12)의 이면에 형성되는 외부 전극(17)의 위치 및 크기를, 본딩 패드(12)의 습윤성을 이용하여 규제함으로써, 레지스트(18)의 개구부의 위치가 어긋난 경우에도 정밀도 있게 외부 전극(17)을 형성하는 것이 가능하다.
본 발명의 특징은, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 홈(14)을 형성한 것이다. 즉, 융해된 납재(19)에 반도체 소자(13)를 실장하면, 반도체 소자(13)의 중량 등에 의해 납재(19)는 주위로 퍼지지만, 주위로 퍼진 납재(19)는 홈(14)에 고이게 되기 때문에, 다이 패드(11)의 표면으로부터 납재(19)가 유출되는 것을 방지하는 것이 가능하다. 따라서, 유출된 납재(19)가 본딩 패드(12)에 접촉함에 따른 패드끼리의 쇼트를 방지할 수 있다. 또한, 이것에 의해, 다이 패드(11)를 거기에 실장되는 반도체 소자(13)와 거의 동등하게 형성할 수 있다. 또, 다이 패드(11)와 본딩 패드(12)를 접근시켜 형성하는 것이 가능해져서, 회로 장치(10) 전체의 사이즈를 작게 하는 것이 가능하다. 또, 이와 같이 다이 패드(11)의 표면에 홈(14)을 형성함으로써, 다이 패드(11)와 절연성 수지(16)가 접촉하는 면적을 증대시킬 수 있으므로, 다이 패드(11)와 절연성 수지(13)와의 접착력을 향상시킬 수 있다.
도 3을 참조하여, 다른 형태의 회로 장치(10A)를 설명한다. 도 3의 (a)는 회로 장치(10A)의 단면도이고, 도 3의 (b)는 도 3의 (a)의 X-X'선에서의 단면도이다. 회로 장치(10A)는, 도 1에서 설명한 회로 장치(10)와 거의 마찬가지의 구성을 갖고, 다이 패드(11)의 표면에 형성된 홈(14)으로 둘러싸이는 영역에, 또한, 격자형상으로 홈(14A)이 형성되어 있다.
홈(14)은, 반도체 소자(13)를 고착시키는 납재(19)가 다이 패드(11)의 표면으로부터 유출되는 것을 방지하는 것을 목적으로 하여, 다이 패드(11)의 주변부에 형성되어 있다. 또한, 여기서는, 홈(14)으로 둘러싸이는 영역에, 격자 형상으로 홈(14A)이 형성되어 있다. 격자 형상으로 형성되는 홈(14A)도, 홈(14)과 동일한 단면 형상을 갖는다. 이와 같이 격자 형상으로 홈(14)을 형성함으로써, 보다 다량의 납재(19)를, 홈(14)에 고이게 할 수 있으므로, 납재(19)가 다이 패드(11)의 표면으로부터 유출되는 것을 방지할 수 있다. 또한, 다이 패드(11)와 절연성 수지(16)가 접촉하는 면적을 더욱 증대시킬 수 있으므로, 다이 패드(11)와 절연성 수지(16)와의 밀착성을 향상시킬 수 있다.
홈(14)을 형성하는 것의 또 다른 장점을 설명한다. 납재(19)는, 디스펜서 등의 납재를 공급하는 기계를 이용하여, 다이 패드(11)의 표면에 도포되지만, 이 디스펜서로 공급할 수 있는 납재(20)의 최소 도포량은 결정되어 있다.따라서, 반도체 소자(13)를 다이 패드(11)에 실장하는데 필요한 납재(19)의 양보다도, 디스펜서의 최소 도포량이 많은 경우에는, 납재(19)가 다이 패드(11)의 표면으로부터 유출될 우려가 있다. 이 점으로부터, 홈(14)을 형성함으로써, 납재(19)가 유출되는 것을 방지하는 것이 가능하다.
[회로 장치(10)의 제조 방법을 설명하는 제2 실시 형태]
본 실시예에서는, 회로 장치(10)의 제조 방법을 설명한다. 본 실시예에서는, 회로 장치(10)는 다음과 같은 공정에 의해 제조된다. 즉, 도전박(40)을 준비하는 공정과, 도전박(40)에 그 두께보다도 얕은 분리홈(41)을 형성하여 복수개의 회로 장치부(45)를 구성하는 다이 패드(11) 및 본딩 패드(12)를 형성함과 동시에, 고착 예정의 반도체 소자(13)의 영역을 둘러싸도록 다이 패드(11)에 분리홈(41)보다도 얕은 홈(14)을 형성하는 공정과, 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 고착하는 공정과, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 공정과, 반도체 소자(13)를 피복하여, 분리홈(41) 및 홈(14)에 충전되도록 절연성 수지(16)로 공통 몰드하는 공정과, 절연성 수지(16)가 노출될 때까지 도전박(40)의 이면을 제거하는 공정과, 절연성 수지(16)를 다이싱함으로써 각 회로 장치(10)로 분리하는 공정으로 구성되어 있다. 이하에, 본 발명의 각 공정을 도 4 내지 도 10을 참조하여 설명한다.
본 발명의 제1 공정은, 도 4 내지 도 6에 도시한 바와 같이, 도전박(40)을 준비하고, 도전박(40)에 그 두께보다도 얕은 분리홈(41)를 형성하여 복수개의 회로 장치부(45)를 구성하는 다이 패드(11) 및 본딩 패드(12)를 형성함과 동시에, 고착예정의 반도체 소자(13)의 영역을 둘러싸도록 다이 패드(11)에 분리홈(41)보다도 얕은 홈(14)을 형성하는 것이다.
본 공정에서는, 먼저 도 4의 (a)와 같이, 시트형의 도전박(40)을 준비한다. 이 도전박(40)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하지만,300㎛ 이상이어도 10㎛ 이하이어도 기본적으로는 무방하다. 후술하는 바와 같이, 도전박(40)의 두께보다도 얕은 분리홈(41)을 형성할 수 있으면 된다.
또한, 시트형의 도전박(40)은, 소정의 폭, 예를 들면 45㎜로 롤 형상으로 감겨 준비되고, 이것이 후술하는 각 공정에서 반송되어도 되며, 소정의 크기로 컷트된 단책형상의 도전박(40)이 준비되어, 후술하는 각 공정에서 반송되어도 된다.
구체적으로는, 도 4의 (b)에 도시한 바와 같이, 단책형상의 도전박(40)에 다수의 회로 장치부(45)가 형성되는 블록(42)이 4∼5개 이격되어 배열된다. 각 블록(42) 사이에는 슬릿(43)이 형성되고, 몰드 공정 등에서의 가열 처리에서 발생되는 도전박(40)의 응력을 흡수한다. 또한 도전박(40)의 상하 주변단에는 인덱스 홀(44)이 일정한 간격으로 형성되고, 각 공정에서의 위치 결정에 이용된다. 계속해서, 도전 패턴을 형성한다.
먼저, 도 5에 도시한 바와 같이, 도전박(60)의 위에, 포토레지스트(내 에칭 마스크) PR를 형성하여, 도전 패턴(51)이 되는 영역을 제외한 도전박(40)이 노출되도록 포토레지스트 PR를 패터닝한다. 그리고, 도 6의 (a)에 도시한 바와 같이, 도전박(40)을 선택적으로 에칭한다. 여기서는, 도전 패턴(51)은, 각 회로 장치부(45)의 다이 패드(11) 및 본딩 패드(12)를 형성하고 있다.
도 6의 (a)를 참조하여, 홈(14) 및 분리홈(41)이 형성되는 개소에는 포토레지스트의 개구부가 형성되어 있다. 그리고, 홈(14)이 형성되는 개소의 개구부의 폭은, 분리홈(41)이 형성되는 개소보다도 그 폭이 좁게 형성되어 있다. 구체적으로 그 폭은 반 이하로 형성된다. 에칭에 의한 도전박(40)의 제거는 등방성을 갖고행해지므로, 이와 같이 홈(14)에 대응하는 포토레지스트의 개구부를 좁게 형성함으로써, 홈(14)의 깊이를 분리홈(41)보다도 얕게 형성할 수 있다. 또, 상기한 에칭의 공정은, 에칭제액에 도전박(40)을 딥핑시킴으로써 행할 수 있다.
도 6의 (b)에 다이 패드(11) 및 본딩 패드(12)를 형성하는 도전 패턴(51)을 도시한다. 도 6은 도 4의 (b)에 도시한 블록(42)의 1개를 확대한 것에 대응한다. 해칭 부분의 1개가 하나의 회로 장치부(45)이며, 1개의 블록(42)에는 2행 2열의 매트릭스 형상으로 다수의 회로 장치부(45)가 배열되고, 각 회로 장치부(45)마다 동일한 도전 패턴(51)가 형성되어 있다. 각 블록의 주변에는 프레임형상의 패턴(46)이 형성되고, 그것과 조금 이격하여 그 내측에 다이싱 시의 위치 정렬 마크(47)가 형성되어 있다. 프레임형상의 패턴(46)은 몰드 금형과의 감합(嵌合)에 사용하고, 또한 도전박(40)의 이면 에칭 후에는 절연성 수지(16)의 보강을 하는 기능을 갖는다. 또한, 각 회로 장치부에서, 다이 패드(11)의 상하 양측에 형성되는 본딩 패드(12)는, 다이 패드(11)와 일체화되어 있으며, 전기적으로도 양자는 접속하고 있다.
본 발명의 제2 공정은, 도 7에 도시한 바와 같이, 각 회로 장치부(45)의 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 고착하는 것이다.
도 7의 (a)를 참조하여, 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 실장한다. 여기서, 납재(19)로서는, 땜납 또는 Ag 페이스트 등의 도전성의 페이스트가 사용된다. 본 공정에서는, 납재(19)는 융해된 상태이므로, 납재(19)의 상부에 반도체 소자(13)를 실장함으로써, 반도체 소자(13)의 중량 등에의해 납재(19)는 주위로 퍼진다. 여기서, 반도체 소자(13)가 실장되는 영역을 둘러싸도록, 다이 패드(11)의 주변부에는 홈(14)이 형성되어 있으므로, 퍼진 납재(19)는 다이 패드(11)로부터 유출되지 않는다. 홈(14)에 도달된 납재(19)는, 홈(14)으로 흘러들어가는 형태로 되므로, 홈(14)은 땜납의 유출을 저지하는 저지 영역으로서 기능하고 있다. 또한, 절연성 수지를 이용하여, 반도체 소자(13)를 다이 패드(11)에 실장하는 것도 가능하다.
본 발명의 제3 공정은, 도 8에 도시한 바와 같이, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 것이다.
구체적으로는, 각 회로 장치부에 실장된 반도체 소자(13)의 전극과 원하는 본딩 패드(12)를, 열 압착에 의한 볼 본딩 및 초음파에 의한 웨지 본딩에 의해 일괄적으로 와이어 본딩을 행한다.
본 발명의 제4 공정은, 도 9에 도시한 바와 같이, 반도체 소자(13)를 피복하고, 분리홈(41) 및 홈(14)에 충전되도록 절연성 수지(16)로 공통 몰드하는 것이다.
본 공정에서는, 도 9의 (a)에 도시한 바와 같이, 절연성 수지(16)는 반도체 소자(13) 및 복수의 다이 패드(11) 및 본딩 패드(12)를 완전하게 피복하고, 분리홈(41) 및 홈(14)에는 절연성 수지(16)가 충전되어, 분리홈(41)과 감합하여 강고하게 결합한다. 그리고 절연성 수지(16)에 의해 다이 패드(11) 및 본딩 패드(12)가 지지되어 있다.
또한 본 공정에서는, 트랜스퍼 몰드, 주입 몰드, 또는 포팅에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로실현할 수 있으며, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
또한, 본 공정에서 트랜스퍼몰드 혹은 주입 몰드 시에, 도 9의 (b)에 도시한 바와 같이 각 블록(42)은 하나의 공통의 몰드 금형에 회로 장치부(63)를 수납하고, 각 블록마다 1개의 절연성 수지(16)로 공통으로 몰드를 행한다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 회로 장치부를 개별로 몰드하는 방법에 비하여, 대폭적으로 수지량의 삭감을 도모할 수 있다.
본 공정의 특징은, 절연성 수지(16)를 피복할 때까지는, 도전 패턴(51)으로 되는 도전박(40)이 지지 기판이 되는 것이다. 종래에는, 본래 필요로 하지 않는 지지 기판을 채용하여 도전 패턴을 형성하고 있지만, 본 발명에서는, 지지 기판이 되는 도전박(40)은, 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점을 갖고, 비용의 저하도 실현할 수 있다.
또한, 분리홈(41)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(40)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서 시트형의 도전박(40)으로서 일체로 취급하고, 절연성 수지(16)를 몰드할 때에, 금형으로의 반송, 금형으로의 실장 작업이 매우 편리하게 되는 특징을 갖는다.
본 발명의 제5 공정은, 절연성 수지가 노출될 때까지 도전박(40)의 이면을 제거하는 것이다.
본 공정은, 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은, 연마, 연삭, 에칭, 레이저의 금속증발 등에 의해 실시된다.
실험에서는 도전박(40)을 전면 웨트 에칭하여, 분리홈(41)으로부터 절연성 수지(16)를 노출시키고 있다. 이 노출되는 면을 도 9의 (a)에서는 점선으로 나타내고 있다. 그 결과, 도전 패턴(51)으로 되어 분리된다. 이 결과, 절연성 수지(16)에 도전 패턴(51)의 이면이 노출되는 구조가 된다. 즉, 분리홈(41)에 충전된 절연성 수지(16)의 표면과 도전 패턴(51)의 표면은, 실질적으로 일치하고 있는 구조로 되어 있다.
또한, 도전 패턴(51)의 이면 처리를 행하고, 예를 들면 도 1에 도시한 최종구조를 얻는다. 즉, 필요에 따라서 노출된 도전 패턴(51)에 땜납 등의 도전재를 피착하여, 회로 장치로서 완성한다.
또한, 본 공정에서는, 분리홈(41)에 충전된 절연성 수지(16)는 이면에 노출되지만, 홈(14)에 충전된 절연성 수지(16)는 이면에 노출되지 않는다.
본 발명의 제6 공정은, 도 10에 도시한 바와 같이, 절연성 수지(16)를 각 회로 장치부(45)마다 다이싱에 의해 분리하는 것이다.
본 공정에서는, 블록(42)을 다이싱 장치의 실장대에 진공으로 흡착시키고, 다이싱 블레이드(49)로 각 회로 장치부(45) 사이의 다이싱 라인(일점쇄선)을 따라 분리홈(41)의 절연성 수지(16)를 다이싱하여, 개별의 회로 장치로 분리한다.
본 공정에서, 다이싱 블레이드(49)는 절연성 수지(16)를 절단하는 절삭 깊이로 행하고, 다이싱 장치로부터 블록(42)을 추출한 후에 롤러로 초콜릿 브레이크하면 된다. 다이싱 시에는 상술한 제1 공정에서 마련한 각 블록의 위치 정렬마크(47)를 인식하여, 이것을 기준으로 하여 다이싱을 행한다. 주지의 사실이지만, 다이싱은 세로 방향으로 모든 다이싱 라인을 다이싱을 한 후, 실장대를 90°회전시켜 가로방향의 다이싱 라인(70)을 따라서 다이싱을 행한다.
본 발명에서는, 이하와 같은 효과를 발휘할 수 있다.
첫째, 본 발명에서는, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 홈(14)을 형성하여, 반도체 소자(13)를 고착하는 납재(19)가 유출되는 것을 방지하였으므로, 유출된 납재(19)에 의해 도전 패턴끼리 쇼트하는 것을 방지할 수 있다.
둘째, 홈(14)에 의해, 납재(19)의 유출을 방지하는 것이 가능하므로, 다이 패드(11)와 본딩 패드(12)를 접근시키는 것이 가능해져서, 장치 전체를 소형화할 수 있다
셋째, 반도체 소자(13)를 실장하는 공정에서, 본딩 패드(12)의 주변부에 형성한 홈(14)이 납재의 유출을 저지하는 저지 영역으로서 기능하며, 납재(19)가 외부로 유출됨에 따른 도전 패턴끼리의 쇼트를 방지할 수 있다.

Claims (13)

  1. 납재를 개재하여 실장되는 반도체 소자와 거의 동등한 크기로 형성된 다이 패드와,
    상기 다이 패드에 근접하여 형성된 본딩 패드와,
    상기 반도체 소자를 둘러싸도록 상기 다이 패드의 주변부에 형성되며 또한 상기 납재가 유출되는 것을 방지하는 홈과,
    상기 다이 패드 및 상기 본딩 패드의 이면을 노출시켜 상기 다이 패드, 상기 본딩 패드 및 상기 반도체 소자를 밀봉하는 절연성 수지
    를 포함하는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 홈은, 상기 다이 패드의 두께보다도 얕게 형성되는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 홈에는, 상기 절연성 수지가 충전되는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 반도체 장치는, IC칩인 것을 특징으로 하는 회로 장치.
  5. 제1항에 있어서,
    상기 반도체 소자는, 금속 세선을 개재하여 원하는 상기 도전 패턴과 전기적으로 접속되는 것을 특징으로 하는 회로 장치.
  6. 제1항에 있어서,
    상기 납재는, 땜납 또는 Ag 페이스트인 것을 특징으로 하는 회로 장치.
  7. 제1항에 있어서,
    상기 납재 대신에 절연성 접착제를 이용하는 것을 특징으로 하는 회로 장치.
  8. 제1항에 있어서,
    상기 다이 패드의 상기 홈으로 둘러싸이는 영역에, 홈을 더 형성하는 것을 특징으로 하는 회로 장치.
  9. 제8항에 있어서,
    상기 다이 패드의 상기 홈으로 둘러싸이는 영역에, 격자 형상으로 홈을 형성하는 것을 특징으로 하는 회로 장치.
  10. 도전박을 준비하는 공정과,
    상기 도전박에 그 두께보다도 얕은 분리홈을 형성하여 복수개의 회로 장치부를 구성하는 다이 패드 및 본딩 패드를 형성함과 동시에, 고착 예정의 반도체 소자의 영역을 둘러싸도록 상기 다이 패드에 상기 분리홈보다도 얕은 홈을 형성하는 공정과,
    상기 다이 패드에 납재를 개재하여 반도체 소자를 고착하는 공정과,
    상기 반도체 소자와 원하는 상기 본딩 패드와의 와이어 본딩을 행하는 공정과,
    상기 반도체 소자를 피복하고, 상기 분리홈 및 상기 홈에 충전되도록 절연성 수지로 공통 몰딩하는 공정과,
    상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과,
    상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 홈은, 상기 다이 패드보다도 얕게 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 납재는, 땜납 또는 Ag 페이스트인 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 납재 대신에 절연성 접착제를 이용하는 것을 특징으로 하는 회로 장치의 제조 방법.
KR1020030053069A 2002-08-07 2003-07-31 회로 장치 및 그 제조 방법 KR20040026129A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002230409A JP4093818B2 (ja) 2002-08-07 2002-08-07 半導体装置の製造方法
JPJP-P-2002-00230409 2002-08-07

Publications (1)

Publication Number Publication Date
KR20040026129A true KR20040026129A (ko) 2004-03-27

Family

ID=32016494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030053069A KR20040026129A (ko) 2002-08-07 2003-07-31 회로 장치 및 그 제조 방법

Country Status (4)

Country Link
JP (1) JP4093818B2 (ko)
KR (1) KR20040026129A (ko)
CN (1) CN100492632C (ko)
TW (1) TWI240603B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672214B1 (ko) * 2005-12-30 2007-01-22 김대성 스텝머신기능을 구비한 자전거

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782225B1 (ko) * 2005-09-02 2007-12-05 엘에스전선 주식회사 함몰부가 형성된 다이패드를 구비한 리드프레임 및반도체 패키지
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
JP2010050491A (ja) * 2009-12-02 2010-03-04 Renesas Technology Corp 半導体装置の製造方法
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8502377B2 (en) 2010-08-06 2013-08-06 Mediatek Inc. Package substrate for bump on trace interconnection
JP5533619B2 (ja) * 2010-12-14 2014-06-25 株式会社デンソー 半導体装置
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
CN103716993A (zh) * 2014-01-07 2014-04-09 上海铁路通信有限公司 一种带垒坝保护层的印刷电路板
JP5939474B2 (ja) * 2014-07-02 2016-06-22 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6430843B2 (ja) * 2015-01-30 2018-11-28 株式会社ジェイデバイス 半導体装置
JP6537866B2 (ja) * 2015-03-30 2019-07-03 株式会社フジクラ 半導体パッケージおよび圧力センサパッケージ
JP6500562B2 (ja) * 2015-03-31 2019-04-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール
CN104779224B (zh) * 2015-04-15 2017-07-28 苏州聚达晟芯微电子有限公司 一种功率器件的qfn封装结构
JP6678506B2 (ja) * 2016-04-28 2020-04-08 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法
WO2018159464A1 (ja) 2017-03-03 2018-09-07 株式会社村田製作所 回路基板
JP6907671B2 (ja) * 2017-04-17 2021-07-21 富士電機株式会社 半導体装置
DE102017123278A1 (de) 2017-10-06 2019-04-11 Schott Ag Grundkörper mit angelötetem Massestift, Verfahren zu seiner Herstellung und seine Verwendungen
FR3094564A1 (fr) * 2019-03-28 2020-10-02 Stmicroelectronics (Grenoble 2) Sas Refroidissement de circuits électroniques
JP7235379B2 (ja) 2019-06-19 2023-03-08 住友電工デバイス・イノベーション株式会社 電子デバイスの製造方法
JP6753498B1 (ja) 2019-09-19 2020-09-09 株式会社明電舎 エミッタ支持構造及び電界放射装置
CN113594051B (zh) * 2021-07-09 2024-02-20 苏州汉天下电子有限公司 半导体封装方法
WO2023035101A1 (zh) * 2021-09-07 2023-03-16 华为技术有限公司 芯片封装结构和用于制备芯片封装结构的方法
CN114975342A (zh) * 2022-04-18 2022-08-30 华为数字能源技术有限公司 一种功率模块及车载功率电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5596666A (en) * 1979-01-18 1980-07-23 Mitsubishi Electric Corp Method of fabricating semiconductor device substrate
JPH0637122A (ja) * 1992-07-15 1994-02-10 Hitachi Ltd 半導体装置
JP3062691B1 (ja) * 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
JP3600131B2 (ja) * 2000-09-04 2004-12-08 三洋電機株式会社 回路装置の製造方法
JP2002110888A (ja) * 2000-09-27 2002-04-12 Rohm Co Ltd アイランド露出型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672214B1 (ko) * 2005-12-30 2007-01-22 김대성 스텝머신기능을 구비한 자전거

Also Published As

Publication number Publication date
CN1501490A (zh) 2004-06-02
TWI240603B (en) 2005-09-21
JP2004071898A (ja) 2004-03-04
CN100492632C (zh) 2009-05-27
TW200405779A (en) 2004-04-01
JP4093818B2 (ja) 2008-06-04

Similar Documents

Publication Publication Date Title
KR20040026129A (ko) 회로 장치 및 그 제조 방법
KR100639738B1 (ko) 회로 장치의 제조 방법
US7125798B2 (en) Circuit device and manufacturing method of circuit device
KR100665150B1 (ko) 회로 장치 및 그 제조 방법
US20040136123A1 (en) Circuit devices and method for manufacturing the same
KR20030024620A (ko) 반도체 장치 및 그 제조 방법
JP4353853B2 (ja) 回路装置の製造方法および板状体
KR100715749B1 (ko) 회로 장치의 제조 방법
KR100613793B1 (ko) 회로 장치 및 그 제조 방법
KR20020075188A (ko) 회로 장치의 제조 방법
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
KR20030019082A (ko) 회로 장치의 제조 방법
JP3600131B2 (ja) 回路装置の製造方法
JP4073308B2 (ja) 回路装置の製造方法
US11869844B2 (en) Semiconductor device
JP3600137B2 (ja) 回路装置の製造方法
JP3863816B2 (ja) 回路装置
JP4097486B2 (ja) 回路装置の製造方法
JP3600135B2 (ja) 回路装置の製造方法
JP2004071900A (ja) 回路装置
JP3600132B2 (ja) 回路装置の製造方法
JP2003188333A (ja) 半導体装置およびその製造方法
JP2007036015A (ja) 回路装置およびその製造方法
JP3913622B2 (ja) 回路装置
JP2005303232A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application