JP4093818B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4093818B2 JP4093818B2 JP2002230409A JP2002230409A JP4093818B2 JP 4093818 B2 JP4093818 B2 JP 4093818B2 JP 2002230409 A JP2002230409 A JP 2002230409A JP 2002230409 A JP2002230409 A JP 2002230409A JP 4093818 B2 JP4093818 B2 JP 4093818B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- die pad
- semiconductor element
- conductive foil
- insulating resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
Description
【発明の属する技術分野】
本発明は半導体素子を固着するロウ材の流出を防止することができる回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図11のように、プリント基板PSに実装される。
【0003】
またこのパッケージ型半導体装置61は、半導体チップ62の周囲を樹脂層63で被覆し、この樹脂層63の側部から外部接続用のリード端子64が導出されたものである。しかし、このパッケージ型半導体装置61は、リード端子64が樹脂層63から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0004】
図12は、支持基板としてガラスエポキシ基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここではガラスエポキシ基板65にトランジスタチップTが実装されたものとして説明していく。
【0005】
このガラスエポキシ基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70と第2の裏面電極71が形成されている。そしてスルーホールTHを介して、前記第1の電極67と第1の裏面電極70が、第2の電極68と第2の裏面電極71が電気的に接続されている。またダイパッド69には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続され、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板65に樹脂層73が設けられている。
【0006】
前記CSP66は、ガラスエポキシ基板65を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極70、71までの延在構造が簡単であり、安価に製造できるメリットを有する。また前記CSP66は、図11のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP66、パッケージ型半導体装置61、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられていた。
【0007】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置では、トランジスタTは、ダイパット69上に塗布された半田等のロウ材を融解させるリフロー工程により固着されていた。従って、トランジスタTを融解した半田上に載置すると、半田がダイパッド69上から流出して、ダイパッド69と他の電極とがショートしてしまう問題があった。
【0008】
更に、ダイパッド69から流出した半田が、第2の電極68に到達してしまうのを防止するために、ダイパッド69と第2の電極68とは離間させており、このことが装置全体の大型化を招いていた。
【0009】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ロウ材を介して半導体素子をダイパッドに実装する際に、ロウ材がダイパッドから流出するのを防止する回路装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ダイパッドを含む導電パターンが凸状を呈するように上面から分離溝が形成されると共に、前記ダイパッドの領域内に前記分離溝よりも浅い溝が形成された導電箔を用意する第1工程と、前記溝に囲まれる領域の前記ダイパッドの上面に、溶融された半田を介して半導体素子を固着する第2工程と、前記半導体素子および前記導電箔の上面が被覆されると共に、前記分離溝および前記溝に充填されるように絶縁性樹脂を形成する第3工程と、前記分離溝に充填された前記絶縁性樹脂が露出するまで前記導電箔を裏面から除去する第4工程と、を具備し、前記第1工程では、前記分離溝が形成される領域に第1開口部を有し、前記溝が形成される領域に前記第1開口部よりも幅が狭い第2開口部を有するエッチングマスクにより前記導電箔の上面を被覆してエッチングを行うことにより、前記溝を前記分離溝よりも浅く形成し、前記第4工程では、前記分離溝に充填された前記絶縁性樹脂が露出すると共に、前記溝に充填された前記絶縁性樹脂が露出しない様に、前記導電箔を裏面から除去することを特徴とする。
【0023】
【発明の実施の形態】
(回路装置10の構成を説明する第1の実施の形態)
図1を参照して、本発明の回路装置10の構成等を説明する。図1(A)は回路装置10の平面図であり、図1(B)は回路装置10の断面図である。
【0024】
図1(A)および図1(B)を参照して、回路装置10は次のような構成を有する。即ち、ロウ材19を介して実装される半導体素子13とほぼ同等の大きさに形成されたダイパッド11と、ダイパッド11に近接して設けられたボンディングパッド12と、半導体素子13を囲むようにダイパッド11の周辺部に形成され且つロウ材19が流出するのを防止する溝14と、ダイパッド11およびボンディングパッド12の裏面を露出させてダイパッド11、ボンディングパッド12および半導体素子13を封止する絶縁性樹脂16等から回路装置10は構成されている。このような各構成要素を以下にて説明する。
【0025】
ダイパッド11は、半導体素子13が実装される導電パターンであり、銅箔等の金属から成り、裏面を露出させて絶縁性樹脂16に埋め込まれている。そしてダイパッド11の平面的な大きさは、実装される半導体素子よりも若干大きく形成され、その周辺部には溝14が形成されている。同図(A)では、ダイパッド11が中央部に形成され、ICチップ等から成る半導体素子13がロウ材19を介して実装されている。また、半導体素子13が実装される領域に対応するダイパッド11の表面には、Ag等から成るメッキ膜が形成されている。
【0026】
ボンディングパッド12は、金属細線15がボンディングされる導電パターンであり、裏面を露出させて絶縁性樹脂16に埋め込まれている。ここでは、装置の中央部に形成されたダイパッド11を囲むように円形状の多数個のボンディングパッド12が形成されている。同図(A)に於いて、ダイパッド11の左右両側に形成されたボンディングパッド12Aは、電気的に独立して設けられている。そして、ダイパッド11の上下両側に形成されたボンディングパッド12Bは、ダイパッド11と連続して形成されており、電気的にも繋がっている。そして、ボンディングパッド12の表面には、ボンディングされる金属細線の接着性を向上させるために、Ag等から成るメッキ膜が形成されている。
【0027】
半導体素子13は、ロウ材19を介してダイパッド11の表面に実装され、ここでは半導体素子のなかでも比較的大型のICチップがロウ材19を介して実装されている。そして、金属細線15を介して、半導体素子13の表面に形成された電極と、ボンディングパッド12とは電気的に接続されている。また、電気的にダイパッド11と接続されたボンディングパッド12も、金属細線15を介して半導体素子13に電気的に接続されている。ここで使用するロウ材としては、半田やAgペースト等の導電性接着剤を使用することができる。更に、絶縁性樹脂を用いて、半導体素子13をダイパッド11に実装することも可能である。
【0028】
溝14は、半導体素子13を囲むようにダイパッド11の周辺部に形成されており、絶縁性樹脂16が充填されている。また、溝14の深さは、ダイパッド11の厚みよりも浅く形成されている。このように、半導体素子13が実装される領域を囲むように溝14を形成することにより、融解したロウ材19上部に半導体素子13を実装する工程で、ダイパッド11からロウ材19が流出するのを防止することができる。具体的には、半導体素子13が実装される領域からロウ材19が流出しても、溝14にロウ材19が貯留される。従って、溝14は、ロウ材19がダイパッド11から流出するのを防止する阻止領域として機能している。また、溝14の製造方法に関しては後述するが、溝14は分離溝16と共にエッチングにより製造される。従って、溝14の断面の幅は、分離溝16の幅よりも狭く形成されている。
【0029】
絶縁性樹脂16は、ダイパッド11およびボンディングパッド12の裏面を露出させて、全体を封止している。更に、ダイパッド11の表面に形成された溝14にも絶縁性樹脂16は充填されている。ここでは、半導体素子13、金属細線15、ダイパッド11およびボンディングパッド12を封止している。絶縁性樹脂16の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。
【0030】
ロウ材19は、半田やAgペースト等の導電性のペーストであり、半導体素子13とダイパッド11とを接着させる働きを有する。ロウ材19は導電性の材料であるので、半導体素子13の裏面とダイパッド11とは電気的に接続される。また、ダイパッド11の上下両側に形成されたボンディングパッド12Bは、ダイパッド11と電気的にも接続している。従って、金属細線15を用いて、半導体素子13の電極とボンディングパッド12Bとを接続することにより、半導体素子13の表面に形成された回路と半導体素子13の裏面とを電気的に接続することができる。
【0031】
図2を参照して、回路装置の裏面に形成される外部電極17について説明する。外部電極17は、ダイパッド11を囲むようにして設けられたボンディングパッド12の裏面に形成されている。更に、ダイパッド11の裏面にも多数個の外部電極が設けられており、従って、外部電極17は、回路装置10裏面の全域にマトリックス状に等間隔に多数個が設けられている。このことにより、外部電極17を介して、マザーボード等の実装基板に回路装置10を実装した際に、外部電極17に作用する応力を小さくすることができる。
【0032】
図2(B)を参照して、ダイパッド11の裏面に形成される外部電極17の位置および大きさは、レジスト18の開口部により規制されている。そして、ボンディングパッド12の裏面に形成される外部電極17の位置および大きさは、ボンディングパッド12の裏面により形成されている。ボンディングパッド12の材料である銅等の金属は濡れ性が良い材料であり、この濡れ性により外部電極17の位置および大きさは規制されている。このように、ボンディングパッド12の裏面に形成される外部電極17の位置および大きさを、ボンディングパッド12の濡れ性を用いて規制することにより、レジスト18の開口部の位置がずれた場合でも精度良く外部電極17を形成することができる。
【0033】
本発明の特徴は、半導体素子13を囲むようにダイパッド11の周辺部に溝14を形成したことにある。即ち、融解されたロウ材19に半導体素子13を実装すると、半導体素子13の重み等によりロウ材19は周囲に広がるが、周囲に広がったロウ材19は溝14に貯留されるので、ダイパッド11の表面からロウ材19が流出してしまうのを防止することができる。従って、流出したロウ材19がボンディングパッド12に接触することによるパッド同士のショートを防止することができる。また、このことにより、ダイパッド11をそこに実装される半導体素子13とほぼ同等に形成することができる。更には、ダイパッド11とボンディングパッド12とを接近させて形成することが可能となり、回路装置10全体のサイズを小さくすることができる。更にまた、このようにダイパッド11の表面に溝14を形成することにより、ダイパッド11と絶縁性樹脂16とか接触する面積を増大させることなできるので、ダイパッド11と絶縁性樹脂13との接着力を向上させることができる。
【0034】
図3を参照して、他の形態の回路装置10Aを説明する。図3(A)は回路装置10Aの断面図であり、図3(B)は図3(A)のX−X’線での断面図である。回路装置10Aは、図1で説明した回路装置10とほぼ同様の構成を有し、ダイパッド11の表面に形成された溝14で囲まれる領域に、更に、格子状に溝14Aが形成されている。
【0035】
溝14は、半導体素子13を固着させるロウ材19がダイパッド11の表面から流出してしまうのを防止するのを目的として、ダイパッド11の周辺部に設けられている。更にここでは、溝14で囲まれる領域に、格子状に溝14Aが形成されている。格子状に形成される溝14Aも、溝14と同じ断面形状を有する。このように格子状に溝14を形成することにより、より多量のロウ材19を、溝14に貯留させることができるので、ロウ材19がダイパッド11の表面から流出してしまうのを防止することができる。更に、ダイパッド11と絶縁性樹脂16とが接触する面積を更に増大させることができるので、ダイパッド11と絶縁性樹脂16との密着性を向上させることができる。
【0036】
溝14を設けることの更なるメリットを述べる。ロウ材19は、ディスペンサ等のロウ材を供給する機械を用いて、ダイパッド11の表面に塗布されるが、このディスペンサで供給できるロウ材20の最小塗布量は決まっている。従って、半導体素子13をダイパッド11に実装するのに必要なロウ材19の量よりも、ディスペンサの最小塗布量が多い場合には、ロウ材19がダイパッド11の表面から流出する恐れがある。このことから、溝14を設けることにより、ロウ材19が流出してしまうのを防止することができる。
【0037】
(回路装置10の製造方法を説明する第2の実施の形態)
本実施例では、回路装置10の製造方法を説明する。本実施の形態では、回路装置10は次の様な工程で製造される。即ち、導電箔40を用意する工程と、導電箔40にその厚みよりも浅い分離溝16を形成して複数個の回路装置部45を構成するダイパッド11およびボンディングパッド12を形成すると同時に、固着予定の半導体素子13の領域を囲むようにダイパッド11に分離溝16よりも浅い溝14を形成する工程と、ダイパッド11にロウ材19を介して半導体素子13を固着する工程と、半導体素子13と所望のボンディングパッド12とのワイヤボンディングを行う工程と、半導体素子13を被覆し、分離溝16および溝14に充填されるように絶縁性樹脂16で共通モールドする工程と、絶縁性樹脂16が露出するまで導電箔40の裏面を除去する工程と、絶縁性樹脂16をダイシングすることにより各回路装置10に分離する工程とから構成されている。以下に、本発明の各工程を図4〜図10を参照して説明する。
【0038】
本発明の第1の工程は、図4から図6に示すように、導電箔40を用意し、導電箔40にその厚みよりも浅い分離溝16を形成して複数個の回路装置部45を構成するダイパッド11およびボンディングパッド12を形成すると同時に、固着予定の半導体素子13の領域を囲むようにダイパッド11に分離溝16よりも浅い溝14を形成することにある。
【0039】
本工程では、まず図4(A)の如く、シート状の導電箔40を用意する。この導電箔40は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0040】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましいが、300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔40の厚みよりも浅い分離溝16が形成できればよい。
【0041】
尚、シート状の導電箔40は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔40が用意され、後述する各工程に搬送されても良い。
【0042】
具体的には、図4(B)に示す如く、短冊状の導電箔40に多数の回路装置部45が形成されるブロック42が4〜5個離間して並べられる。各ブロック42間にはスリット43が設けられ、モールド工程等での加熱処理で発生する導電箔40の応力を吸収する。また導電箔40の上下周端にはインデックス孔44が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
【0043】
まず、図5に示す如く、導電箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔40が露出するようにホトレジストPRをパターニングする。そして、図6(A)に示す如く、導電箔40を選択的にエッチングする。ここでは、導電パターン51は、各回路装置部45のダイパッド11およびボンディングパッド12を形成している。
【0044】
図6(A)を参照して、溝14および分離溝16が形成される箇所にはホトレジストの開口部が設けられている。そして、溝14が形成される箇所の開口部の幅は、分離溝16が形成される箇所よりもその幅が狭く形成されている。具体的にその幅は半分以下に形成される。エッチングによる導電箔40の除去は等方性を持って行われるので、このように溝14に対応するホトレジストの開口部を狭く形成することにより、溝14の深さを分離溝16よりも浅く形成することができる。なお、上記したエッチングの工程は、エッチャント液に導電箔40をデッピングさせることにより行うことができる。
【0045】
図6(B)にダイパッド11およびボンディングパッド12を形成する導電パターン51を示す。本図は図4(B)で示したブロック42の1個を拡大したもの対応する。ハッチング部分の1個が1つの回路装置部45であり、1つのブロック42には2行2列のマトリックス状に多数の回路装置部45が配列され、各回路装置部45毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン46が設けられ、それと少し離間しその内側にダイシング時の位置合わせマーク47が設けられている。枠状のパターン46はモールド金型との嵌合に使用し、また導電箔40の裏面エッチング後には絶縁性樹脂16の補強をする働きを有する。また、各回路装置部に於いて、ダイパッド11の上下両側に形成されるボンディングパッド12は、ダイパッド11と一体化されており、電気的にも両者は接続している。
【0046】
本発明の第2の工程は、図7に示す如く、各回路装置部45のダイパッド11にロウ材19を介して半導体素子13を固着することにある。
【0047】
図7(A)を参照して、ダイパッド11にロウ材19を介して半導体素子13を実装する。ここで、ロウ材19としては、半田またはAgペースト等の導電性のペーストが使用される。本工程では、ロウ材19は融解した状態であるので、ロウ材19の上部に半導体素子13を載置することにより、半導体素子13の重み等によりロウ材19は周囲に広がる。ここで、半導体素子13が載置される領域を囲むように、ダイパッド11の周辺部には溝14が形成されているので、広がったロウ材19はダイパッド11から流出しない。溝14に到達したロウ材19は、溝14に流れ込む形となるので、溝14は半田の流出を阻止する阻止領域として機能している。更に、絶縁性樹脂を用いて、半導体素子13をダイパッド11に実装することも可能である。
【0048】
本発明の第3の工程は、図8に示す如く、半導体素子13と所望のボンディングパッド12とのワイヤボンディングを行うことにある。
【0049】
具体的には、各回路装置部に実装された半導体素子13の電極と所望のボンディングパッド12とを、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。
【0050】
本発明の第4の工程は、図9に示す如く、半導体素子13を被覆し、分離溝16および溝14に充填されるように絶縁性樹脂16で共通モールドすることにある。
【0051】
本工程では、図9(A)に示すように、絶縁性樹脂16は半導体素子13および複数のダイパッド11およびボンディングパッド12を完全に被覆し、分離溝16および溝14には絶縁性樹脂16が充填され、分離溝41と嵌合して強固に結合する。そして絶縁性樹脂16によりダイパッド11およびボンディングパッド12が支持されている。
【0052】
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0053】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図9(B)に示すように各ブロック42は1つの共通のモールド金型に回路装置部63を納め、各ブロック毎に1つの絶縁性樹脂16で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【0054】
本工程の特徴は、絶縁性樹脂16を被覆するまでは、導電パターン51となる導電箔40が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本発明では、支持基板となる導電箔40は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0055】
また分離溝41は、導電箔の厚みよりも浅く形成されているため、導電箔40が導電パターン51として個々に分離されていない。従ってシート状の導電箔40として一体で取り扱え、絶縁性樹脂16をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0056】
本発明の第5の工程は、絶縁性樹脂が露出するまで導電箔40の裏面を除去することにある。
【0057】
本工程は、導電箔40の裏面を化学的および/または物理的に除き、導電パターン51として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0058】
実験では導電箔40を全面ウェトエッチングし、分離溝41から絶縁性樹脂16を露出させている。この露出される面を図9(A)では点線で示している。その結果、導電パターン51となって分離される。この結果、絶縁性樹脂16に導電パターン51の裏面が露出する構造となる。すなわち、分離溝41に充填された絶縁性樹脂16の表面と導電パターン51の表面は、実質的に一致している構造となっている。
【0059】
更に、導電パターン51の裏面処理を行い、例えば図1に示す最終構造を得る。すなわち、必要によって露出した導電パターン51に半田等の導電材を被着し、回路装置として完成する。
【0060】
更にまた、本工程に於いては、分離溝16に充填された絶縁性樹脂16は裏面に露出するが、溝14に充填された絶縁性樹脂16は裏面に露出しない。
【0061】
本発明の第6の工程は、図10に示す如く、絶縁性樹脂16を各回路装置部45毎にダイシングにより分離することにある。
【0062】
本工程では、ブロック42をダイシング装置の載置台に真空で吸着させ、ダイシングブレード49で各回路装置部45間のダイシングライン(一点鎖線)に沿って分離溝41の絶縁性樹脂16をダイシングし、個別の回路装置に分離する。
【0063】
本工程で、ダイシングブレード49はほぼ絶縁性樹脂16を切断する切削深さで行い、ダイシング装置からブロック42を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第1の工程で設けた各ブロックの位置合わせマーク47を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0064】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0065】
第1に、本発明では、半導体素子13を囲むようにダイパッド11の周辺部に溝14を設けて、半導体素子13を固着するロウ材19が流出するのを防止したので、流出したロウ材19により、導電パターン同士がショートしてしまうのを防止することができる。
【0066】
第2に、溝14により、ロウ材19の流出を防止することができるので、ダイパッド11とボンディングパッド12とを接近させることが可能となり、装置全体を小型化することができる。
【0067】
第3に、半導体素子13を実装する工程に於いて、ボンディングパッド12の周辺部に設けた溝14がロウ材の流出を阻止する阻止領域として機能し、ロウ材19が外部に流出ことによる導電パターン同士のショートを防止することができる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する平面図(A)、断面図(B)である。
【図2】本発明の回路装置を説明する裏面図(A)、断面図(B)である。
【図3】本発明の回路装置を説明する断面図(A)、平面図(B)である。
【図4】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図5】本発明の回路装置の製造方法を説明する断面図である。
【図6】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図7】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図8】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図9】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図10】本発明の回路装置の製造方法を説明する平面図である。
【図11】従来の回路装置を説明する断面図である。
【図12】従来の回路装置を説明する断面図である。
Claims (5)
- ダイパッドを含む導電パターンが凸状を呈するように上面から分離溝が形成されると共に、前記ダイパッドの領域内に前記分離溝よりも浅い溝が形成された導電箔を用意する第1工程と、
前記溝に囲まれる領域の前記ダイパッドの上面に、溶融された半田を介して半導体素子を固着する第2工程と、
前記半導体素子および前記導電箔の上面が被覆されると共に、前記分離溝および前記溝に充填されるように絶縁性樹脂を形成する第3工程と、
前記分離溝に充填された前記絶縁性樹脂が露出するまで前記導電箔を裏面から除去する第4工程と、を具備し、
前記第1工程では、前記分離溝が形成される領域に第1開口部を有し、前記溝が形成される領域に前記第1開口部よりも幅が狭い第2開口部を有するエッチングマスクにより前記導電箔の上面を被覆してエッチングを行うことにより、前記溝を前記分離溝よりも浅く形成し、
前記第4工程では、前記分離溝に充填された前記絶縁性樹脂が露出すると共に、前記溝に充填された前記絶縁性樹脂が露出しない様に、前記導電箔を裏面から除去することを特徴とする半導体装置の製造方法。 - 前記分離溝と前記溝とを一度のエッチング工程にて同時に形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2開口部の幅は、前記第1開口部の幅の半分以下であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2工程では、前記ダイパッドの上面から流出した液状の前記半田を、前記溝に流れ込ませることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第4工程では、前記導電箔を裏面から全面的にエッチングすることを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002230409A JP4093818B2 (ja) | 2002-08-07 | 2002-08-07 | 半導体装置の製造方法 |
TW092118684A TWI240603B (en) | 2002-08-07 | 2003-07-09 | Manufacturing method of circuit device |
KR1020030053069A KR20040026129A (ko) | 2002-08-07 | 2003-07-31 | 회로 장치 및 그 제조 방법 |
CNB031526179A CN100492632C (zh) | 2002-08-07 | 2003-08-01 | 电路装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002230409A JP4093818B2 (ja) | 2002-08-07 | 2002-08-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004071898A JP2004071898A (ja) | 2004-03-04 |
JP4093818B2 true JP4093818B2 (ja) | 2008-06-04 |
Family
ID=32016494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002230409A Expired - Fee Related JP4093818B2 (ja) | 2002-08-07 | 2002-08-07 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP4093818B2 (ja) |
KR (1) | KR20040026129A (ja) |
CN (1) | CN100492632C (ja) |
TW (1) | TWI240603B (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100782225B1 (ko) * | 2005-09-02 | 2007-12-05 | 엘에스전선 주식회사 | 함몰부가 형성된 다이패드를 구비한 리드프레임 및반도체 패키지 |
KR100672214B1 (ko) * | 2005-12-30 | 2007-01-22 | 김대성 | 스텝머신기능을 구비한 자전거 |
US7836586B2 (en) * | 2008-08-21 | 2010-11-23 | National Semiconductor Corporation | Thin foil semiconductor package |
JP2010050491A (ja) * | 2009-12-02 | 2010-03-04 | Renesas Technology Corp | 半導体装置の製造方法 |
US9006871B2 (en) * | 2010-05-12 | 2015-04-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US8502377B2 (en) * | 2010-08-06 | 2013-08-06 | Mediatek Inc. | Package substrate for bump on trace interconnection |
JP5533619B2 (ja) * | 2010-12-14 | 2014-06-25 | 株式会社デンソー | 半導体装置 |
US9385102B2 (en) | 2012-09-28 | 2016-07-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package |
JP2014203861A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
CN103716993A (zh) * | 2014-01-07 | 2014-04-09 | 上海铁路通信有限公司 | 一种带垒坝保护层的印刷电路板 |
JP5939474B2 (ja) * | 2014-07-02 | 2016-06-22 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
JP6430843B2 (ja) * | 2015-01-30 | 2018-11-28 | 株式会社ジェイデバイス | 半導体装置 |
JP6537866B2 (ja) * | 2015-03-30 | 2019-07-03 | 株式会社フジクラ | 半導体パッケージおよび圧力センサパッケージ |
JP6500562B2 (ja) * | 2015-03-31 | 2019-04-17 | アイシン・エィ・ダブリュ株式会社 | 半導体モジュール |
CN104779224B (zh) * | 2015-04-15 | 2017-07-28 | 苏州聚达晟芯微电子有限公司 | 一种功率器件的qfn封装结构 |
JP6678506B2 (ja) | 2016-04-28 | 2020-04-08 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージ及び半導体パッケージの製造方法 |
WO2018159464A1 (ja) | 2017-03-03 | 2018-09-07 | 株式会社村田製作所 | 回路基板 |
JP6907671B2 (ja) * | 2017-04-17 | 2021-07-21 | 富士電機株式会社 | 半導体装置 |
DE102017123278A1 (de) | 2017-10-06 | 2019-04-11 | Schott Ag | Grundkörper mit angelötetem Massestift, Verfahren zu seiner Herstellung und seine Verwendungen |
FR3094564A1 (fr) * | 2019-03-28 | 2020-10-02 | Stmicroelectronics (Grenoble 2) Sas | Refroidissement de circuits électroniques |
JP7235379B2 (ja) | 2019-06-19 | 2023-03-08 | 住友電工デバイス・イノベーション株式会社 | 電子デバイスの製造方法 |
JP6753498B1 (ja) * | 2019-09-19 | 2020-09-09 | 株式会社明電舎 | エミッタ支持構造及び電界放射装置 |
CN113594051B (zh) * | 2021-07-09 | 2024-02-20 | 苏州汉天下电子有限公司 | 半导体封装方法 |
CN117529804A (zh) * | 2021-09-07 | 2024-02-06 | 华为技术有限公司 | 芯片封装结构和用于制备芯片封装结构的方法 |
CN114975342A (zh) * | 2022-04-18 | 2022-08-30 | 华为数字能源技术有限公司 | 一种功率模块及车载功率电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5596666A (en) * | 1979-01-18 | 1980-07-23 | Mitsubishi Electric Corp | Method of fabricating semiconductor device substrate |
JPH0637122A (ja) * | 1992-07-15 | 1994-02-10 | Hitachi Ltd | 半導体装置 |
JP3062691B1 (ja) * | 1999-02-26 | 2000-07-12 | 株式会社三井ハイテック | 半導体装置 |
JP3600131B2 (ja) * | 2000-09-04 | 2004-12-08 | 三洋電機株式会社 | 回路装置の製造方法 |
JP2002110888A (ja) * | 2000-09-27 | 2002-04-12 | Rohm Co Ltd | アイランド露出型半導体装置 |
-
2002
- 2002-08-07 JP JP2002230409A patent/JP4093818B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-09 TW TW092118684A patent/TWI240603B/zh not_active IP Right Cessation
- 2003-07-31 KR KR1020030053069A patent/KR20040026129A/ko not_active Application Discontinuation
- 2003-08-01 CN CNB031526179A patent/CN100492632C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100492632C (zh) | 2009-05-27 |
TW200405779A (en) | 2004-04-01 |
JP2004071898A (ja) | 2004-03-04 |
CN1501490A (zh) | 2004-06-02 |
TWI240603B (en) | 2005-09-21 |
KR20040026129A (ko) | 2004-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4093818B2 (ja) | 半導体装置の製造方法 | |
US7125798B2 (en) | Circuit device and manufacturing method of circuit device | |
JP4618941B2 (ja) | 半導体装置 | |
JP4353853B2 (ja) | 回路装置の製造方法および板状体 | |
JP2002280480A (ja) | 回路装置の製造方法 | |
US7053492B2 (en) | Circuit device and method of manufacturing the same | |
JP2005129900A (ja) | 回路装置およびその製造方法 | |
US7417309B2 (en) | Circuit device and portable device with symmetrical arrangement | |
JP3600131B2 (ja) | 回路装置の製造方法 | |
JP2004158595A (ja) | 回路装置、回路モジュールおよび回路装置の製造方法 | |
JP4073308B2 (ja) | 回路装置の製造方法 | |
JP2005286057A (ja) | 回路装置およびその製造方法 | |
US11869844B2 (en) | Semiconductor device | |
JP2001274282A (ja) | 半導体装置 | |
JP2006156574A (ja) | 回路装置およびその製造方法 | |
JP3863816B2 (ja) | 回路装置 | |
JP4803931B2 (ja) | 回路モジュール | |
JP3600137B2 (ja) | 回路装置の製造方法 | |
JP4097486B2 (ja) | 回路装置の製造方法 | |
JP3913622B2 (ja) | 回路装置 | |
JP3600135B2 (ja) | 回路装置の製造方法 | |
JP2004071900A (ja) | 回路装置 | |
JP4166065B2 (ja) | 回路装置の製造方法 | |
JP2007036015A (ja) | 回路装置およびその製造方法 | |
JP3600132B2 (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |