JP2005303232A - 回路装置およびその製造方法 - Google Patents
回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005303232A JP2005303232A JP2004121226A JP2004121226A JP2005303232A JP 2005303232 A JP2005303232 A JP 2005303232A JP 2004121226 A JP2004121226 A JP 2004121226A JP 2004121226 A JP2004121226 A JP 2004121226A JP 2005303232 A JP2005303232 A JP 2005303232A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- circuit device
- recess
- die pad
- conductive foil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】 内蔵される回路素子を固着させるロウ材を厚く形成することが可能な回路装置およびその製造方法を提供する。
【解決手段】 回路装置10Aは、半導体素子13と、半導体素子13が載置される領域に凹部21を有するダイパッド11と、凹部21に収納されて半導体素子13をダイパッド11に固着させる固着材としてのロウ材19と、半導体素子13の裏面に当接する当接部22とを具備する構成と成っている。本発明の回路装置によれば、ダイパッドに設けた凹部にロウ材を収納することにより、ロウ材の厚みを厚く且つ一定の厚さにすることができる。従って、温度変化により発生する熱応力によるロウ材と半導体素子との剥離を抑止することが出来る。更に、半導体素子の裏面に当接する当接部を設けることにより、半導体素子の自重により、半導体素子がロウ材に沈み込んでしまうのを抑止することが出来る。
【選択図】 図1
【解決手段】 回路装置10Aは、半導体素子13と、半導体素子13が載置される領域に凹部21を有するダイパッド11と、凹部21に収納されて半導体素子13をダイパッド11に固着させる固着材としてのロウ材19と、半導体素子13の裏面に当接する当接部22とを具備する構成と成っている。本発明の回路装置によれば、ダイパッドに設けた凹部にロウ材を収納することにより、ロウ材の厚みを厚く且つ一定の厚さにすることができる。従って、温度変化により発生する熱応力によるロウ材と半導体素子との剥離を抑止することが出来る。更に、半導体素子の裏面に当接する当接部を設けることにより、半導体素子の自重により、半導体素子がロウ材に沈み込んでしまうのを抑止することが出来る。
【選択図】 図1
Description
本発明は、回路装置およびその製造方法に関し、特に、内蔵される回路素子の固着を行う固着材の厚みを確保できる回路装置およびその製造方法に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSPが開発されている。
図12は、支持基板としてガラスエポキシ基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここではガラスエポキシ基板65にトランジスタチップTが実装されたものとして説明していく(例えば、特許文献1参照)。
このガラスエポキシ基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70と第2の裏面電極71が形成されている。そしてスルーホールTHを介して、前記第1の電極67と第1の裏面電極70が、第2の電極68と第2の裏面電極71が電気的に接続されている。またダイパッド69には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続され、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板65に樹脂層73が設けられている。
前記CSP66は、ガラスエポキシ基板65を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極70、71までの延在構造が簡単であり、安価に製造できるメリットを有する。
特開2001−339151号公報(第1頁、第1図)
しかしながら、上述した従来型の回路装置では、トランジスタチップTを固着させるロウ材の厚みが十分でなかった。このことから、使用状況下の温度変化、または、回路装置を実装するためのリフローの工程にて、トランジスタチップTの裏面とロウ材とが剥離してしまう問題が発生していた。この問題は、シリコンから成る半導体素子と他の構成要素との間に熱応力が発生することが原因である。この問題の解決方法として、トランジスタチップTを固着させるロウ材の厚みを厚くする方法があるが、ロウ材の厚みをコントロールする好適な方法が提案されていなかった。
更に、シート状のダイアッタチ材を使用すると、上記した問題を緩和できる傾向にあるが、一般的には導通を確保できるシート状のダイアタッチ材は無い。更に、シート状のダイアタッチ材は高価なものであり、この材料を適用させることがコストアップを招く恐れがある。更に、ダイアタッチ材は、その種類が少ないために選択肢が乏しい問題もある。
本発明は上記した問題を鑑み成され、本発明の主な目的は、内蔵される回路素子を固着させる固着材を一定の厚みに形成することが可能な回路装置およびその製造方法を提供することにある。
本発明の回路装置は、半導体素子と、前記半導体素子が載置される領域に凹部を有するダイパッドと、前記凹部に収納されて前記半導体素子を前記ダイパッドに固着させる固着材と、前記凹部が形成された領域で前記半導体素子の裏面に当接する当接部とを具備することを特徴とする。
更に本発明の回路装置は、前記当接部は、前記凹部の周端部から内側に延在することを特徴とする。
更に本発明の回路装置は、前記当接部は、前記凹部の底面から上方に突出することを特徴とする。
更に本発明の回路装置は、前記当接部は、前記ダイパッドと一体で形成されることを特徴とする。
更に本発明の回路装置は、前記ダイパッドの上面を被覆する被覆樹脂を具備し、前記当接部は前記被覆樹脂から成ることを特徴とする。
更に本発明の回路装置は、前記半導体素子および前記ダイパッドを被覆する封止樹脂を具備し、前記ダイパッドの裏面は前記封止樹脂から外部に露出することを特徴とする。
本発明の回路装置の製造方法は、形成予定の導電パターンを除いた領域の導電箔の表面に分離溝を設け、載置予定の半導体素子の下方に対応する領域の前記導電箔の表面に凹部を設ける工程と、前記凹部に収納された固着材を介して前記半導体素子を前記導電箔の表面に固着する工程と、前記半導体素子と前記導電箔の表面とを電気的に接続する工程と、前記半導体素子を被覆して前記分離溝に充填されるように封止樹脂を形成する工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする。
更に本発明の回路装置の製造方法は、前記分離溝および前記凹部はエッチングにより同時に形成することを特徴とする。
更に本発明の回路装置は、前記凹部の周辺部から内部に延在する当接部を設け、前記当接部を前記半導体素子の裏面に当接させることを特徴とする。
更に本発明の回路装置は、前記導電箔の裏面の除去は、エッチングマスクを用いた選択的な除去により行うことを特徴とする。
本発明の回路装置およびその製造方法によれば、ダイパッドに設けた凹部にロウ材を収納することにより、ロウ材の厚みを厚く且つ一定の厚さにすることができる。従って、均一に厚く形成されたロウ材により、使用状況下等で発生する熱応力を吸収することが出来る。このことから、熱応力により、ロウ材と半導体素子とが剥離してしまうのを抑止することが出来る。更に、半導体素子の裏面に当接する当接部を設けることにより、半導体素子の自重により、半導体素子がロウ材に沈み込んでしまうのを抑止することが出来る。
<第1の実施の形態>
図1を参照して、本形態の回路装置10の構成等を説明する。図1(A)は回路装置10の平面図であり、図1(B)は回路装置10の断面図である。
図1を参照して、本形態の回路装置10の構成等を説明する。図1(A)は回路装置10の平面図であり、図1(B)は回路装置10の断面図である。
ダイパッド11は、半導体素子13が実装される導電パターンであり、銅箔等の金属から構成されている。更に、ダイパッド11は、その裏面を露出させて封止樹脂9に埋め込まれている。ダイパッド11の平面的な大きさは、実装される半導体素子13よりも若干大きく形成されている。図1(A)では、ダイパッド11が中央部に形成され、ICチップ等から成る半導体素子13がロウ材19を介して固着されている。また、半導体素子13が実装される領域に対応するダイパッド11の表面には、Ag等から成るメッキ膜が形成されても良い。
ボンディングパッド12は、金属細線15がボンディングされる導電パターンである。ボンディングパッド12は、その裏面を露出させて封止樹脂9に埋め込まれている。ここでは、装置の中央部に形成されたダイパッド11を囲むように円形状の多数個のボンディングパッド12が形成されている。図1(A)では、ダイパッド11の左右両側に形成された複数個のボンディングパッド12Aは、電気的に独立して設けられている。そして、ダイパッド11の上下両側に形成された複数のボンディングパッド12Bは、幅が狭く形成された配線部20を介して、ダイパッド11と連続して形成されており、電気的にも繋がっている。そして、ボンディングパッド12の表面には、ボンディングされる金属細線の接着性を向上させるために、Ag等から成るメッキ膜が形成されても良い。
半導体素子13は、ロウ材19を介してダイパッド11の表面に実装され、ここでは半導体素子のなかでも比較的大型のICチップがロウ材19を介して実装されている。そして、金属細線15を介して、半導体素子13の表面に形成された電極と、ボンディングパッド12とは電気的に接続されている。
封止樹脂9は、ダイパッド11およびボンディングパッド12の裏面を露出させて、全体を封止している。ここでは、半導体素子13、金属細線15、ダイパッド11およびボンディングパッド12を封止樹脂9は封止している。封止樹脂9の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を全般的に採用することができる。
外部電極17は、封止樹脂9から露出するダイパッド11およびボンディングパッド12の裏面に形成されたロウ材から成る電極である。外部電極17が形成されない領域の回路装置10Aの裏面は、レジスト18が形成されることにより保護される。
凹部21は、ダイパッド11の上面に形成された凹状の領域であり、半導体素子13の固着剤であるロウ材19を貯留させる働きを有する。この凹部21にロウ材19を貯留させることにより、ロウ材19の厚みを確保することが出来る。即ち、凹部21の深さにより、ロウ材19の厚みを規制することが出来る。更に、凹部21にロウ材を収納させることで、ロウ材19が外部に流出することによる電気的短絡を防止することが出来る。ここで、凹部21の平面的な大きさは、半導体素子13と同程度、あるいは、若干大きめに形成されても良い。凹部21の形成は、分離溝16を形成する工程と同時に行うことが可能である。従って、凹部21を設けることによる工程数の増加は抑止することができる。
当接部22は、半導体素子13の裏面に当接することで、半導体素子13の上下方向への位置固定を行う機能を有する部位である。この固定を行うことにより、半導体素子13のロウ材19への沈み込みを抑止することが出来る。図1(A)を参照して、当接部22は、凹部21の周端部から内部に延在する複数個の当接部22Aと、凹部21の中央部付近に設けた当接部22Bとから成る。
当接部22Aは、凹部21の周端部から半導体素子13が載置される領域まで、三角形状に内部に延在している。ここでは、当接部22Aは三角形状であるが、四角形状や曲面形状などの他の形状に当接部22Aを形成することも可能である。更に、凹部21の1つの辺に、複数個の当接部22Aを設けることも可能であり、この場合では、半導体素子13を支持する効果が向上する。
当接部22Bは、凹部21の底面から上方に突出して半導体素子13の裏面に当接する部位である。図1(A)を参照して、平面的に円形に形成された当接部22Bが形成されている。ここでは、1つの当接部22Bが設けられているが、複数個の当接部22Bを形成しても良い。更に、円形状以外の形状の当接部22Bを形成しても良い。
上述した当接部22Aおよび当接部22Bは、ダイパッド11と一体して形成される。即ち、ダイパッド11をエッチングにより形成する工程で、当接部22を形成することが出来るので、工程数の増加を抑えて当接部22の形成を行うことができる。
ロウ材19は、半田やAgペースト等の導電性のペーストであり、半導体素子13とダイパッド11とを接着させる働きを有する。ロウ材19は導電性の材料であるので、半導体素子13の裏面とダイパッド11とは電気的に接続される。更には、絶縁性の接着剤をロウ材19の代替に用いても良い。上述した構成により、本形態のロウ材19は、凹部21の深さに対応した厚みが確保される。ロウ材19の厚みが確保されることで、熱応力によりロウ材19と半導体素子13との密着面が剥離してしまうのを抑止することができる。
図2の断面図を参照して、他の形態の回路装置10Bの構成を説明する。この図に示す回路装置10Bの基本的な構成は、図1に示した回路装置10Aと同一であり、相違点は導電パターンを被覆する被覆樹脂23を具備する点にある。以下では、その相違点を中心に説明を行う。
被覆樹脂23は、ダイパッド11およびボンディングパッド12の上面および側面を被覆する樹脂材である。また、電気的接続が行われる領域のダイパッド11およびボンディングパッド12の上面は、被覆樹脂23から露出している。更にまた、回路装置10Bでは、上述した当接部22が被覆樹脂23により形成されている。即ち、半導体素子13に相当する平面的大きさを有する凹部21がダイパッド11の表面に形成さる。そして、この凹部21に、被覆樹脂23からなる当接部22が形成される。この当接部22の形状は、図1を参照して説明したものと同じ形状を構成することができる。更に、被覆樹脂23から成る当接部22の形成は、他の被覆樹脂23の露出と同時に形成することが可能である。
<第2の実施の形態>
本実施例では、回路装置10の製造方法を説明する。先ず図3から図10を参照して、図1に示した回路装置10Aの製造方法を説明する。
本実施例では、回路装置10の製造方法を説明する。先ず図3から図10を参照して、図1に示した回路装置10Aの製造方法を説明する。
本形態の第1の工程は、図3から図4に示すように、導電箔40を用意し、導電箔40にその厚みよりも浅い分離溝16を形成して複数個の回路装置部45を構成するダイパッド11およびボンディングパッド12を形成することにある。更に本工程で、凹部21および当接部22も形成する。
本工程では、まず図3(A)の如く、シート状の導電箔40を用意する。この導電箔40は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。導電箔40の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましいが、300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔40の厚みよりも浅い分離溝16が形成できればよい。
尚、シート状の導電箔40は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔40が用意され、後述する各工程に搬送されても良い。
具体的には、図3(B)に示す如く、短冊状の導電箔40に多数の回路装置部45が形成されるブロック42が4〜5個離間して並べられる。各ブロック42間にはスリット43が設けられ、モールド工程等での加熱処理で発生する導電箔40の応力を吸収する。また導電箔40の上下周端にはインデックス孔44が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
まず、図4(A)に示す如く、導電箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔40が露出するようにホトレジストPRをパターニングする。そして、導電箔40を選択的にエッチングする。ここでは、導電パターン51は、各回路装置部45のダイパッド11およびボンディングパッド12を形成している。更に、各回路装置部45のダイパッド11には、凹部21が形成される。従って、凹部21の深さは、導電パターン51を分離する分離溝16と同等に形成しても良い。
図4(B)にダイパッド11およびボンディングパッド12を形成する導電パターン51を示す。本図は図3(B)で示したブロック42の1個を拡大したもの対応する。破線で囲まれる部分の1個が1つの回路装置部45であり、1つのブロック42には2行2列のマトリックス状に多数の回路装置部45が配列され、各回路装置部45毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン46が設けられ、それと少し離間しその内側にダイシング時の位置合わせマーク47が設けられている。枠状のパターン46はモールド金型との嵌合に使用し、また導電箔40の裏面エッチング後には封止樹脂9の補強をする働きを有する。
更に、各回路装置部に含まれるダイパッド11には、当接部22が形成される。この当接部22も、本工程のエッチングにより形成される。即ち、本工程では、各導電パターン51を凸状に形成する分離溝16の形成を行うと同時に、凹部21および当接部22の形成を同時に行うことができる。
本形態の第2の工程は、図5に示す如く、各回路装置部45のダイパッド11にロウ材19を介して半導体素子13を固着することにある。
図5(A)を参照して、先ず、ダイパッド11の凹部21に液体状または半固形状のロウ材19を収納させる。具体的には、凹部21が充分に満たされる程度の量のロウ材19を凹部21に供給する。そして、半導体素子13をダイパッド11に載置することにより、その固着を行う。本形態では、当接部22が半導体素子13の裏面に当接するので、半導体素子13のロウ材19への沈み込みを防止することが出来る。ここで、ロウ材19としては、半田またはAgペースト等の導電性のペーストが使用される。更に、絶縁性の接着剤をロウ材19の代替として採用することもできる。更に、図5(B)を参照して、各回路装置部45への半導体素子13の実装が行われる。
本形態の第3の工程は、図6を参照して、半導体素子13とボンディングパッド12とのワイヤボンディングを行うことにある。
具体的には、各回路装置部45に実装された半導体素子13の電極と所望のボンディングパッド12とを、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。
本形態の第4の工程は、図7に示す如く、半導体素子13を被覆し、分離溝16に充填されるように封止樹脂9で共通モールドすることにある。本工程では、図7(A)に示すように、封止樹脂9は半導体素子13および複数のダイパッド11およびボンディングパッド12を被覆し、分離溝16には封止樹脂9が充填されて強固に結合する。そして封止樹脂9によりダイパッド11およびボンディングパッド12が支持されている。
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図7(B)に示すように各ブロック42は1つの共通のモールド金型に回路装置部45を納め、各ブロック毎に1つの封止樹脂9で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
本工程の特徴は、封止樹脂9を被覆するまでは、導電パターン51となる導電箔40が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本形態では、支持基板となる導電箔40は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
また分離溝16は、導電箔の厚みよりも浅く形成されているため、導電箔40が導電パターン51として個々に分離されていない。従ってシート状の導電箔40として一体で取り扱え、封止樹脂9をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
本形態の第5の工程は、図8を参照して、封止樹脂9が露出するまで導電箔40の裏面を除去することにある。
本工程は、導電箔40の裏面を化学的および/または物理的に除き、導電パターン51として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。また、本工程では、分離溝16が形成された箇所の裏面を露出させて、導電箔40の裏面にレジスト24を形成した後にエッチングを行う。従って、本形態では、導電パターン51は、表面から形成される分離溝と、裏面から形成される分離溝の2つの分離溝により、電気的に分離されている。また、本工程の分離を行う前に、導電箔40の裏面全域を除去することにより導電箔40の残りの厚みを薄くしてもよい。このことで、導電箔の裏面に付いた傷を取り除いて製品を形成することが出来る。また、本工程が終了した後に、レジスト24は剥離されて、図1に示すようなレジスト18および外部電極17の形成が行われる。
本形態の第6の工程は、図9に示す如く、封止樹脂9を各回路装置部45毎にダイシングにより分離することにある。
本工程では、ブロック42をダイシング装置の載置台に真空で吸着させ、ダイシングブレード49で各回路装置部45間のダイシングライン(一点鎖線)に沿って分離溝16の封止樹脂9をダイシングし、個別の回路装置に分離する。
本工程で、ダイシングブレード49はほぼ封止樹脂9を切断する切削深さで行い、ダイシング装置からブロック42を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第1の工程で設けた各ブロックの位置合わせマーク47を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシングをした後、載置台を90度回転させて横方向のダイシングラインに従ってダイシングを行う。
以下では、図10及び図11を参照して、図2に示した回路装置10Bの製造方法を説明する。この製造方法は、基本的には上述した回路装置10Aの製造方法と同一であるので、以下では、相違点を中心に説明を行う。
先ず、図10(A)および図10(B)を参照して、導電箔40を用意して分離溝16の形成を行う。更に、分離溝16と同時に凹部21も形成される。本形態での凹部21の形状は、単に窪地状の形状を採用することができる。本形態では、被覆樹脂23により当接部22の形成が行われるからである。
次に、図10(C)を参照して、導電箔40の表面に被覆樹脂23を形成する。被覆樹脂23の形成は、シート状の樹脂膜を真空プレスすることにより形成することが可能である。更に、液状の樹脂を導電箔40の表面に供給してその固化を行うことでも、被覆樹脂23の形成を行うことが出来る。ここで、少なくとも凹部21の内部が充填されるまで、被覆樹脂23の形成を行うことが好ましい。このことで、被覆樹脂23から成る当接部22を形成することが出来る。
次に、図10(D)を参照して、被覆樹脂23を部分的に除去することにより、導電箔40の表面を部分的に露出させる開口部25を形成する。開口部25を形成することにより、凹部21の底辺が露出され、ロウ材19が貯留される領域が形成される。更に、ボンディングパッド12の上面が露出されるように開口部25が形成される。ボンディングパッド12の上面が露出されることで、ボンディングパッド12と金属細線との接続を行うことができる。
次に、図11(A)を参照して、半導体素子13の固着を行い、金属細線15を介して半導体素子13とボンディングパッド12とを電気的に接続する。具体的には、先ず、凹部21にロウ材19を塗布する。そして、半導体素子13を載置することで、ロウ材19を介して半導体素子13の固着を行う。ここでは、被覆樹脂23から成る当接部22が半導体素子13の裏面に当接することにより、半導体素子13がロウ材19に沈み込むのを防止することが出来る。
次に、図11(B)に示すような封止樹脂9による半導体素子13の封止を行う。そして、図11(C)を参照して、導電箔40の裏面からの選択的なエッチングを行うことで、各ダイパッド11およびボンディングパッド12を電気的に分離する。他の工程は上述した工程と同一である。
9 封止樹脂
10A、10B 回路装置
11 ダイパッド
12 ボンディングパッド
13 半導体素子
14 封止樹脂
15 金属細線
17 外部電極
18 レジスト
19 金属細線
20 配線部
21 凹部
22A、22B 当接部
10A、10B 回路装置
11 ダイパッド
12 ボンディングパッド
13 半導体素子
14 封止樹脂
15 金属細線
17 外部電極
18 レジスト
19 金属細線
20 配線部
21 凹部
22A、22B 当接部
Claims (10)
- 半導体素子と、
前記半導体素子が載置される領域に凹部を有するダイパッドと、
前記凹部に収納されて前記半導体素子を前記ダイパッドに固着させる固着材と、
前記凹部が形成された領域で前記半導体素子の裏面に当接する当接部とを具備することを特徴とする回路装置。 - 前記当接部は、前記凹部の周端部から内側に延在することを特徴とする請求項1記載の回路装置。
- 前記当接部は、前記凹部の底面から上方に突出することを特徴とする請求項1記載の回路装置。
- 前記当接部は、前記ダイパッドと一体で形成されることを特徴とする請求項1記載の回路装置。
- 前記ダイパッドの上面を被覆する被覆樹脂を具備し、
前記当接部は前記被覆樹脂から成ることを特徴とする請求項1記載の回路装置。 - 前記半導体素子および前記ダイパッドを被覆する封止樹脂を具備し、
前記ダイパッドの裏面は前記封止樹脂から外部に露出することを特徴とする請求項1記載の回路装置。 - 形成予定の導電パターンを除いた領域の導電箔の表面に分離溝を設け、載置予定の半導体素子の下方に対応する領域の前記導電箔の表面に凹部を設ける工程と、
前記凹部に収納された固着材を介して前記半導体素子を前記導電箔の表面に固着する工程と、
前記半導体素子と前記導電箔の表面とを電気的に接続する工程と、
前記半導体素子を被覆して前記分離溝に充填されるように封止樹脂を形成する工程と、
前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする回路装置の製造方法。 - 前記分離溝および前記凹部はエッチングにより同時に形成することを特徴とする請求項7記載の回路装置の製造方法。
- 前記凹部の周辺部から内部に延在する当接部を設け、
前記当接部を前記半導体素子の裏面に当接させることを特徴とする請求項7記載の回路装置の製造方法。 - 前記導電箔の裏面の除去は、
エッチングマスクを用いた選択的な除去により行うことを特徴とする請求項7記載の回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004121226A JP2005303232A (ja) | 2004-04-16 | 2004-04-16 | 回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004121226A JP2005303232A (ja) | 2004-04-16 | 2004-04-16 | 回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005303232A true JP2005303232A (ja) | 2005-10-27 |
Family
ID=35334336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004121226A Pending JP2005303232A (ja) | 2004-04-16 | 2004-04-16 | 回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005303232A (ja) |
-
2004
- 2004-04-16 JP JP2004121226A patent/JP2005303232A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4093818B2 (ja) | 半導体装置の製造方法 | |
US7125798B2 (en) | Circuit device and manufacturing method of circuit device | |
US20040136123A1 (en) | Circuit devices and method for manufacturing the same | |
KR20120045936A (ko) | 반도체 패키지 및 그 제조방법 | |
JP2006287235A (ja) | 積層されたダイのパッケージ | |
US7053492B2 (en) | Circuit device and method of manufacturing the same | |
JP2008218469A (ja) | 半導体装置の製造方法 | |
JP2004158595A (ja) | 回路装置、回路モジュールおよび回路装置の製造方法 | |
JP4073308B2 (ja) | 回路装置の製造方法 | |
US11869844B2 (en) | Semiconductor device | |
JP2005303232A (ja) | 回路装置およびその製造方法 | |
JP2004207278A (ja) | 回路装置およびその製造方法 | |
JP4097486B2 (ja) | 回路装置の製造方法 | |
JP3863816B2 (ja) | 回路装置 | |
JP3600137B2 (ja) | 回路装置の製造方法 | |
KR102340866B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
JP2007036015A (ja) | 回路装置およびその製造方法 | |
JP3600130B2 (ja) | 回路装置の製造方法 | |
JP4115553B2 (ja) | 半導体パッケージの製造方法 | |
JPH118335A (ja) | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 | |
JP3913622B2 (ja) | 回路装置 | |
JP4166065B2 (ja) | 回路装置の製造方法 | |
JP2004071900A (ja) | 回路装置 | |
JP3600135B2 (ja) | 回路装置の製造方法 | |
JP2004273807A (ja) | 半導体装置及びその製造方法 |