KR20040016898A - 클록 데이터 복원 시스템, 클록 생성 시스템 및 클록신호의 재샘플링 방법 - Google Patents
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Abstract
본 발명은 입력되는 데이터 신호에 따라서 클록 신호를 재샘플링하기 위한 클록 데이터 복원 시스템(clock data recovery system)에 관한 것이다. 클록 데이터 복원 시스템은, 클록 신호를 생성하기 위한 클록 발생기(clock generator) 및 위상 조정 제어 신호에 따라 샘플링 위상(sampling phases)을 생성하기 위한 위상 조정 유닛(phase adjustment unit)을 포함한다. 또한, 클록 데이터 복원 시스템은, 입력 샘플의 스트림(stream)을 생성하도록 작동될 수 있는 데이터 샘플링 유닛(data sampling unit) 및 그것으로 내부 조기 신호 및 내부 후기 신호를 생성하기 위한 에지 검출기(edge detector)를 포함한다. 위상 조정 제어 유닛은, 조기 신호 및 후기 신호를 이용하여 위상 조정 제어 신호를 생성하도록 배치된다. 위상 조정 제어 유닛에 외부 조기/후기 신호를 공급할 수 있고/또는 출력 조기/후기 신호를 전달하기 위한 출력을 포함할 수 있다.
Description
S. Sidiropoulos 및 M.A. Horowitz에 의한 "Semidigital Dual Delay-Locked Loop"(IEEE Journal of solid-state circuits, vol.32, no.11, Nov. 1997)에서는, 낮은 지터(jitter), 무한 위상 시프트(phase shift) 및 큰 작동 범위를 달성하는 이중 지연 동기 루프(dual delay-locked loop) 아키텍처를 설명하였다. 이 아키텍처는 코어 루프(core loop)를 이용하여 큰 간격을 갖는 클록을 생성하고, 그 다음 이 클록은 주변 루프(peripheral loop)에 의해 이용되어 위상 보간(phaseinterpolation)을 통해서 메인 시스템 클록(main system clock)을 생성한다.
US 5134637은, 비대칭형(asymmetric)이고 비트 레이트 클록(bit rate clock)의 서브-고조파 톤(sub-harmonic tone)을 포함하는, 즉, 복원되는 클록과 180°만큼 위상이 동조하지 않는(out of phase) 것에 의해 데이터 에지(data edges)가 고정되게 하는 입력 신호(incoming signal)에 의해 초래된 문제점을 해결하기 위해서 특히 적합한, 향상된 클록 복원 강화 회로(clock recovery enhancement circuit)에 대해서 개시한다. 클록 복원 강화 회로는, 클록 조정(clock adjustments)이 1방향을 향해서만 바이어스되도록 불능 신호(disable signal)를 생성하는 복원 클록의 사전 결정된 에지 근처에 윈도우 신호(window signal)를 제공한다. 해당 특허에서는 조기/후기 정보의 생성을, 검출된 데이터 에지가 복원된 클록 신호의 대응되는 에지에 대해서 조기인지 후기인지 여부를 판정하는 것으로서 정의하였다. 검출된 데이터 에지가 조기이면, 복원된 클록 신호는 시간에 대한 복원 조정 유닛(recovery adjustment unit)에 의해 가속되고, 검출된 데이터 에지가 후기이면, 복원된 클록 신호는 동일한 양의 시간만큼 지연된다.
본 발명은 외부 조기/후기 정보(external early/late information)를 위한 입력을 갖는 클록 데이터 복원 시스템(clock data recovery system)에 관한 것이다. 보다 세부적으로는, 직렬 버스(serial busses) 내의 디지털 CDR 루프(digital CDR loops)를 위한 글로벌 위상-업데이트 기능(global phase-update functionality)에 관한 것이다. 또한, 클록-생성 시스템 및 클록 신호를 재샘플링(resampling)하는 방법에 관한 것이다.
도 1은 디지털 CDR 루프의 하이-레벨(high-level) 블록도,
도 2는 조기/후기 사전 프로세싱 및 코드 생성 유닛의 하이-레벨 블록도,
도 3은 내부 조기/후기 신호를 외부 조기/후기 정보와 결합시키는 조기 및 후기 감소 유닛(early-and-late-reduction unit)의 블록도,
도 4는 글로벌 조기/후기 프로세싱 유닛에 자신의 조기/후기 정보를 공급하는 수 개의 매크로에 대한 개략도.
본 발명의 제 1 측면에 따르면, 청구항에 제시된 바와 같이, 클록 데이터 복원 시스템에 외부 조기/후기 정보를 공급할 수 있다. 이는 클록 데이터 복원 시스템이 자신의 내부 조기/후기 정보를 외부 조기/후기 정보로 강화시킬 수 있다는 이점을 갖는다. 이는 내부 조기/후기 정보가 안정하고 정확한 클록을 보장하기에는충분히 정확하지 않은 경우에 특히 유용하다. 이는 예를 들면, 소위 킬러 패킷(killer packet)이 데이터 입력부(data input)에 도착한 경우 등일 수 있다. 이러한 경우에, 클록 데이터 복원 시스템에 불충분한 개수의 에지가 도달하기 때문에, 클록 복원은 충분하지 않을 것이고, 에러를 발생시킬 것이다. 클록 데이터 복원 시스템 내에서 이용 가능한 외부 조기/후기 정보를 가지면, 이 정보를 내부 조기/후기 정보를 대체하거나 그에 추가하여 이용하여, 클록 복원에 의해 보다 충분한 입력 신호의 에지 밀도가 되게 한다. 클록 데이터 복원 시스템은, 매크로(macro)로도 지칭되는 단일 회로 유닛(single circuitry unit)에 할당된다. 생성된 복원 클록은 매크로의 범위 내에서 유효하다.
오버라이드 제어 신호(override control signal)를 이용하여, 내부 조기/후기 신호 및 외부 조기/후기 신호 사이에서 우선 순서를 유용하게 판정할 수 있다. 그에 의해서, 2개의 조기/후기 정보의 최적 조합을 판정할 수 있다.
다른 이점은, 출력 조기 신호(export early signal) 및 출력 후기 신호(export late signal)를 전달하는 출력부를 제공한다는 것이다. 이들 출력 신호는 또한 출력 신호를 자신을 위한 외부 조기/후기 정보로서 이용할 수 있는 하나 이상의 다른 매크로에 의해서 유효하게 수신될 수 있다.
또한 외부 조기/후기 신호를 외부 조기/후기 프로세싱 유닛(external early/late processing unit)으로 수신할 수 있다. 이 유닛은 수 개의 출력 신호를 위한 중앙 수신기(central receiver) 또는 글로벌 수신기(global receiver)의 종류인 것으로 인식된다. 이는 평균화 효과(averaging effect)가 에러나 다른 부정확성을 제거하는 글로벌 조기/후기 신호를 판정한다는 이점을 갖는다. 다음에, 글로벌 조기/후기 신호는 자신의 클록 데이터 복원을 위해 이 글로벌 조기/후기 신호를 유용하게 활용할 수 있는 매크로에서 외부 조기/후기 신호로서 이용될 수 있다. 그러므로, 조기/후기 프로세싱 유닛이 출력 조기 신호를 다른 출력 조기 신호와 결합시키고, 출력 후기 신호를 다른 출력 후기 신호와 결합시키는 결합형 로직(combinatorial logic)을 포함하는 것이 유용할 것이다.
클록 데이터 복원 시스템은, 조기 신호의 다수의 로직 하이(logic highs)를 평균화하여 카운터(counter)를 위한 증가 신호(incrementing signal)를 형성하고, 후기 신호의 다수의 로직 하이를 평균화하여 카운터를 위한 감소 신호(decrementing signal)를 형성하기 위한 평균화 필터(averaging filter)를 더 포함할 수 있고, 그 판독 결과는 위상 조정 제어 신호(phase adjustment control signal)로 변환될 수 있다. 여기에서, 카운터에서의 조기, 후기 신호의 효과를 제각기 경감시키는 내부 평균화(internal averaging)를 수행할 수 있다. 위상 조정 평활기(phase adjustment smoother)의 역할을 하고, 데이터 신호 내에서 고주파수 왜곡(high-frequency distortions)을 덜 발생시키는 일종의 로우 패스 필터(low-pass filter) 작용을 달성한다.
내부 조기 신호(internal early signal) 및 내부 후기 신호(internal late signal)는 사전 프로세싱된 조기 신호 및 사전 프로세싱된 후기 신호에 결합되는 다수의 서브 레이트 신호(sub-rate signals)가 될 수 있다. 이는 낮은 속도로 수 개의 데이터 비트의 병렬 프로세싱(parallel processing)을 가능하게 하여, 제시된구현 기법에 있어서 전력을 줄이고, 최대 작동 주파수를 증가시킨다. 위상 정보(phase information)가 프로세싱되는 속도는, 병렬 프로세싱되는 비트의 개수로 나눈 데이터 속도와 같다. 또한, 비트 전이(bit transition)에 기반하는 위상 정보가 임의의 2개의 비트 사이에서 존재할 수 없다는 사실(예를 들면, 2개의 연속적인 비트의 로직 레벨(logic level)이 동일하다면, 위상 정보는 생성되지 않음) 때문에, 수 개의 비트 사이클을 조기 및 후기 신호로 변환하기 전에, 수 개의 비트 사이클에 걸친 랜덤 비트 전이(random bit transitions)로부터 획득된 정보를 축적하는 것이 바람직하다. 이는 조기 펄스(early pulse) 또는 후기 펄스(late pulse)가, 동시에 수 개의 비트를 프로세싱하는 하나의 분석 사이클 내에서 생성될 수 있는 가능성을 증가시킨다.
본 발명은, 입력되는 데이터 신호에 따라서 클록 신호를 재샘플링하기 위한 클록 데이터 복원 시스템에 관한 것이다. 클록 데이터 복원 시스템은, 클록 신호를 생성하기 위한 클록 발생기(clock generator) 및 위상 조정 제어 신호에 따라 샘플링 위상(sampling phases)을 생성하기 위한 위상 조정 유닛(phase adjustment unit)을 포함한다. 또한, 클록 데이터 복원 시스템은, 입력 샘플의 스트림(stream)을 생성하도록 작동될 수 있는 데이터 샘플링 유닛(data sampling unit) 및 그것으로 내부 조기 신호 및 내부 후기 신호를 생성하기 위한 에지 검출기(edge detector)를 포함한다. 위상 조정 제어 유닛은, 조기 신호 및 후기 신호를 이용하여 위상 조정 제어 신호를 생성하도록 배치된다. 위상 조정 제어 유닛에 외부 조기/후기 신호를 공급할 수 있고/또는 출력 조기/후기 신호를 전달하기 위한출력을 포함할 수 있다.
이하에서, "위상(phase)"이라는 용어가 언급되는 어떤 경우도, 또한 "주파수(frequency)"를 의미한다. 또한, "조기/후기(early/late)"가 언급되는 어떤 경우도, 조기 및/또는 후기를 의미한다.
외부 조기/후기 신호는, 전체의 이용 가능한 조기/후기 정보를 강화시키기 때문에, 클록 데이터 복원 시스템이 클록 신호를 재샘플링하는 것을 돕는다. 이는 내부 조기 신호 및 내부 후기 신호의 형식을 갖는 내부 조기/후기 정보가 충분하지 않을 때 특히 유리하다. 이는 입력되는 데이터 신호의 에지 밀도가 낮은 경우일 수 있다. 자신의 내부 조기/후기 정보를 생성하고 외부 조기/후기 정보로서 그것을 출력하는 제 2 클록 데이터 복원 시스템인, 상이한 클록 데이터 복원 시스템으로부터 제 1 클록 데이터 복원 시스템인, 클록 데이터 복원 시스템으로 외부 조기/후기 정보를 공급하는 것이 바람직하다. 다음에, 이 제 2 클록 데이터 복원 시스템은, 제 1 클록 데이터 복원 시스템 내에 이미 존재하는 조기/후기 정보와는 상이한 조기/후기 정보가 되는 자신의 입력 데이터 신호를 갖는다.
따라서, 자신의 내부 조기/후기 정보(수신 클록 데이터 복원 시스템에 있어서는 외부 조기/후기 정보가 됨)를 서로 공급하는 2개의 요구된 클록 데이터 복원 시스템이 특별한 예가 될 수 있다. 다시 말해, 클록 데이터 복원 시스템은 서로 그들의 조기/후기 정보를 상호 교환하는 것을 돕는다.
2개 이상의 클록 데이터 복원 시스템을 포함하는 모델은, 다수의 클록 데이터 복원 시스템으로부터 출력되고, 조기/후기 프로세싱 유닛에서 입력되는 모든 출력된 조기/후기 정보를 처리하고, 클록 데이터 복원 시스템에서 이용가능한 외부 조기/후기 정보를 생성하는 조기/후기 프로세싱 유닛을 포함하는 것이 바람직하다.
다시 말해, 설명된 장치는 디지털 CDR 루프를 위한 외부 업데이트 기능성을 제공한다. 그것을 위한 애플리케이션은, 전체 직렬 링크 송신기(serial link transmitters)가 동일 클록으로부터 타이밍(timed)되지만, 별도의 송신기 및 수신기 회로 사이에서 클록 오프셋(clock offset)이 존재할 수 있는 스크램블된 직렬 버스 구조물(scrambled serial bus structure) 내에 있을 수 있다. 잠재적으로 매우 긴 길이, 즉 이러한 애플리케이션에서 "0" 또는 "1"의 연속적인 전송 때문에, 클록 주파수 정보가 버스를 형성하는 개별 직렬 링크 사이에서 공유되는 것이 유리할 것이다.
외부 업데이트 기능성의 성능은, 낮은 주파수 및 특히 고정된 지터 구성 요소가 전형적으로 칩에 걸쳐 고도로 상관(correlated)되어 있다는 사실에 기반한다. 좋은 예시는 석영(quartz) 기준 물질의 주파수 공차(tolerance)에 기인한 일정한 클록 오프셋이 있다. 이 오프셋은, 석영을 다시 기준으로 하는 클록을 사용하는 칩 위의 전체 회로에 공통적이고, 모든 결과적인 구성 요소는 버스 내의 모든 직렬 링크에 대해 완전히 상관되어 있다.
또한 클록 데이터 복원 시스템은 오직 출력 조기/후기 신호를 전달하기 위한 출력만을 가질 수 있다. 다음에 이 클록 데이터 복원 시스템은 상이한 클록 데이터 복원 시스템 또는 조기/후기 프로세싱 유닛을 위한 외부 조기/후기 정보의 소스의 역할을 하거나, 단순한 모니터링 용도 또는 이들의 임의의 조합의 역할을 제공한다.
또한 본 발명은 클록 생성 시스템(clock-generating system)에 관한 것으로, 클록 발생기 및 클록 발생기에 접속된 위상 조정 유닛(phase adjustment unit)을 포함한다. 위상 조정 유닛의 위상 설정(phase setting)은, 위상 조정 유닛의 출력 신호와는 독립적인 위상 조정 제어 유닛으로부터의 위상 조정 제어 신호에 의해서 제어가능하다. 이는 외부 조기/후기 신호에 기반한 클록 생성을 가능하게 한다.
본 발명의 다른 측면은 입력되는 데이터 신호에 따라서 클록 신호를 재샘플링하는 방법에 관한 것으로, 이 방법은 클록 신호의 생성 단계와, 위상 조정 제어 신호에 따르는 클록 신호 샘플링 위상을 이용한 생성 단계 및 샘플링 위상을 이용하는 입력 샘플의 스트림(stream) 생성 단계를 포함한다. 또한, 그 결과로 내부 조기 신호 및 내부 후기 신호에 기반하는 생성 단계, 위상 조정 제어 유닛에서 조기 신호 및 후기 신호를 이용하여 위상 조정 제어 신호를 생성하는 단계, 위상 조정 제어 유닛에 외부 조기/후기 신호를 공급하는 단계 및/또는 위상 조정 제어 유닛으로부터 내부 조기 신호 및 내부 후기 신호에 기반하여 출력 조기/후기 신호를 전달하는 단계를 더 포함한다.
본 발명의 바람직한 실시예를 도면에 묘사하고, 이하에서 예로서 상세히 설명한다.
모든 도면은 명확성을 위한 것으로, 실제 치수로 도시한 것이 아니며, 각 치수 사이의 관계도 실제 크기로 도시한 것이 아니다.
이하에서, 본 발명의 여러 예시적인 실시예를 설명한다.
도 1은 디지털 클록 데이터 복원(clock data recovery : CDR) 루프의 하이-레벨 도면을 도시한다. 위상 조정 유닛(2)은 클록 발생기(1)(PLL)와, 데이터 입력(18)을 갖고, 샘플-정렬 스테이지(sample-aligning stage)(4)를 거쳐 디지털 에지-검출기(digital edge-detector)(6) 및 멀티플렉서(multiplexer)(7)에 접속된 다중 위상 데이터 샘플링 유닛(multi-phase data sampling unit)(3) 사이에 배열된다. 또한, 멀티플렉서(7)는 에지-검출기(6)로부터의 입력을 수신하고 데이터 출력(19)을 갖는다. 에지-검출기(6)의 2개의 출력부는 자신의 출력 중의 하나를 위상 조정 유닛(2)에 공급하는 디지털 위상 조정 제어 유닛(5)에 접속된다.
클록 발생기(1)에서 샘플링 위상(17)을 생성하고, 그것을 위상 조정 유닛(2)에 공급한다. 이 위상 조정 유닛(2)의 출력부에, 조정된 샘플링 위상(16)이 도달하고, 조정된 샘플링 위상(16)은 데이터 입력부(18)에 도달된 아날로그 입력 데이터 신호(8)를 샘플링하는 데 이용하고, 그것을 샘플-정렬 스테이지(4)에 공급되는 디지털 입력 샘플(26)의 직렬 스트림으로 변환하여 직렬화된(serialized) 입력 샘플(26)의 병렬 표현(parallel representation)(27)을 획득한다. 샘플-정렬 스테이지(4)를 통해서, 병렬화된(parallelized) 입력 샘플(27)을 한편으로는 앞의 단계에 의한 최적 데이터-표현 샘플(data-representing sample)의 선택을 제어하고, 다른 한편으로는 내부 조기 신호(14) 및 내부 후기 신호(15)-입력 데이터 신호(8)의 데이터 스트림과 사용된 조정 샘플링 위상(16) 사이의 현재 측정된 위상 오프셋을 전달함-를 생성하는 에지-검출기(6)에 공급한다. 위상 조정 제어 유닛(5)은 이들 조기/후기 신호(14, 15)를, 예를 들면, 이것을 로우 패스 필터링(low-pass filtering)하고, 위상 조정 제어 신호(9)를 생성하여 위상 조정 유닛(2)의 샘플링 위상(16)을 조정하는 처리를 한다. 위상 조정 유닛(2)은 조정된 위상을 갖는 클록 신호(24)를 생성한다. 멀티플렉서(7)는 직렬 데이터 출력 스트림, 즉, 데이터 출력부(19)에서의 출력 신호(10)에 대해 입력 샘플(27)을 다중 송신한다.
앞의 단락에서 설명된 기본적인 CDR 기능성에 추가하며, 도 1에 도시된 바와 같이 위상 조정 제어 유닛(5)으로부터, 또한 위상 조정 제어 유닛(5)으로의 제어 신호(11, 12 ,13)의 추가가 제공된다. 에지-검출기(6)로부터의, 사전 프로세싱된 형태를 갖는 조기 및 후기 신호(14, 15)가 인에이블(enabled)되고, 글로벌 조기/후기 프로세싱 유닛 등과 같은 외부 유닛으로부터 외부 조기/후기 신호(11)의 형태로 업데이트 정보를 위상 조정 제어 유닛(5)에 공급할 수 있게 된다. 오버라이드 제어 신호(13)를 추가하여, 내부 조기 및 후기 신호(14, 15)에 비해서 외부 조기/후기 신호(12)의 우선 순서를 정적으로(statically) 또는 동적으로(dynamically) 정의한다. 보다 정확하게는, 오버라이드 제어 신호(13)는 외부 조기/후기 신호(12) 및 내부 조기 및 후기 신호(14, 15) 사이의 조합 모드를 판정한다. 이 모드는 예를 들면, 임의의 경우에 신호(12, 14, 15) 중의 하나가 나머지의 신호를 오버라이드하는 것과, 임의의 경우에 신호(12, 14, 15) 중의 오직 하나만이 사용되는 것을 지정한다. 또한, 신호(12, 14, 15)의 조합을 위한 가중치를 지정할 수 있다.
클록 데이터 복원(CDR) 루프는, 외부 소스로부터 데이터 신호(8)를 수신하고, 복원된 클록 신호를 자신의 내부 회로에 제공하기 위해서 클록 복원에 데이터 신호(8)를 이용하는 유닛인 것으로 확인되는 매크로에 속한다. 클록 복원은, 외부 소스로부터 매크로에 클록 신호를 출하해야 하는 필요성을 회피한다.
도 2는 데이터/에지 상관 로직(data/edge correlation logic), 즉 에지-검출기(6)로부터 위상 회전기 제어 신호(phase rotator control signals), 즉 위상 조정 제어 신호(9)로의 신호 경로(signal path)에 대한 하이-레벨 도면을 도시한다. 따라서, 도시된 장치는 도 1의 위상 조정 제어 유닛(5)에 대한 보다 정확한 도면이다. 이는 조기 및 후기 신호(14, 15)와 클록(24)을 수신하는 사전 프로세싱 스테이지(20)를 포함한다. 사전 프로세싱 스테이지(20) 자체는 조기 및 후기 신호(14, 15)를 수신하고 조기' 신호(early' signal)(28) 및 후기' 신호(late' signal)(29)를 출력하는 조기 및 후기 감소 유닛(early-and-late-reduction unit)(21)을 포함한다. 이는 앞서 설명된 바와 같이 느린 속도로 수 개의 데이터 비트를 병렬 프로세싱하는 것을 가능하게 한다. 이들 2개의 신호(28, 29)는 증가 신호(incrementing signal)(30)로도 지칭되는 업 신호(up signal)(30) 및 감소 신호(decrementing signal)(31)로도 지칭되는 다운 신호(31)를 자체적으로 출력하는 평균화 필터(22)에 입력된다. 이들 2개의 신호(30, 31)는 코드 생성 유닛(23)에 입력되고, 코드 생성 유닛(23)은 자신의 입력부쪽에, 그 출력이 코드 발생기(25)에 공급되어 위상 조정 유닛(2)의 위상 설정을 정의하는 제어 신호를 생성하는 업/다운 카운터(up/down counter)(34)를 포함한다.
조기 및 후기 감소 유닛(21)은 조기/후기 신호(14, 15)의 덧셈을 수행한다. m비트 조기/후기 신호(14, 15)는, 예를 들면 정상 신호의 1/m인 속도로 진행되는 서브레이트 신호(subrate signals)일 수 있다. 이는 사실상 단일 조기 신호(14)뿐만 아니라 m개의 이러한 조기 신호(14)가 존재한다는 것을 의미한다. 이는 후기 신호(15)에도 동일하게 적용된다.
결합형 글로벌-조기 및 후기 감소 유닛(21)은, 로직 하이를 나타내는 조기 신호(14)의 개수가 로직 하이를 갖는 후기 신호(15)의 개수보다 더 클 경우에, 조기' 신호(28)에 대한 로직 하이 신호를 생성한다. 로직 하이를 갖는 조기 신호(14)의 개수보다 더 많은 개수의 후기 신호(15)가 로직 하이를 나타내면, 후기' 신호(29)는 하이가 된다. 조기 신호(14) 및 후기 신호(15)로부터의 로직 하이의 개수가 동일한 경우, 양측의 출력인 조기' 신호(28) 및 후기' 신호(29)는 로직 로우가 된다. 이는 후기 신호(15)의 개수로부터 조기 신호(14)의 개수를 삭감하거나 그 반대인 것에 대응되며, 그 결과는 "1" 또는 "0"으로 제한된다. 따라서 조기' 및 후기' 신호(28, 29)는 사전 프로세싱된 조기 및 후기 신호(14, 15)이며, 1/4 속도로 평균화 필터(22)에 공급된다.
평균화 필터(22)는 조기' 출력(28)에서 업 신호(30)로의 로직 하이의 개수를 감소시킨다. 예를 들면, 조기' 신호(28)의 3개의 로직 하이마다, 업 신호(30)의 로직 하이가 된다. 후기' 신호(29) 및 다운 신호(31)에도 동일하게 적용된다. 이는 데이터에 로컬 클록이 더 매끄럽게 추종(following)되게 한다.
업/다운 카운터(34)는 업 신호(30) 및 다운 신호(31)를 하나로 결합시킨다. 업 신호(30) 및 다운 신호(31)가 모두 로직 하이가 아니라면, 카운트는 변경되지 않는다. 오직 업 신호(30)만이 로직 하이라면, 카운터(34)는 증가된다. 오직 다운 신호(31)만이 로직 하이라면, 카운터(34)는 감소된다. 업 신호(30) 및 다운 신호(31)에서의 로직 하이는 불가능하며, 그에 따라서 카운터(34)에 영향을 주지 않는다. 카운터(34)는 n비트를 가지고, 입력을 위상 조정 유닛(2)을 위한 위상 정보로 변환하는 코드 발생기(25)에 카운터 판독(counter reading)(32)으로서 n비트를 공급한다.
조기 및 후기 감소 유닛(21)을 보다 더 강화한다. 이렇게 강화하는 것으로, 매크로의 외부에서 매크로의 조기 및 후기 정보를 액세스할 수 있고, 또한 조기 및 후기 정보를 매크로의 외부로부터 자체의 CDR 루프에 공급할 수 있다. 이는 스크램블된 직렬 버스 구조물 내에서 클록 위상 정보의 글로벌 프로세싱을 가능하게 한다. 스크램블된 직렬 버스 구조물은, 데이터가 스크램블된 형태로 송신되어 연속적인 "0" 또는 "1"의 긴 체인이 발생될 가능성을 저감시킨다. 그럼에도, 이러한구조물 내에서는, 킬러 패킷(killer packet)으로도 지칭되는 체인이 발생될 수 있고, 이것으로 더 긴 시간 주기동안 클록 복원에 악영향을 주는 CDR 루프에 대한 에지가 존재하지 않기 때문에, 이는 매크로를 수신하는 데 있어서 문제를 발생시킬 수 있다.
위상 업데이트 정보가 외부 유닛으로부터 매크로에 전송되어, 타이밍 정보가 없을 경우에도 위상 업데이트가 매크로에 국부적으로 이용 가능하게 강제할 수 있으므로, 이러한 문제점을 회피할 수 있다. 클록 오프셋을 보다 정확하게 추적할 수 있으므로, 개별 CDR 루프의 성능은 상당히 강화된다. 내부적으로 조기/후기 정보를 생성하고 그것을 다른 매크로가 이용할 수 있게 하는 유형의 다수의 매크로를 갖도록 가정한다. 타이밍 정보가 수 개의 상이한 매크로에서의 측정으로부터 획득된다는 사실에 기인하여, 더 높은 평균화 인자(averaging factor)가 인에이블된다. 이는 보다 높은 효율을 갖는 다른 노이즈 효과(noise effects)를 억제한다.
도 3은 강화된 조기/후기 프로세싱 유닛, 즉, 조기 및 후기 감소 유닛(21)의 단순화된 개략도를 도시한다. 이러한 조기 및 후기 감소 유닛(21)은 조기 신호(14) 및 후기 신호(15)뿐만 아니라 클록(24)을 수신한다. 또한, 글로벌 에지 프로세서로도 지칭되는 외부 조기/후기 프로세싱 유닛으로부터 외부 조기/후기 신호(12)로도 지칭되는 외부 조기/후기 정보(12)를 수신하고, 조기'' 신호(37) 및 후기'' 신호(36)를 글로벌 에지 프로세서에 제공한다. 또한, 조기 및 후기 감소 유닛(21)은 2비트 오버라이드 제어 신호(13)를 위한 입력을 갖는다. 조기 및 후기 감소 유닛(21)으로부터 매크로-내부 평균화 필터(22)로 공급되는 신호를 조기' 신호(28) 및 후기' 신호(29)로 라벨링(labeling)한다. 조기'' 신호(37) 및 후기'' 신호(36)는 또한 , 도 1에 도시된 출력부(11)를 거쳐서, 그들이 생성된 매크로의 외부에 이용가능하게 되기 때문에, 출력 신호(36, 37)로도 지칭된다.
조기'' 신호(37) 및 후기'' 신호(36)는 오직 분석된 비트로부터의 매크로-내부 타이밍 정보(macro-internal timing information)만을 이용하여 생성된다. 즉, 조기'' 신호(37) 및 후기'' 신호(36)가 조기 신호(14) 및 후기 신호(15)에 대응된다. 조기'' 신호(37) 및 후기'' 신호(36)는 조기 신호(14) 및 후기 신호(15)와 동일할 수도 있지만, 이들을 위상 조정 제어 유닛(5)내에서 프로세싱하여 조기'' 신호(37) 및 후기'' 신호(36)를 형성할 수 있다. 특히, 위상 조정 제어 유닛(5)은 조기 신호(14) 및 후기 신호(15)에 대한 조기'' 신호(37) 및 후기'' 신호(36)의 주파수를 보다 더 감소시킬 수 있다. 조기' 신호(28) 및 후기' 신호(29)는, 글로벌 에지 프로세서로부터 획득된 추가적인 정보, 즉 글로벌 에지 프로세서로부터 도착한 외부 조기/후기 정보(12)를 전달한다.
오버라이드 제어 신호(13)의 2개의 추가적인 정적 입력 비트를 결합형 조기 및 후기 감소 유닛(21)에 공급한다. 이들 2개의 신호(13)는, 글로벌 에지 프로세서가 조기' 및 후기' 신호(28, 29)를 생성하는 데 어떤 방식으로 이용되는지에 대한 4개의 서로 다른 모드를 제어한다. 이하의 표는 외부 조기/후기 정보(12)를 이용한 오버라이드 제어 신호(13) 및 조기' 신호(28) 및 후기' 신호(29)를 생성하기 위한 내부 조기 신호(14) 및 후기 신호(15)의 제각기의 상태에 대한 결과를 제시한다.
오버라이드 제어 신호(13)는 글로벌 에지 프로세싱 유닛(50)으로부터의 외부 조기/후기 신호(12)를, 내부 조기 신호(14) 및 후기 신호(15)의 형태로 표시되는 내부적으로 생성된 에지 정보에 비교한 우선 순위 레벨을 판정한다. 예로서, 양쪽의 오버라이드 제어 신호(13)는 로직 하이 레벨을 나타낸다면, 내부 에지 검출기(6)에서 획득된 에지 정보는, 조기' 신호(28) 및 후기' 신호(29)의 생성 도중에 무시된다. 0/0인 경우에, 동시에 외부 신호가 존재할 경우에만 내부 조기/후기 신호(14, 15)가 억제되고, 그렇지 않으면 내부 조기/후기 신호(14, 15)가 공급된다는 점에서, 이 경우는 0/0인 경우와는 상이하다. 1/1 설정에 있어서, 내부 조기/후기 신호(14, 15)의 기여도는 항상 억제된다. 이는 내부 디지털 필터(internal digital filter)와는 상이한 방식으로 조기'' 및 후기'' 신호(37, 36)를 프로세싱하는 외부 필터를 추가할 수 있게 한다. 특히, 카운터의 추가를 가능하게 하여 높은 평균화 수준을 구현하고, 매우 낮은 루프 대역폭을 구현한다. 또한, 일반적인 경우, 몇몇 결합형 로직으로 내부 조기/후기 정보(14, 15) 및 글로벌 조기/후기 정보(12)를 다양한 가중치로 조합할 수 있다. 가중치를 동적으로 조정할 수도 있다.
안정성을 보장하기 위해서, 글로벌 프로세싱 유닛(50)에 공급되는 출력 조기/후기 정보(36, 37)가 오직 매크로-내부 타이밍 정보로부터만 발생되게 하는 것이 바람직하다. 다음에 글로벌 프로세싱 유닛(50)으로부터의 외부 조기/후기 정보(12)는 조기' 및 후기' 신호(28, 29)의 생성 도중에만 이용되고, 조기'' 신호(36) 및 후기'' 신호(37)를 위한 결합형 로직에서는 이용되지 않는다. 그러나 안정성 분석(stability analysis)을 이용하는 것에 의해서, 내부 및 글로벌 조기/후기 신호(14, 15, 12) 사이의 중첩형 조합 기법(overlapping combination schemes)도 또한 가능하다.
조기/후기 신호(36, 37)를 보장하기 위해 구현된 추가적인 로직은, 이용되지 않을 때 전력을 절약하기 위해서 전원을 꺼놓을 수 있다.
도 4는 1개의 글로벌 조기/후기 프로세싱 유닛(50)을 둘러싸는 수 개의 매크로(40)에 대한 개략도를 제시한다. 각각의 매크로(40)는 자신의 국부적으로 생성된 조기/후기 정보(36, 37)를 글로벌 프로세싱 유닛(50)에 공급한다. 한편으로, 각 매크로(40)는 글로벌 프로세싱 유닛(50)으로부터 위상 업데이트 정보(12)를 수신한다. 전체 매크로(40)는 링크(41)를 거쳐 외부 데이터 소스(44)에 접속된다.
외부 조기/후기 신호(12)의 형태를 갖는 정보는, 다른 모든 링크 매크로로부터의 평균화 및/또는 필터링된 조기/후기 정보(36, 37)를 포함한다. 이하의 표는 1 및 2로 인덱스되어 제각기 Early 및 Late로 라벨링된 2개의 매크로로부터의 조기 및 후기 정보를, GlobalEarly 및 GlobalLate로 라벨링된 조기/후기 신호(12)로 변환한 것을 나타내고 예시한다.
1개의 직렬 링크(41)에서 매크로(40)로 향하는 긴 길이의 주기 동안에, 이 특정한 링크(41)의 위상은, 글로벌 프로세싱 유닛(50)을 거쳐 모든 다른 매크로(40)에 의해 취해진 평균 위상 업데이트 동작에 기반하여 더욱 업데이트된다. 따라서 각각의 단일 매크로(40)는 자신의 내부 위상 업데이트 정보(36, 37)를 모든 다른 매크로(40)에 제공하고(하나가 전체에 대해서), 모든 다른 매크로는 자신의 내부 위상 업데이트 정보(36, 37)를 각각의 단일 매크로(40)에 제공한다(전체가 하나에 대해서).
따라서, 외부 조기/후기 프로세싱 유닛(50)으로도 지칭되는 글로벌 조기/후기 프로세싱 유닛(50)은, 즉 글로벌 로직 유닛(50)으로부터의 외부 위상 업데이트 정보(12)에 의해서 내부 조기 신호(14) 및 후기 신호(15)를 오버라이드하는 것에 의해 내부 디지털 루프 필터 특성을 대체할 수 있게 한다. 이 오버라이드는 매우 낮은 CDR 루프 대역폭 기능만을 추가한다.
또한, 외부 조기/후기 프로세싱 유닛(50)은 내부 조기 신호(14) 및 후기 신호(15)를 다른 매크로(40)와 공유하는 것에 의해서 내부 디지털 루프 필터 특성을 강화할 수 있게 한다. 외부 조기/후기 프로세싱 로직(50)은, 평균화된 조기/후기 신호(36, 37)로부터 획득된 에지 업데이트 정보(12), 즉 외부 위상 업데이트 정보(12) 또는 외부 조기/후기 신호(12)의 피드백(feedback)을 모든 매크로(40)에 제공한다. 그러나, 각 매크로(40)에 있어서, 오버라이드 설정은 상이하게 설정될 수 있다. 클록 데이터 복원 시스템은 오버라이드 제어 신호(13)를 위한 입력부를 갖기 때문에, 이 신호(13)는 또한 외부 소스로부터 제공될 수 있다. 외부 조기/후기 프로세싱 유닛(50)은, 모든 접속된 매크로(40)에 있어서 오버라이드 제어 신호(13)를 위한 설정을 포함하기에 이상적인 유닛일 수 있다. 그러나, 1개의 매크로(40), 수 개의 매크로(40) 또는 전체 매크로(40)에 대한 국부 설정을 가질 수도 있다.
또한, 출력 조기/후기 신호(36, 37)에 포함된 정보는 시스템 모니터링 및 감독(supervision)에 유용하다. 글로벌 프로세싱 유닛(50)은, 즉 매크로(40)에 정보가 전달되지 않는 경우에도, 상이한 출력 조기 신호(36) 및 출력 후기 신호(37)에 대한 개요를 제공한다. 동일한 외부 소스로부터 입력 데이터(8)를 수신하는 대다수의 매크로(40)가 정규적이고 다소 유사한 출력 조기/후기 신호(36, 37)를 나타내는 반면, 소수의 매크로(40)가 상이한 출력 조기/후기 신호(36, 37)를 나타내는 경우, 이는 모니터에 의해서 인식될 수 있고, 예를 들면, 매크로 결함으로서 해석될 수 있다.
설명된 글로벌 조기/후기 프로세싱 유닛(50)은 또한 위상 회전기 위치에 걸친 전체 외부 제어를 위한 수단을 제공할 수 있다. 보다 정확하게, 이는 CDR 루프를 도 1에 도시된 바와 같이 전체 오버라이드 모드(full override mode), 즉 표 1에서의 0-0 오버라이드 제어 입력으로 이용할 수 있게 하고, 입력 데이터 신호(8)가 없으면, 고품질 클록(high-quality clock)(24)을 생성하게 한다. 다음에, 기준 클록 발생기(1) 및 글로벌 프로세싱 유닛(50)으로부터의 외부 조기/후기 신호(12)에 대한 조기/후기 입력 속도에 의해 클록(24)의 주파수를 판정한다. 생성된 클록(24)은 자신의 외부 조기/후기 신호(36, 37)를 외부 조기/후기 프로세싱 유닛(50)에 공급하는 매크로의 모든 데이터 입력(8)에 나타나는 평균 주파수로 주파수가 고정되어 있다. 이러한 클록(24)은 예를 들면, OIF SPI-5 인터페이스 표준에서 확인될 수 있는 것과 같은 루프-백 라운드-트립 링크(loop-back round-trip link) 구성에서 송신기를 개시하는 데 있어서 대단히 유리할 수 있다.
설명된 실시예는 부분적으로 뿐만 아니라 전체로서도 결합될 수 있다.
당업자라면, 본 발명은 하드웨어, 소프트웨어, 또는 이들의 조합으로 실현될 수 있다는 것이 명백할 것이다. 또한, 이것은 단일 컴퓨터 시스템으로 집중화된 유형 또는, 서로 다른 소자가 수 개의 상호 접속된 컴퓨터 또는 컴퓨터 시스템에걸쳐 분산되어 있는 분산된 유형으로 구현될 수 있는 것에 의해서, 임의의 종류의 컴퓨터 시스템 또는 본 명세서에서 설명된 방법을 수행하는 데 적절한 다른 장치에도 적합하다. 전형적인 하드웨어 및 소프트웨어의 조합은, 본 명세서에서 설명된 방법을 실행하기 위해서 로딩(loading)되고 실행되면, 컴퓨터 시스템을 제어하는 컴퓨터 프로그램을 갖는 범용 컴퓨터 시스템일 수 있다. 또한 본 발명은, 본 명세서에서 설명된 방법을 구현할 수 있게 하는 모든 특성을 포함하고, 컴퓨터 시스템 내에 로딩되었을 때, 이들 방법을 수행할 수 있는 컴퓨터 프로그램 제품에 장착될 수 있다.
본 문맥에서 컴퓨터 프로그램 수단 또는 컴퓨터 프로그램은, 정보 프로세싱 기능을 갖는 시스템이 직접적으로, 또는 이하의 a) 다른 언어, 코드 또는 기호로의 변환, b) 상이한 재료 형태로의 재생 중 어느 한 쪽 또는 양자를 수행한 이후에, 특정한 기능을 수행하게 하도록 의도된 인스트럭션(instruction)의 세트에 대한 임의의 언어, 코드 또는 기호(notation)로 된 임의의 표현을 의미할 수 있다.
임의의 설명된 실시예는, 도시 및/또는 기술된 하나 또는 수 개의 다른 실시예와 결합될 수 있다. 또한, 이는 실시예의 하나 이상의 특징에 있어서도 가능하다.
당업자라면, 다음의 청구항에 의해서 포함된 본 발명의 취지를 벗어나지 않는 한도 내에서 여러 방식으로 도시된 장치를 수정할 수 있다는 것이 명백할 것이다.
Claims (12)
- 입력되는 데이터 신호(8)에 따라서 클록 신호(clock signal)(17)를 재샘플링(resampling)하기 위한 클록 데이터 복원 시스템(clock data recovery system)으로서,상기 클록 신호(17)를 생성하기 위한 클록 발생기(clock generator)(1)와,위상 조정 제어 신호(phase adjustment control signal)(9)에 의존하여 샘플링 위상(sampling phases)(16)을 생성하기 위한 위상 조정 유닛(phase adjustment unit)(2)과,입력 샘플(input sample)(26)의 스트림(stream)을 생성하도록 작동될 수 있는 데이터 샘플링 유닛(data sampling unit)(3)과,입력 샘플(input sample)(26)의 스트림(stream)으로부터 내부 조기 신호(internal early signal)(14) 및 내부 후기 신호(internal late signal)(15)를 생성하기 위한 에지 검출기(edge detector)(6)와,상기 조기 신호(14) 및 상기 후기 신호(15)를 이용하여 상기 위상 조정 제어 신호(9)를 생성하는 위상 조정 제어 유닛(phase adjustment control unit)(5)을 포함하며,상기 위상 조정 제어 유닛(5)에는 외부 조기/후기 신호(external early/late signal)(12)가 공급될 수 있고/또는 외부 조기/후기 신호(36, 37)를 전달하기 위한 출력부(11)를 포함하는 것을 특징으로 하는클록 데이터 복원 시스템.
- 제 1 항에 있어서,외부 조기/후기 프로세싱 유닛(external early/late processing unit)(50) 또는 하나 이상의 서로 다른 클록 데이터 복원 시스템에서 상기 외부 조기/후기 신호(12)를 수신할 수 있는 클록 데이터 복원 시스템.
- 제 2 항에 있어서,조기/후기 프로세싱 유닛(50) 또는 하나 이상의 서로 다른 클록 데이터 복원 시스템을 더 포함하는 클록 데이터 복원 시스템.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 조정 제어 유닛(5)은 상기 내부 조기 신호(14) 및 상기 내부 후기 신호(15) 및 상기 외부 조기/후기 신호(12) 사이의 조합 모드를 결정하는 오버라이드 제어 신호(override control signal)(13)를 위한 입력부를 더 포함하는 클록 데이터 복원 시스템.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,직렬 스트림(serial stream)인 상기 입력 샘플(26)의 스트림으로부터 병렬 샘플 신호(parallel sample signal)(27)를 생성하기 위한 샘플 정렬 스테이지(sample-aligning stage)(4)를 더 포함하는 클록 데이터 복원 시스템.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 조기/후기 프로세싱 유닛(50)은, 출력 조기 신호(export early signal)(36)를 다른 출력 조기 신호(36)와 결합시키고, 출력 후기 신호(37)를 다른 출력 후기 신호(37)와 결합시키기 위한 결합형 로직(combinatorial logic)을 포함하는 클록 데이터 복원 시스템.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 조기 신호(14)의 다수의 로직 하이(logic high)를 평균화하여 카운터(counter)(34)에 대한 증가 신호(incrementing signal)(30)를 형성하고, 후기 신호(15)의 다수의 로직 하이를 평균화하여, 상기 카운터(34)에 대한 감소 신호(decrementing signal)(31)를 형성하기 위한 평균화 필터(averaging filter)(22)를 더 포함하며, 이 판독 결과는 위상 조정 제어 신호(9)로 변환될 수있는 클록 데이터 복원 시스템.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 내부 조기 신호(14) 및 상기 내부 후기 신호(15)는, 사전 프로세싱된 조기 신호(28) 및 사전 프로세싱된 후기 신호(29)에 결합되는 다수의 서브 레이트 신호(sub-rate signals)인 클록 데이터 복원 시스템.
- 클록(24)을 생성하기 위한 클록 생성 시스템(clock generating system)에 있어서,클록 발생기(1)와, 상기 클록 발생기(1)에 접속되고, 위상 조정 제어 유닛(5)으로부터의 위상 조정 제어 신호(9)에 의해서 위상 설정(phase setting)을 제어할 수 있는 위상 조정 유닛(2)을 포함하며,상기 위상 조정 제어 유닛(5)은 상기 위상 조정 유닛(2)의 출력 신호와는 무관한 외부 조기/후기 신호(12)를 위한 입력부를 포함하는클록 생성 시스템.
- 제 9 항에 있어서,외부 조기/후기 프로세싱 유닛(50) 또는 하나 이상의 서로 다른 클록 데이터 복원 시스템으로부터 상기 외부 조기/후기 신호(12)를 수신할 수 있는 클록 생성 시스템.
- 제 9 항 또는 제 10 항에 있어서,조기/후기 프로세싱 유닛(50) 또는 하나 이상의 서로 다른 클록 데이터 복원 시스템을 더 포함하는 클록 생성 시스템.
- 입력되는 데이터 신호(8)에 따라서 클록 신호(17)를 재샘플링하는 방법에 있어서,상기 클록 신호(17)를 생성하는 단계,상기 클록 신호(17)를 이용하여 위상 조정 제어 신호(9)에 따라서 샘플링 위상(16)을 생성하는 단계,상기 샘플링 위상(16)을 이용하여 입력 샘플(26)의 스트림을 생성하는 단계,상기 입력 샘플(26)의 스트림에 기반하여 내부 조기 신호(14) 및 내부 후기 신호(15)를 생성하는 단계,위상 조정 제어 유닛(5)에서 상기 조기 신호(14) 및 상기 후기 신호(15)를 이용하여 상기 위상 조정 제어 신호(9)를 생성하는 단계,상기 위상 조정 제어 유닛(5)에 외부 조기/후기 신호(12)를 공급하는 단계, 및/또는상기 내부 조기 신호(14) 및 내부 후기 신호(15)에 기반하여 상기 위상 조정 제어 유닛(5)으로부터 출력 조기/후기 신호(36, 37)를 전달하는 단계를 포함하는 클록 신호의 재샘플링 방법.
Applications Claiming Priority (3)
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|---|---|---|---|
| EP01118197 | 2001-07-27 | ||
| EP01118197.1 | 2001-07-27 | ||
| PCT/IB2002/002829 WO2003013001A2 (en) | 2001-07-27 | 2002-07-15 | Clock data recovering system with external early/late input |
Publications (2)
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