KR20040015588A - 반도체 소자의 배선구조 및 그 형성방법 - Google Patents

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Abstract

반도체 소자의 배선구조 및 그 형성방법을 제공한다. 이 배선구조는, 반도체 기판에 형성된 셀 패드들과, 셀 패드가 형성된 기판에 덮여진 제1 층간절연막을 포함한다. 제1 층간절연막 상에 텅스텐 배선들이 형성되고, 텅스텐 배선 상에 캐핑 절연막이 형성된다. 캐핑절연막 패턴은 텅스텐 배선의 측벽으로 부터 소정길이 측방으로 확장된 폭을 가진다. 캐핑 절연막 및 텅스텐 배선이 형성된 기판의 전면에 제2 층간절연막이 덮여진다. 제2 층간절연막 및 제1 층간절연막을 관통하여 셀 패드에 접속된 콘택플러그가 형성된다. 콘택 플러그는 상기 캐핑 절연막의 측벽에 정렬된 측벽을 가진다. 이 방법은, 반도체 기판 상에 셀 패드들을 형성하고, 셀 패드들이 형성된 기판의 전면에 제1 층간절연막을 형성한다. 제1 층간절연막 상에 차례로 적층된 텅스텐 배선 및 캐핑절연막 패턴을 형성하고, 반도체 기판에 열산화공정을 적용하여 텅스텐 배선의 측벽에 텅스텐산화막을 형성한다. 그 결과, 텅스텐 배선의 폭이 축소된다. 계속해서, 텅스텐 산화막을 제거하고, 반도체 기판의 전면에 제2 층간절연막을 형성한다. 제2 층간절연막 및 제1 층간절연막을 차례로 패터닝하여 셀 패드를 노출시키는 콘택 홀을 형성하고, 콘택 홀 내에 도전물질을 채워 셀 패드에 접속된 콘택 플러그를 형성한다.

Description

반도체 소자의 배선구조 및 그 형성방법{INTERCONNECTION STRUCTURE OF SEMICONDUCTOR AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 반도체 소자의 배선구조 및 그 형성방법에 관한 것이다.
반도체 소자는 반도체 기판에 복수개의 트랜지스터들, 저항들 및 커패시터 등의 단위소자(element)들이 형성되고, 이들 단위소자들을 전기적으로 연결하여 집저회로를 구성한다. 반도체 소자를 이루는 단위소자들은 배선을 통하여 서로 연결된다. 따라서, 반도체 소자가 고집적화됨에 따라 배선들 사이의 간격이 줄어들기때문에 낮은 기생 커패시턴스를 가지는 배선구조가 요구된다. 배선들 사이의 기생 커패시턴스는 반도체 소자의 전기적 노이즈를 유발하여 전기신호의 감지 범위를 좁히는 원인이 된다.
도 1 및 도 2는 종래의 반도체 소자의 배선구조 및 그 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 종래의 반도체 소자는 반도체 기판(2) 상에 셀 패드들(6)을 형성하고, 상기 반도체 기판(2)의 전면에 제1 층간절연막(4)을 형성한다. 상기 제1 층간절연막(4) 상에 차례로 적층된 텅스텐 배선(8) 및 캐핑절연막 패턴(10)을 형성하고, 상기 텅스텐 배선(8)의 측벽과 상기 캐핑 절연막 패턴(10)의 측벽을 덮는 측벽 스페이서(12)를 형성한다. 상기 캐핑절연막 패턴(10) 및 상기 측벽 스페이서(12)는 통상적으로 실리콘 질화막으로 형성되고, 후속 공정에서 콘택 플러그와 배선의 단락을 방지하는 역할을 한다.
도 2를 참조하면, 상기 반도체 기판(2)의 전면에 제2 층간절연막(14)을 형성한다. 상기 제1 및 제2 층간절연막(4,14)은 통상적으로 실리콘산화막으로 형성한다. 상기 제2 층간절연막(14) 및 상기 제1 층간절연막(4)을 차례로 패터닝하여 상기 셀 패드(6)를 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전물질을 채워 콘택 플러그(18)를 형성한다. 이 때, 상기 콘택 홀은 상기 측벽 스페이서(12)에 정렬되어 형성되기 때문에 상기 콘택 플러그(18) 및 상기 배선(8)이 전기적으로 단락되는 것을 막을 수 있다.
도시된 것과 같이, 종래기술에 따르면 반도체 소자의 배선들은 최소 선폭 및간격 폭을 가진다. 따라서, 콘택 플러그(18)와 배선들(8) 사이의 전기적 단락을 위하여 층간절연막과 식각선택비를 가지는 물질을 사용하여 측벽스페이서를 형성한다. 통상적으로 층간절연막은 실리콘산화막으로 형성하고, 측벽스페이서는 실리콘질화막으로 형성한다. 따라서, 유전상수가 높은 물질이 배선의 측벽에 형성되기 때문에 배선들 사이의 기생커패시턴스가 높다. 또한, 제조공정 상 배선들 사이의 간격을 좁힐 수 없기 때문에 배선들 사이에 더 높은 기생커패시턴스가 형성된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 배선들 사이에 낮은 기생커패시턴스를 가지는 배선구조 및 그 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 노이즈가 낮아 전기적 신호의 감지범위가 넓은 반도체 소자의 배선구조 및 그 형성방법을 제공하는데 있다.
도 1 및 도 2는 종래의 반도체 소자의 배선구조 및 그 형성방법을 나타낸 단면도들이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선구조를 나타낸 단면도이다.
도 4 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선구조 형성방법을 나타낸 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 폭이 좁은 텅스텐 배선을 가지는 반도체 소자의 배선구조를 제공한다. 이 배선구조는, 반도체 기판에 형성된 셀 패드들과, 상기 셀 패드가 형성된 기판에 덮여진 제1 층간절연막(ILD;Inter-Layer Dielectric)을 포함한다. 상기 제1 층간절연막 상에 텅스텐 배선들이 형성되고, 상기 텅스텐 배선 상에 캐핑 절연막이 형성된다. 상기 캐핑절연막 패턴은 상기 텅스텐 배선의 측벽으로 부터 소정길이 측방으로 확장된 폭을 가진다. 상기 캐핑 절연막 및 상기 텅스텐 배선이 형성된 기판의 전면에 제2 층간절연막이 덮여진다. 상기 제2 층간절연막 및 제1 층간절연막을 관통하여 상기 셀 패드에 접속된 콘택플러그가 형성된다. 상기 콘택 플러그는 상기 캐핑 절연막의 측벽에 정렬된 측벽을 가진다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 폭이 좁은 텅스텐 배선을 가지는 반도체 소자의 배선구조를 형성하는 방법을 제공한다. 이 방법은, 반도체 기판 상에 셀 패드들을 형성하고, 상기 셀 패드들이 형성된 기판의 전면에 제1 층간절연막을 형성하는 것을 포함한다. 상기 제1 층간절연막 상에 차례로 적층된 텅스텐 배선 및 캐핑절연막 패턴을 형성하고, 상기 반도체 기판에 열산화공정을 적용하여 상기 텅스텐 배선의 측벽에 텅스텐산화막을 형성한다. 그 결과, 상기 텅스텐 배선의 폭이 축소된다. 계속해서, 상기 텅스텐 산화막을 제거하고, 상기 반도체 기판의 전면에 제2 층간절연막을 형성한다. 상기 제2 층간절연막 및 상기 제1 층간절연막을 차례로 패터닝하여 상기 셀 패드를 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전물질을 채워 상기 셀 패드에 접속된 콘택 플러그를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판"상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선구조를 나타낸 단면도이다.
본 발명에 따른 반도체 소자는 반도체 기판(20) 상에 셀 패드들(24)이 형성되고, 상기 셀 패드들(24)이 형성된 기판의 전면에 제1 층간절연막(22)이 형성된다. 디램 소자에서 상기 셀 패드들(24)은 각각 셀 트렌지스터의 소오스에 접속된다. 도시 하지는 않았지만, 상기 제1 층간절연막(22) 하부에 형성된 비트라인 패드(미도시)가 셀 트랜지스터의 드레인에 접속된다. 상기 제1 층간절연막(22)은 실리콘산화막으로 형성할 수 있다. 상기 제1 층간절연막(22) 상에 텅스텐 배선(26a)이 형성된다. 상기 텅스텐 배선(26a)은 도시하지는 않았지만, 상기 제1 층간절연막(22)의 소정부분을 관통하여 상기 비트라인 패드에 접속될 수 있다. 상기 텅스텐 배선(26a) 상에 캐핑절연막 패턴(28a)이 형성된다. 상기 캐핑절연막 패턴(28a)은 상기 텅스텐 배선(26a)의 측벽으로 부터 소정길이 확장된 폭을 가진다. 상기 텅스텐 배선(26a)의 측벽에는 측벽스페이서(32)가 형성되어 있다. 상기 캐핑절연막 패턴(28a)은 실리콘질화막으로 형성할 수 있다. 상기 캐핑절연막 패턴(28) 및 상기 텅스텐 배선(26)이 형성된 반도체 기판(20)의 전면은 제2 층간절연막(33)으로 덮여진다. 상기 제2 층간절연막(33) 및 상기 제1 층간절연막(22)을 차례로 관통하는 콘택홀(34) 내에 콘택플러그(38)가 형성된다. 상기 콘택플러그(38)은 상기셀 패드(24)에 접속된다. 상기 제2 층간절연막(33) 또한 상기 제1 층간절연막(22)과 마찬가지로 실리콘 산화막으로 형성할 수 있다. 따라서, 상기 콘택 플러그(38)는 상기 캐핑 절연막 패턴(28)과 식각선택비를 가지는 상기 제2 층간절연막(33)을 관통하여 형성되기 때문에, 상기 콘택 플러그(38)는 상기 캐핑절연막 패턴(28)의 측벽에 정렬된 측벽을 가진다. 그 결과, 상기 콘택 플러그(38)와 상기 텅스텐 배선(26)이 전기적으로 단락되는 것이 방지된다. 또한, 상기 캐핑절연막 패턴(28)은 사진공정으로 정의할 수 있는 최소 선폭을 가진다. 따라서, 상기 텅스텐 배선(26)은 최소선폭보다 더 좁은 폭을 가지고, 상기 텅스텐 배선(26)의 측벽에는 실리콘산화막보다 높은 유전상수를 가지는 물질이 형성되지 않는다. 그 결과, 본 발명의 반도체 소자는 배선들 사이에 낮은 기생커패시턴스를 가질 수 있다.
도 4 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선구조 형성방법을 나타낸 공정단면도들이다.
도 4를 참조하면, 먼저 통상적인 방법을 사용하여 반도체 기판(20)에 단위소자들을 형성하고, 셀 패드(24) 및 제1 층간절연막(22)을 형성한다. 도시하지는 않았지만, 상기 제1 층간절연막(22) 하부에 비트라인 패드가 형성된다. 이어서, 상기 제1 층간절연막(22) 상에 텅스텐막(26) 및 캐핑절연막(28)을 형성하고, 상기 캐핑절연막(28) 상에 배선을 형성하기 위한 포토레지스트 패턴(30)을 형성한다. 상기 캐핑절연막(28)은 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 텅스텐막(26)을 형성하기 전에 상기 제1 층간절연막(22)을 패터닝하여 상기 비트라인을 노출시킴으로써 상기 텅스텐막(26)이 상기 비트라인 패드에 접속될 수 있다.
도 5를 참조하면, 상기 포토레지스트 패턴(30)을 식각마스크로 사용하여 상기 캐핑절연막(28) 및 상기 텅스텐막(26)을 식각하여 차례로 적층된 텅스텐 배선(26a) 및 캐핑절연막 패턴(28a)을 형성한다. 상기 텅스텐 배선(26a)은 소정의 비트라인 패드에 접속될 수 있다. 상기 포토레지스트 패턴(30)을 제거한다. 통상적으로 고집적화된 소자에서는 배선의 선폭 및 간격은 사진공정에서 정의할 수 있는 최소 폭으로 형성한다. 따라서, 상기 텅스텐 배선(26a) 및 상기 캐핑절연막 패턴(28a)의 선폭은 최소 폭이다.
도 6을 참조하면, 상기 텅스텐 배선(26a)이 형성된 기판에 열산화공정을 적용한다. 상기 열산화 공정은 200℃ 내지 500℃의 온도에서 30초 내지 300초 동안 실시할 수 있다. 그 결과, 상기 텅스텐 배선(26a)의 측벽이 산화되어 상기 텅스텐 배선(26a)의 측벽에 텅스텐산화막(32)이 형성되고, 상기 텅스텐 배선(26a)의 폭이 줄어든다. 따라서, 본 발명에서는 상기 텅스텐 배선(26a)은 광학적으로 정의할 수 있는 선폭보다 좁은 폭을 가질 수 있다. 따라서, 배선과 배선 사이의 간격을 넓혀 배선들 사이의 커플링 커패시턴스를 낮출 수 있다.
도 7을 참조하면, 상기 텅스텐 산화막(32)을 제거하여 상기 텅스텐 배선(26a)의 측벽을 노출시킨다. 상기 텅스텐 산화막(32)은 불화수소(HF) 또는 수산화암모늄(NH4OH)이 함유된 용액을 사용한 등방성식각으로 제거할 수 있다. 상기 반도체 기판(20)의 전면에 제2 층간절연막(33)을 형성한다. 상기 제2 층간절연막(33)은 실리콘산화막으로 형성할 수 있다. 상기 제2 층간절연막(33) 및상기 제1 층간절연막(22)을 패터닝하여 상기 셀 패드(24)를 노출시키는 콘택홀(34)을 형성한다. 상기 콘택홀(34)을 형성하는 동안 상기 상기 캐핑절연막 패턴(28a)에 비해 제1 및 제2 층간절연막(22,33)에 대하여 높은 식각선택비를 가지는 식각공정을 적용함으로써, 상기 콘택홀(34)은 상기 캐핑 절연막 패턴(28a)의 측벽에 정렬된 측벽을 가질 수 있다. 또한, 상기 캐핑절연막 패턴(28a)은 상기 텅스텐 배선(26a)의 폭보다 넓은 폭을 가지기 때문에, 상기 텅스텐 배선(26a)이 상기 콘택홀(34) 내에 노출될 확률이 매우 낮다. 그러나, 공정진행 중 오정렬이 발생했을 경우, 상기 텅스텐 배선(26a)이 상기 콘택 홀(34)의 측벽에 노출될 수 있기 때문에 도 8에 도시된 것과 같이, 상기 콘택 홀(34)의 내벽에 스페이서 절연막(36)을 더 형성할 수도 있다. 그러나, 상기 스페이서 절연막(36)은 종래의 실리콘질화막으로 형성된 측벽스페이서(도 2의 12)와는 달리 낮은 유전상수를 지니는 실리콘산화막으로 형성함으로써 배선들 사이의 커패시턴스가 높아지는 것은 방지할 수 있다.
계속해서, 상기 콘택홀(34) 내에 도전물질을 채워 상기 셀 패드(24)에 접속된 콘택 플러그(38)를 형성하고, 통상적인 방법으로 후속공정을 진행하여 반도체 소자를 제조할 수 있다.
상술한 것과 같이 본 발명에 따르면, 텅스텐 배선 및 캐핑절연막 패턴을 형성한 후 상기 텅스텐 배선의 측벽을 열산화하여 텅스텐 산화막을 형성하고, 상기 텅스텐 산화막을 등방성식각으로 제거함으로써 캐핑절연막 패턴의 폭보다 좁은 폭을 가지는 텅스텐 배선을 형성할 수 있다. 그 결과, 배선과 배선 사이의 간격을 넓일 수 있기 때문에 배선들 사이의 커플링 커패시턴스를 낮출 수 있다.
또한, 본 발명에 따르면, 배선보다 폭이 넓은 캐핑절연막을 사용하여 셀 패드를 노출시키는 콘택홀을 형성하기 때문에 배선들 사이에는 높은 유전상수를 가지는 물질이 형성되지 않는다. 따라서, 배선들 사이의 기생 커패시턴스가 낮은 반도체 소자를 제조할 수 있다.
결론적으로, 본 발명에 따를 경우, 내부의 전기적 노이즈가 적고 전기적 신호의 감지범위가 넓은 반도체 소자를 제조할 수 있다.

Claims (10)

  1. 반도체 기판에 형성된 셀 패드들;
    상기 셀 패드가 형성된 기판에 덮여진 제1 층간절연막(ILD;Inter-Layer Dielectric);
    상기 제1 층간절연막 상에 형성된 텅스텐 배선들;
    상기 텅스텐 배선 상에 형성되되, 상기 텅스텐 배선의 측벽으로 부터 소정길이 측방으로 확장된 폭을 가지는 캐핑절연막 패턴;
    상기 캐핑 절연막 및 상기 텅스텐 배선이 형성된 기판의 전면에 덮여진 제2 층간절연막;및
    상기 제2 층간절연막 및 제1 층간절연막을 관통하여 상기 셀 패드에 접속되되, 상기 캐핑 절연막의 측벽에 정렬된 측벽을 가지는 콘택 플러그를 포함하는 반도체 소자의 배선구조.
  2. 제1 항에 있어서,
    상기 텅스텐 배선과 상기 콘택 플러그 사이에 형성된 스페이서 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선구조.
  3. 제1 항에 있어서,
    상기 텅스텐 배선들은 상기 셀 패드들 사이의 상기 제1 층간절연막 상에 형성된 것을 특징으로 하는 반도체 소자의 배선구조.
  4. 제1 항에 있어서,
    상기 텅스텐 배선들의 폭은 상기 셀 패드들 사이의 간격보다 좁은 것을 특징으로 하는 반도체 소자의 배선구조.
  5. 반도체 기판 상에 셀 패드들을 형성하는 단계;
    상기 셀 패드들이 형성된 기판의 전면에 제1 층간절연막을 형성하는 단계:
    상기 제1 층간절연막 상에 차례로 적층된 텅스텐 배선 및 캐핑절연막 패턴을 형성하는 단계;
    상기 반도체 기판에 열산화공정을 적용하여 상기 텅스텐 배선의 측벽에 텅스텐산화막을 형성함과 동시에 상기 텅스텐 배선의 폭을 축소시키는 단계;
    상기 텅스텐 산화막을 제거하는 단계;
    상기 반도체 기판의 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 차례로 패터닝하여 상기 셀 패드를 노출시키는 콘택 홀을 형성하는 단계;및
    상기 콘택 홀 내에 도전물질을 채워 상기 셀 패드에 접속된 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 배선구조 형성방법.
  6. 제5 항에 있어서,
    상기 열산화공정은 250℃ 내지 500℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 배선구조 형성방법.
  7. 제5 항에 있어서,
    상기 열산화공정은 30초 내지 300초동안 실시하는 것을 특징으로 하는 반도체 소자의 배선구조 형성방법.
  8. 제5 항에 있어서,
    상기 텅스텐 산화막은 HF 또는 NH4OH가 함유되니 용액을 사용하여 등방성 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 배선구조 형성방법.
  9. 제5 항에 있어서,
    상기 콘택홀은 상기 캐핑절연막 패턴의 측벽에 정렬되어 형성되는 것을 특징으로 하는 반도체 소자의 배선구조 형성방법.
  10. 제5 항에 있어서,
    상기 콘택 홀을 형성하는 단계에서,
    상기 콘택 홀의 내벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 배선구조 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819001B1 (ko) * 2006-10-23 2008-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7755201B2 (en) 2006-10-23 2010-07-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
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