KR20030090410A - 반도체 메모리 소자의 레이아웃 방법 - Google Patents
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Abstract
스토리지 전극을 포함하는 반도체 메모리 소자의 레이아웃 방법을 제공한다. 본 발명은 액티브 영역의 중앙부를 중심으로 양측의 게이트 라인 및 액티브 영역 상에 상기 액티브 영역의 장축방향으로 매몰 콘택들을 배치한다. 상기 매몰 콘택의 커버하면서 상기 액티브 영역 및 게이트 라인 상에는 상기 매몰 콘택의 단축방향으로 스토리지 전극을 배치한다. 이에 따라, 스토리지 전극의 단축방향으로 핏치를 증가시켜 스토리지 전극이 쓰러지는 것을 완화시킬 수 있다.
Description
본 발명은 반도체 메모리 소자의 레이아웃방법에 관한 것으로, 보다 상세하게는 스토리지 전극의 쓰러짐 현상을 억제할 수 있는 반도체 메모리 소자의 레이아웃방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 스토리지 전극은 커패시턴스를 크게 하기 위하여 스토리지 전극의 모양을 실린더 모양으로 형성하고, 스토리지 전극의 높이를 크게 하여야 한다. 그런데, 반도체 메모리 소자의 디자인 룰이 작아짐에 따라 스토리지 전극간의 거리(핏치)가 줄어들게 되어 실린더 형태의 스토리지 전극이 일방향으로 쓰러지는 현상이 빈번하게 발생한다. 여기서, 스토리지 전극을 포함하는 종래의 반도체 메모리 소자의 레이아웃 방법을 설명한다.
도 1 내지 도 3은 스토리지 전극을 포함하는 종래의 반도체 메모리 소자의 레이아웃 방법을 도시한 도면들이다.
도 1을 참조하면, 기판 상에 가로 방향(즉 X축 방향)으로 장축을 갖고 세로 방향(Y축 방향)으로는 단축을 갖는 액티브 영역(11)을 배치한다. 상기 액티브 영역(11)은 중앙부가 아래쪽으로 돌출된 T자형으로 형성한다. 이어서, 상기 액티브 영역(11)의 장축에 수직하게 세로 방향으로 복수개의 게이트 라인들(13)을 나란히 배치한다. 하나의 액티브 영역(11)에는 4개의 게이트 라인들을 세로 방향으로 순차적으로 배치한다.
도 2를 참조하면, 액티브 영역(11)의 중앙부의 돌출부를 중심으로 양측으로 게이트 라인(13) 및 액티브 영역(11) 상에는 후에 스토리지 전극이 형성되는 매몰 콘택(Buried Contact, BC 콘택, 15)을 배치한다. 다시 말해, 매몰 콘택(15)은 상기 액티브 영역(11)의 장축방향으로 장축 방향이 형성된다.
도 3을 참조하면, 상기 매몰 콘택(15)을 커버하면서 상기 액티브 영역(11)및 게이트 라인(13) 상에는 스토리지 전극(17)이 배치된다. 상기 스토리지 전극(17)은 상기 액티브 영역(11)의 장축방향, 즉 매몰 콘택(15)의 장축방향으로 장축이 배치된다. 다시 말해, 상기 스토리지 전극(17)은 매몰 콘택(15)과 같은 방향으로 장축이 배치되어 매몰 콘택(15)의 장축 방향으로 오버랩 마진을 갖는다.
도 4는 도 3의 매몰 콘택과 스토리지 전극간의 배치만을 도시한 도면이다.
구체적으로, 앞서 도 3에 도시한 바와 같이 상기 스토리지 전극(17)의 장축은 매몰 콘택(15)의 장축방향으로 배치된다. 다시 말해, 상기 스토리지 전극(17)은 매몰 콘택(15)과 같은 방향으로 배치되어 매몰 콘택(15)의 장축방향으로 장축 오버랩 마진을 갖는다.
그런데, 종래의 레이아웃에 따른 스토리지 전극(17)은 매몰 콘택(15)의 장축 방향으로 오버랩 마진이 확보되는 장점이 있지만 반면에 단축방향으로 스토리지 전극간 폭(핏치)이 작은 단점이 있다.
예컨대, 본 발명자들이 고집적 반도체 메모리 소자에서 레이아웃을 해본 결과, 도 4에 도시한 바와 같이 스토리지 전극(17)의 장축방향으로는 540nm의 핏치가 나오지만, 단축방향으로는 핏치가 252nm에 불과한 값이 나오게 된다. 다시 말해, 고집적화된 반도체 메모리 소자에서 종횡비가 증가되면 스토리지 전극(17)이 장축 길이에 비해 단축 길이가 매우 작게 되어 실린더형 스토리지 전극이 공정 변수가 조금만 틀어져도 쓰러지는 현상이 발생할 가능성이 매우 높아진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스토리지 전극의 쓰러짐을방지할 수 있는 반도체 메모리 소자의 레이아웃방법을 제공하는 데 있다.
도 1 내지 도 3은 스토리지 전극을 포함하는 종래의 반도체 메모리 소자의 레이아웃 방법을 도시한 도면들이다.
도 4는 도 3의 매몰 콘택과 스토리지 전극간의 배치만을 간략화하여 도시한 도면이다.
도 5 내지 도 7은 스토리지 전극을 포함하는 본 발명의 반도체 메모리 소자의 레이아웃 방법을 도시한 도면들이다.
도 8은 도 7의 매몰 콘택과 스토리지 전극간의 배치만을 간략화하여 도시한 도면이다.
도 9a 및 도 9b는 종래 기술 및 본 발명에 의한 매몰 콘택과 스토리지 전극간의 배치만을 개략적으로 도시한 도면이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 레이아웃 방법은 기판 상에 가로 방향으로 장축을 갖고 세로 방향으로는 단축을 갖는 액티브 영역을 배치한다. 이어서, 상기 액티브 영역 상에 상기 액티브 영역에 수직한 세로 방향으로 복수개의 게이트 라인들을 배치한 후 상기 액티브 영역의 중앙부를 중심으로 양측의 게이트 라인 및 액티브 영역 상에 상기 액티브 영역의 장축방향으로 매몰 콘택들을 배치한다. 상기 매몰 콘택의 커버하면서 상기 액티브 영역 및 게이트 라인 상에는 상기 매몰 콘택의 단축방향으로 스토리지 전극을 배치하여 스토리지 전극의 단축 방향의 핏치를 증가시키는 것을 특징으로 한다.
상기 매몰 콘택은 상기 액티브 영역의 바깥쪽으로 확장시켜 상기 게이트 라인과 최대한 오버랩시키게끔 배치시키는 것이 바람직하다. 상기 액티브 영역은 중앙부가 돌출된 T자형으로 형성할 수 있다. 상기 스토리지 전극은 상기 매몰 콘택의 일부분을 커버하도록 배치할 수 있다.
이상과 같이 본 발명은 상기 매몰 콘택의 단축 방향으로 스토리지 전극을 배치하여 스토리지 전극의 단축방향으로 핏치를 증가시켜 스토리지 전극이 쓰러지는 것을 완화시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 5 내지 도 7은 스토리지 전극을 포함하는 본 발명의 반도체 메모리 소자의 레이아웃 방법을 도시한 도면들이다.
도 5를 참조하면, 기판 상에 가로 방향(X축 방향)으로 장축을 갖고 세로 방향(Y축 방향)으로는 단축을 갖는 액티브 영역(21)을 배치한다. 상기 액티브 영역(21)은 중앙부가 아래쪽으로 돌출된 T자형으로 형성한다. 이어서, 상기 액티브 영역(21)에 수직하게 세로 방향으로 복수개의 게이트 라인들(23)을 나란히 배치한다. 하나의 액티브 영역(21)에는 4개의 게이트 라인들(23)을 세로 방향으로 순차적으로 배치한다.
도 6을 참조하면, 액티브 영역(21)의 중앙부의 돌출부를 중심으로 양측으로 게이트 라인(23) 및 액티브 영역(21) 상에는 스토리지 전극이 형성되는 매몰 콘택(Buried Contact, BC 콘택, 25)을 배치한다. 다시 말해, 매몰 콘택(25)은 액티브 영역(21)의 장축방향으로 장축이 형성된다.
그런데, 본 발명은 화살표로 표시한 바와 같이 상기 매몰 콘택(25)을 액티브 영역(21)의 바깥쪽으로 확장시켜 게이트 라인(23)과 최대한 오버랩시키게끔 배치시킨다. 이렇게 되면, 후속공정에서 스토리지 전극을 게이트 라인(23)과 동일한 방향으로 배치할 경우 스토리지 전극의 단축 방향의 피치를 최대한 넓힐 수 있다.
도 7을 참조하면, 상기 매몰 콘택(25)의 일부를 커버하면서 상기 액티브 영역(21) 및 게이트 라인(23) 상에는 스토리지 전극(27)이 배치된다. 상기 스토리지 전극(27)은 종래의 레이아웃에 비해 90도 회전시켜 상기 액티브 영역(11)의 단축방향, 즉 매몰 콘택(25)의 단축방향으로 장축이 배치된다. 다시 말해, 상기 스토리지 전극(27)은 매몰 콘택(25)의 장축방향과 수직으로 배치되어 매몰 콘택(25)의 단축 방향으로 오버랩 마진을 갖는다.
도 8은 도 7의 매몰 콘택과 스토리지 전극간의 배치만을 간략화하여 도시한 도면이다.
구체적으로, 앞서 도 7에 도시한 바와 같이 상기 스토리지 전극(27)의 장축은 매몰 콘택(25)의 단축방향으로 배치된다. 다시 말해, 상기 스토리지 전극(27)은 매몰 콘택(25)의 장축방향에 수직하게 배치되어 매몰 콘택(25)의 단축 방향으로 오버랩 마진을 갖는다. 이렇게 스토리지 전극(27)을 매몰 콘택(25)의 단축 방향 및 게이트 라인(23)과 동일한 방향으로 배치하고 도 6에서 설명한 바와 같이 매몰 콘택(25)을 액티브 영역(21)의 바깥쪽의 게이트 라인(23)까지 넓힐 경우 스토리지 전극(27)의 단축 방향의 피치가 최대한 넓힐 수 있다.
예컨대, 본 발명자들이 고집적 반도체 메모리 소자에서 본 발명의 레이아웃을 해본 결과 도 8에 도시한 바와 같이 스토리지 전극(27)의 장축방향으로는 504nm의 핏치가 나오고, 단축방향으로는 종래에 비해 커진 270nm의 피치가 나온다. 이에 따라, 고집적화된 반도체 메모리 소자에서 종횡비가 증가되더라도 본 발명은 종래에 비해 스토리지 전극(27)의 단축 방향의 핏치가 증가되어 스토리지 전극(27)이 쓰러지는 문제점을 완화시킬 수 있다.
다시 말해, 본 발명은 종래에 비해 스토리지 전극(27)의 장축 방향의 핏치에 비해 단축 방향의 핏치가 매우 작게 되는 문제점을 개선할 수 있다. 즉, 본 발명은 종래에 비해 단축 방향의 핏치에 대한 장축 방향의 핏치의 비를 줄여 실린더형 스토리지 전극(27)이 공정 변수가 조금만 틀어져도 쓰러지는 현상을 방지한다.
도 9a 및 도 9b는 종래 기술 및 본 발명에 의한 매몰 콘택과 스토리지 전극간의 배치만을 개략적으로 도시한 도면이다.
구체적으로, 종래 기술의 스토리지 전극은 도 9a에 도시한 바와 같이 장축이 매몰 콘택(15)의 장축방향으로 배치된다. 다시 말해, 종래의 스토리지 전극(17)은 매몰 콘택(15)과 같은 방향으로 장축이 배치되어 매몰 콘택(15)의 장축방향으로 장축 오버랩 마진을 갖는다.
이에 반해, 본 발명의 스토리지 전극(27)은 도 9b에 도시한 바와 같이 장축이 매몰 콘택(25)의 단축방향으로 배치된다. 다시 말해, 본 발명의 스토리지 전극(27)은 매몰 콘택(25)의 장축방향에 수직하게 장축이 배치되어 매몰 콘택(25)의 단축 방향으로 오버랩 마진을 갖는다.
앞서의 설명을 토대로 종래 및 본 발명에 의한 스토리지 전극의 레이아웃에 따른 스토리지 전극과 관련된 공정 변수의 변화를 하기<표 1>에 도시한다.
<표 1>
| 종래 기술 | 본 발명 | |
| 피치 | 252 X 540 | 270 X 504 |
| 셀 커패시턴스 | 25fF(18.5kÅ) | 24.5fF(18.5kÅ) |
| 스토리지 전극 높이 상승가능치 | - | 1∼2kÅ |
| 매몰 콘택과 스토리지 전극간의 오버랩 | 110 ∼160nm | 60 ∼110nm |
<표 1>에 도시된 바와 같이 본 발명의 레이아웃에 의해 스토리지 전극의 장축 핏치는 줄어들지만 단축 피치는 약 20nm 정도 늘어나게 됨으로써 긴 모양이 아닌 약간 원형에 가까워짐으로써 스토리지 전극의 쓰러짐을 방지할 수 있다. 본 발명의 레이아웃에 의한 셀 커패시턴스는<표 1>과 같이 약간 작아지겠지만 거의 변화 없는 수준이며, 스토리지 전극과 매몰 콘택간의 콘택 면적은 줄 수 있으나 매몰 콘택 패턴이 거의 거의 원형으로 형성되므로 종래와 비슷한 콘택 면적을 가진다. 스토리지 전극의 높이의 경우 본 발명의 레이아웃에 의하면 스토리지 전극을 종래 대비 2000Å 이상 증가시켜도 쓰러짐의 문제없이 안정된 패턴 형성이 가능하다.
상술한 바와 같이 본 발명은 매몰 콘택을 액티브 영역의 바깥쪽의 게이트 라인까지 넓힌다. 더하여, 스토리지 전극의 레이아웃을 매몰 콘택의 장축방향에 수직하면서 매몰 콘택의 단축 방향으로 게이트 라인과 동일한 방향으로 배치한다. 이에 따라, 본 발명의 스토리지 전극은 단축방향으로 핏치가 종래 보다 커져 쓰러지는 문제점을 해결할 수 있다.
Claims (4)
- 기판 상에 가로 방향으로 장축을 갖고 세로 방향으로는 단축을 갖는 액티브 영역을 배치하는 단계;상기 액티브 영역 상에 상기 액티브 영역에 수직한 세로 방향으로 복수개의 게이트 라인들을 배치하는 단계;상기 액티브 영역의 중앙부를 중심으로 양측의 게이트 라인 및 액티브 영역 상에 상기 액티브 영역의 장축방향으로 매몰 콘택들을 배치하는 단계; 및상기 매몰 콘택의 커버하면서 상기 액티브 영역 및 게이트 라인 상에는 상기 매몰 콘택의 단축방향으로 스토리지 전극을 배치하는 단계를 포함하여 상기 스토리지 전극의 단축 방향의 핏치를 증가시키는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃 방법.
- 제1항에 있어서, 상기 매몰 콘택은 상기 액티브 영역의 바깥쪽으로 확장시켜 상기 게이트 라인과 최대한 오버랩시키게끔 배치시키는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃 방법.
- 제1항에 있어서, 상기 액티브 영역은 중앙부가 돌출된 T자형으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃 방법.
- 제1항에 있어서, 상기 스토리지 전극은 상기 매몰 콘택의 일부분을 커버하도록 배치하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020028702A KR20030090410A (ko) | 2002-05-23 | 2002-05-23 | 반도체 메모리 소자의 레이아웃 방법 |
Applications Claiming Priority (1)
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| KR1020020028702A KR20030090410A (ko) | 2002-05-23 | 2002-05-23 | 반도체 메모리 소자의 레이아웃 방법 |
Publications (1)
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|---|---|
| KR20030090410A true KR20030090410A (ko) | 2003-11-28 |
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| KR1020020028702A KR20030090410A (ko) | 2002-05-23 | 2002-05-23 | 반도체 메모리 소자의 레이아웃 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030090410A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745069B1 (ko) * | 2005-06-29 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치방법, 상기 배치 방법에 따른 반도체 소자 |
-
2002
- 2002-05-23 KR KR1020020028702A patent/KR20030090410A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745069B1 (ko) * | 2005-06-29 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치방법, 상기 배치 방법에 따른 반도체 소자 |
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