KR101487591B1 - Mom 커패시터 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 커패시터는, 복수개의 평행한 하부 도전성 라인들과 상기 하부 도전성 라인들 상부에 형성되는 복수개의 상부 도전성 라인들을 포함하여 이루어지고, 상기 하부 도전성 라인 및 상부 도전성 라인들 각각은 인접한 상기 하부 도전성 라인 및 상부 도전성 라인과 서로 다른 선폭을 갖는 것을 특징으로 한다.

Description

MOM 커패시터{MOM CAPACITOR}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판상의 커패시터를 이루는 상부 전극과 하부 전극에 연결되는 도전성 라인의 선폭을 변경하여 동일한 면적의 종래 MOM 구조의 커패시터보다 안정적인 커패시턴스를 확보할 수 있는 MOM 커패시터에 관한 것이다.
통상적으로, 반도체 소자의 로직 회로에서 사용되는 커패시터는 MOM과 MIM이 주로 사용되고 있으며, 이러한 커패시터는 MOS형 커패시터나 정션 커패시터와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. MIM 구조의 커패시터는 유효면적 대비 커패시터의 값이 작고, 공정상 마스크가 추가되어 공정 비용이 증가하는 단점이 있어, 이를 보완하기 위해 기존의 BEOL 공정을 이용하여 메탈을 적층하는 MOM 커패시터 구조가 주로 사용되고 있다. MOM 커패시터는 0.13㎛ 이하의 소자설계에 있어서 MIM 커패시터에 비해 더욱 작은 크기로 형성할 수 있어 단위면적당 커패시터의 용량을 크게 확보할 수 있으며, 높은 항복전압을 유지할 수 있는 장점이 있다.
이하, 첨부된 도면을 참고로 종래의 MOM 커패시터의 구조에 대해 설명하면 다음과 같다. 종래의 MOM 커패시터는 통상적으로 상부의 도전성 라인들과 하부의 도전성 라인들이 평행하도록 형성된 평행 구조와, 수직하게 형성된 수직 구조로 나뉘어진다
도 1a 및 도 1b는 평행 구조로 형성된 MOM 커패시터의 평면도 및 사시도를 나타낸 것이다. 우선 도 1a를 참조하면, MOM 커패시터는 제1 전극(10)에 연결되며, 동일한 선폭을 가지면서 서로 평행하게 형성된 제1 도전성 라인들(11a, 11b, 11c) 및 제2 전극(20)에 연결되며 동일한 선폭을 가지면서 서로 평행하게 형성된 제2 도전성 라인들(21a, 21b, 21c)을 포함한다. 상기 제1 및 제2 도전성 라인들은 동일한 선폭을 가지면서, 제1 및 제2 도전성 라인간의 스페이스 선폭 역시 동일하게 형성된다.
그리고, 제1 전극(10) 하부에는 제1 전극(10)과 같은 극의 전위가 인가되는 제3 전극(30)이 형성되며, 제2 전극(20) 하부에는 제2 전극(20)과 같은 극의 전위가 인가되는 제4 전극(40)이 형성된다.
이러한 구조를 도 1b를 참조하여 살펴보면, 제1 및 제2 도전성 라인들(11, 21)은 하부의 제3 및 제4 도전성 라인들과 반대의 극성을 가지며, 각각의 도전성 라인들의 같은 극성은 교차하도록 형성되어 있다. 제1 및 제2 전극(10, 20)과 제3 및 제4 전극(30, 40) 사이에는 산화막(미도시)이 형성되어, 각각의 도전성 라인들이 평행하게 얼라인되는 구조의 MOM 커패시터를 형성하게 된다. 그러나, 이러한 MOM 커패시터 구조는 단위 면적당 커패시턴스를 높게 확보할 수 있으나, 공정상 미스얼라인(misalign)이 발생하여 도전성 라인간의 스페이스 선폭이 달라질 경우에는 커패시턴스가 크게 낮아지는 문제점이 있다.
도 2a 및 도 2b는 수직구조로 형성된 MOM 커패시터의 평면도 및 사시도를 나타낸 것이다. 우선 도 2a를 참조하면, 상부에 위치하는 제1 및 제2 도전성 라인(11, 21)들은 하부의 제3 및 제4 도전성 라인들과 수직방향으로 형성된다. 이러한 MOM 커패시터 구조는 공정상 미스얼라인(misalign)이 발생하여 도전성 라인간의 스페이스 선폭이 달라질 경우에도 일정한 커패시턴스를 유지할 수 있는 장점이 있으나, 단위면적당 커패시턴스가 평행 구조의 커패시터에 비해 작은 문제점이 있다.
도 3은 종래의 평행 구조 및 수직 구조의 MOM 커패시터에서 미스얼라인이 발생한 경우 커패시턴스의 변화를 나타낸 그래프이다. 도 3을 참조하면, 수직 구조의 MOM 커패시터는 미스얼라인이 발생하여도 일정한 커패시턴스를 유지하지만, 단위면적당 커패시턴스의 값이 상대적으로 작은 것을 확인할 수 있으며, 평행 구조의 MOM 커패시터는 공정상 미스얼라인이 발생되는 경우 커패시턴스가 큰 폭으로 감소함을 확인할 수 있다.
상술한 문제점을 해결하기 위하여, MOM 커패시터를 형성함에 있어서 단위 면적당 커패시턴스는 기존과 유사한 값을 확보할 수 있으며, 공정상 미스얼라인이 발생하여도 일정한 커패시턴스를 유지할 수 있는 MOM 커패시터 형성 방법을 제공하는 데에 그 목적이 있다.
본 발명에 따른 반도체 소자의 커패시터는, 복수개의 평행한 하부 도전성 라인들; 및 상기 하부 도전성 라인들 상부에 형성되는 복수개의 상부 도전성 라인들; 을 포함하여 이루어지고, 상기 하부 도전성 라인 및 상부 도전성 라인들 각각은 인접한 상기 하부 도전성 라인 및 상부 도전성 라인과 서로 다른 선폭을 갖는 것을 특징으로 한다.
본발명의 실시예에 따르면, 반도체 기판 상의 MOM 커패시터의 도전성 라인의 선폭과 스페이스를 변경함으로써 반도체 소자 제조 공정간 미스얼라인이 발생하는 경우에도 일정한 커패시턴스를 얻을 수 있어 반도체 소자의 안정성이 확보되는 장점이 있다.
또한, 종래의 MOM 커패시터와 비교하여 단위면적당 커패시턴스를 유사한 수준으로 확보할 수 있어, 고속 및 고주파 동작에 적합한 반도체 소자를 제조하는데 유리한 장점이 있다.
도 1a는 종래의 평행 구조로 형성된 MOM 커패시터의 평면도를 나타낸 도면.
도 1b는 종래의 평행 구조로 형성된 MOM 커패시터의 사시도를 나타낸 도면.
도 2a는 종래의 수직 구조로 형성된 MOM 커패시터의 평면도를 나타낸 도면.
도 2b는 종래의 수직 구조로 형성된 MOM 커패시터의 사시도를 나타낸 도면.
도 3은 종래의 평행 구조 및 수직 구조의 MOM 커패시터에서 미스얼라인이 발생한 경우 커패시턴스의 변화를 나타낸 그래프
도 4a는 본발명의 실시예에 따른 MOM 커패시터의 사시도를 나타낸 도면.
도 4b는 본발명의 실시예에 따른 MOM 커패시터의 평면도를 나타낸 도면.
도 5a는 도 4a의 A 영역을 확대하여 종래의 커패시터와 비교한 도면.
도 5b는 도 4a의 A 영역의 상부 및 하부 전극을 나타낸 평면도.
도 5c는 도 5a를 측면에서 바라본 도면.
도 6a는 본발명의 실시예에 따른 MOM 커패시터의 커패시턴스를 측정한 그래프.
도 6b는 본발명의 실시예에 따른 MOM 커패시터에 미스얼라인이 발생한 경우 커패시턴스의 변화를 나타낸 그래프.
이하에서는, 본실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본실시예가 개시하는 사항으로부터 본실시예가 갖는 발명의 사항의 범위가 정해질 수 있을 것이며, 본실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 4a 및 도 4b는 본발명의 실시예에 따른 MOM 커패시터의 사시도 및 평면도를 나타낸 도면이다.
우선, 도 4a를 참조하면, MOM 커패시터는 상부 전극인 제1 전극(100) 및 제2 전극(110), 그리고 하부 전극인 제3 전극(200) 및 제4 전극(210)을 포함한다. 제1 전극(100) 하부에는 제3 전극(200)이 수직 방향으로 적층되고, 제2 전극(110) 하부에는 제4 전극(210)이 수직 방향으로 적층된다. 상기 제1 전극(100) 및 제3 전극(200)에는 같은 극의 전위가 인가되고, 상기 제2 전극(110) 및 제4 전극(210)에는 같은 극의 전위가 인가되어 단위 구조의 커패시터를 형성한다.
도 4b를 참조하면 종래의 평행 구조의 커패시터와 같이, 제1 전극(100)의 일측은 복수개의 제1 상부 도전성 라인들(101a, 101b, 101c)과 연결되며 제2 전극(110)의 일측은 복수개의 제2 상부 도전성 라인들(111a, 111b, 111c)과 연결된다. 상기 제1 전극(100)의 제1 상부 도전성 라인들과 제2 전극(110)의 제2 상부 도전성 라인은 수직 방향으로 적층되어, 하부의 제3 전극(110) 및 제4 전극(210)의 제1 하부 도전성 라인들(201a, 201b, 201c) 및 제2 하부 도전성 라인들(211a, 211b, 211c)과 소정의 폭을 가지면서 얼라인되어 MOM 커패시터를 형성하게 된다.
각각의 전극에 연결된 각각의 도전성 라인들은 인접한 도전성 라인과 다른 극의 전위가 인가된다. 따라서, 제1 전극(100)은 제2 및 제4 전극(110, 210)과 다른 극의 전위가 인가되며, 제2 전극(110)은 제1 및 제3 전극(100, 200)과 다른 극의 전위가 인가될 수 있다.
도 5a는 도 4b의 A 영역을 확대하여 종래 도 1a의 평행 구조의 MOM 커패시터와 비교한 도면이다.
도 5a를 참조하여 본발명의 MOM 커패시터의 구조를 상세히 살펴보면, 종래 MOM 커패시터의 인접하는 도전성 라인들(21a, 11a, 21b)은 W의 선폭을 가지며 소정의 거리만큼 이격되고, 서로 다른 전위가 인가되어 커패시턴스를 형성한다.
본발명의 A 영역에 위치하는 도전성 라인들과 종래의 A 영역에 대응하는 위치의 도전성 라인들(21a, 11a, 21b)과 비교하면, 상부 전극인 제1 및 제2 전극과 연결되는 제1 및 제2 상부 도전성 라인들(111a, 101a, 111b)의 선폭은 종래의 MOM 커패시터의 도전성 라인의 선폭인 W보다 양측으로 △W 만큼 커지거나 줄어든 도전성 라인들이 교번하여 배치되도록 형성될 수 있다.
도면에서는 A 영역만을 확대하여 3개의 도전성 라인만을 개시하였으나, 제1 전극(100)은 선폭이 양측으로 △W 만큼 커진 W2의 선폭을 갖는 도전성 라인들이 연속적으로 배치될 수 있으며, 제2 전극(110)은 선폭이 양측으로 △W 만큼 작아진 W1의 선폭을 갖는 도전성 라인들이 연속으로 배치될 수 있다.
상기 제1 전극(100)의 도전성 라인들과, 상기 제1 전극과 다른 전위를 갖는 제2 전극(110)의 도전성 라인들이 교차하도록 배치됨으로써, 인접하는 도전성 라인의 선폭은 상기와 같이 상이하도록 형성된다.
도 5b는 도 4b의 A 영역의 상부 및 하부 전극을 나타낸 평면도이다. 도 5b를 참조하면, 제1 전극(100)과 상기 제1 전극(100) 하부에 수직방향으로 적층된 제3 전극(200)을 위에서 바라본 도면이다.
제3 및 제4 전극은 반도체 기판 상부에 형성되는 하부 전극일 수 있으며, 제1 및 제2 전극은 상기 하부 전극 상에 형성되는 상부 전극일 수 있다. 제1 및 제2 전극(100, 110)의 도전성 라인들(111a, 101a, 111b)과 제3 및 제4 전극(200, 210)의 도전성 라인들(201a, 211a, 201b)은 상하 방향, 좌우 방향으로 선폭이 서로 다른 도전성 라인들이 배치되어 MOM 커패시터를 형성한다. 즉, 하나의 도전성 라인과 인접하는 도전성 라인은 선폭이 크거나 작으면서, 서로 다른 전위가 인가된 도전형 라인으로 형성된다.
도 5c는 도 5a를 측면에서 바라본 도면이며, (a)는 종래의 구조를 (b)는 본 발명의 실시예를 나타낸 것이다. 발명의 이해를 돕기 위해, 도전성 라인은 4개를 예로 들어 도시하였다.
도 5c를 참조하면, 종래의 구조인 (a)에서는 서로 같은 선폭을 가지는 도전성 라인들이 같은 선폭을 가지고 상, 하부간의 커패시턴스를 형성한다.
그러나 본 발명인 (b)에 도시된 바와 같이, 상부 도전성 라인의 선폭이 소정의 길이만큼 증가하면 하부 도전성 라인의 선폭은 상기 소정의 길이만큼 감소하여 형성된다. 마찬가지로, 상부 도전성 라인의 선폭이 소정의 길이만큼 감소하면 하부 도전성 라인의 선폭은 상기 소정의 길이만큼 증가하여 형성된다. 따라서, 종래의 상부 및 하부의 도전성 라인과 같은 갯수의 상부 및 하부 도전성 라인을 형성하므로, 종래의 커패시터와 유사한 커패시턴스를 유지할 수 있다.
즉, 상기 제1 전극(100)에 연결되는 도전성 라인들은 제3 전극(200)의 도전성 라인들과 수직 방향으로 얼라인되어 커패시턴스를 형성하게 된다. 이 때, 상기 제1 전극(100)과 제3 전극(200)이 수평 방향으로 미스얼라인이 발생하여도 상기 제1 전극(100)의 도전성 라인들과 제3 전극(200)의 도전성 라인들의 선폭이 다르기 때문에 일정한 커패시턴스를 유지할 수 있다.
마찬가지로, 상기 제2 전극(110)에 연결되는 도전성 라인들은 제4 전극(210)의 도전성 라인들과 수직 방향으로 얼라인되어 커패시턴스를 형성하게 된다. 이 때, 상기 제2 전극(110)과 제4 전극(210)이 수평 방향으로 미스얼라인이 발생하여도 상기 제2 전극(110)의 도전성 라인들과 제4 전극(210)의 도전성 라인들의 선폭이 다르기 때문에 일정한 커패시턴스를 유지할 수 있다.
상기와 같이 형성된 본발명의 MOM 커패시터는 0.18㎛의 테크놀로지에서 △W의 값은 예를 들어 약 100㎚로 설정될 수 있다. 이 때, 종래의 도전성 라인에 비해 줄어든 도전성 라인의 선폭(W1)은 W-200㎚가 되며, 늘어난 도전성 라인의 선폭(W2)은 W+200㎚정도로 형성된다.
추가로, 0.13㎛의 테크놀로지에서 △W의 값은 약 60㎚로 설정될 수 있다. 이 때, 종래의 도전성 라인에 비해 줄어든 도전성 라인의 선폭(W1)은 W-120㎚ 가 되며, 늘어난 도전성 라인의 선폭(W2)은 W+120㎚정도로 형성된다.
도 6a는 본발명의 실시예에 따른 MOM 커패시터의 커패시턴스를 측정한 그래프이다. 도 6a를 참조하면, 대략 5~15 GHz의 고주파 동작을 수행하는 회로에서 측정한 본발명 커패시턴스는 약 4.5E-14 F 값을 유지하는 것을 확인할 수 있으며, 이는 종래 평행 구조의 커패시터가 갖는 단위면적의 커패시턴스와 유사한 수준을 가진다.
도 6b는 본발명의 실시예에 따른 MOM 커패시터에 미스얼라인이 발생한 경우 커패시턴스의 변화를 나타낸 그래프이다.
도 6b를 참조하면, MOM 커패시터는 미스얼라인이 40nm 이하의 수준으로 발생한 경우에는 커패시턴스가 일정한 값을 유지하다가, 미스얼라인이 40nm를 초과하는 경우 커패시턴스가 일정수준 감소하는 것을 확인할 수 있다.
따라서, 종래 구조에서 미스얼라인이 발생하면 커패시턴스가 급격히 감소하는 것과 비교하여, 본발명에 따른 MOM 커패시터는 공정상 미스얼라인이 발생하여도 일정한 커패시턴스를 확보할 수 있다 즉, 커패시터의 상부 및 하부 전극을 얼라인먼트하는 공정상의 마진을 40nm 까지 확보하여 안정적인 반도체 소자의 제조가 가능하게 된다.
또한, 종래의 MOM 커패시터와 비교하여 단위면적당 커패시턴스를 유사한 수준으로 확보할 수 있어, 고속 및 고주파 동작에 적합한 반도체 소자를 제조하는데 유리한 장점이 있다.
본 발명의 사상은 상기되는 실시예로 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위내에 포함되는 다른 실시예를 구성요소의 부가, 변경, 삭제 및 추가 등에 의해서 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상에 포함된다고 할 것이다.

Claims (13)

  1. 복수개의 평행한 하부 도전성 라인들; 및
    상기 하부 도전성 라인들 상부에 형성되는 복수개의 상부 도전성 라인들; 을 포함하여 이루어지고,
    상기 하부 도전성 라인 및 상부 도전성 라인 각각은 인접한 상기 하부 도전성 라인 및 상부 도전성 라인과 서로 다른 선폭을 갖는 것을 특징으로 하고,
    상기 복수개의 평행한 상부 도전성 라인들은,
    제1 전극에 연결되어 있는 제1 상부 도전성 라인 및
    제2 전극에 연결되어 있는 제2 상부 도전성 라인을 포함하여 이루어지는 것을 특징으로 하고,
    상기 제1 상부 도전성 라인의 선폭이 상기 제2 상부 도전성 라인의 선폭보다 넓은 반도체 소자의 커패시터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 상부 도전성 라인과 제2 상부 도전성 라인은 교번하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제 1항에 있어서,
    상기 제1 상부 도전성 라인과 상기 제2 상부 도전성 라인간의 간격은 일정한 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제 1항에 있어서,
    상기 제1 상부 도전성 라인은 서로 같은 선폭을 갖고, 상기 제2 상부 도전성 라인은 서로 같은 선폭을 갖는 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제 1항에 있어서,
    상기 복수개의 평행한 하부 도전성 라인들은,
    제3 전극에 연결되어 있는 제1 하부 도전성 라인 및
    제4 전극에 연결되어 있는 제2 하부 도전성 라인을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제 6항에 있어서,
    상기 제1 하부 도전성 라인들과 제2 하부 도전성 라인들은 교번하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제 6항에 있어서,
    상기 제3 전극에 연결되어 있는 제1 하부 도전성 라인은 제2 전극에 연결되어 있는 제2 상부 도전성 라인과 수직방향으로 인접하는 것을 특징으로 하고,
    상기 제1 하부 도전성 라인의 선폭은 상기 제2 상부 도전성 라인의 선폭보다 넓고,
    상기 제1 상부 도전성 라인의 선폭은 상기 제2 하부 도전성 라인의 선폭보다 넓은 반도체 소자의 커패시터.
  9. 제 6항에 있어서,
    상기 제3 전극에 연결되어 있는 제1 하부 도전성 라인은
    상기 제1 전극에 연결되어 있는 제1 상부 도전성 라인과 같은 선폭을 갖는 것을 특징으로 하는 반도체 소자의 커패시터.
  10. 제 9항에 있어서,
    상기 제1 전극 및 제3 전극에는 같은 극의 전위가 인가되는 것을 특징으로 하는 반도체 소자의 커패시터.
  11. 제 1항에 있어서, 상기 복수개의 하부 도전성 라인은 절연 물질에 의해 서로 이격되어 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  12. 제 1항에 있어서, 상기 하부 도전성 라인과 상부 도전성 라인은 절연물질에 의해 서로 이격되어 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  13. 제 1항에 있어서,
    상기 하부 도전성 라인과 상부 도전성 라인은 서로 평행한 것을 특징으로 하는 반도체 소자의 커패시터.
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