KR20030089878A - 파워 업 신호 발생 장치 - Google Patents

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Abstract

본 발명의 파워 업 신호 발생 장치는 외부 전원 및 내부 전원을 이용하여 커플링에 의한 오동작을 방지함으로써, 천천히 자기 전압 레벨에 도달하는 경우에도 정상적으로 파워 업 신호를 생성하는 파워 업 신호 발생 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부에서 외부 전원 전압을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호를 활성화하는 제1 파워 업 검출부; 내부 전원 전압을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 제2 파워 업 신호를 활성화하는 제2 파워 업 검출부; 및 상기 제1 파워 업 신호를 입력받고, 상기 제2 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 제2 파워 업 신호에 의하여 최종 파워 업 신호를 활성화하는 제1 파워 업 신호 생성 수단을 포함한다.

Description

파워 업 신호 발생 장치{A POWER-UP SIGNAL GENERATOR}
본 발명은 파워 업 신호 발생 장치에 관한 것으로, 특히, 반도체 소자에 외부 전원 인가 시 내부적으로 이를 검출하여 소자 내부의 동작을 시작하는 명령 신호 발생에 관한 회로 기술로서, 모든 반도체 소자에 적용 가능한 파워 업 신호 발생 장치에 관한 것이다.
도 1은 종래의 파워 업 검출 회로를 나타낸 회로도로서, 이러한 종래의 검출 회로는, 소스 단자는 VDD에 연결되고, 게이트 단자는 드레인 단자에 연결된 제1 PMOS 트랜지스터(P11); 소스 단자는 제1 PMOS 트랜지스터(P11)의 드레인 단자에 연결되고, 게이트 단자는 VSS에 연결된 제2 PMOS 트랜지스터(P12); 드레인 단자는 제2 PMOS 트랜지스터(P12)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 연결되며, 소스 단자는 VSS에 연결된 제1 NMOS 트랜지스터(N11); 드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 제2 PMOS 트랜지스터(P12)의 드레인 단자에 연결된 제2 NMOS 트랜지스터(NCAP11); 소스 단자는 VDD에 연결되고, 드레인 단자는 제2 PMOS 트랜지스터(P12)의 드레인 단자에 연결된 제3 PMOS 트랜지스터(P13); 제2 PMOS 트랜지스터(P12)의 드레인 단자에 연결된 입력 단자를 통하여입력받은 신호를 반전하여 제3 PMOS 트랜지스터(P13)의 게이트 단자에 연결된 출력 단자로 출력하는 제1 인버터(INV11); 드레인 단자 및 소스 단자는 VDD에 연결되고, 게이트 단자는 제3 PMOS 트랜지스터(P13)의 게이트 단자에 연결된 제4 PMOS 트랜지스터(PCAP11); 제4 PMOS 트랜지스터(PCAP11)의 게이트 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 제2 인버터(INV12); 드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 제2 인버터(INV12)의 출력 단자에 연결된 제3 NMOS 트랜지스터(PCAP11); 제2 인버터(INV12)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 제3 인버터(INV13); 및 제3 인버터(INV13)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 제4 인버터(INV14)를 포함한다.
상술한 종래의 파워업 검출 회로의 동작에 대하여 설명하면 아래와 같다.
외부에서 인가된 VDD 전원 전압이 올라가면, 제1 PMOS 트랜지스터(P11), 제2 PMOS 트랜지스터(P12) 및 제1 NMOS 트랜지스터(N11)의 전류비에 의해 제1 노드(node11)는 최초의 VSS 상태에서 일정한 전압으로 올라가게 된다. 제1 노드가 제1 인버터(INV11)의 문턱 전압 이상으로 올라가면, 제2 노드(node12)는 초기에 제4 PMOS 트랜지스터(PCAP11)에 의해 커플링되어 VDD를 따라 상승하다가 제1 인버터(INV11)에 의해 VSS가 된다. 파워 업 신호는 제2 인버터(INV12), 제3 인버터(INV13) 및 제4 인버터(INV14)를 통하여 로우 레벨(Low Level)에서 하이 레벨(High Level)로 변하고, 이에 따라, 소자 내에 인가된 외부 전원 VDD가 감지되어 소자에 동작 전원의 인가가 완료되었다는 파워 업 신호가 출력된다.
상술한 종래의 파워 업 검출 회로에 의하면, 외부 전원이 소자 내에 인가될 때 천천히 자기 전압 레벨에 도달하는 경우(slow power up case)에는 파워 업 신호를 정상적으로 발생하지 못하는 문제점이 있다. 특히, 점점 외부 전원 VDD의 레벨이 낮아지는 추세에 있으므로, 이러한 현상이 빈번하게 일어나는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 외부 전원 및 내부 전원을 이용하여 커플링에 의한 오동작을 방지함으로써, 천천히 자기 전압 레벨에 도달하는 경우에도 정상적으로 파워 업 신호를 생성하는 파워 업 신호 발생 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 파워 업 검출 회로를 나타낸 회로도,
도 2는 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제2 파워 업 검출부를 나타낸 회로도,
도 4는 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제1 파워 업 신호 생성 수단을 나타낸 회로도,
도 5는 본 발명의 다른 실시예에 의한 파워 업 신호 발생 장치를 나타낸 블록도,
도 6은 본 발명의 다른 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제2 파워 업 신호 생성 수단을 나타낸 회로도,
도 7은 본 발명의 일 실시예에 의한 파워 업 신호 발생 과정을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 제1 파워 업 검출부
202 : 제2 파워 업 검출부
203 : 제1 파워 업 신호 생성 수단
상기 목적을 달성하기 위하여 본 발명의 파워 업 신호 발생 장치는, 외부에서 외부 전원 전압을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호를 활성화하는 제1 파워 업 검출부; 내부 전원 전압을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 제2 파워 업 신호를 활성화하는 제2 파워 업 검출부; 및 상기 제1 파워 업 신호를 입력받고, 상기 제2 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 제2 파워 업 신호에 의하여 최종 파워 업 신호를 활성화하는 제1 파워 업 신호 생성 수단을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치를 나타낸 블록도로서, 이러한 본 발명의 파워 업 신호 발생 장치는 제1 파워 업 검출부(201), 제2 파워 업 검출부(202) 및 제1 파워 업 신호 생성 수단(203)을 포함한다.
제1 파워 업 검출부(201)는, 외부에서 외부 전원 전압(VDD)을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호(PWRUP1)를 생성하며, 상기 제1 파워 업 신호를 후술하는 제1 파워 업 신호 생성 수단(203)으로 출력하는 역할을 한다. 여기서, 상기 제1 파워 업 검출부(201)는, 도 1에 도시된 종래의 파워 업 검출 회로와 동일한 구성으로 실시될 수 있다.
또한, 제2 파워 업 검출부(202)는, 내부 전원 전압(VCORE)을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 제2 파워 업 신호(PWRUP2)를 생성하며, 상기 제2 파워 업 신호를 후술하는 제1 파워 업 신호 생성 수단(203)으로 출력하는 역할을 한다. 여기서 내부 전원 전압(VCORE)은 셀 어레이(Cell array)에 공급되는 내부 전원 전압을 나타낸 것으로, 이는 주변 영역(Pheripheral area)에 공급되는 내부 전원 전압(Vperi)을 사용할 수도 있지만, 셀 어레이의 내부 전원 전압(VCORE)을 사용하는 것이 더 바람직하다.
한편, 제1 파워 업 신호 생성 수단(203)은, 상기 제1 파워 업 검출부(201)로부터 상기 제1 파워 업 신호를 입력받고, 상기 제2 파워 업 검출부(202)로부터 상기 제2 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 제2 파워 업 신호에 의하여 최종 파워 업 신호(PWRUP_SUM)를 생성하고, 상기 최종 파워 업 신호를 출력하는 역할을 한다.
도 3은 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제2 파워 업 검출부(202)를 나타낸 회로도로서, 이에 관하여 설명하면 아래와 같다.
제1 PMOS 트랜지스터(P31)는, 소스 단자는 VCORE에 연결되고, 게이트 단자는 드레인 단자에 연결된다.
또한, 제2 PMOS 트랜지스터(P32)는, 소스 단자는 상기 제1 PMOS 트랜지스터(P31)의 드레인 단자에 연결되고, 게이트 단자는 VSS에 연결된다.
한편, 제1 NMOS 트랜지스터(N31)는, 드레인 단자는 상기 제2 PMOS 트랜지스터(P32)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 연결되며, 소스 단자는 VSS에 연결된다.
또한, 제2 NMOS 트랜지스터(NCAP31)는, 드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 PMOS 트랜지스터(P32)의 드레인 단자에 연결된다. 여기서, 상기 제2 NMOS 트랜지스터(NCAP31)는, 캐패시터(capacitor)로 동작한다.
한편, 제3 PMOS 트랜지스터(P33)는, 소스 단자는 VCORE에 연결되고, 드레인 단자는 상기 제2 PMOS 트랜지스터(P32)의 드레인 단자에 연결된다.
또한, 제1 인버터(INV31)는, 상기 제2 PMOS 트랜지스터(P32)의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 상기 제3 PMOS 트랜지스터(P33)의 게이트 단자에 연결된 출력 단자로 출력하는 역할을 한다.
한편, 제4 PMOS 트랜지스터(PCAP31)는, 드레인 단자 및 소스 단자는 VCORE에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터(P33)의 게이트 단자에 연결된다. 여기서, 상기 제4 PMOS 트랜지스터(PCAP31)는, 캐패시터(capacitor)로 동작한다.
또한, 제2 인버터(INV32)는, 상기 제4 PMOS 트랜지스터(PCAP31)의 게이트 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
한편, 제3 NMOS 트랜지스터(PCAP31)는, 드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 인버터(INV32)의 출력 단자에 연결된다. 여기서, 상기 제3 NMOS 트랜지스터(PCAP31)는, 캐패시터(capacitor)로 동작한다.
또한, 제3 인버터(INV33)는, 상기 제2 인버터(INV32)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
한편, 제4 인버터(INV34)는, 상기 제3 인버터(INV33)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제1 파워 업 신호 생성 수단(203)을 나타낸 회로도로서, 이에 관하여 설명하면 아래와 같다.
제5 PMOS 트랜지스터(P41)는, 소스 단자는 VDD에 연결되고, 게이트 단자로 상기 제1 파워 업 검출부(201)에서 출력한 상기 제1 파워 업 신호를 입력받는다.
또한, 제4 NMOS 트랜지스터(N41)는, 소스 단자는 VSS에 연결되고, 드레인 단자는 상기 제5 PMOS 트랜지스터(P41)의 드레인 단자에 연결되며, 게이트 단자로 상기 제2 파워 업 검출부(202)에서 출력한 상기 제2 파워 업 신호를 입력받는다.
한편, 제6 PMOS 트랜지스터(P42)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 VSS에 연결되며, 드레인 단자는 상기 제5 PMOS 트랜지스터(P41)의 드레인 단자에 연결된다. 여기서, 상기 제6 PMOS 트랜지스터(P42)는 게이트 단자로 VSS 입력을 받으므로, 항상 턴 온 상태인 채로 제4 노드(node41)에 연결된다. 즉, 상기 제6 PMOS 트랜지스터(P42)는 제4 노드(node41)와 VDD 사이에 DC 통로(path)를 만들어 제4 노드(node41)의 초기값이 항상 VDD가 되도록 하는 역할을 한다. 이때, 상기 제6 PMOS 트랜지스터(P42)는 소모 전류를 고려하여 긴 채널 트랜지스터(long channel TR)로 구성한다.
또한, 제7 PMOS 트랜지스터(PCAP41)는, 드레인 단자 및 소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제5 PMOS 트랜지스터(P41)의 드레인 단자에 연결된다.
한편, 제5 인버터(INV41)는, 상기 제5 PMOS 트랜지스터(P41)의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
또한, 제6 인버터(INV42)는, 상기 제5 인버터(INV41)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
한편, 제7 인버터(INV43)는, 상기 제6 인버터(INV42)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
도 5는 본 발명의 다른 일 실시예에 의한 파워 업 신호 발생 장치를 나타낸 블록도로서, 이러한 본 발명의 파워 업 신호 발생 장치는 제1 파워 업 검출부(501), 제3 파워 업 검출부(520) 및 제2 파워 업 신호 생성 수단(503)을 포함한다.
제1 파워 업 검출부(201)는, 외부에서 외부 전원 전압(VDD)을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호(PWRUP1)를 생성하며, 상기 제1 파워 업 신호를 후술하는 제2 파워 업 신호 생성 수단(503)으로 출력하는 역할을 한다. 여기서, 상기 제1 파워 업 검출부(201)는, 도 1에 도시된 종래의 파워 업 검출 회로와 동일한 구성으로 실시할 수 있다.
또한, 제3 파워 업 검출부(520)는, 복수개의 내부 파워 업 검출 수단(521)을 구비하고, 상기 복수개의 내부 파워 업 검출 수단(521)은, 내부 전원 전압(VCORE)을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 복수개의 내부 파워 업 신호(PWRUP_2~PWRUP_n)를 생성하며, 상기 복수개의 내부 파워 업 신호(PWRUP_2~PWRUP_n)를 후술하는 제2 파워 업 신호 생성 수단(503)으로 출력하는역할을 한다. 여기서 상기 복수개의 내부 파워 업 검출 수단(521) 각각은 도 3에 도시된 제2 파워 업 검출부(202)와 동일한 구성을 가지므로 이에 관한 설명은 편의상 생략하기로 한다.
한편, 제2 파워 업 신호 생성 수단(503)은, 상기 제1 파워 업 검출부(201)로부터 상기 제1 파워 업 신호를 입력받고, 상기 제3 파워 업 검출부(520)로부터 상기 복수개의 내부 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 복수개의 내부 파워 업 신호에 의하여 최종 파워 업 신호(PWRUP_SUM)를 생성하고, 상기 최종 파워 업 신호를 출력하는 역할을 한다.
도 6은 본 발명의 다른 일 실시예에 의한 파워 업 신호 발생 장치 내에 장착된 제2 파워 업 신호 생성 수단(503)을 나타낸 회로도로서, 이에 관하여 설명하면 아래와 같다.
제8 PMOS 트랜지스터(P61)는, 소스 단자는 VDD에 연결되고, 게이트 단자로 상기 제1 파워 업 검출부(201)에서 출력한 상기 제1 파워 업 신호를 입력받는다.
또한, 복수개의 제5 NMOS 트랜지스터(N6_1~N6_n)는, 소스 단자는 VSS에 연결되고, 드레인 단자는 상기 제8 PMOS 트랜지스터(P61)의 드레인 단자에 연결되며, 게이트 단자로 상기 제3 파워 업 검출부(520)에서 출력한 상기 복수개의 내부 파워 업 신호를 입력받는다.
한편, 제9 PMOS 트랜지스터(P62)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 VSS에 연결되며, 드레인 단자는 상기 제8 PMOS 트랜지스터(P61)의 드레인 단자에 연결된다. 여기서, 상기 제9 PMOS 트랜지스터(P62)는 게이트 단자로 VSS 입력을 받으므로, 항상 턴 온 상태인 채로 제5 노드(node61)에 연결된다. 즉, 상기 제9 PMOS 트랜지스터(P62)는 제5 노드(node61)와 VDD 사이에 DC 통로(path)를 만들어 제5 노드(node61)의 초기값이 항상 VDD가 되도록 하는 역할을 한다. 이때, 상기 제9 PMOS 트랜지스터(P62)는 소모 전류를 고려하여 긴 채널 트랜지스터(long channel TR)로 구성한다.
또한, 제10 PMOS 트랜지스터(PCAP61)는, 드레인 단자 및 소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제8 PMOS 트랜지스터(P61)의 드레인 단자에 연결된다.
한편, 제8 인버터(INV61)는, 상기 제8 PMOS 트랜지스터(P61)의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
또한, 제9 인버터(INV62)는, 상기 제8 인버터(INV61)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
한편, 제10 인버터(INV63)는, 상기 제9 인버터(INV62)의 출력 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 출력하는 역할을 한다.
상술한 본 발명의 파워 업 신호 발생 장치의 동작에 관하여 설명하면 아래와 같다.
파워 업 신호 생성 수단(203, 503)은, 제1 파워 업 검출부(201)에서 출력한 제1 파워 업 신호 및 제2 파워 업 검출부(202)에서 출력한 제2 파워 업 신호 또는제3 파워 업 검출부(520)에서 출력한 복수개의 내부 파워 업 신호를 통하여, 소자 내에 외부 전원이 정상적으로 인가된 것을 알리는 최종 파워 업 신호(PWRUP_SUM)를 하이(High)로 하여 출력한다. 만약, 커패시터 커플링에 의해 제1 파워 업 신호가 발생하고 있지 않더라도, 제2 파워 업 신호 또는 복수개의 내부 파워 업 신호에 의해 최종 파워 업 신호가 하이 상태로 출력된다. 여기서, 제2 파워 업 검출부(202) 및 제3 파워 업 검출부(520)에서 커플링에 의한 실패(fail)가 일어나지 않는 이유는, 내부 전원(VCORE)이 VDD가 천천히 인가되는 상황에서도 내부 전원 구동 회로(도시되지 않음)에 의해 일정한 속도로 인가되기 때문이다. 또한, 제4 노드 및 제5 노드는 초기 상태에서 VDD를 따라 하이 상태로 있다가, 제2 파워 업 검출부(202) 및 제3 파워 업 검출부(520)가 내부 전원 전압 레벨을 인식하여 VSS가 되며, 이에 따라 최종 파워 업 신호는 로우에서 하이 상태로 되고, 이로써 소자 내부에 인가된 외부 전압에 의해 소자가 동작될 준비가 되어있음을 알린다.
도 7은 본 발명의 일 실시예에 의한 파워 업 신호 발생 과정을 나타낸 타이밍도로서, 이에 관해 설명하면 아래와 같다.
먼저, 외부 전원(VDD)이 인가되면 이에 따라 내부 전원(VCORE)이 활성화되는데, 제1 파워 업 검출부(201)의 제1 파워 업 신호(PWRUP1)는 상기 외부 전원(VDD)이 어느 레벨에 도달하면 활성화되어 이후에 VDD를 따라 상승하고, 제2 파워 업 검출부(202)의 제2 파워 업 신호(PWRUP2)는 상기 내부 전원(VCORE)이 소정의 레벨에 도달하면 활성화되어 이후에 내부 전원 전압(VCORE)의 상승에 따라 같이 상승한다.
이후에, 제1 파워 업 신호 생성 수단(203)에 입력된 제1 파워 업 신호가 제1 논리 단계(Low)인지 제2 논리 단계(High)인지 여부를 통하여, 제2 논리 단계(High)인 경우에는 제4 노드(node41)의 전압 레벨이 제1 논리 단계로 변화하고, 이 때, 최종 파워 업 신호(PWRUP_SUM)가 제1 파워 업 신호 생성 수단(203)에 의해 활성화되어 출력된다.
만약, 제1 파워 업 신호 생성 수단(203)에 입력된 제1 파워 업 신호가 제1 논리 단계(Low)인 경우에는, 제2 파워 업 신호가 제1 논리 단계(Low)인지 제2 논리 단계(High)인지 여부를 통하여, 제2 논리 단계(High)인 경우에는 최종 파워 업 신호가 제1 파워 업 신호 생성 수단(203)에 의해 생성되어 출력된다. 여기서, 제2 파워 업 신호도 제1 논리 단계(Low)인 경우에는, 제1 파워 업 신호 생성 수단(203)에 의한 최종 파워 업 신호가 활성화되지 않는다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 외부 전원 및 내부 전원을 이용하여 커플링에 의한 오동작을 방지함으로써, 천천히 자기 전압 레벨에 도달하는 경우에도 정상적으로 파워 업 신호를 생성하도록 하여, 종래의 회로가 잠재적으로 가지고 있던 슬로우 파워 업(slow power up) 시 발생할 수 있는 실패를 방지하는 이점이 있다.

Claims (8)

  1. 외부에서 외부 전원 전압을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호를 활성화하는 제1 파워 업 검출부;
    내부 전원 전압을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 제2 파워 업 신호를 활성화하는 제2 파워 업 검출부; 및
    상기 제1 파워 업 신호를 입력받고, 상기 제2 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 제2 파워 업 신호에 의하여 최종 파워 업 신호를 활성화하는 제1 파워 업 신호 생성 수단
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  2. 제1항에 있어서, 상기 제2 파워 업 검출부는,
    소스 단자는 내부 전원 전압에 연결되고, 게이트 단자는 드레인 단자에 연결된 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 VSS에 연결된 제2 PMOS 트랜지스터;
    드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 연결되며, 소스 단자는 VSS에 연결된 제1 NMOS 트랜지스터;
    드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 PMOS트랜지스터의 드레인 단자에 연결된 제2 NMOS 트랜지스터;
    소스 단자는 내부 전원 전압에 연결되고, 드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 제3 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 상기 제3 PMOS 트랜지스터의 게이트 단자에 연결된 출력 단자로 출력하는 제1 인버터;
    드레인 단자 및 소스 단자는 내부 전원 전압에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 게이트 단자에 연결된 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 게이트 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하는 제2 인버터;
    드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 인버터의 출력 단자에 연결된 제3 NMOS 트랜지스터;
    상기 제2 인버터에서 입력받은 신호를 반전하는 제3 인버터; 및
    상기 제3 인버터에서 입력받은 신호를 반전하는 제4 인버터
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  3. 제1항에 있어서, 상기 제1 파워 업 신호 생성 수단은,
    소스 단자는 외부 전원 전압에 연결되고, 게이트 단자로 상기 제1 파워 업 신호를 입력받는 제5 PMOS 트랜지스터;
    소스 단자는 VSS에 연결되고, 드레인 단자는 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결되며, 게이트 단자로 상기 제2 파워 업 신호를 입력받는 제4 NMOS 트랜지스터;
    소스 단자는 외부 전원 전압에 연결되고, 게이트 단자는 VSS에 연결되며, 드레인 단자는 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결된 제6 PMOS 트랜지스터;
    드레인 단자 및 소스 단자는 외부 전원 전압에 연결되고, 게이트 단자는 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결된 제7 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하는 제5 인버터;
    상기 제5 인버터에서 입력받은 신호를 반전하는 제6 인버터; 및
    상기 제6 인버터에서 입력받은 신호를 반전하는 제7 인버터
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  4. 제3항에 있어서,
    상기 제6 PMOS 트랜지스터는 긴 채널 트랜지스터인
    것을 특징으로 하는 파워 업 신호 발생 장치.
  5. 외부에서 외부 전원 전압을 인가받고, 상기 외부 전원 전압의 상승이 감지되면 제1 파워 업 신호를 활성화하는 제1 파워 업 검출부;
    복수개의 내부 파워 업 검출 수단을 포함하고, 상기 복수개의 내부 파워 업 검출 수단은 내부 전원 전압을 인가받고, 상기 내부 전원 전압의 상승이 감지되면 복수개의 내부 파워 업 신호를 활성화하는 제3 파워 업 검출부; 및
    상기 제1 파워 업 신호를 입력받고, 상기 복수개의 내부 파워 업 신호를 입력받으며, 상기 제1 파워 업 신호 및 상기 복수개의 내부 파워 업 신호에 의하여 최종 파워 업 신호를 활성화하는 제2 파워 업 신호 생성 수단
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  6. 제5항에 있어서, 상기 내부 파워 업 검출 수단은,
    소스 단자는 내부 전원 전압에 연결되고, 게이트 단자는 드레인 단자에 연결된 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 VSS에 연결된 제2 PMOS 트랜지스터;
    드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 연결되며, 소스 단자는 VSS에 연결된 제1 NMOS 트랜지스터;
    드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 제2 NMOS 트랜지스터;
    소스 단자는 내부 전원 전압에 연결되고, 드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 제3 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하여 상기 제3 PMOS 트랜지스터의 게이트 단자에 연결된 출력 단자로 출력하는 제1 인버터;
    드레인 단자 및 소스 단자는 내부 전원 전압에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 게이트 단자에 연결된 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 게이트 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하는 제2 인버터;
    드레인 단자 및 소스 단자는 VSS에 연결되고, 게이트 단자는 상기 제2 인버터의 출력 단자에 연결된 제3 NMOS 트랜지스터;
    상기 제2 인버터에서 입력받은 신호를 반전하는 제3 인버터; 및
    상기 제3 인버터에서 입력받은 신호를 반전하는 제4 인버터
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  7. 제5항에 있어서, 상기 제2 파워 업 신호 생성 수단은,
    소스 단자는 외부 전원 전압에 연결되고, 게이트 단자로 상기 제1 파워 업 신호를 입력받는 제8 PMOS 트랜지스터;
    소스 단자는 VSS에 연결되고, 드레인 단자는 상기 제8 PMOS 트랜지스터의 드레인 단자에 연결되며, 게이트 단자로 상기 내부 파워 업 신호를 입력받는 복수개의 제5 NMOS 트랜지스터;
    소스 단자는 외부 전원 전압에 연결되고, 게이트 단자는 VSS에 연결되며, 드레인 단자는 상기 제8 PMOS 트랜지스터의 드레인 단자에 연결된 제9 PMOS 트랜지스터;
    드레인 단자 및 소스 단자는 외부 전원 전압에 연결되고, 게이트 단자는 상기 제8 PMOS 트랜지스터의 드레인 단자에 연결된 제10 PMOS 트랜지스터;
    상기 제8 PMOS 트랜지스터의 드레인 단자에 연결된 입력 단자를 통하여 입력받은 신호를 반전하는 제8 인버터;
    상기 제8 인버터에서 입력받은 신호를 반전하는 제9 인버터; 및
    상기 제9 인버터에서 입력받은 신호를 반전하는 제10 인버터
    을 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  8. 제7항에 있어서,
    상기 제9 PMOS 트랜지스터는 긴 채널 트랜지스터인
    것을 특징으로 하는 파워 업 신호 발생 장치.
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