KR101022673B1 - 반도체 메모리장치의 파워업회로 - Google Patents

반도체 메모리장치의 파워업회로 Download PDF

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Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 안정적인 파워 업 신호를 발생하기 위한 파워 업 회로에 관한 것이다. 본 발명은 공급전압을 분압시키는 분압수단; 전원 공급 초기 동작시, 상기 분압수단의 제 1 분압전압 레벨을 감지하여, 파워 업 신호를 발생하는 제 1 파워업발생수단; 상기 제 1 파워업발생수단에서 파워 업 신호가 발생된 후, 상기 분압수단의 제 2 분압전압 레벨을 감지하여, 제 2 파워 업 신호를 발생하는 제 2 파워업발생수단을 포함하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 반도체 메모리장치에 전원을 인가하여 목표공급전압 레벨까지 상승시키는 경우에는 높은 레벨의 전압레벨을 감지하여 동작이 이루어지도록 제어한다. 그리고 반도체 메모리장치의 동작이 이루어진 이후에는 리셋 전압 값의 감지레벨을 낮추어 내부전원 사용에 의해서 동작전압 레벨이 갑자기 떨어지는 경우에도 소정의 동작 마진을 주어, 칩의 잦은 불량 발생을 방지한다.
반도체, 메모리장치, 파워 업 회로,

Description

반도체 메모리장치의 파워업회로{POWER UP CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 안정적인 파워 업 신호를 발생하기 위한 파워 업 회로에 관한 것이다.
일반적으로 아날로그 회로 동작을 갖는 모든 디바이스는 기준전압을 가지고 특정한 전압에서 동작하도록 구성된다. 만약 기준전압이 동작 중에 많은 변화를 가지거나 초기화에서 실패하여 원하는 레벨에 도달하지 않은 상태에서 디바이스가 동작하게 되면 특성을 크게 저하시키며 제품의 양산을 저하시키는 요인이 된다.
통상 디바이스의 동작 중의 변화 특성은 캐패시터, 레귤레이터 회로 및 캘러브레이션 회로를 추가하여 어느 정도 보상을 할 수 있다. 그러나 파워가 인가되기 전에 적당한 초기값을 잡아주는 부분은 대부분 파워 업 회로에 의해서 결정되어진다. 만약 상기 파워 업 회로가 정확한 초기값을 인가하지 못하면 동작 중에 목표레벨을 가지지 못하거나 스펙에서 요구하는 시간 안에 목표 레벨을 갖지 못하는 경 우가 발생된다. 따라서 반도체 메모리 장치에서도 외부로부터 전원전압이 인가되는 순간 곧바로 전원전압의 레벨에 응답하여 동작하는 것이 아니라 전원전압의 레벨이 일정한 레벨 이상으로 상승된 후에 동작하게 되며, 이러한 이유로 반도체 메모리 장치는 통상적으로 파워 업 회로를 구비한다.
상기 파워 업 회로는, 외부로부터 전원전압이 인가되고 난 후 전원전압의 레벨이 안정화되기 이전에 내부 회로가 동작할 경우 래치-업(LATCH-UP) 등으로 인해 전체 메모리 장치가 파괴되는 현상을 막기 위한 것으로, 전체 칩의 신뢰성을 향상 시킨다. 따라서 파워 업 회로는, 외부 전원전압(VDD)이 상승함에 따라 함께 상승하다가 외부 전원전압(VDD)이 충분한 레벨에 도달하면 로우레벨(또는 하이레벨)의 파워 업 신호를 발생한다.
도 1은 종래 기술에 따른 파워 업 회로의 구성도를 도시하고 있다.
도 1에 도시하고 있는 파워 업 회로는, 디바이스가 턴 온 되어 파워가 올라갈 때, 기준전압발생기인 밴드갭 회로의 시작부분을 동작시키는 일반적인 파워 업 회로를 사용하고 있다.
즉, 도시하고 있는 바와 같이, 파워 업 회로는, 공급전원(VDD)과 접지전원(VSS) 사이에 두개의 저항(R1,R2)을 직렬 연결하고 있다. 그리고 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 직렬 연결하고 있다. 상기 PMOS 트랜지스터(P1)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N1)의 게이트단자에는 상기 저 항(R1,R2)에 의해서 분압된 전압이 제공되고 있다. 그리고 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 턴-온/오프 동작에 의해서 발생되는 파워 업 신호(POWER-UP)가 인버터(INV1)를 경유하여 기준전압발생기(도시하지 않음)에 제공되고 있다.
상기와 같은 구성으로 이루어진 종래 파워 업 회로는, 공급전원(VDD)이 공급되는 초기(공급전원의 레벨이 파워 업 신호를 발생하기에 충분하게 도달하지 않은 상태)에서, PMOS 트랜지스터(P1)는 접지전원 레벨을 게이트전압으로 제공받아 턴-온 상태를 유지한다. 이 동작으로 출력단에 걸리는 전압은 하이레벨상태가 되고, 이 신호가 인버터(INV1)에서 반전되어 로우신호가 출력된다. 이때 파워 업 레벨은 접지전원을 유지하게 된다.
이후, 공급전원의 레벨이 충분히 상승하여, 저항(R1,R2)에 의해 분압된 전압이 NMOS 트랜지스터(N1)를 턴-온 시키게 되면, 출력단에 걸리는 전압은 로우레벨상태가 된다. 따라서 이 신호가 인버터(INV1)에서 반전되어 하이신호인 파워 업 신호가 출력된다. 즉, 파워 업 레벨은 접지전원을 유지하다가 상기 하이신호가 발생된 시점부터 VDD 공급전원레벨을 따라간다. 그리고 반도체 메모리장치 내부회로는 상기 파워업 레벨의 로우레벨에서 하이레벨로의 천이를 통해서 초기화상태에서 동작상태로 진입하게 된다. 이때의 동작 파형도를 도 2에 도시하고 있다.
그러나 상기 구성으로 이루어지는 종래 파워 업 회로는, 외부에서 공급해주 는 공급전원이 일정하더라도 내부에서 그 사용량이 급격히 증가하게 되면, 파워업의 공급전원인 VDD 전압이 갑자기 떨어지게 되면서 파워 업 신호가 정상적으로 만들어지지 못하는 문제점이 있다. 즉, 종래 파워 업 회로는, 갑자기 떨어진 내부전원 전압에 의해 파워업 신호는 리셋을 하게 되고, 파워업 신호가 리셋됨에 따라서 칩이 리셋되어 불량이 발생하였다.
또한 반도체 메모리장치의 동작전원인 외부전압의 전압레벨은 점점 낮아지고 있고 이에 반해 파워업 초기화 스큐 윈도우는 공정조건에 따라 거의 고정되어 있기 때문에, 외부전압(Vdd)의 전압레벨 대비 파워업 초기화신호 변동폭은 상대적으로 훨씬 커지게 된다. 결국, 이로 인하여 종래에는 경우에 따라 외부전압(Vdd)의 레벨이 반도체 메모리장치의 동작레벨에 도달하였음에도 불구하고 파워업 초기화신호는 제때 발생하지 못함으로 말미암아 반도체 메모리장치 내부회로가 초기화되지 못하는 현상이 발생하는 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 안정적으로 파워업 신호 발생을 제어하는 반도체 메모리장치의 파워 업 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리장치의 파워 업 회로는, 공급전압을 분압시키는 분압수단; 전원 공급 초기 동작시, 상기 분압수단의 제 1 분압전압 레벨을 감지하여, 파워 업 신호를 발생하는 제 1 파워업발생수단; 상기 제 1 파워업발생수단에서 파워 업 신호가 발생된 후, 상기 분압수단의 제 2 분압전압 레벨을 감지하여, 제 2 파워 업 신호를 발생하는 제 2 파워업발생수단을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리장치의 파워 업 회로는, 공급전압을 분압시키는 분압수단; 상기 분압수단의 제 1 분압전압 레벨을 감지하고, 제 1 파워업신호를 발생하는 제 1 검출수단; 상기 분압수단의 제 1 분압전압 레벨을 감지하는 제 2 검출수단; 상기 분압수단의 제 2 분압전압 레벨을 감지하는 제 3 검출수단; 상기 제 2,3 검출수단의 검출값을 조절하는 조절수단; 상기 조절수단의 출력을 래치시키는 래치수단; 래치수단의 출력에 의해 구동되어 제 2 파워업신호를 발 생하는 구동수단을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리장치의 파워 업 회로는, 전원 공급 초기 동작시, 제 1 분압전압 레벨을 감지하여, 파워 업 신호를 발생하는 제 1 파워업발생수단; 상기 제 1 파워업발생수단에서 파워 업 신호가 발생된 후, 제 2 분압전압 레벨을 감지하여, 제 2 파워 업 신호를 발생하는 제 2 파워업발생수단; 상기 제 1 파워업발생수단에서 발생한 파워업신호에 의해서 내부동작이 이루어지도록 제어하는 제 1 내부회로; 상기 제 2 파워업발생수단에서 발생한 제 2 파워업신호에 의해서 내부동작을 초기화시키는 제 2 내부회로를 포함하는 것을 특징으로 한다.
본 발명은 반도체 메모리장치에 전원을 인가하여 목표공급전압 레벨까지 상승시키는 경우에는 높은 레벨의 전압레벨을 감지하여 동작이 이루어지도록 제어한다. 그리고 반도체 메모리장치의 동작이 이루어진 이후에는 리셋 전압 값의 감지레벨을 낮추어 내부전원 사용에 의해서 동작전압 레벨이 갑자기 떨어지는 경우에도 소정의 동작 마진을 주어, 칩의 잦은 불량 발생을 방지한다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따른 반도체 메모리장치의 파워업회로의 전체 블록도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명의 파워업회로(10)는 파워업신호를 두개 발생하도록 구성하고 있다. 즉, 내부 동작에 의해서 VDD 레벨이 갑자기 떨어졌을 때, 그 딜레이 값이 커져 너무 느리게 동작되어지는 제 1 내부회로(20)는 종래와 동일한 구성으로 발생되어지는 파워업신호를 입력받는다. 그리고 내부회로의 동작 등으로 인하여 VDD 레벨이 갑자기 떨어졌을 때 칩을 리셋시켜 버리는 제 2 내부회로(30)는 제 2 파워업신호를 받아서 안정적인 동작이 이루어지도록 제어하여 반도체 메모리장치의 불량을 차단시킨다.
도 4는 본 발명에 따른 반도체 메모리장치의 파워업회로의 회로도이다.
도시하고 있는 바와 같이, 본 발명의 파워 업 회로는, 공급전원(VDD)과 접지전원(VSS) 사이에 다수개의 저항(R1,R2,R3)을 직렬 연결하고 있다. 상기 다수개의 저항은, 공급전압(VDD)을 분압하는 전압분압부(100)이다.
그리고 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 직렬 연결하고 있다. 상기 PMOS 트랜지스터(P1)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N1)의 게이트단자에는 상기 저항(R1,R2)에 의해서 분압된 전압이 제공되고 있다. 따라서 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 구성은, 상기 저항(R1,R2)의 분압전압(A)을 이용하여 공급전압의 레벨을 검출하기 위한 제 1 검출부(200)의 구성이다.
그리고 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 턴-온/오프 동작에 의해서 발생되는 파워 업 신호(POWER-UP)가 인버터(INV1)를 경유하여 제 1 내부회로(20)에 제공된다.
또한 본 발명의 파워 업 회로는, 상기 전압분압부(100)의 분압전압을 검출하는 제 2 검출부(300)를 포함한다. 상기 제 2 검출부는, 상기 저항(R1,R2)의 분압전압을 검출한다. 상기 제 2 검출부는, 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 직렬 연결한 구성으로 이루어진다. 상기 PMOS 트랜지스터(P2)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N2)의 게이트단자에는 상기 저항(R1,R2)에 의해서 분압된 전압(A)이 제공되고 있다.
그리고 본 발명의 파워 업 회로는, 상기 전압분압부(100)의 다른 분압전압을 검출하는 제 3 검출부(400)를 포함한다. 상기 제 3 검출부는, 상기 저항(R1,R2,R3)의 분압전압을 검출한다. 상기 제 3 검출부는, 공급전원(VDD)과 접지 전원(VSS) 사이에 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)를 직렬 연결한 구성으로 이루어진다. 상기 PMOS 트랜지스터(P3)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N3)의 게이트단자에는 상기 저항(R1,R2,R3)에 의해서 분압된 전압(B)이 제공되고 있다.
상기 제 2 검출부(300)에 의해서 검출된 전압(DET2)은 인버터(INV2)를 경유하여 PMOS 트랜지스터(P4)의 게이트전압으로 제공된다. 마찬가지로 제 3 검출부(400)에 의해서 검출된 전압(DET3)은 인버터(INV3)를 경유하여 NMOS 트랜지스터(N4)의 게이트전압으로 제공된다. 따라서 상기 검출전압들을 게이트전압으로 제공받는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)는 두번째 단계로 공급전압 레벨을 검출하여 검출레벨에 따라서 파워업 신호 발생을 조절하는 조절부(500)의 구성이다. 따라서 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)를 직렬 연결한 구성으로 이루어진다.
상기 조절부(500)에서 발생한 파워 업 신호는, 두개의 인버터(INV4,INV5)를 양방향으로 연결한 래치부(600)를 경유한다. 그리고 상기 래치부(600)의 래치출력은 구동부(INV6,INV7)를 통해서 제 2 내부회로(30)에 제공되어진다.
상기와 같은 구성으로 이루어지는 본 발명에 따른 반도체 메모리장치의 파워 업 회로는 다음과 같이 동작한다.
첫번째 동작으로 전원이 공급 시작되었을 때, 매우 낮은 전압상태일 때의 동작과정을 살펴본다.
공급전압(VDD)이 공급 시작할 때, 전압분압부(100)에서 분압된 A 전압과 B 전압 모두 로우레벨 상태이다. 따라서 상기 A 분압전압은 NMOS 트랜지스터(N1),(N2)의 문턱전압을 넘지 못한다. 마찬가지로 B 분압전압도 NMOS 트랜지스터(N3)의 문턱전압을 넘지 못한다. 즉, NMOS 트랜지스터(N1,N2,N3)는 턴-오프 상태를 갖는다.
상기 동작으로 제 1,2,3 검출부의 검출값(DET,DET2,DET3)은 하이레벨을 갖는다. 상기 검출값(DET)이 하이레벨이므로, 제 1 파워업신호는 로우레벨을 출력한다.
또한 검출값(DET2)이 하이레벨이므로, 인버터(INV2)를 경유한 신호(DB2)는 로우레벨이 되어, PMOS 트랜지스터(P4)를 턴-온 시킨다. 반대로 하이레벨의 검출값(DET3)은 인버터(INV3)를 경유하면서 로우레벨로 천이되고, NMOS 트랜지스터(N4)를 턴-오프 시킨다. 따라서 조절부(500)의 출력신호(H1)는 하이레벨이 되고, 래치부(600)와 구동부(700)를 경유하면서 로우레벨로 천이되어, 제 2 파워업신호는 로우레벨이 된다.
두번째 동작으로 공급전원(VDD)이 조금 상승되면, A 분압전압은 하이레벨이 되지만, B 분압전압은 여전히 로우레벨 값을 유지한다. 따라서 상기 A 분압전압은 NMOS 트랜지스터(N1),(N2)의 문턱전압을 넘어서 NMOS 트랜지스터(N1,N2)를 턴-온시킨다. 반대로 B 분압전압은 NMOS 트랜지스터(N3)의 문턱전압을 넘지 못한다. 즉, NMOS 트랜지스터(N3)는 턴-오프 상태를 갖는다.
상기 동작으로 제 1,2검출부의 검출값(DET,DET2)은 로우레벨을 갖고, 제 3 검출부의 검출값(DET3)은 하이레벨을 갖는다. 상기 검출값(DET)이 로우레벨이므로, 제 1 파워업신호는 하이레벨을 출력한다.
또한 검출값(DET2)이 로우레벨이므로, 인버터(INV2)를 경유한 신호(DB2)는 하이레벨이 되어, PMOS 트랜지스터(P4)를 턴-오프 시킨다. 반대로 하이레벨의 검출값(DET3)은 인버터(INV3)를 경유하면서 로우레벨로 천이되고, NMOS 트랜지스터(N4)를 턴-오프 시킨다. 이때 래치부(600)가 이전 상태(로우레벨)인 로우레벨상태를 유지하면서 제 2 파워업신호는 로우레벨이 된다.
세번째 동작으로 공급전압(VDD)이 목표전압까지 상승되면, 전압분압부(100)에서 분압된 A 전압과 B 전압 모두 하이레벨 상태를 갖는다. 따라서 상기 A 분압전압은 NMOS 트랜지스터(N1),(N2)의 문턱전압을 넘어서고, B 분압전압도 NMOS 트랜지스터(N3)의 문턱전압을 넘어서게 된다. 즉, NMOS 트랜지스터(N1,N2,N3)는 턴-온 상태를 갖는다.
상기 동작으로 제 1,2,3 검출부의 검출값(DET,DET2,DET3)은 모두 로우레벨을 갖는다. 상기 검출값(DET)이 로우레벨이므로, 제 1 파워업신호는 계속해서 하이레벨을 출력한다.
또한 검출값(DET2)이 로우레벨이므로, 인버터(INV2)를 경유한 신호(DB2)는 하이레벨이 되어, PMOS 트랜지스터(P4)를 턴-오프 시킨다. 반대로 로우레벨의 검출값(DET3)은 인버터(INV3)를 경유하면서 하이레벨로 천이되고, NMOS 트랜지스 터(N4)를 턴-온 시킨다. 따라서 조절부(500)의 출력신호(H1)는 로우레벨이 되고, 래치부(600)와 구동부(700)를 경유하면서 하이레벨로 천이되어, 제 2 파워업신호는 하이레벨로 천이된다.
한편, 상기와 같이 발생된 파워 업 신호에 의해서 내부회로가 정상적으로 동작을 시작하고, 내부회로들의 동작에 의해서 공급전압(VDD)의 레벨이 조금 떨어졌을 때, 다음과 같이 동작이 이루어진다.
공급전압(VDD)이 조금 떨어졌을 때, A 분압전압은 하이레벨을 유지하지만, B 분압전압은 로우레벨로 천이한다. 따라서 상기 A 분압전압은 NMOS 트랜지스터(N1),(N2)의 문턱전압을 넘어서 NMOS 트랜지스터(N1,N2)를 턴-온시킨다. 반대로 B 분압전압은 NMOS 트랜지스터(N3)의 문턱전압을 넘지 못한다. 즉, NMOS 트랜지스터(N3)는 턴-오프 상태를 갖는다.
상기 동작으로 제 1,2검출부의 검출값(DET,DET2)은 로우레벨을 갖고, 제 3 검출부의 검출값(DET3)은 하이레벨을 갖는다. 상기 검출값(DET)이 로우레벨이므로, 제 1 파워업신호는 하이레벨을 출력한다.
또한 검출값(DET2)이 로우레벨이므로, 인버터(INV2)를 경유한 신호(DB2)는 하이레벨이 되어, PMOS 트랜지스터(P4)를 턴-오프 시킨다. 반대로 하이레벨의 검출값(DET3)은 인버터(INV3)를 경유하면서 로우레벨로 천이되고, NMOS 트랜지스터(N4)를 턴-오프 시킨다. 이때 래치부(600)는 이전 동작상태(하이레벨)인 하이레벨상태를 유지하면서 제 2 파워업신호는 하이레벨상태를 유지한다.
이후, 내부회로들의 동작에 의해서 공급전압(VDD)의 레벨이 많이 떨어지면 다음과 같이 동작이 이루어진다.
공급전압(VDD) 레벨이 많이 떨어지면, 전압분압부(100)에서 분압된 A 전압과 B 전압 모두 로우레벨 상태로 천이된다. 따라서 상기 A 분압전압은 NMOS 트랜지스터(N1),(N2)의 문턱전압을 넘지 못한다. 마찬가지로 B 분압전압도 NMOS 트랜지스터(N3)의 문턱전압을 넘지 못한다. 즉, NMOS 트랜지스터(N1,N2,N3)는 턴-오프 상태를 갖는다.
상기 동작으로 제 1,2,3 검출부의 검출값(DET,DET2,DET3)은 하이레벨을 갖는다. 상기 검출값(DET)이 하이레벨이므로, 제 1 파워업신호는 로우레벨로 천이된다.
또한 검출값(DET2)이 하이레벨이므로, 인버터(INV2)를 경유한 신호(DB2)는 로우레벨이 되어, PMOS 트랜지스터(P4)를 턴-온 시킨다. 반대로 하이레벨의 검출값(DET3)은 인버터(INV3)를 경유하면서 로우레벨로 천이되고, NMOS 트랜지스터(N4)를 턴-오프 시킨다. 따라서 조절부(500)의 출력신호(H1)는 하이레벨이 되고, 래치부(600)와 구동부(700)를 경유하면서 로우레벨로 천이되어, 제 2 파워업신호는 로우레벨로 천이된다.
따라서 본 발명은 도 5에 도시하고 있는 바와 같이, 공급전원의 공급을 시작하는 초기 동작시에는 목표 공급전압레벨까지 상승된 높은 레벨의 전압 레벨을 감지하여 동작이 제어되도록 하고, 정상적으로 파워 업 신호가 발생되어 동작이 이루어진 이후에는 감지전압의 레벨을 낮추어서 칩의 동작 불량을 차단시킨다. 즉, 내 부 전원량이 사용 증가로 인하여, 공급전압 레벨이 갑자기 떨어진 경우에도, 본 발명에서와 같이 감지전압의 레벨을 낮추어서 제어하기 때문에 파워 업 신호가 안정적으로 제어되어 칩의 불량을 차단시킨다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 파워 업 신호 발생 후, 칩의 리셋 동작을 위한 리셋 전압 감지 레벨을 낮추어서 제어하여, 반도체 메모리장치의 동작이 정상적으로 이루어지도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 파워 업 회로도,
도 2는 종래 파워 업 회로의 동작에 따른 파워업신호 파형도,
도 3은 본 발명에 따른 반도체 메모리장치의 파워 업 회로의 전체 블록도,
도 4는 본 발명에 따른 파워 업 회로도,
도 5는 본 발명의 파워 업 회로의 동작에 따른 파워업신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 전압 분압부 200,300,400 : 검출부
500 : 조절부 600 ; 래치부
700 : 구동부

Claims (21)

  1. 공급전압을 분압시키는 분압수단;
    전원 공급 초기 동작시, 상기 분압수단의 제 1 분압전압 레벨을 감지하여, 파워 업 신호를 발생하는 제 1 파워업발생수단;
    상기 제 1 파워업발생수단에서 파워 업 신호가 발생된 후, 상기 분압수단의 제 2 분압전압 레벨을 감지하여, 제 2 파워 업 신호를 발생하는 제 2 파워업발생수단을 포함하며,
    상기 제 1 분압전압레벨은 상기 제 2 분압전압레벨과 비교하여 상대적으로 높은 반도체 메모리장치의 파워업회로.
  2. 제 1 항에 있어서,
    상기 분압수단은, 공급전원과 접지전원 사이에 다수개의 저항을 직렬 연결하고, 상기 저항에 의해서 전압이 분압되는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  3. 제 2 항에 있어서,
    상기 분압수단은, 적어도 두개의 다른 값을 갖는 분압 전압을 발생하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 파워업발생수단은, 접지전압을 게이트전압으로 입력받는 제 1 트랜지스터와;
    상기 제 1 분압전압을 게이트 전압으로 입력받는 제 2 트랜지스터를 공급전압과 접지전압 사이에 직렬 연결한 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는, PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  7. 제 5 항에 있어서,
    상기 제 2 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  8. 제 5 항에 있어서,
    상기 제 1 파워업발생수단은, 상기 제 1,2 트랜지스터의 구동에 의한 검출전압을 반전시키는 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  9. 제 1 항에 있어서,
    상기 제 2 파워업발생수단은, 상기 제 1 분압전압 레벨을 검출하는 제 1 검출수단;
    상기 제 2 분압전압 레벨을 검출하는 제 2 검출수단;
    상기 제 1,2 검출수단의 검출값에 의해서 구동되는 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  10. 제 9 항에 있어서,
    상기 제 1 검출수단은, 접지전압을 게이트전압으로 입력받는 제 3 트랜지스 터와;
    상기 제 1 분압전압을 게이트 전압으로 입력받는 제 4 트랜지스터를 공급전압과 접지전압 사이에 직렬 연결한 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  11. 제 9 항에 있어서,
    상기 제 2 검출수단은, 접지전압을 게이트전압으로 입력받는 제 5 트랜지스터와;
    상기 제 2 분압전압을 게이트 전압으로 입력받는 제 6 트랜지스터를 공급전압과 접지전압 사이에 직렬 연결한 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  12. 제 9 항에 있어서,
    상기 구동수단은, 상기 제 1 검출수단의 검출값과 제 2 검출수단의 검출값에 의해서 구동되는 제 1 구동부;
    상기 제 1 구동부의 출력을 래치시키는 래치부;
    상기 래치부의 출력에 의해서 구동되는 제 2 구동부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  13. 제 12 항에 있어서,
    상기 제 1 구동부는, 상기 제 1 검출수단의 검출값을 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 게이트전압으로 입력받는 제 7 트랜지스터;
    상기 제 2 검출수단의 검출값을 반전시키는 제 2 인버터;
    상기 제 2 인버터의 출력을 게이트전압으로 입력받는 제 8 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  14. 제 13 항에 있어서,
    상기 제 7,8 트랜지스터는, MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  15. 제 12 항에 있어서,
    상기 래치부는, 두개의 인버터를 양방향으로 연결한 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  16. 공급전압을 분압시키는 분압수단;
    상기 분압수단의 제 1 분압전압 레벨을 감지하고, 제 1 파워업신호를 발생하는 제 1 검출수단;
    상기 분압수단의 제 1 분압전압 레벨을 감지하는 제 2 검출수단;
    상기 분압수단의 제 2 분압전압 레벨을 감지하는 제 3 검출수단;
    상기 제 2,3 검출수단의 검출값을 조절하는 조절수단;
    상기 조절수단의 출력을 래치시키는 래치수단;
    래치수단의 출력에 의해 구동되어 제 2 파워업신호를 발생하는 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  17. 제 16 항에 있어서,
    상기 제 1 분압전압레벨은 상기 제 2 분압전압레벨과 비교하여 상대적으로 높은 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  18. 제 16 항에 있어서,
    상기 조절수단은, 상기 제 2 검출수단의 검출값을 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 게이트전압으로 입력받는 트랜지스터;
    상기 제 3 검출수단의 검출값을 반전시키는 제 2 인버터;
    상기 제 2 인버터의 출력을 게이트전압으로 입력받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  19. 제 16 항에 있어서,
    상기 래치수단은, 두개의 인버터를 양방향으로 연결한 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  20. 전원 공급 초기 동작시, 제 1 분압전압 레벨을 감지하여, 파워 업 신호를 발생하는 제 1 파워업발생수단;
    상기 제 1 파워업발생수단에서 파워 업 신호가 발생된 후, 제 2 분압전압 레벨을 감지하여, 제 2 파워 업 신호를 발생하는 제 2 파워업발생수단;
    상기 제 1 파워업발생수단에서 발생한 파워업신호에 의해서 내부동작이 이루어지도록 제어하는 제 1 내부회로;
    상기 제 2 파워업발생수단에서 발생한 제 2 파워업신호에 의해서 내부동작을 초기화시키는 제 2 내부회로를 포함하는 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
  21. 제 20 항에 있어서,
    상기 제 1 분압전압레벨은 상기 제 2 분압전압레벨과 비교하여 상대적으로 높은 것을 특징으로 하는 반도체 메모리장치의 파워업회로.
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