KR20030074165A - 다결정 메모리 구조, 상기 구조를 형성하는 방법, 및 상기구조를 이용하는 반도체 메모리 디바이스 - Google Patents

다결정 메모리 구조, 상기 구조를 형성하는 방법, 및 상기구조를 이용하는 반도체 메모리 디바이스 Download PDF

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Abstract

본 발명은, 기판 상부를 덮도록 제공되는 다결정 메모리층, 인접하는 미소결정 사이에 갭들을 형성하는 결정 입계들을 갖는 다결정 메모리층; 및 갭들내에 적어도 부분적으로 위치하는 제 1 절연 물질을 구비하는 다결정 메모리 구조를 제공한다.

Description

다결정 메모리 구조, 상기 구조를 형성하는 방법, 및 상기 구조를 이용하는 반도체 메모리 디바이스 {POLYCRYSTALLINE MEMORY STRUCTURE, METHOD FOR FORMING SAME STRUCTURE, AND SEMICONDUCTOR MEMORY DEVICE USING SAME STRUCTURE}
본 발명은 페로브스카이트 또는 강유전체 같은 다결정 메모리 물질로 된 박막을 구비하는 다결정 메모리 구조, 상기 구조를 형성하는 방법, 및 상기 구조를이용하는 가변저항 비휘발성 메모리 소자 같은 반도체 메모리 디바이스에 관한 것이다.
종래에는, 강유전체 메모리 디바이스와 다른 페로브스카이트 메모리 디바이스 같은 여러 공지된 반도체 메모리 디바이스에 다결정 박막이 이용되어 왔다. 반도체 메모리 디바이스로서는, 금속/강유전체/금속 (MFM) 캐패시터, 단일 트랜지스터 메모리용 금속/강유전체/절연체/반도체 (MFIS) 의 게이트 스택, 및 금속/강유전체/금속/절연체/반도체 (MFMIS) 게이트 스택 메모리 트랜지스터가 연구 및 개발되어 왔다. 또한, 2 개의 터미널 메모리가 거대 자기저항 (CMR) 물질과 고온 초전도체 (HTSC) 물질 같은 다결정 메모리 물질로 제조될 수 있다. 이들 메모리 구조의 일부가 지난 10년에 걸쳐서 광범위하게 실험 및 연구되어 많은 우수한 특성을 갖는 메모리 셀을 생산하였다.
그러나, 메모리 셀에 사용되는 종래의 다결정 메모리 물질은 인접하는 미소결정 (crystallites) 사이에 입계 (grain boundary) 들을 갖는다. 이들 입계는 미소결정사이에 하나 이상의 갭을 형성한다. 또한, 다결정 메모리 물질은 거친 상부면을 갖는다. 상부 금속 전극이 다결정 메모리 물질 상부를 덮도록 증착되는 경우, 금속은 미소 결정사이의 갭으로 증착될 수 있다. 갭내의 금속은 상부 전극과 임의의 바닥 전극사이의 거리가 미소결정의 상부에 있는 금속과 바닥 전극 사이의 거리보다 작아지게 한다. 증착된 금속은 후속 처리동안 입계를 따라 있는 갭으로 계속하여 확산할 수 있다. 미소 결정들 사이의 갭내 금속은 상부 전즉과 바닥 전극 사이에 쇼트를 발생시킬 수 있다. 쇼트가 형성되지 않는 경우에도, 갭내의 금속으로 인한 전계 강도는 미소 결정의 상부면에서의 전계 강도보다 충분히 크다. 증가된 전계 강도의 증대는 증가된 누설 전류와 낮은 브레이크다운 전압의 원인중 하나일 수 있다. 일부 경우에, 누선 전류는 반도체 메모리 디바이스의 용량 보존 성능 (charge retention) 에 악영향을 미칠 만큼 충분히 커질 수 있다. 미소 결정들사이의 갭에 금속이 존재하게 됨으로써, 개별 메모리 셀에 대하여 심각한 제조 수율 및 디바이스 신뢰성 문제가 나타난다. 단지 소수의 셀의 고장이 전체 메모리 어레이의 손실을 유발한다.
상술한 바와 같이, 큰 누설 전류를 갖는 메모리 셀은 전체 메모리 어레이에 존재할 가능성이 있다. 소수의 누설 메모리 셀의 존재 조차도 성능과 수율을 상당히 감소시켜서 대형 메모리 어레이내의 이들 메모리 물질의 기술적 및 경제적 경쟁력을 저하시킬 수 있어 이들 메모리 구조들의 대형 어레이를 성공적으로 제조할 수 없었다.
본 발명의 일 양태에 따르면, 기판 상부를 덮도록 제공되는 다결정 메모리층, 인접하는 미소결정사이에 갭들을 형성하는 결정 입계를 갖는 다결정 메모리층, 및 갭들내에 적어도 부분적으로 위치하는 제 1 절연 물질을 구비하는 다결정 메모리 구조가 제공된다.
본 발명의 일 실시형태에서, 다결정 메모리층은 페로브스카이트 물질, 강유전체 물질, 거대 자기저항 (CMR) 물질, 및 고온 초전도체 (HTSC) 물질로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 다른 실시형태에서, 다결정 메모리층은 PZT, PLZT, PLT, SBT, SBTN, BST, BSTO, PGO, 및 PSGO 로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 또 다른 실시형태에서, 제 1 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 알루미늄 도핑 지르코늄 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조는 다결정 메모리층과 기판사이에 개재된 바닥 전극을 더 구비한다.
본 발명의 또 다른 실시형태에서, 바닥 전극은 이리듐, 플라티늄, 루테늄 옥사이드, 이리듐 탄탈륨 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조는 바닥 전극과 기판사이에 개재된 제 2 절연 물질을 더 구비한다.
본 발명의 또 다른 실시형태에서, 제 2 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 알루미늄 도핑 하프늄 옥사이드, 및 알루미늄 도핑 지르코늄 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조는 다결정 메모리층과기판사이에 개재된 하프늄 옥사이드층과 지르코늄 옥사이드층 중의 하나 이상의 층을 더 구비한다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조는 다결정 메모리층 상부를 덮는 상부 전극을 더 구비한다.
본 발명의 또 다른 실시형태에서, 상부 전극은 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 및 이리듐 탄타륨 옥사이드로 이루이진 군으로부터 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 다른 양태에 따르면, 기판 상부를 덮는 메모리 구조를 제공하는 단계; 메모리 물질을 어닐링하여 다양한 입계들에 형성된 갭들을 갖는 다결정 메모리 물질을 생성하는 단계; 및 다결정 메모리 물질위에 절연 물질을 제공하여 절연 물질이 적어도 부분적으로 갭들을 충진하는 단계를 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법이 제공된다.
본 발명의 일 실시형태에서, 다결정 메모리 물질은 페로브스카이트 물질, 거대 자기저항 (CMR) 물질, 또는 고온 초전도체 (HTSC) 물질이다.
본 발명의 다른 실시형태에서, 다결정 메모리 물질은 PZT, PLZT, PLT, SBT, SBTN, BST, BSTO, PGO, 또는 PSGO 이다.
본 발명의 또 다른 실시형태에서, 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 또는 알루미늄 도핑 지르코늄 옥사이드이다.
본 발명의 또 다른 실시형태에서, 절연 물질은 화학 기상 증착 (CVD) 공정 또는 스퍼터링 공정을 이용하여 증착된다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 절연 물질을 평탄화하여 다결정 메모리 물질을 부분적으로 노출시키는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 절연 물질을 평탄화하는 단계는 CMP 공정를 이용하여 달성된다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 절연물질을 증착하기 전에 다결정 메모리 물질을 평탄화하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 다결정 메모리 물질을 증착하기 전에 기판상부를 덮는 바닥 전극을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 바닥 전극은 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 및 이리듐 탄탈륨 옥사이드로 이루어진 군으로부커 선택된 물질들 중의 하나 이상의 물질이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 바닥 전극을 형성하기 전에 기판상부를 덮는 절연체를 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 절연체는 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 또는 알루미늄도핑 지르코늄 옥사이드이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 다결정 메모리 물질을 증착하기 전에 기판 상부를 덮는 절연체를 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 절연체는 하프늄 옥사이드 또는 지르코늄 옥사이드이다.
본 발명의 또 다른 실시형태에서, 다결정 메모리 구조를 형성하는 방법은 다결정 메모리 물질위에 상부 전극을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에서, 상부 전극은 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 또는 이리듐 탄탈륨 옥사이드이다.
본 발명의 또 다른 양태에 따르면, 본 발명의 제 1 양태의 다결정 메모리 구조를 이용하는 반도체 메모리 디바이스가 제공된다.
이하, 상술한 구성의 기능을 설명한다.
본 발명에 따르면, 기판 상부를 덮는 인접 미소결정 사이에 갭들을 형성하는 결정 입계를 갖는 다결정 메모리층을 구비하는 다결정 메모리 구조에서, 갭들로의 입구를 적어도 부분적으로 막도록, 절연 물질은 갭들내에 적어도 부분적으로 위치하여 갭들로 들어가는 후속하여 증착된 금속의 양이 감소되거나 제거된다.
또한, 본 발명의 다결정 메모리 구조를 형성하는 방법에 따르면, 다결정 메모리 물질은 기판상에 증착되며, 이 증착된 물질은 어닐링되어 기판상의 인접하는 미소결정들사이에 갭들을 갖는 다결정 메모리층을 형성하게 된다. 절연층은 적어도 부분적으로 갭들을 충진하도록 다결정 메모리층위에 증착되어 각각의 갭의 일부분을 막게 된다.
따라서, 메모리 셀에 사용되는 다결정 메모리층의 박막에 갭들이 존재함으로써 유발되는 누설 전류가 감소되어, 디바이스의 신뢰성과 수율을 향상시키게 된다.
이 누설은 사용되는 다결정 메모리 물질의 다결정 형태에 부분적으로 기인한다. 강유전 물질이 우수한 강유전 특성을 갖도록, 다결정 메모리 물질은 바람직하게는 다결정 형태를 포함하는 결정 형태이다.
따라서, 여기 설명하는 발명은, (1) 메모리 셀들에 사용되는 다결정 메모리 박막들의 누설 전류를 감소시켜서 디바이스의 신뢰성과 수율을 향상시킬 수 있는 다결정 메모리 구조, (2) 상기 구조를 형성하는 방법, 및 (3) 상기 구조를 이용하는 반도체 디바이스를 제공하는 이점을 가능하게 한다.
본 발명의 이런 목적들과 다른 목적들은 첨부 도면과 관련하여 후술하는 상세한 설명을 통해서 당업자들에게 보다 명백해질 것이다.
도 1 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11A) 의 단면도.
도 2 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11B) 의 단면도.
도 3 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11C) 의 단면도.
도 4 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11D) 의 단면도.
도 5 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 완료후의 디바이스 구조 (11E) 의 단면도.
도 6 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 동안의 디바이스 구조 (11F) 의 단면도.
도 7 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 동안의 디바이스 구조 (11G) 의 단면도.
도 8 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 동안의 디바이스 구조 (11H) 의 단면도.
도 9 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 일실시형태에 따른 처리 동안의 디바이스 구조 (11I) 의 단면도.
도 10 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 완료후의 디바이스 구조 (11J) 의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
12: 바닥 전극 14: 기판
16: 옥사이드층 18: 다결정 메모리층
20: 갭 24: 절연층
26: 상부 전극층 게이트 스택 26A: 상부 전극
28: 상부 전극 40: 바닥 전극층
42: 희생 게이트 구조 44: 바닥 전극
46: 옥사이드 48: 트렌치
50: 다결정 메모리층 52: 다결정 메모리 게이트 구조
이하, 첨부도면을 참조하여 다결정 메모리 구조와 상기 구조를 형성하는 방법에 관하여 설명한다.
도 1 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11A) 의 단면도이다.
반도체 메모리 디바이스, 예를들어 가변저항 등을 갖는 비휘발성 메모리 소자에 사용되는 본 발명의 다결정 메모리 물질은 증착, 또는 증착과 어닐링 후에 다결정인 물질을 말하며, 이는 비휘발성 메모리 애플리케이션에 적합하다.
본 발명은 미소 결정 (crystallites) 들 사이의 갭들의 문제와 그들 갭들을 충진하는 금속의 효과를 극복한다. 본 발명은 페로브스카이트 물질, 강유전체 물질, 거대 자기저항 (CMR) 물질, 및 고온 초전도체 (HTSC) 물질을 포함하는, 다결정 메모리 물질 같은 다양한 물질을 이용한다.
도 1 에 나타낸 바와 같이, 바닥 전극 (12) 이 기판 (14) 상부를 덮도록 형성되었다. 기판 (14) 은 실리콘 기판, 또는 다른 반도체 물질이나 절연체 기판상의 반도체를 구비하는 다른 기판 물질이다. 일 실시형태에서, 옥사이드 (16) 층이, 기판 (14) 상부를 덮고 바닥 전극 (12) 이 형성될 옥사이드층 (16) 의 일부분상의 트렌치를 식각하도록 증착된다. 금속이 트랜체를 충진하기 위해 옥사이드층 (16) 과 트렌치내의 기판 (14) 상부를 덮도록 증착된다.
그후, 금속의 상부면이, 예를들어 CMP 처리를 이용하여 평탄화되어 바닥 전극 (12) 을 형성한다. 바람직하게는, 바닥 전극 (12) 은, 예를들어, 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 또는 이리듐 탄탈륨 옥사이드 같은 신규한 물질 또는 도전성의 신규 금속 옥사이드이다.
바닥 전극 (12) 을 형성한 후에, 다결정 메모리층 (18) 용 물질이 바닥 전극 (12) 과 옥사이드층 (16) 상부를 덮도록 증착되고, 그 증착된 물질이 어닐링된다. 다결정 메모리층 (18) 은 다결정 메모리층 (18) 의 표면에 갭 (20) 들을 형성하는 입계를 갖는다. 갭 (20) 은 사이즈와 깊이가 변화하고, 갭 (20) 들의 일부는 다결정 메모리층 (18) 을 통하여 바닥 전극 (12) 로 완전하게 연장할 수 있다.다결정 메모리 물질은 페로브스카이트 물질, 강유전체 물질, CMR 물질 또는 HTSC 물질이다. 다결정 메모리 물질은 PbZrxTi1-XO3(PZT), (Pb, La)(ZrTi)O3(PLZT), (PbLa)TiO3(PLT), SrBi2Ta2O9(SBT), SrBi2(Ta1-XNbX)2O9(SBTN), (Ba,Sr)TiO3(BST 또는 BST0 라 함), Pb5Ge3O11(PGO), (Pb1-XSnx)5Ge3O11(PSGO), 또는 다른 페로브스카이트 물질, 강유전체 물질, 또는 적절한 다결정 메모리 물질로부터 선택될 수 있다.
도 2 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리 동안의 디바이스 구조 (11B) 의 단면도이다.
도 2 에 나타낸 바와 같이, 절연층 (24) 이 다결정 메모리층 (18) 상부를 덮도록 증착된다. 절연층 (24) 은 갭 (20) 을 플러그하고 갭 (20) 으로 유입하는 후속하여 증착된 금속의 양을 줄이거나 제거하기 위해서 다결정 메모리층 (18) 의 표면내 갭 (20) 들을 적어도 부분적으로 충진한다.
절연층 (24) 이 본 발명의 일부경우에 하나 이상의 갭을 완전하게 충진할 수도 있지만, 절연층 (24) 이 갭 (20) 을 완전하게 충진할 필요는 없다. 절연층 (24) 는 갭 (20) 으로 유입하는 후속하여 증착된 금속의 양을 감소시키거나 제거하도록 갭 (20) 의 개구를 부분적으로 막거나 또는 갭 (20) 의 개구를 완전하게 막는다. 이 절연층 (24) 은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 알루미늄 도핑 지르코늄 옥사이드 같은 고유전율 절연 물질 (고유전상수 물질) 을 포함할 수 있다. 절연층 (24) 는 화학 기상 증착 (CVD), 스퍼터링, 또는 원하는 물질을 증착하는 다른 적절한 방법을 이용하여 증착된다. 여기서 사용하는 바와, CVD 는 예를들어 플라즈마 CVD, 원자층 CVD, 금속 옥사이드 CVD, 또는 다른 CVD 공정을 말한다.
도 3 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리동안 디바이스 구조 (11C) 의 단면도이다.
도 3 에 나타낸 바와 같이, 절연층 (24) 은 예를들어 CMP 처리를 이용하여 그 상부면부터 평탄화된다. 절연층 (24) 을 평탄화함으로써, 다결정 메모리층 (18) 이 노출될 수 있다. 즉, 절연층 (24) 의 평탄화동안, 다결정 메모리층 (18) 의 일부분도 평탄화될 수 있다.
다른 실시형태에서, 절연층 (24) 의 일부분은 다결정 메모리층 (18) 위에 잔존할 수 있다. 이는 메모리 윈도우를 감소시키고 드레인이 높은 전압에서 동작하도록 요구할 수 있지만, 메모리 디바이스는 신뢰성을 여전히 저하시키지 않고 동작가능하다.
도 4 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리동안의 디바이스 구조 (11D) 의 단면도이다.
도 4 에 나타낸 바와 같이, 상부 전극층 (26) 은 절연층 (24) 과 다결정 메모리층 (18) 위에 증착된다. 상부 전극층 (26) 은, 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 또는 이리듐 탄탈륨 옥사이드 같은 귀금속 또는 전도성의 귀금속 옥사이드일 수 있다.
도 5 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 일 실시형태에 따른 처리의 완료후의 디바이스 구조 (11E) 의 단면도이다.
도 5 에 나타낸 바와 같이, 상부 전극 (26A) 는 정해진 형상을 갖도록 상부 전극층 (26) 을 에칭하고 패터닝하여 형성된다. 이때, 다결정 메모리층 (18) 도 다결정 메모리 게이트 스택 (30) 을 완성하도록 패터닝되며, 이 스택은 다결정 메모리층 (18) 의 나머지 부분, 절연층 (24) 의 나머지 부분, 및 상부 전극 (26A) 을 포함한다.
그후, 추가적인 공지 처리가 그 형성된 디바이스 구조 (11E) 에 수행되어 다결정 메모리 구조를 형성할 수 있다. 트렌치 구조를 이용하는 디바이스 구조 (11E) 의 다른 실시형태를 도 6-10 에 나타낸다.
도 6 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리동안의 디바이스 구조 (11F) 의 단면도이다.
도 6 에 나타낸 바와 같이, 바닥 전극층 (40) 이 기판 (14) 상부를 덮도록 증착된다. 실리콘 나이트라이드층, 또는 다른 적절한 희생 물질 (sacrificial material) 이 바닥 전극층 (40) 상부를 덮도록 증착된다. 이 증착된 층은 정해진 형상을 갖도록 패터닝되어, 희생 게이트 구조 (42) 를 형성한다.
그후, 가능하게는 희생 게이트 구조 (42) 를 마스크로서 사용하여 바닥 전극층 (40) 이 에칭된다. 다른 방법으로, 바닥 전극층 (40) 이 희생 게이트 구조를 패터닝하는 데 사용되는 것과 동일한 마스크를 이용하여 에칭될 수 있다.
도 7 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리동안의 디바이스 구조 (11G) 의 단면도이다.
도 7 에 나타낸 바와 같이, 도 6 과 관련하여 설명한 식각 (패터닝) 후에, 패터닝된 바닥 전극층 (40) 의 일부분은 바닥 전극 (44) 로서 잔류한다.
그후, 옥사이드 (46) 또는 다른 적절한 절연 물질층이 기판 및 희생 게이트 구조 상부를 덮도록 증착된다. 그후, 옥사이드층 (46) 이 예를들어 CMP 처리를 이용하여 그 상부면부터 평탄화된다.
도 8 은 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 동안의 디바이스 구조 (11H) 의 단면도이다.
도 8 에 나타낸 바와 같이, 그후, 희생 게이트 구조 (42) 가 제거되어 트렌치 (48) 가 남게된다. 예를들어, 희생 게이트 구조 (42) 가 실리콘 나이트라이드로 구성되는 경우, 고온 인산 에칭이 희생 게이트 구조 (42) 를 제거하기 위해서 이용될 수 있다.
도 9 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리 동안의 디바이스 구조 (11I) 의 단면도이다.
도 9 에 나타낸 바와 같이, 그후, 다결정 메모리 구조 (50) 는 옥사이드층 (46) 과 트렌치 (48) 의 바닥 전극 (44) 상부를 덮도록 증착된다.
도 10 는 본 발명의 다결정 메모리 구조를 형성하는 방법의 다른 실시형태에 따른 처리완료후의 디바이스 구조 (11J) 의 단면도이다.
도 10 에 나타낸 바와 같이, 그후, 다결정 메모리층 (50) 은 예를들어 CMP 처리를 이용하여 다결정 메모리 게이트 구조 (52) 를 형성하도록 그 상부면부터 평탄화된다. 다결정 메모리 게이트 구조 (52) 는 인접하는 미소 결정의 경계에형성된 갭 (20) 들을 갖는다.
그후, 절연층 (24) 이 갭 (20) 을 막거나 충진하기 위해서 다결정 메모리 층 (50) 위에 증착된다.
상술한 바와 같이, 상술한 실시형태들 각각에 따르면, 기판 (14) 상부를 덮도록 인접 미소 결정 사이에 갭 (20) 을 형성하는 결정 입계를 갖는, 다결정 메모리층 (18 또는 50) 을 구비하는 다결정 메모리 물질을 이용하는 반도체 메모리 디바이스에 대한 다결정 메모리 구조에서, 절연층 (24) 이 갭 (20) 의 입구를 적어도 부분적으로 막기 위해서 갭 (20) 내에 적어도 부분적으로 위치하여, 메모리 셀에 사용되는 다결정 메모리의 박막에 형성된 갭 (20) 에 의해 유발된 낮은 브레이크다운 전압을 향상시키고, 낮은 브레이크다운 전압으로 인한 누설 전류를 감소시킨다. 따라서, 디바이스의 신뢰성과 수율이 향상될 수 있다.
일 실시형태에서, 절연층 (24) 은 평탄화되고, 상부전극 (28) 이 절연층 (24) 상부를 덮도록 상부 금속층을 증착하고, 정해진 형상을 갖도록 그 상부 금속층을 패턴화하여 형성된다.
상술한 실시형태는 단순한 MFM 캐패시터를 나타낸다. 또한, 본 발명은 예를들어 하프늄 옥사이드나 지르코늄 옥사이드 같은 절연 물질의 추가적인 층이 하부 전극 대신에 기판위에 증착되고 패턴화된 MFIS 디바이스에 적용된다.
다른 실시형태에서, 절연 물질의 다른층이 바닥 전극을 형성하기 전에 기판위에 증착되어, 절연 물질의 추가적인 층이 기판과 하부 전극사이에 개재된다. 이는 MFMIS 구조를 형성한다. 절연 물질의 다른 층은 실리콘 다이옥사이드, 실리콘 나이트라이드, 또는 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 또는 알루미늄 도핑 지르코늄 옥사이드 같은 고유전율 절연체 물질일 수 있다.
상기 실시예들은 본 발명의 양태들을 설명하기 위해서 제공된다. 당업자는 본 발명을 위에서 확인한 것과 다른 구조들에 본 발명을 적용할 수 있다. 따라서, 본 발명의 범위는 후속 청구항들에 의해 결정되어야 하는 것이다.
상술한 바와 같이, 본 발명에 따르면, 절연층이 갭으로의 입구를 적어도 부분적으로 막기 위해서 갭들내에 적어도 부분적으로 위치되어, 메모리 셀에 사용되는 다결정 메모리 박막에 형성된 갭들에 의해 유발된 낮은 브레이크 다운 전압을 향상시키고 갭들을 통하여 유입하는 누설 전류를 감소시킨다. 따라서 디바이스의 신뢰성과 수율이 향상될 수 있다.

Claims (28)

  1. 기판 상부를 덮도록 제공되며, 인접하는 미소 결정들사이에 갭들을 형성하는 결정 입계들을 갖는 다결정 메모리층; 및
    상기 갭들내에 적어도 부분적으로 위치하는 제 1 절연 물질을 구비하는 것을 특징으로 하는 다결정 메모리 구조.
  2. 제 1 항에 있어서,
    상기 다결정 메모리층은 페로브스카이트 물질, 강유전체 물질, 거대 자기저항 (CMR) 물질, 고온 초전도체 (HTSC) 물질로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  3. 제 1 항에 있어서,
    상기 다결정 메모리 층은 PZT, PLZT, PLT, SBT, SBTN, BST, BSTO, PGO, 및 PSGO 로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  4. 제 1 항에 있어서,
    상기 제 1 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알류미늄 나이트라이드, 탄탈륨옥사이드, 알류미늄 도핑 하프늄 옥사이드, 알루미늄 도핑 지르코늄 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  5. 제 1 항에 있어서,
    상기 다결정 메모리층과 기판 사이에 개재된 바닥 전극을 더 구비하는 것을 특징으로 하는 다결정 메모리 구조.
  6. 제 5 항에 있어서,
    상기 바닥 전극은 이리듐, 플라티늄, 루테늄 옥사이드, 이리듐 탄탈륨 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  7. 제 5 항에 있어서,
    상기 바닥 전극과 기판사이에 개재된 제 2 절연 물질을 더 구비하는 것을 특징으로 하는 다결정 메모리 구조.
  8. 제 7 항에 있어서,
    상기 제 2 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨옥사이드, 알루미늄 도핑 하프늄 옥사이드, 알루미늄 도핑 지르코늄 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  9. 제 1 항에 있어서,
    상기 다결정 메모리층과 기판사이에 개재된 하프늄 옥사이드층과 지르코늄 옥사이드층 중의 하나 이상의 층을 더 구비하는 것을 특징으로 하는 다결정 메모리 구조.
  10. 제 1 항에 있어서,
    상기 다결정 메모리 층위 상부를 덮는 상부 전극을 더 구비하는 것을 특징으로 하는 다결정 메모리 구조.
  11. 제 10 항에 있어서,
    상기 상부 전극은 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 이리듐 탄탈륨 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조.
  12. 기판 상부를 덮는 메모리 물질을 제공하는 단계;
    상기 메모리 물질을 어닐링하여, 다양한 입계들에 형성된 갭들을 갖는 다결정 메모리 물질을 생성하는 단계; 및
    상기 다결정 메모리 물질위에 절연 물질을 제공하여, 갭들을 절연 물질로 적어도 부분적으로 충진시키는 단계를 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  13. 제 12 항에 있어서,
    상기 다결정 메모리 물질은 페로브스카이트 물질, 강유전체 물질, 거대 자기저항 (CMR) 물질, 또는 고온 초전도체 (HTSC) 물질인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  14. 제 12 항에 있어서,
    상기 다결정 메모리 물질은 PZT, PLZT, PLT, SBT, SBTN, BST, BSTO, PGO, 또는 PSGO 인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  15. 제 12 항에 있어서,
    상기 절연 물질은 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 또는 알루미늄 도핑 지르코늄 옥사이드인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  16. 제 12 항에 있어서,
    상기 절연 물질은 화학 기상 증착 (CVD) 공정 또는 스퍼터링 공정을 이용하여 증착되는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  17. 제 12 항에 있어서,
    상기 절연 물질을 평탄화하여 상기 다결정 메모리 물질을 부분적으로 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  18. 제 17 항에 있어서,
    상기 절연 물질을 평탄화하는 단계는 CMP 처리를 이용하여 행해지는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  19. 제 12 항에 있어서,
    상기 절연 물질을 증착하기 전에 다결정 메모리 물질을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  20. 제 12 항에 있어서,
    상기 다결정 메모리 물질을 증착하기 전에 기판 상부를 덮는 바닥 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  21. 제 20 항에 있어서,
    상기 바닥 전극은 플라티늄, 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 및 이리듐 탄탈륨 옥사이드로 이루어진 군으로부터 선택된 물질들 중의 하나 이상의 물질인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  22. 제 20 항에 있어서,
    상기 바닥 전극을 형성하기 전에 기판 상부를 덮는 절연체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  23. 제 22 항에 있어서,
    상기 절연체는 실리콘 다이옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 탄탈륨 옥사이드, 알루미늄 도핑 하프늄 옥사이드, 또는 알루미늄 도핑 지르코늄 옥사이드인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  24. 제 12 항에 있어서,
    다결정 메모리 물질을 형성하기 전에 기판 상부를 덮는 절연체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  25. 제 24 항에 있어서,
    상기 절연체는 하프늄 옥사이드 또는 지르코늄 옥사이드인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  26. 제 12 항에 있어서,
    다결정 메모리 물질 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  27. 제 26 항에 있어서,
    상기 상부 전극은 이리듐, 이리듐 옥사이드, 루테늄 옥사이드, 또는 이리듐 탄탈륨 옥사이드인 것을 특징으로 하는 다결정 메모리 구조의 형성 방법.
  28. 제 1 항 내지 제 11 항 중의 어느 한 항에 따른 다결정 메모리 구조를 이용하는 것을 특징으로 하는 반도체 메모리 디바이스.
KR10-2003-0012261A 2002-03-13 2003-02-27 다결정 메모리 구조, 상기 구조를 형성하는 방법, 및 상기구조를 이용하는 반도체 메모리 디바이스 KR100479520B1 (ko)

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