KR20030054171A - 반도체 장치의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 트렌치를 이용하여 MIM형 구조를 갖는 커패시터의 단차를 보상할 수 있는 반도체 장치의 커패시터 제조방법에 관한 것으로, 반도체 기판상의 메모리 셀 영역에 워드라인과 비트라인을 형성하고, 상기 로직회로 영역에 게이트 전극을 형성한 반도체 장치에 있어서, 상기 로직회로 영역의 결과물상부에 평탄화용 절연막을 형성하고, 상기 평탄화용 절연막 사이에 일정간격을 갖는 복수개의 제 1 금속패턴을 형성하는 단계와, 상기 제 1 금속패턴이 노출되도록 트랜치와 제 1 비아홀을 갖는 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 비아홀이 매립되도록 제 1 플러그를 형성함과 동시에 상기 트랜치 측벽에 스페이서를 형성하는 단계와, 상기 제 1 플러그와 연결되도록 제 2 금속패턴을 형성함과 동시에 상기 제 1 트랜치에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극상에 선택적으로 유전체막 및 커패시터의 상부전극을 형성하는 단계와, 상기 상부전극과 하부전극 그리고 상기 제 2 금속패턴이 노출되도록 복수개의 제 2 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 비아홀이 매립되도록 복수개의 제 2 플러그를 형성하는 단계와, 상기 제 2 플러그와 연결되는 복수개의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 트렌치를 이용하여 MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터의 단차를 보상할 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다.
최근 들어 메모리(Memory)와 로직(Logic)이 단일 칩에 형성되는 복합반도체(MML : Merged Memory Logic)가 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있다. 그리고 이 MML 반도체 장치는 로직과 메모리를 한 칩에서 단일 공정으로 제조하는 것이 가능하므로 특별한 설계 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고 저전력으로 사용하는 것이 가능하다.
그러나 메모리 제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단일 칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움이 있다.
또한, 메모리에서 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
한편, 일반적으로 커패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1d는 종래의 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 도면에는 도시하지 않았지만 메모리 셀 영역과 로직회로 영역을 갖는 반도체 기판상의 메모리 셀 영역에 워드라인, 비트라인을 형성하고 상기 로직회로 영역에 게이트 전극을 형성한다.
이어, 상기 결과물 상부에 제 1 평탄화용 절연막(11)을 형성하고, 상기 로직회로 영역의 제 1 평탄화용 절연막(11)상에 제 1 금속층(12), 유전체막(13) 그리고 제 2 금속층(14)을 차례로 형성한다.
그리고 상기 제 2 금속층(14)상에 제 1 포토레지스트(15)를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(15)를 패터닝하고, 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 제 2 금속층(14)과 유전체막(13)을 선택적으로 식각하여 커패시터의 상부전극(14a)을 형성한다.
도 1b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(15)를 제거한 후, 전면에 제 2 포토레지스트(16)를 증착한다. 그리고 노광 및 현상공정을 이용하여 상기 제 2 포토레지스트(16)를 패터닝한다.
이어, 상기 패터니된 제 2 포토레지스트(16)를 마스크로 이용하여 상기 제 1금속층(12)을 선택적으로 식각하여 커패시터의 하부전극(12a)과 하부 금속배선(12b)을 형성한다.
도 1c에 도시한 바와 같이 상기 제 2 포토레지스트(16)를 제거한 후, 상기 결과물 상부에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 제 2 평탄화용 절연막(17)을 형성한다. 그리고 포토리소그래피 공정을 이용하여 상기 하부 금속배선(12b), 하부전극(12a) 그리고 상부전극(14a)이 노출되도록 복수개의 비아홀(18)을 형성한다.
도 1d에 도시한 바와 같이 상기 복수개의 비아홀(18)을 포함한 제 2 평탄화용 절연막(17)상에 제 3 금속층(19)을 증착한 후, 에치백 공정을 이용하여 플러그(19a)를 형성한다. 이때, 상기 제 3 금속층(19)은 텅스텐이다.
이어, 상기 결과물 상부에 제 4 금속층(20)을 증착한 후, 포토리소그래피 공정을 통해 상기 제 4 금속층(20)을 선택적으로 제거하여 상부배선(20a)과 상기 커패시터의 상부 전극(14a) 및 하부 전극(12a)의 연결 배선(20b)을 형성한다.
그러나 상기와 같은 반도체 장치의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
종래의 MIM형 커패시터는 평평한 평면구조로써 대개 유전체막이 ∼600Å, 상부전극이 ∼1500Å의 두께를 가지므로 커패시터가 형성되지 않는 부분과 2000Å 정도의 단차가 발생한다. 즉, 단차발생으로 인해 상부전극의 두께가 매우 작을 수 밖에 없어, 상부전극 패턴시 공정 마진 확보가 쉬운 물질만이 상부전극으로사용된다.
또한, 커패시터의 상부전극과 하부전극을 형성한 후, 평탄화를 위한 CMP 공정에서 균일성을 고려한 CMP 타겟(target)의 확인이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 트렌치를 이용하여 MIM 커패시터의 상부전극와 하부전극를 동일 레벨에 형성시켜 단차가 발생하지 않는 반도체 장치의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 제 1 층간 절연막 102 : 제 1 금속패턴
103 : 제 2 층간 절연막 104a : 트랜치
104b : 제 1 비아홀 105a : 스페이서
105b : 제 1 플러그 106a : 하부전극
106b : 제 2 금속패턴 107 : 유전체막
108a : 상부전극 109 : 제 3 층간 절연막
110 : 제 2 플러그 111 : 배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 커패시터 제조방법은 반도체 기판상의 메모리 셀 영역에 워드라인과 비트라인을 형성하고, 상기 로직회로 영역에 게이트 전극을 형성한 반도체 장치에 있어서, 상기 로직회로 영역의 결과물상부에 평탄화용 절연막을 형성하고, 상기 평탄화용 절연막 사이에 일정간격을 갖는 복수개의 제 1 금속패턴을 형성하는 단계와, 상기 제 1 금속패턴이 노출되도록 트랜치와 제 1 비아홀을 갖는 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 비아홀이 매립되도록 제 1 플러그를 형성함과 동시에 상기 트랜치 측벽에 스페이서를 형성하는 단계와, 상기 제 1 플러그와 연결되도록 제 2 금속패턴을 형성함과 동시에 상기 제 1 트랜치에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극상에 선택적으로 유전체막 및 커패시터의 상부전극을 형성하는 단계와, 상기 상부전극과 하부전극 그리고 상기 제 2 금속패턴이 노출되도록 복수개의 제 2 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 비아홀이 매립되도록 복수개의 제 2 플러그를 형성하는 단계와, 상기 제 2 플러그와 연결되는 복수개의금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 플러그와 스페이서 및 제 2 플러그는 전면에 텅스텐을 증착한 후, 에치백 공정 및 CMP 공정을 실시하여 형성하는 것이 바람직하다.
또한, 상기 트랜치는 상기 제 1 비아홀보다 크게 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 도면에는 도시하지 않았지만 메모리 셀 영역과 로직회로 영역을 갖는 반도체 기판상의 메모리 셀 영역에 워드라인, 비트라인을 형성하고 상기 로직회로 영역에 게이트 전극을 형성한다.
이어, 상기 결과물 상부에 제 1 층간 절연막(101)을 형성하고, 상기 로직회로 영역의 제 1 층간 절연막(101)상에 선택적으로 복수개의 제 1 금속패턴(102)을 형성한 후, 상기 결과물 상부에 제 2 층간 절연막(103)을 형성한다.
이어서, 상기 제 2 층간 절연막(103)에 포토리소그래피 공정을 통해 상기 제 1 금속패턴(102)이 노출되도록 상기 제 2 층간 절연막(103)을 선택적으로 식각하여 트랜치(104a)와 제 1 비아홀(104b)을 형성한다. 이때, 상기 트랜치(104a)는 제 1 비아홀(104b)보다 크게 형성한다.
도 2b에 도시한 바와 같이 상기 트랜치(104a)와 제 1 비아홀(104b)을 포함한 제 2 층간 절연막(103)상에 제 1 금속층을 증착한 후, 에치백 공정 또는CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(104a) 측벽에 스페이서(105)를 형성함과 동시에 상기 제 1 비아홀(104b)이 매립되도록 제 1 플러그(105b)를 형성한다. 이때, 상기 제 1 금속층은 텅스텐이다.
도 2c에 도시한 바와 같이 상기 결과물 상부에 제 2 금속층(106)과 유전체막(107) 그리고 제 3 금속층(108)을 차례로 증착한 후, 포토리소그래피 공정을 이용하여 상기 제 2 금속층(106)을 선택적으로 식각하여 커패시터의 하부전극(106a) 및 제 2 금속패턴(106b)을 정의한다.
그리고 상기 제 3 금속층(108)과 유전체막(107)을 선택적으로 식각하여 상기 하부전극(106a)상에 커패시터의 상부전극(108a)을 정의한다.
도 2d에 도시한 바와 같이 상기 결과물 상부에 제 3 층간 절연막(109)을 증착한 후, 포토리소그래피 공정을 통해 선택적으로 식각하여 상기 커패시터의 하부전극(106a), 상부전극(108a) 그리고 제 2 금속패턴(106b)이 노출되도록 복수개의 제 2 비아홀을 형성한다.
이어, 상기 제 2 비아홀을 포함한 제 3 층간 절연막(109)상에 제 4 금속층을 증착한 후, 에치백 공정 또는 CMP 공정을 실시하여 상기 제 2 비아홀을 매립하는 복수개의 제 2 플러그(110)를 형성한다.
도 2e에 도시한 바와 같이 상기 결과물 상부에 제 5 금속층을 증착한 후, 포토리소그래피 공정을 실시하여 복수개의 연결배선(111)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 장치의 커패시터 제조방법에의하면, 금속패턴이 노출되도록 형성된 트랜치에 하부전극을 형성하므로 하부전극상에 형성되는 비아홀과 상부전극상에 형성되는 비아홀의 높이가 비슷하여 단차가 발생하지 않는다.
또한, 트랜치 깊이에 따라 상부전극의 두께를 충분히 확보할 수 있으므로 저항은 낮지만 얇은 두께에서 공정 마진이 작은 알루미늄과 같은 금속을 적용할 수 있다.
Claims (3)
- 반도체 기판상의 메모리 셀 영역에 워드라인과 비트라인을 형성하고, 상기 로직회로 영역에 게이트 전극을 형성한 반도체 장치에 있어서,상기 로직회로 영역의 결과물상부에 평탄화용 절연막을 형성하고, 상기 평탄화용 절연막 사이에 일정간격을 갖는 복수개의 제 1 금속패턴을 형성하는 단계와;상기 제 1 금속패턴이 노출되도록 트랜치와 제 1 비아홀을 갖는 제 1 층간 절연막을 형성하는 단계와;상기 제 1 비아홀이 매립되도록 제 1 플러그를 형성함과 동시에 상기 트랜치 측벽에 스페이서를 형성하는 단계와;상기 제 1 플러그와 연결되도록 제 2 금속패턴을 형성함과 동시에 상기 제 1 트랜치에 커패시터의 하부전극을 형성하는 단계와;상기 하부전극상에 선택적으로 유전체막 및 커패시터의 상부전극을 형성하는 단계와;상기 상부전극과 하부전극 그리고 상기 제 2 금속패턴이 노출되도록 복수개의 제 2 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계와;상기 제 2 비아홀이 매립되도록 복수개의 제 2 플러그를 형성하는 단계와;상기 제 2 플러그와 연결되는 복수개의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 플러그와 스페이서 및 제 2 플러그는 전면에 텅스텐을 증착한 후, 에치백 공정 및 CMP 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 트랜치는 상기 제 1 비아홀보다 크게 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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