KR20020083577A - 반도체 장치의 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 MIM형 구조를 갖는 커패시터를 제조하여 추가 공정 단계를 감소하고, 커패시터의 사이즈를 줄여 고집적도를 향상시킬 수 있는 반도체 장치의 커패시터의 제조방법에 관한 것으로, 트랜지스터를 갖는 반도체 기판에 있어서, 상기 반도체 기판에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막상에 일정간격을 갖는 하부배선과 제 1 금속 패턴을 형성하는 단계와, 상기 하부배선이 소정부분 노출되도록 제 1 콘택홀과 상기 제 1 금속 패턴이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 1 콘택홀을 매립하여 플러그를 형성하고, 상기 제 2 콘택홀상에 하부전극을 형성하는 단계와, 상기 하부전극상에 제 1 절연막과 유전체막을 차례로 형성하는 단계와, 상기 플러그와 연결되도록 상부배선을 형성하고, 상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 커패시터의 제조방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터를 제조하여 추가 공정 단계를 감소하고, 커패시터의 사이즈를 줄여 고집적도를 향상시킬 수 있는 반도체 장치의 커패시터의 제조방법에 관한 것이다.
최근 들어 메모리(Memory)와 로직(Logic)이 단일 칩에 형성되는 복합반도체(MML)가 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있으며, 이 MML 반도체 장치는 로직과 메모리를 한 칩에서 단일 공정으로 제조하는 것이 가능하므로 특별한 설계 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고 저전력으로 사용하는 것이 가능하다.
그러나 메모리 제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단일 칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움이 있다.
또한, 메모리에서 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
한편, 일반적으로 커패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터의 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1f는 종래의 반도체 장치의 커패시터의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)에 활성영역과 필드영역을 정의한 후, 상기 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(11)에 제 1 절연막을 형성한다.
이어, 상기 제 1 절연막이 상기 트랜치 내부에만 남도록 반도체 기판(11)의 전면에 에치백 또는 CMP 공정을 실시하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)에 게이트 절연막(13)을 구비한 게이트 전극(14)을 형성한다. 이때, 상기 게이트 전극(14) 양측면에 절연막 스페이서(15)가 형성된다.
이어서, 상기 게이트 전극(14)을 마스크로 이용하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면에 소오스/드레인 영역을 형성한다.
도 1b에 도시한 바와 같이 상기 기판(11) 전면에 제 1 층간 절연막(15)을 형성하고, 상기 제 1 층간 절연막(15)상에 제 1 금속층(16)과 제 2 절연막(17)을 차례로 형성한다.
그리고 상기 제 2 절연막(17)상에 포토레지스트(18)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝하여 아날로그 커패시터의 하부전극을 정의한다.
이어, 상기 패터닝된 포토레지스트(18)를 마스크로 이용하여 상기 제 1 금속층(16)과 제 2 절연막(17)을 제거하여 아날로그 커패시터의 하부전극(16a)을 형성한다.
도 1c에 도시한 바와 같이 상기 기판(11) 전면에 제 2 금속층(19)을 증착하고 이방성 식각 공정을 이용하여 상기 제 2 절연막(17)과 하부전극(16a) 양측면에 제 3 금속층 스페이서(19a)를 형성한다.
이어, 상기 제 2 절연막(17)을 제거한 후, 전면에 유전체막(20)을 형성하고, 선택적으로 제거하여 상기 제 2 금속층 스페이서(19a) 및 하부전극(16a)상에 유전체막(20)을 형성한다. 그리고 상기 기판(11) 전면에 제 3 금속층(21)을 증착하고, 상기 제 3 금속층(21)을 선택적으로 패터닝하여 하부전극(16a)상에 아날로그 커패시터의 상부전극(21a)을 형성한다.
도 1d에 도시한 바와 같이 상기 상부전극(21a)을 포함한 기판(11) 전면에 제 2 층간 절연막(22)을 증착한 후, CMP 공정을 이용하여 평탄화한다. 그리고 상기 소오스/드레인 영역이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막(15)(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.
도 1e에 도시한 바와 같이 상기 콘택홀(23)을 포함한 기판(11) 전면에 제 4 금속층(24)을 증착한 후, 상기 콘택홀(23) 내부에만 남도록 에치백 또는 CMP 공정을 실시하여 제 1 플러그(24a)을 형성한다.
이어, 상기 기판(11) 전면에 제 5 금속층(25)을 형성하고, 선택적으로 패터닝하여 상기 제 1 플러그(24a)와 연결되도록 하부배선(25a)을 형성한다.
도 1f에 도시한 바와 같이 상기 하부배선(25a)을 포함한 기판(11) 전면에 제 3 층간 절연막(26)을 형성하고, 상기 하부배선(25a)이 소정부분 노출되도록 제 3 층간 절연막(26)을 소정부분 제거하여 제 2 콘택홀을 형성한다.
이어, 상기 제 2 콘택홀을 포함한 제 3 층간 절연막(26)상에 제 6 금속층(27)을 증착하고, 상기 제 2 콘택홀에만 남도록 선택적으로 패터닝하여 제 2 플러그(27a)를 형성한다.
이어서, 상기 기판(11) 전면에 제 7 금속층(28)을 형성하고, 선택적으로 패터닝하여 상기 제 2 플러그(27a)와 연결된 상부배선(28a)을 형성한다.
상기와 같은 종래의 반도체 장치의 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
하부전극 및 상부전극 형성을 위한 추가적인 공정이 진행되므로 공정 단계가 증가한다.
그리고 커패시터의 하부전극과 상부전극을 2차원적인 구조로 형성하므로 커패시터의 용량을 향상시키기 위해 커패시터의 사이즈(size)가 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 플러그 공정을 이용하여 3차원 형태의 커패시터를 형성하므로 추가 공정 없이 고집적화에 적합한 반도체 장치의 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 장치의 커패시터의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 :반도체 기판 102 : 소자 격리막
103 : 게이트 절연막 104 : 게이트 전극
105 : 절연막 스페이서 106 : 제 1 층간 절연막
107a : 제 1 플러그 108a : 하부배선
108b : 제 1 금속층 패턴 109 : 제 2 층간 절연막
110a,110b : 제 2 콘택홀 111a : 제 2 플러그
111b : 하부전극 112 : 제 2 절연막
113 : 유전체막 114 : 베리드 금속층
115a : 상부배선 115b : 상부전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 커패시터의 제조방법은 트랜지스터를 갖는 반도체 기판에 있어서, 상기 반도체 기판에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막상에 일정간격을 갖는 하부배선과 제 1 금속 패턴을 형성하는 단계와, 상기 하부배선이 소정부분 노출되도록 제 1 콘택홀과 상기 제 1 금속 패턴이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 1 콘택홀을 매립하여 플러그를 형성하고, 상기 제 2 콘택홀상에 하부전극을 형성하는 단계와, 상기 하부전극상에 제 1 절연막과 유전체막을 차례로 형성하는 단계와, 상기 플러그와 연결되도록 상부배선을 형성하고, 상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 커패시터의 제조방법에서 상기 제 2 콘택홀의 크기는 제 1 콘택홀 보다 크고, 원하는 커패시턴스 용량을 확보하기 위한 크기로 형성하는 것이 바람직하다.
또한, 상기 플러그와 하부전극은 텅스턴, Ti, TiN, Al과 이들의 합금(alloy) 제품을 사용하는 것이 바람직하다.
또한, 상기 플러그 형성시 CMP 공정을 이용하는 것이 바람직하다.
또한, 상기 제 1 절연막은 TiN을 사용하고, 상기 유전체막은 나이트라이드를사용하는 것이 바람직하다.
또한, 상기 유전체막은 SiO2, Al2O3, TiO2, Ta2O5를 사용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 커패시터의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 커패시터의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(101)에 활성영역과 필드영역을 정의한 후, 상기 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(101)에 절연막을 형성한다.
이어, 상기 절연막이 상기 트랜치 내부에만 남도록 반도체 기판(101)의 전면에 에치백 또는 CMP 공정을 실시하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(102)을 형성하고, 상기 반도체 기판(101)에 게이트 절연막(103)을 구비한 게이트 전극(104)을 형성한다. 이때, 상기 게이트 전극(104) 양측벽에 절연막 스페이서(105)가 형성된다.
이어서, 상기 게이트 전극(104)을 마스크로 이용하여 상기 게이트 전극(104) 양측의 반도체 기판(101) 표면에 소오스/드레인 영역을 형성한다.
도 2b에 도시한 바와 같이 상기 기판(101) 전면에 제 1 층간 절연막(106)을 형성하고, 상기 소오스/드레인 영역이 소정부분 노출되도록 제 1 콘택홀을 형성한다.
그리고 상기 제 1 콘택홀을 포함한 제 1 층간 절연막(106)상에 제 1 금속층(107)을 형성하고, 상기 제 1 금속층(107)이 상기 제 1 콘택홀 내부에만 남도록 제 1 금속층(107) 전면에 에치백 또는 CMP 공정을 실시하여 제 1 플러그(107a)를 형성한다.
이어, 상기 제 1 플러그(107a)를 포함한 제 1 층간 절연막(106)상에 제 2 금속층(108)을 형성한 후, 선택적으로 패터닝하여 상기 제 1 플러그(107a)와 연결되는 하부배선(108a)을 형성함과 동시에 제 2 금속 패턴(108b)을 형성한다.
도 2c에 도시한 바와 같이 상기 하부배선(108a)과 제 2 금속패턴(108b)을 포함한 기판(101) 전면에 제 2 층간 절연막(109)을 형성하고, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한 후, 상기 하부배선(108a) 및 제 2 금속패턴(108b)이 소정부분 노출되도록 제 2 콘택홀(110)을 형성한다. 이때, 상기 하부배선(108a)에 형성된 제 2 콘택홀(110a)은 그 크기가 좁은 반면 상기 제 2 금속패턴(108b)에 형성된 제 2 콘택홀(110b)은 원하는 커패시턴스 용량을 확보하기 위해 넓은 크기로 형성한다.
도 2d에 도시한 바와 같이 상기 제 2 콘택홀(110a,110b)을 포함한 전면에 제 3 금속층(111)을 형성하고, 상기 하부배선(108a)에 형성된 제 2 콘택홀(110a) 내부에만 남도록 상기 제 3 금속층(111)이 전면에 에치백 또는 CMP 공정을 실시하여 제 2 플러그(111a)를 형성함과 동시에 상기 제 2 금속패턴(108b)에 형성된 제 2 콘택홀(110b)에 아날로그 커패시터의 하부전극(111b)을 형성한다. 이때, 상기 제 2 플러그(111a)와 아날로그 커패시터의 하부전극(111b)은 텅스턴, Ti, TiN, Al과 이들의 합금(alloy) 제품을 사용한다.
이어, 상게 제 2 플러그(111a)와 하부전극(111b)를 포함한 전면에 제 2 절연막(112)을 형성하고, 상기 제 2 절연막(112)상에 유전체막(113)을 차례로 형성한 후, 포토리소그래피 공정을 이용하여 선택적으로 제거하여 상기 하부전극(111b)상에 제 2 절연막(112)과 유전체막(113)을 형성한다. 이때, 상기 제 2 절연막(112)은 TiN을 사용하고, 상기 유전체막(113)은 나이트라이드(Nitride), SiO2, Al2O3, TiO2, Ta2O5를 사용한다.
도 1e에 도시한 바와 같이 상기 유전체막(113)을 포함한 전면에 베리드 금속층(114)을 증착하고, 선택적으로 패터닝하여 상기 제 2 플러그(111a)상과 유전체막(113)상에 베리드 금속층(114)을 형성한다.
이어, 상기 기판(101) 전면에 제 4 금속층(115)을 형성한 후, 선택적으로 패터닝하여 상기 제 2 플러그(111a)와 연결되는 상부배선(115a)을 형성함과 동시에 하부전극(111b)상에 아날로그 커패시터의 상부전극(115b)을 동시에 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 장치의 커패시터의 제조방법에 의하면 MIM형 구조를 갖는 커패시터를 텅스텐 플러그 공정을 이용하여 하부전극을 형성한 후, 배선 형성 공정을 이용하여 상부전극을 형성하므로 배선공정을 위한 추가 공정단계를 감소시킬 수 있다.
그리고 하부전극의 면적이 플러그 공정을 위한 비아홀 보다 넓으므로 하부전극은 3차원으로 형성할 수 있다. 따라서, 종래와 비교하면 커패시터가 차지하는 면적을 줄일 수 있고 용량은 향상시킬 수 있으므로 고집적화에 유용하다.
Claims (8)
- 트랜지스터를 갖는 반도체 기판에 있어서,상기 반도체 기판에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막상에 일정간격을 갖는 하부배선과 제 1 금속 패턴을 형성하는 단계와;상기 하부배선이 소정부분 노출되도록 제 1 콘택홀과, 상기 제 1 금속 패턴이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와;상기 제 1 콘택홀을 매립하여 플러그를 형성함과 동시에 상기 제 2 콘택홀상에 하부전극을 형성하는 단계와;상기 하부전극상에 제 1 절연막과 유전체막을 차례로 형성하는 단계와;상기 플러그와 연결되도록 상부배선을 형성함과 동시에 상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 2 콘택홀의 크기는 원하는 커패시턴스 용량을 확보하기 위한 크기만큼 제 1 콘택홀 보다 크게 형성하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 1 항에 있어서,상기 플러그와 하부전극은 W, Ti, TiN, Al중의 하나 그리고 이들의 합금(alloy) 제품을 사용하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 1 항에 있어서,상기 플러그와 하부전극의 형성은 CMP 공정 또는 에치백 공정을 이용하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 TiN을 사용하고, 상기 유전체막은 나이트라이드를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 5 항에 있어서,상기 유전체막은 SiO2, Al2O3, TiO2, Ta2O5중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 1 항에 있어서,상기 유전체막 형성 후, 상기 제 2 플러그상과 유전체막상에 선택적으로 베리드 금속층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제 7 항에 있어서,상기 베리드 금속층은 Ti, TiN, Al 중 하나를 사용하는 것을 특징으로 하는 커패시터의 제조방법.
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