KR20030051370A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

층간 용량을 저감시킬 뿐만 아니라, 컨택트홀 내의 도전막의 스텝 커버리지를 향상시켜 안정된 컨택트를 얻을 수 있는 박막 트랜지스터 기판을 제공한다. 소스부(14a) 및 드레인부(14b)를 구비한 반도체층(14)과, 반도체층(14) 상에 형성된 절연막(16) 및 게이트 전극(20)과, 유전율이 서로 다른 적층막으로 이루어지며, 게이트 전극(20)을 피복하는 층간 절연막(22, 24)과, 층간 절연막(22, 24)에 형성된 소스부 컨택트홀(25) 및 드레인부 컨택트홀(25)과, 소스부 컨택트홀(25)을 개재하여 소스부(14a)에 접속된 화소 전극(26)과, 드레인부 컨택트홀(25)을 개재하여 드레인부(14b)에 접속되고, 화소 전극(26)과 동일 막으로 형성된 제1 도전막(26a)과, 제1 도전막(26a)을 개재하여 드레인부(14b)에 접속된 제2 도전막(28)을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 다결정 실리콘막을 능동층에 이용한 박막 트랜지스터를 갖는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 패널은, 얇고 경량임과 함께 저전압으로 구동할 수 있어 소비 전력이 적다는 장점이 있어, 각종 전자 기기에 널리 사용되고 있다. 특히, 화소마다 TFT 소자(Thin Film Transistor) 등의 스위칭 소자가 설치된 액티브 매트릭스 방식의 액정 패널은, 표시 품질 면에서도 CRT(Cathode-Ray Tube)에 필적할만큼 우수하기 때문에, 휴대 텔레비전이나 퍼스널 컴퓨터 등의 디스플레이에 사용되고 있다.
일반적인 TN(Twisted Nematic)형 액정 표시 패널은, 2장의 투명 유리 기판의 사이에 액정을 봉입한 구조를 갖고 있다. 이들 유리 기판의 서로 대향하는 2개의 면(대향면) 중, 한쪽의 면측에는 블랙매트릭스, 컬러 필터 및 공통 전극 등이 형성되며, 또한 다른 쪽의 면측에는 TFT 소자 및 화소 전극 등이 형성되어 있다. 또한, 각 유리 기판의 대향면과 반대측의 면에는, 각각 편광판이 부착되어 있다.
이들의 2장의 편광판은, 예를 들면 편광판의 편광축이 상호 직교하도록 배치되며, 이에 따르면, 전계를 걸지 않은 상태에서는 광을 투과하고, 전계를 인가한상태에서는 차광하는 모드, 즉 노멀 화이트 모드로 된다. 또한, 2장의 편광판의 편광축이 평행한 경우에는, 전압을 걸지 않은 상태에서는 광을 차단하고, 전압을 인가한 상태에서는 투과하는 모드, 즉 노멀 블랙 모드로 된다.
그런데, 최근, 비정질 실리콘 TFT를 대신하여, 다결정 실리콘(폴리실리콘) TFT가 사용되고 있다. 비정질 실리콘 TFT는 전류 담체의 이동도가 낮기 때문에, 화소 구동용의 드라이버 IC를 별도 준비하여 TFT 기판과 접속할 필요가 있지만, 폴리실리콘 TFT는 전류 담체의 이동도가 크기 때문에, 드라이버 IC를 TFT 기판 상에 화소용 TFT와 일체적으로 형성할 수 있다. 이에 따라, 드라이버 IC를 별도 준비할 필요가 없어, 액정 패널 등의 비용을 삭감할 수 있다는 이점이 있다.
[종래의 폴리실리콘 TFT 기판의 제조 방법 1]
도 13은 종래의 폴리실리콘 TFT 기판의 제조 방법 1을 도시한 단면도이다.
도 13의 (a)에 도시한 바와 같이, 종래의 폴리실리콘 TFT 기판의 제조 방법 1은, 먼저 유리 등의 투명 절연성 기판(100) 상에, 아래로부터 순서대로, 막 두께가 50㎚인 실리콘 질화막(SiN막)(102)과 막 두께가 100㎚ 정도의 실리콘 산화막(SiO2막)(104)을 성막하여 버퍼층(106)으로 한다. 또, SiN막(102)은, 투명 절연성 기판(100)으로부터 TFT에의 불순물의 확산을 방지하는 블로킹 막으로서 기능한다.
계속해서, 버퍼층(106) 상에 폴리실리콘막 등의 반도체층을 성막하고, 포토에칭에 의해, 이 반도체층을 섬 형상으로 패터닝하여 반도체층 패턴(108)을 형성한다(마스크 공정 1).
계속해서, 도 13의 (b)에 도시한 바와 같이, 반도체층 패턴(108) 및 버퍼층(106) 상에, 아래로부터 순서대로, SiO2막과 알루미늄막(Al막)을 성막하고, 계속해서, 이들의 막을 포토에칭에 의해 패터닝하여, 게이트 절연막(110), 게이트 전극(112) 및 게이트 배선(112a)으로 한다(마스크 공정 2).
계속해서, 도 13의 (c)에 도시한 바와 같이, 게이트 전극(112)을 마스크로 하여, P+(인) 이온을 반도체층 패턴(108) 중에 주입함으로써, N채널 TFT의 소스부(108a) 및 드레인부(108b)를 형성한다.
또, 드라이버 등의 주변 회로를 CMOS 회로로 투명 절연성 기판(100) 상에 일체적으로 형성하는 경우에는, 먼저, 투명 절연성 기판(100)의 전면에 P+이온을 주입하여 N형의 소스부 및 드레인부를 형성한다. 계속해서, 화소 및 주변 회로용의 N채널 TFT가 형성되는 영역을 레지스트막 등의 마스크로 피복하고, 주변 회로의 P채널 TFT가 형성되는 영역에, 선택적으로 B+(붕소) 이온 등의 불순물을 P+이온의 약 2배 이상의 도우즈량으로 주입한다. 이에 따라, N채널 TFT 및 P채널 TFT의 소스부 및 드레인부가 각각 형성된다(마스크 공정 2a).
계속해서, 도 13의 (d)에 도시한 바와 같이, 게이트 전극(112), 게이트 배선(112a) 및 반도체층 패턴(108) 상에 막 두께가 300㎚인 SiO2막으로 이루어지는 층간 절연막(116)을 성막한다. 계속해서, 소스부(108a), 드레인부(108b) 및 게이트 배선(112a) 상의 층간 절연막(116)을 포토에칭에 의해 개구하여 제1 컨택트홀(116a)을 형성한다(마스크 공정 3).
계속해서, 층간 절연막(116) 상에 막 두께가 300㎚인 몰리브덴(Mo)막을 성막하고, 이 Mo막을 포토에칭에 의해 패터닝함으로써, 배선 전극(118)을 형성한다(마스크 공정 4). 이에 따라, 배선 전극(118)이 반도체층 패턴(108)의 소스부(108a), 드레인부(108b) 및 게이트 배선(112a)에 각각 접속된다.
계속해서, 도 13의 (e)에 도시한 바와 같이, 막 두께가 300㎚인 실리콘 질화막(SiN)막으로 이루어지는 보호막(120)을 성막하고, 소스부(108a) 및 게이트 배선(112a)에 접속된 배선 전극(118) 상의 보호막(120)을 개구하여 제2 컨택트홀(120a)을 형성한다(마스크 공정 5). 또, 보호막(120)은, 외부로부터 침입하는 Na 이온 등의 가동 이온의 TFT에의 확산을 방지하는 블록 막으로서 기능한다.
계속해서, 보호막(120) 상에 ITO(Indium Tin Oxide)을 성막하고, 이 ITO막을 포토에칭에 의해 패터닝하여, 소스부(108a)에 배선 전극(118)을 개재하여 전기적으로 접속되는 화소 전극(122)을 형성한다(마스크 공정 6). 이 때, 동시에, 게이트 배선(112a)에 접속된 배선 전극(118) 상에 화소 전극(122)과 동일층의 ITO막(122a)을 형성한다.
이상 설명한 바와 같이, 종래의 폴리실리콘 TFT 기판을 제조하기 위해서는, N채널 TFT만을 형성하는 경우에는, 적어도 6회의 마스크 공정이 필요하며, 또한 CMOS를 형성하는 경우에는, 적어도 7회의 마스크 공정이 필요하다. 또, 각 마스크 공정은, 1) 기판 세정, 2) 포토레지스트 도포, 3) 건조, 4) 노광, 5) 현상, 6)베이킹, 7) 박막의 에칭 또는 불순물 이온 주입, 및 8) 레지스트 박리의 8개의 소 공정을 포함한다.
[종래의 폴리실리콘 TFT 기판의 제조 방법 2]
도 14 및 도 15는 종래의 폴리실리콘 TFT 기판의 제조 방법 2를 도시한 단면도이다. 종래의 폴리실리콘 TFT 기판의 제조 방법 2는, 화소용 TFT가 오프 전류를 억제할 목적으로 LDD(Lightly Doped Drain) 구조를 갖고, 또한 저소비 전력화를 목적으로 주변 회로가 CMOS의 TFT에 의해 구성된 TFT 기판의 제조 방법에 따르는 것이다.
종래의 폴리실리콘 TFT 기판의 제조 방법 2는, 도 14의 (a)에 도시한 바와 같이, 먼저, 투명 절연성 기판(200) 상에, 아래로부터 순서대로, 기초 SiN막(202) 및 기초 SiO2막(204)을 성막한다. 계속해서, 기초 SiO2막(204) 상에 비정질 실리콘(a-Si)막을 성막하고, a-Si막을 레이저에 의해 결정화하여 폴리실리콘(p-Si)막으로 변환한다. 계속해서, p-Si막 상에 레지스트막(208)을 패터닝하고, 이 레지스트막(208)을 마스크로 하여 p-Si막을 에칭하여 섬 형상의 p-Si막 패턴(206)을 형성한다(마스크 공정 1).
계속해서, 도 14의 (b)에 도시한 바와 같이, 레지스트막(208)을 제거한 후에, p-Si막 패턴(206) 및 기초 SiO2막(204) 상에, 아래로부터 순서대로, 게이트 절연막과 제1 도전막을 성막한다. 계속해서, 제1 도전막 상에 게이트 전극을 획정하기 위한 레지스트막(208a)을 패터닝하여, 이것을 마스크로 하여 제1 도전막과 게이트 절연막을 에칭함으로써, 게이트 전극(212) 및 게이트 절연막(210)을 얻는다(마스크 공정 2). 이 때, 게이트 전극(212)이 사이드 에칭되어, 게이트 절연막(210)의 폭보다 가늘게 되어 형성된다.
계속해서, 도 14의 (c)에 도시한 바와 같이, P채널 TFT 영역에 레지스트막(208b)을 패터닝하여, 이 레지스트막(208b)을 마스크로 하여, N채널 TFT이 형성되는 영역에 이온 도핑 장치에 의해 P+이온을 선택적으로 주입한다(마스크 공정 3). 이 때, 저 가속 에너지의 도핑 조건에서, P+이온을 게이트 전극(212) 및 게이트 절연막(210)을 마스크로 하여 이온 주입함으로써, 게이트 절연막(210) 양측면으로부터 외측의 p-Si막 패턴(206)에 고농도 불순물 영역(n+층)을 형성한다.
계속해서, 고 가속 에너지의 도핑 조건에서, 게이트 전극을 마스크로 하여, 또한 게이트 절연막(210)을 통하여 이온 도핑 장치에 의해 P+이온을 주입함으로써, 게이트 전극(212)의 양측면으로부터 외측의 게이트 절연막(210)의 바로 아래의 p-Si 막 패턴(206)에 저농도 불순물 영역(n-층)을 형성한다. 이에 따라, N채널 TFT의 소스부(206a) 및 드레인부(206b)가 형성되고, 더구나 n-층이 채널과 드레인부(210b) 사이에 설치된 N채널 TFT의 LDD 구조가 형성된다.
계속해서, 레지스트막(208b)을 제거한 후, 도 14의 (d)에 도시한 바와 같이, N채널 TFT 영역을 레지스트막(208c)으로 마스크하여, 이온 도핑 장치에 의해 B+이온을 도핑한다(마스크 공정 4).
이 때, 저 가속 에너지의 도핑 조건에서, B+이온을 게이트 전극(212) 및 게이트 절연막(210)을 마스크로 하여 이온 주입함으로써, 게이트 절연막(210) 양측면으로부터 외측의 p-Si막 패턴(206)에 고농도 불순물 영역(P+층)을 형성한다. 계속해서, 고 가속 에너지의 도핑 조건에서, 게이트 전극을 마스크로 하여, 또한 게이트 절연막(210)을 통하여 B+이온을 주입함으로써, 게이트 전극(212)의 양측면으로부터 외측의 게이트 절연막(210)의 바로 아래의 p-Si막 패턴(206)에 저농도 불순물 영역(P-층)을 형성한다. 이에 따라, P채널 TFT의 소스부(206c) 및 드레인부(206d)가 형성되고, 게다가 P채널 TFT의 LDD 구조가 형성된다.
계속해서, 도 15의 (a)에 도시한 바와 같이, 엑시머 레이저 등을 조사함으로써, p-Si막 패턴(206)에 주입된 B+이온 및 P+이온의 활성화를 행한다.
불순물의 활성화를 행한 후에, 도 15의 (b)에 도시한 바와 같이, 아래로부터 순서대로, SiO2막(210a) 및 SiN막(210b)을 성막하여 제1 층간 절연막(210)으로 한다.
계속해서, 제1 층간 절연막(210) 상에 레지스트막(208d)을 패터닝하고, 이 레지스트막(208d)을 마스크로 하여, N채널 TFT의 소스부(206a) 및 드레인부(206b)와 P채널 TFT의 소스부(206c) 및 드레인부(206d) 상의 제1 층간 절연막(210)을 에칭에 의해 개구하여, 제1 컨택트홀(211)을 형성한다(마스크 공정 5).
계속해서, 도 15의 (c)에 도시한 바와 같이, 제1 층간 절연막(210) 상에 제2 도전막을 성막하고, 이 제2 도전막 상에 레지스트막(208e)을 패터닝하여, 이 레지스트막(208e)을 마스크로 하여 제2 도전막을 에칭하여 배선 전극(212)을 형성한다(마스크 공정 6).
계속해서, 레지스트막(208d)을 제거한 후에, 도 15의 (d)에 도시한 바와 같이, 제2 층간 절연막(214)을 성막하고, N채널 TFT의 소스부(210a) 상의 제2 층간 절연막(214)을 패터닝하여, 제2 컨택트홀(214a)을 형성한다(마스크 공정 7).
계속해서, 도 15의 (e)에 도시한 바와 같이, 제2 층간 절연막(214) 상에 ITO 막을 성막하고, 이 ITO막을 포토에칭에 의해 패터닝함으로써, N채널 TFT의 소스부(206a)와 배선 전극(212)을 개재하여 전기적으로 접속되는 화소 전극(216)을 형성한다(마스크 공정 8).
이상 설명한 바와 같이, 종래의 폴리실리콘 TFT 기판의 제조 방법 2에서는, 적어도 8회의 마스크 공정을 필요로 한다.
다음에, 종래의 폴리실리콘 TFT 기판의 제조 방법 3의 설명을 행한다. 도 16은, 종래의 폴리실리콘 TFT 기판의 제조 방법 3을 도시한 단면도이다. 종래의 폴리실리콘 TFT 기판의 제조 방법 3은, 상기한 제조 방법 2에서, 반전 도핑을 이용함으로써 마스크 공정을 1회 삭감하는 것이다.
먼저, 상기한 종래의 폴리실리콘 TFT 기판의 제조 방법 2와 마찬가지의 방법에 의해, 도 14의 (b)와 동일한 구조를 얻는다. 계속해서, 레지스트막(208a)을 제거한 후, 도 16의 (a)에 도시한 바와 같이, 레지스트막을 패터닝하지 않고서 투명절연성 기판(200)의 전면에 이온 도핑 장치에 의해 P+이온을 주입한다. 이 때, 상기한 종래의 폴리실리콘 TFT 기판의 제조 방법 3과 마찬가지의 방법에 의해, LDD 구조를 갖는 N채널 TFT의 소스부(206a) 및 드레인부(206b)가 형성된다. 또한, 동시에, P채널 TFT 영역의 p-Si막 패턴(206)에도 P+이온이 주입되고, 그 부분이 n형으로 된다.
계속해서, 도 16의 (b)에 도시한 바와 같이, N채널 TFT 영역을 레지스트막(208f)으로 마스크하고, P채널 TFT 영역에, 상기한 P+이온의 도우즈량의 2배 이상의 도우즈량으로 B+이온을 주입하여, n형의 p-Si막 패턴(206)을 p형으로 반전시켜서, P채널 TFT의 소스부(206c) 및 드레인부(206d)를 형성한다. 이 때, P채널 TFT에서도, LDD가 형성되도록 한 이온 도핑 조건에서 B+이온을 주입한다.
계속해서, 레지스트막(208f)을 제거한 후에, 도 15의 (a) 내지 (e)에 도시한 상기한 종래의 폴리실리콘 TFT 기판의 제조 방법 2와 마찬가지의 방법으로 폴리실리콘 TFT 기판을 제조한다.
상술한 종래의 폴리실리콘 TFT의 제조 방법 1에서는, 마스크 공정을 적어도 6회 행할 필요가 있다. 마스크 공정이 많아지면 필연적으로 제조 공정수가 많아지기 때문에, 방대한 설비 투자를 행할 필요가 있어, 제조 비용의 상승을 초래한다.
또한, 화소용 TFT를 구동하는 주변 회로의 부가 용량을 줄여 고속 동작을 행하기 위해서는, 게이트 전극(112)과 배선 전극(118) 사이의 층간 용량을 될 수 있는 한 작게 할 필요가 있다.
또한, 액정 표시 패널의 한층 더한 고정밀화에 의해, 개구율이 작아지는 경향이 있고, 이 때문에, 액정 표시 패널의 화상은 어둡게 되는 경향이 있다. 이 대책으로서, 화소를 구획하는 데이터 버스 라인 및 게이트 버스 라인의 상측까지 화소 전극을 연장시키고, 이들 버스 라인에 의해 화소 사이의 영역을 차광하는 소위 버스 라인 차광 방식이 이용되고 있다. 도 17은 버스 라인 차광의 일례를 도시한 단면도이다.
도 17에 도시한 바와 같이, 버스 라인 차광 방식에서의 폴리실리콘 TFT 소자(119)를 포함하는 부분의 단면 구조는, 유리 기판(100) 상에 버퍼층(106)이 형성되고, 버퍼층(106) 상에는 p-Si막(108)이 형성되며, p-Si막(108) 상에는 게이트 절연막(110)을 개재하여 게이트 전극(게이트 버스 라인)(112)이 형성되어 있다.
이와 같이 하여 폴리실리콘 TFT(119)가 구성되며, 폴리실리콘 TFT(119)의 소스부(119a)는 층간 절연막(116)에 형성된 제2 컨택트홀(121b)을 개재하여 데이터 버스 라인(118)과 동일막으로 형성된 배선 전극(118)에 접속되어 있다. 또한, 게이트 전극(112) 상에는 층간 절연막(116)을 개재하여 데이터 버스 라인(118)이 연장하여 형성되어 있다.
데이터 버스 라인(118) 상에는 보호막(120)이 형성되고, 보호막(120)에 형성된 제3 컨택트홀(120a)을 개재하여 배선 전극(118)과 접속된 화소 전극(122)이 형성되어 있다. 이 화소 전극은 게이트 전극(112) 또는 데이터 버스 라인(118)에 중첩되는 위치까지 연장하여 형성되어 있다. 종래, 이와 같이 하여 게이트 버스 라인(112) 및 데이터 버스 라인(118)을 이용하여 차광을 행하고 있다.
CF 기판에 블랙매트릭스를 설치하여 차광하는 방법에서는, TFT 기판과 CF 기판과의 마스크 정합의 어긋남은 3∼5㎛ 정도 필요한 것에 대하여, 버스 라인 차광 방식에서는, TFT 기판 상에서의 마스크 정합의 어긋남만을 고려하면 되므로, 마스크 정합의 어긋남을 1∼2㎛로 작게 할 수 있다. 이 때문에, 액정 표시 패널의 개구율이 커져, 콘트라스트가 높은 화상이 얻어진다.
버스 라인 차광 방식에서는, 게이트 버스 라인(112) 또는 데이터 버스 라인(118)과 화소 전극(122)을 층간 절연막(116)이나 보호막(120)을 사이에 두고 형성할 필요가 있기 때문에, 기생 용량이 커지기 쉽다. 이 때문에, 이 기생 용량을 작게 하여, 버스 라인(112, 118)으로부터 화소에의 커플링을 작게 할 필요가 있다. 따라서, 층간 절연막(116)이나 보호막(120)의 유전율을 내리고, 또한 이들의 막 두께를 두껍게 하는 것이 바람직하다.
층간 절연막(116) 및 보호막(120)은 각각 SiO2막(유전율: 3.9 정도) 및 SiN 막(유전율: 7 정도)으로 이루어지며, SiN막의 유전율은 꽤 높다.
보호막(120)(SiN막)은, Na 등의 가동 이온의 침입을 차단하기 위해 필요하다.
예를 들면, SiO2막(막 두께 300㎚)과 동등한 층간 용량으로 하기 위해서는, SiO2막(막 두께 290㎚)/SiN막(막 두께 200㎚)의 적층 구조로 할 필요가 있어, 층간막의 막 두께가 490㎚로 두껍게 된다.
또한 층간 용량의 저 용량화에 대응하기 위해서는, 층간막(층간 절연막(116) 및 보호막(120))의 막 두께를 두껍게 할 필요가 있다. 그런데, 이 층간막을 두껍게 하면, 컨택트홀 내에서 배선 전극(데이터 버스 라인)(118)의 스텝 커버리지가 나쁘게 되어, 그 결과, 컨택트 불량이 발생하기 쉽다는 문제가 있다.
또한, 상술한 종래의 폴리실리콘 TFT의 제조 방법 2에서는, LDD 구조를 갖는 폴리실리콘 TFT를 형성하기 위해서는, 8회의 마스크 공정이 필요하다. 이 때문에, 종래의 폴리실리콘 TFT의 제조 방법 1과 같이, 제조 공정수가 많아지고, 그 결과, 방대한 설비투자를 필요로 하기 때문에, 제조 비용의 상승을 초래한다.
더구나, 이온 주입을 따르는 마스크 공정에서는, 레지스트의 표층부에 변질층이 형성되기 때문에, 박리액만으로는 제거할 수 없어, 이 때문에, 드라이 애싱과 조합하여 레지스트 박리를 행할 필요가 있어, 생산성이 나쁘다는 문제가 있다.
또한, 상술한 종래의 폴리실리콘 TFT의 제조 방법 3에서는 반전 도핑법을 이용하여 CMOS의 TFT를 제조하기 때문에, n형을 p형으로 반전시키는 이온 주입 공정이 필요하다. 이 이온 주입 공정에서는, N채널 TFT의 영역을 레지스트 마스크로 덮고, P채널 TFT 영역에 종래의 2배 이상의 도우즈량의 p형 불순물을 주입하여 n형을 p형으로 반전시키기 때문에, 이온 주입 시간이 길어져 생산성이 저하한다.
또한, 이 이온 주입 공정에서는, 레지스트 마스크에도 통상의 2배 이상의 도우즈량의 불순물이 주입되기 때문에, 레지스트막의 표층부에 더욱 제거하기 어려운 변질층이 형성되게 된다. 이 때문에, 드라이 애싱에 따른 시간이 길어져서, 생산성이 저하된다.
또, 특개평6-59279호 공보에는, CMOS의 TFT를 제조할 때, 레지스트막이 이온 주입에 의해 변질되고, 레지스트막의 박리가 곤란하게 되기 때문에, 레지스트막을 이온 주입의 마스크로 하여 이용하지 않은 방법이 기재되어 있다. 그러나, 마스크 공정을 증가시키지 않고서 LDD 구조를 형성하는 등의 생산성을 향상시키는 것에 대해서는, 아무것도 고려되어 있지 않다.
본 발명은 이상의 문제점을 감안하여 창작된 것으로, 도전막 사이에 발생하는 기생 용량을 저감시킬 수 있을 뿐만 아니라, 컨택트홀 내의 도전막의 스텝 커버리지를 향상시켜 안정된 컨택트가 얻어지는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 마스크 공정을 삭감할 수 있어, 생산성이 높은 박막 트랜지스터 기판의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 1).
도 2는 본 발명의 제1 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 2).
도 3은 본 실시예의 박막 트랜지스터 기판을 도시한 평면도.
도 4의 (a)는 도 3의 Ⅰ-Ⅰ를 따른 단면도, (b)는 도 3의 Ⅱ-Ⅱ를 따른 단면도.
도 5는 제1 실시예의 박막 트랜지스터 기판의 변형예를 도시한 단면도.
도 6은 본 발명의 제2 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 1).
도 7은 본 발명의 제2 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 2).
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 1).
도 9는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을도시한 단면도(그 2).
도 10은 제4 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 1).
도 11은 제4 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도(그 2).
도 12는 본 발명의 제5 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도.
도 13은 종래의 폴리실리콘 TFT 기판의 제조 방법 1을 도시한 단면도.
도 14는 종래의 폴리실리콘 TFT 기판의 제조 방법 2를 도시한 단면도(그 1).
도 15는 종래의 폴리실리콘 TFT 기판의 제조 방법 2를 도시한 단면도(그 2).
도 16은 종래의 폴리실리콘 TFT 기판의 제조 방법 3을 도시한 단면도.
도 17은 버스 라인 차광의 일례를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 투명 절연성 기판
12a : SiN막
12b : SiO2막
12 : 버퍼층
14, 14I, 14Ⅱ : 반도체층
14a, 14c : 소스부
14b, 14d : 드레인부
15 : 폴리실리콘 TFT 소자
16 : 게이트 절연막
17 : Al-Nd막
18 : Mo막
20, 20b : 게이트 전극
20a : 게이트 배선
21, 21b : 커버 적층막
21a : 커버 Al-Nd막
22a : SiO2막
22b : SiN막
22 : 무기 층간 절연막
24 : 수지 층간 절연막
23, 24a, 25 : 컨택트홀
26a : ITO막
27, 27a, 27b : 박막 트랜지스터 기판
26 : 화소 전극
28 : 배선 전극
30, 30a, 30b, 50∼50d, 60, 60a : 레지스트막
36a, 36b : 차광막 패턴
38 : 포토마스크
상기 문제를 해결하기 위해서, 본 발명은 박막 트랜지스터 기판에 관한 것으로, 절연성 기판과, 상기 절연성 기판 상에 형성되며, 소스부 및 드레인부를 구비한 반도체층과, 상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 유전율이 서로 다른 복수의 절연막의 적층막으로 이루어지고, 상기 게이트 전극 및 반도체층을 피복하는 층간 절연막과, 상기 반도체층의 소스부 상의 상기 층간 절연막에 형성된 소스부 컨택트홀과, 상기 반도체층의 드레인부 상의 상기 층간 절연막에 형성된 드레인부 컨택트홀과, 상기 소스부 컨택트홀을 개재하여 상기 소스부에 접속된 화소 전극과, 상기 드레인부 컨택트홀을 개재하여 상기 드레인부에 접속되며, 상기 화소 전극과 동일막으로 형성된 제1 도전막과, 상기 제1 도전막을 개재하여 상기 드레인부에 접속된 제2 도전막을 갖는 것을 특징으로 한다.
상술한 바와 같이, 층간 용량을 작게 할 목적으로 층간 절연막을 두껍게 하는 경우, 컨택트홀의 어스펙트비가 커지기 때문에, 컨택트홀 내에 형성되는 도전막의 스텝 커버리지가 나쁘게 되어, 컨택트 불량이 발생할 우려가 있다.
본 발명에 따르면, 제2 도전막이 화소 전극과 동일막으로 형성된 제1 도전막을 개재하여 드레인부에 전기적으로 접속되어 있다. 일반적으로, 화소 전극이 되는 제1 도전막(예를 들면 ITO막이나 SnO2막 등의 투명 도전막)은 스텝 커버리지가 좋은 상태에서 성막되는 특성을 갖고 있다.
이 때문에, 층간 절연막을 두껍게 함으로써 컨택트홀의 어스펙트비가 커지는 경우에서도, 제1 도전막이 스텝 커버리지가 좋은 상태에서 컨택트홀 내에 형성된다. 따라서, 제2 도전막의 스텝 커버리지가 나쁜 경우에도, 제2 도전막은 제1 도전막을 개재하여 드레인부 등과 컨택트 저항이 낮은 상태에서 전기적으로 접속되도록 된다.
상기한 박막 트랜지스터 기판에서, 상기 게이트 전극과 동일막으로 형성된 게이트 배선과, 상기 게이트 배선 상의 상기 층간 절연막에 형성된 게이트 배선부 컨택트홀과, 상기 게이트 배선부 컨택트홀을 개재하여 상기 게이트 배선에 접속되며, 상기 화소 전극과 동일막으로 형성된 제3 도전막과, 상기 제3 도전막을 개재하여 상기 게이트 배선에 접속되며, 상기 제2 도전막과 동일막으로 형성된 제4 도전막을 갖도록 하여도 된다.
즉, 게이트 전극과 동일막으로 형성된 게이트 배선 상의 컨택트홀에서도, 상기한 구조와 마찬가지의 구조로 하여도 된다.
또한, 상기한 박막 트랜지스터 기판에서, 상기 층간 절연막은, 아래로부터 순서대로, 무기 절연막과 감광성의 수지 절연막에 의해 구성되도록 하여도 된다.
예를 들면, 무기 절연막으로서 실리콘 질화막을 포함하는 막으로 하고, 또한 수지 절연막으로서 포지티브형의 감광성 수지를 두꺼운 막으로 형성함으로써, 가동 이온을 블록할 수 있을 뿐만 아니라, 층간 용량을 작게 할 수 있다. 또한, 포지티브형의 감광성 수지는 노광·현상에 의해 개구부를 형성 할 수 있으므로, 완만한 순 테이퍼 형상이 얻어져서, 컨택트홀 내의 도전막의 스텝 커버리지가 더욱 개선되게 된다.
또한, 상기 문제를 해결하기 위해서, 본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용 반도체층의 패턴을 형성하는 공정과, 상기 반도체층 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과, 상기 도전막 및 상기 게이트 절연막을 패터닝함으로써, 상기 반대 도전형 채널용 반도체층 상에, 아래로부터 순서대로, 반대 도전형 채널용 게이트 절연막과, 상기 반대 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 반대 도전형 채널용 게이트 전극이 적층된 구조를 형성함과 함께, 상기 일 도전형 채널용 반도체층을 피복하는 상기 게이트 절연막과 상기 도전막이 적층된 커버 적층막의 패턴을 형성하는 공정과, 상기 반대 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하고, 소정의 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정과, 상기 커버 적층막을 패터닝함으로써, 아래로부터 순서대로, 일 도전형 채널용 게이트 절연막과, 상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성하는 형성하는 공정과, 상기 일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하고, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 예를 들면, 이하에 설명하는 방법으로 행해진다. 즉, 먼저 P채널용의 게이트 전극의 폭이 게이트 절연막의 폭보다 가늘게 되도록 하여 계단 구조를 형성함과 함께, N채널 영역을 커버 적층막으로 덮는다. 그 후, P채널의 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 사용하여 p형 불순물을 P채널 반도체층에 도입함으로써, P채널용의 소스부 및 드레인부를 형성한다. 이 때, P채널의 게이트 전극 및 게이트 절연막은 계단 형상으로 되어 있으므로, 소정의 p형 불순물을 2회 도입함으로써, LDD 구조를 형성하여도 된다. 또한, p형 불순물의 도우즈량에서는, N채널용 소스부 및 드레인부를 형성하기 위한 n형 불순물에 의해 도전형이 반전하지 않은 도우즈량으로 하는 것이 바람직하다.
계속해서, N채널에서도, 마찬가지로 하여 계단 형상의 게이트 전극 및 게이트 절연막을 형성하고, 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 하여, n형 불순물을 N채널용 반도체층에 도입하여 N채널의 소스부 및 드레인부를 형성한다. 또한, N채널에서도, 게이트 절연막 및 게이트 전극이 계단 형상으로 형성되므로, 소정의 n형 불순물을 소정의 조건에서 2회 도입함으로써 LDD 구조를 형성하여도 된다.
이와 같이 함으로써, CMOS의 TFT의 제조에 따른 불순물 도입 공정에서, 레지스트막을 마스크로 하여 불순물을 도입하는 공정이 없어지기 때문에, 이온 도입에 의해 레지스트막의 표층부에 변질층이 형성되어 레지스트막의 제거에 시간이 걸린다는 문제점은 발생하지 않게 된다.
또한, 종래 기술 2에서는, LDD 구조를 갖는 CMOSTFT의 제조 공정에서 8회의 마스크 공정이 필요하지만, 본 실시예에서는 7회의 마스크 공정으로 제조할 수 있으므로, 생산 효율을 향상시킬 수 있다.
또한, 상기 문제를 해결하기 위해서, 본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용 반도체층의 패턴을 형성하는 공정과, 상기 반도체층 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과, 상기 도전막을 패터닝함으로써, 상기 반대 도전형 채널용 반도체층 상에, 반대 도전형 채널용 게이트 전극을 형성함과 함께, 상기 일 도전형 채널용 반도체층을 피복하는 커버 도전막의 패턴을 형성하는 공정과, 상기 반대 도전형 채널용 게이트 전극을 마스크로 하고, 또한 상기 게이트 절연막을 통하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하며, 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정과, 상기 커버 도전막 및 게이트 절연막을 패터닝함으로써, 아래로부터 순서대로, 일 도전형 채널용 게이트 절연막과, 상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성하는 공정과, 일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하고, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 예를 들면, 이하에 설명하는 방법에 의해 행해진다. N채널 TFT 영역이 커버 도전막으로 마스크되도록 하여, P채널 TFT용의 게이트 전극을 형성한다. 이 때, 기초의 게이트 절연막을 패터닝하지 않는다. 다음에, P채널 TFT용의 게이트 전극을 마스크로 하고, 또한 게이트 절연막을 통하여, p형 불순물을 도입하여 LDD를 구비하지 않은 P채널 TFT를 형성한다. p형 불순물의 도우즈량에서는, N채널용 소스부 및 드레인부를 형성하기 위한 n형 불순물에 의해 도전형이 반전하지않은 도우즈량으로 하는 것이 바람직하다.
계속해서, N채널용 게이트 전극 및 게이트 절연막을 계단 형상으로 형성하고, N채널용 게이트 전극 및 게이트 절연막 중의 적어도 어느 한쪽을 마스크로 이용하여, n형 불순물을 N채널용 반도체층에 도입하여 N채널의 소스부 및 드레인부를 형성한다. 이 때, N채널용 게이트 전극 및 게이트 절연막의 계단 형상을 이용하고, n형 불순물을 소정의 조건에서 도입함으로써, LDD 구조를 형성하여도 된다.
P채널 TFT는, 주로 주변 회로에 사용되는 것이기 때문에 오프 누설이 없고, 또한 핫 캐리어에 의한 열화가 거의 없기 때문에, 반드시 LDD 구조를 필요로 하지 않는다. 본 발명의 박막 트랜지스터 기판의 제조 방법에서는, P채널 TFT에 LDD를 형성하지 않기 때문에, p형 불순물의 도입 시간을 단축할 수가 있어, 생산 효율을 향상시킬 수 있다.
또한, 종래 기술 2에 의해 마스크 공정을 1 공정 삭감할 수 있다. 또한, 레지스트막을 마스크한 상태에서 이온 도입을 행하지 않기 때문에, 이온 도입에 의해 레지스트막의 표층부에 변질층이 형성되어 레지스트막의 제거에 시간이 걸린다는 문제점은 발생하지 않게 된다.
또한, 상기 문제를 해결하기 위해서, 본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용 반도체층의 패턴을 형성하는 공정과, 상기 반도체층 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과, 상기 도전막 및 상기 게이트 절연막을 패터닝함으로써, 상기 일 도전형 채널용 반도체층 상에, 아래로부터 순서대로, 상기 일 도전형 채널용 게이트 절연막과, 상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성함과 함께, 상기 반대 도전형 채널용 반도체층을 피복하는 상기 게이트 절연막과 상기 도전막이 적층된 커버 적층막의 패턴을 형성하는 공정과, 상기 일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하고, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정과, 상기 커버 적층막에 반대 도전형 채널용 게이트 전극이 형성되는 영역을 획정함과 함께, 상기 일 도전형 채널용 반도체층 및 게이트 전극을 덮는 레지스트막을 패터닝하는 공정과, 상기 레지스트막을 마스크로 하여 상기 적층 커버막을 에칭함으로써, 상기 레지스트막의 폭과 동등 이상이고, 또한 소정의 폭을 갖는 반대 도전형 채널용 게이트 전극을 형성하는 공정과, 상기 레지스트막 또는 상기 반대 도전형 채널용 게이트 전극을 마스크로 하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하고, 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 예를 들면, 이하에 설명하는 방법에 의해 행해진다. 즉, 먼저, N채널용의 게이트 전극의 폭이 게이트 절연막의 폭보다 가늘게 되도록 하여 계단 구조를 형성함과 함께, P채널 영역을 커버 적층막으로 덮는다. 그 후, N채널의 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 사용하여 n형 불순물을 N채널 반도체층에 도입함으로써, N채널용의 소스부 및 드레인부를 형성한다.
계속해서, N채널 TFT 영역을 마스크하고, 또한 P채널 TFT용의 게이트 전극을 형성하기 위한 레지스트막을 패터닝하고, 커버 적층막을 에칭하여 P채널 TFT용의 게이트 전극을 형성한다. 이 때, 게이트 전극이 레지스트막의 폭과 동등 이상이며, 또한 소정의 폭이 되도록 한다.
계속해서, 레지스트를 남긴 상태에서, 레지스트막 또는 P채널용 게이트 전극을 마스크로 하고, 또한 게이트 절연막을 통하여 p형 불순물을 P채널용 반도체층에 도입하여 LDD 구조를 구비하지 않은 P채널 TFT를 형성한다.
이와 같이 함으로써, 반전 도핑을 행하지 않고, 종래 기술 2에 의해 마스크 공정을 1 공정 삭감 할 수 있다. 또한, P채널에서는 LDD 구조를 형성하지 않기 때문에, 불순물 도입 시간을 단축할 수 있다.
이하, 본 발명의 실시예에 대하여, 첨부의 도면을 참조하여 설명한다.
[제1 실시예]
도 1 및 도 2는 본 발명의 제1 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다.
본 실시예의 박막 트랜지스터 기판의 제조 방법은, 도 1의 (a)에 도시한 바와 같이, 먼저, 유리 등으로 이루어지는 투명 절연성 기판(10) 상에, CVD에 의해, 아래로부터 순서대로, SiN막(12a) 및 SiO2막(12b)을 각각 50㎚/100㎚의 막 두께로 성막하여 버퍼층(12)으로 한다.
그 후, 버퍼층(12) 상에 막 두께가 50㎚인 폴리실리콘(p-Si)막을 성막하고, 포토에칭에 의해, 이 p-Si막을 패터닝하여 섬 형상의 반도체층(14)을 형성한다(마스크 공정 1).
계속해서, 반도체층(14) 및 버퍼층(12) 상에, 게이트 절연막이 되는 막 두께가 100㎚인 SiO2막을 CVD에 의해 성막한다. 계속해서, SiO2막 상에 아래로부터 순서대로, Al막(알루미늄막) 및 Mo막(몰리브덴막)을 스퍼터링에 의해 성막한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 포토에칭에 의해, Mo막, Al막 및 SiO2막을 패터닝함으로써, Mo막(18) 및 Al막(17)에 의해 구성되는 게이트 전극(20)과 게이트 절연막(16)을 형성한다(마스크 공정2).
이 때, 동시에 게이트 배선(20a)을 형성한다. 이 게이트 배선(20a)은 주변 회로의 N채널 TFT의 게이트와 P채널 TFT의 게이트와의 접속, 주변 회로와 병렬 접속되는 복수의 TFT의 상호 접속 또는 화소용 TFT과 주변 회로의 TFT와의 접속 등에 이용된다.
계속해서, 도 1의 (c)에 도시한 바와 같이, 게이트 전극(20)을 마스크로 사용하고, P+이온을 반도체층(14) 내에 주입하여, N채널 TFT의 소스부(14a) 및 드레인부(14b)를 형성한다.
또, 드라이버 등의 주변 회로를 CMOS 회로로 형성하는 경우에는, 먼저, N채널 TFT를 형성하기 위해서, 투명 절연성 기판(10)의 전면에 P+이온을 주입한다. 그 후, N채널 TFT 영역을 레지스트 마스크로 덮고, P채널 TFT 영역에 선택적으로 B+이온 등의 불순물을 상기 P+이온의 2배 이상의 도우즈량으로 주입함으로써, N채널 TFT 및 P채널 TFT를 형성할 수 있다(마스크 공정 2a).
혹은, 반대로, 투명 절연성 기판(10)의 전면에 B+이온 등의 불순물을 주입하여 P채널 TFT를 형성하고, 계속해서, P채널 TFT 영역을 레지스트 마스크로 덮고,N채널 TFT의 영역에 선택적으로 P+이온을 상기 B+이온의 2배 이상의 도우즈량으로 주입하여도 된다.
계속해서, 도 1의 (d)에 도시한 바와 같이, 도 1의 (c)에 도시한 구조 상에, 아래로부터 순서대로, SiO2막(22a) 및 SiN막(22b)을 각각 CVD에 의해 성막하여 무기 층간 절연막(22)으로 한다. 이 무기 층간 절연막(22)은 SiN막(22b)을 포함하기 때문에, Na 등의 가동 이온의 TFT에의 확산을 방지하는 블록막으로서 기능한다.
계속해서, 투명 절연성 기판(10)을 세정한 후, 무기 층간 절연막(22) 상에 포지티브형의 감광성 폴리이미드 등의 도포막을 도포한다. 계속해서, 이 도포막을 건조시켜, 노광·현상을 행하여, 베이킹함으로써, 막 두께가 1∼3㎛인 수지 층간 절연막(24)을 형성한다.
이 수지 층간 절연막(24)은 감광성 수지이기 때문에, 포지티브형의 경우에는, 노광된 부분이 현상액에 용해되고, 이에 따라, 소정의 개구부를 형성할 수 있다.
이와 같이 하여, 소스부(14a), 드레인부(14b) 및 게이트 배선(20a) 상의 소정부가 개구된 상태에서 수지 층간 절연막(24)이 형성된다.
더구나, 수지 층간 절연막(24)의 개구부는, 포지티브형의 감광성 수지가 노광·현상에 의해 형성된 것이기 때문에, 완만한 순 테이퍼 형상(개구부의 바닥부로부터 상부를 향하여 직경이 커지는 형상)으로 된다.
계속해서, 수지 층간 절연막(24)의 개구부의 바닥에 노출된 무기 층간 절연막(22)을, 수지 층간 절연막(24)을 마스크로 하여 에칭한다. 즉, 수지 층간 절연막(24)을 마스크로 하여 SiN막(22b)을 에칭하고, 계속해서, SiO2막(22a)을 에칭한다.
본 실시예에서는, 무기 층간 절연막(22)이 아래로부터 순서대로 SiO2막(22a)/SiN막(22b)의 적층막으로 되어 있다. 이것은, SiN막(22b)을 에칭할 때의 반도체층(14)에 대한 에칭 레이트비(p-Si막의 에칭 레이트/SiN막의 에칭 레이트)는 일반적으로 낮기 때문이다. 즉, SiO2막(22a)을 에칭할 때의 반도체층(14)에 대한 에칭 레이트비(p-Si막의 에칭 레이트/SiO2막의 에칭 레이트)가 일반적으로 높기 때문에, SiO2막(22a)을 반도체층(214)의 바로 윗쪽에 형성하고, SiO2막의 에칭의 오버 에칭으로 반도체층(14)이 노출하도록 하고 있다. 또, SiN막(22b)의 에칭에서, 에칭 레이트비(p-Si막의 에칭 레이트/SiN막의 에칭 레이트)가 높은 조건을 이용하는 경우에는, SiO2막(22a)을 생략한 형태로 하여도 된다.
또한, 수지 층간 절연막(24)을 마스크로 하여 SiN막(22b) 및 SiO2막(22a)을 에칭하기 때문에, 에칭 시에 수지 층간 절연막(24)에 막 감소가 발생하거나, 사이드 에칭이 발생하거나 하는 경우가 상정된다. 이 때문에, 무기 층간 절연막(22)은, 가동 이온으로부터 TFT를 보호할 수 있는 최소한의 막 두께로 성막되는 것이 바람직하다.
이에 따라, 도 1의 (d)에 도시한 바와 같이, 소스부(14a), 드레인부(14b) 및게이트 배선(20a)이 노출되는 컨택트홀(25)이 형성된다. 이 때, 컨택트홀(25)은, 수지 층간 절연막(24)의 개구부를 주요부로 하여 구성되기 때문에, 양호한 배선의 스텝 커버리지가 얻어지는 순 테이퍼 형상으로 형성된다.
계속해서, 도 2의 (a)에 도시한 바와 같이, 수지 층간 절연막(24) 및 컨택트홀(25)의 내면 상에, 스퍼터링 등에 의해 ITO막(26a)을 성막한다. ITO막(26a)의 성막 조건의 일례로서, 스퍼터 장치를 이용하여, Ar:250sccm, O 2:0.4sccm, 압력: 0.8Pa, DC 전력 1W/㎠, 기판 온도 30℃의 조건에서 성막할 수 있다. 이 때, 상기 스퍼터 조건의 일례로 성막된 ITO막(26a)은 스텝 커버리지가 양호한 상태에서 컨택트홀(25)의 내면 상에 성막된다. 또, ITO 막을 대신하여 SnO2막을 사용하여도 된다.
계속해서, ITO막(26a) 상에, 아래로부터 순서대로, Ti막/Al막/Mo막을 각각 30㎚/300㎚/50㎚의 막 두께로 성막하여, Ti막/Al막/Mo막으로 구성되는 금속막을 형성한다.
계속해서, 동일하게 도 2의 (a)에 도시한 바와 같이, 금속막 상에 레지스트막(도시 생략)을 패터닝하고, 이 레지스트막을 마스크로 하여, 금속막을 ITO막(26a)에 대하여 선택적으로 에칭하여 배선 전극(28)(제2 도전막)을 형성한다. 이 때, 기초의 ITO막(26a)은 에칭되지 않고 잔존한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 화소 전극을 형성하기 위한 레지스트막(도시 생략)을 패터닝하고, 이 레지스트막을 마스크로 하여 ITO막(26a)을 에칭함으로써, 소스부(14a)에 접속되는 화소 전극(26)을 형성한다.
이 때, 화소 전극(26) 이외의 영역에서는, 배선 전극(28)이 마스크로 되어 배선 전극(28)이 형성되어 있지 않은 부분의 ITO막(26a)이 동시에 에칭된다.
이에 따라, 드레인(14b) 및 게이트 배선(20a) 상의 컨택트홀(25) 내면 상에는 아래로부터 순서대로 ITO막(26a), Ti막/Al막/Mo막으로 이루어지는 배선 전극(28)이 형성된다. 즉, 반도체층(14)의 드레인부(14b)와 배선 전극(28)(제2 도전막)과 ITO막(26a)(제1 도전막)을 개재하여 전기적으로 접속된다.
또한, 게이트 배선(20a)과 배선 전극(28)(제4 도전막)과 ITO막(26a)(제3 도전막)을 개재하여 전기적으로 접속되는 구조가 형성된다.
그 후, 열 처리를 행함으로써, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판(27)이 완성된다.
본 실시예의 박막 트랜지스터 기판(27)에서는, 드레인부(14b)와 배선 전극(28) 및 게이트 배선(20a)과 배선 전극(28)이 화소 전극(26)과 동일 공정에서 성막된 ITO막(26a)을 개재하여 전기적으로 접속된 구조를 갖고 있다. 일반적으로, ITO막(26a)은, Mo이나 Al 등의 금속막보다 피복성이 좋은 상태에서 성막되기 때문에, 배선 전극(28)의 아래에 ITO막(26a)을 형성해 둠으로써, 컨택트홀(25) 내에서의 금속막의 스텝 커버리지를 대폭 향상시킬 수 있다.
이에 따라, 드레인부(14b) 또는 게이트 배선(20a)과 배선 전극(28)과의 컨택트 불량의 발생이 방지된다.
또한, 게이트 전극(20)과 배선 전극(28) 또는 화소 전극(26) 사이 등에 형성되는 층간 용량을 저감하기 위해서, 감광성의 수지 층간 절연막(24)을 층간막의 주요부로서 사용하고 있다. 이 수지 층간 절연막(24)을 사용함으로써, 진공 장치를 이용하지 않고, 도공액을 도포하고, 용매를 건조함으로써 두꺼운 막의 층간 절연막을 용이하게 형성할 수 있다. 더구나, 포지티브형 또는 네가티브형의 감광성 수지를 이용함으로써, 현상에 의해 개구부를 형성할 수 있으므로, 두꺼운 막의 층간 절연막을 에칭하는 특별한 공정이 불필요해진다. 즉, 종래의 컨택트홀(25)을 형성하기 위한 레지스트막 형성 공정이, 수지 층간 절연막(24)을 형성하는 공정에서 겸용되기 때문에, 생산성을 향상시킬 수 있다. 또한, 포지티브형의 감광성 수지를 노광·현상함으로써 형성된 개구부는, 완만한 순테이퍼 형상을 갖고 있으므로, 배선 전극(28)의 컨택트홀(25) 내의 스텝 커버리지를 향상시킨다는 관점에서 매우 바람직하다.
본 실시예의 박막 트랜지스터 기판이 제조 방법에 따른 마스크 공정은, 반도체층(14)의 패터닝 공정, 게이트 전극(20)(게이트 배선(20a))의 패터닝 공정, 수지 층간 절연막(24)의 패터닝 공정, 배선 전극(28)의 패터닝 공정 및 화소 전극(26)의 패터닝 공정으로 이루어지는 5 공정이고, 종래 기술 1의 마스크 공정 수보다 1 공정 감소하고 있다(CMOS를 형성하는 경우에는 7 공정에서 6 공정으로 감소). 또한, 성막 공정에서도, 본 실시예에서는 종래 기술 1의 보호층(120)을 형성할 필요가 없기 때문에 1 공정 감소하고 있다.
또, 상기한 바와 같이 제조 공정을 감소시킬 수 있는 것 외에 수지 층간 절연막(24)을 사용함으로써 층간 절연막을 용이하게 두껍게 할 수 있기 때문에, 층간용량을 감소시킬 수 있다. 이에 따라, 주변 회로의 부하 용량 및 동작 속도가 개선되어 표시 특성이 향상한다.
또한, 게이트 전극(20) 및 게이트 배선(20a)에서는, 아래로부터 순서대로 Al막(17) 및 Mo막(18)으로 이루어지는 구조이기 때문에, 컨택트홀(25)의 바닥부에서는 Mo막(18)과 ITO막(26a)이 접촉하여 전기적으로 접속된다. Al막(17)과 ITO막(26a)이 직접 접촉하여 전기적으로 접속되는 경우, Al막(17)과 ITO막(26a)과의 산화 환원 반응에 의해 컨택트 불량이 발생하기 쉽기 때문에, 본 실시예에서는, 게이트 전극(20) 및 게이트 배선(20a)을 Al막(17) 및 Mo막(18)으로 이루어지는 적층막으로 하고 있다.
또, 게이트 전극(20)이 소정의 저항값이 되는 것이면, Al막(17)을 사용하지않고서, ITO막(26a)과 산화 환원 반응을 일으키지 않는 금속막만으로 게이트 전극(20)을 형성하여도 된다. 이 ITO막(26a)과 산화 환원 반응을 일으키지 않는 금속으로서, 상기한 Mo 외에, Ti, Cr, Ta 또는 W 등의 고융점 금속, 혹은 이들의 합금을 사용할 수 있다. 또한, Al막(17)을 사용하는 경우에서는, Al막(17)을 대신하여, Al-Si막 또는 Al-Nd막 등의 Al 합금막을 사용하여도 된다.
도 3은 본 실시예의 박막 트랜지스터 기판을 도시한 평면도, 도 4의 (a)는 도 3의 Ⅰ-Ⅰ을 따른 단면도, 도 4의 (b)는 도 3의 Ⅱ-Ⅱ를 따른 단면도이다.
본 실시예의 박막 트랜지스터 기판(27)은, 도 3에 도시한 바와 같이, 투명 절연성 기판(10) 상에, 수평 방향으로 연장되는 복수의 게이트 버스 라인(20)과 수직 방향으로 연장되는 복수의 데이터 버스 라인(28)이 설치되고, 이들에 의해 화소영역이 획정되어 있다. 화소 영역 내에는 투명한 ITO(Indium Tin Oxide)막으로 이루어지는 화소 전극(26)이 형성되어 있다. 게이트 버스 라인(20)은 투명 절연성 기판(10) 상에 일체적으로 형성된 주변 회로의 게이트 구동 회로(도시 생략)에 접속되고, 또한 데이터 버스 라인은 동일하게 주변 회로의 드레인 구동 회로(도시 생략)에 접속되어 있다.
화소 영역의 좌측 하부에는 폴리실리콘 TFT 소자(15)가 형성되어 있다. 이 폴리실리콘 TFT 소자(15)의 드레인부(14b)는, 무기 층간 절연막(22) 및 유기 층간 절연막(24)에 형성된 컨택트홀(25)을 개재하여 데이터 버스 라인(28)과 접속되어 있다. 더구나, 데이터 버스 라인(28)의 아래에는 전부 화소 전극(26)과 동일막으로 형성된 ITO막(26a)이 형성되도록 하였으므로, 드레인부(14b)와 데이터 버스 라인(28)은 ITO막(26a)을 개재하여 접속되어 있다.
또한, 폴리실리콘 TFT 소자(15)의 소스부(14a)는, 무기 층간 절연막(22) 및 수지 층간 절연막(24)에 형성된 컨택트홀(25)을 개재하여 화소 전극(26)에 접속되어 있다. 또, 도 3에서는 박막 트랜지스터 기판의 하나의 화소 영역을 예시하고 있으며, 적색(R) 화소, 녹색(G) 화소 및 청색(B) 화소의 3개의 화소 영역에서 표시 단위인 픽셀을 구성한다.
폴리실리콘 TFT 소자(15)에 따른 단면 구조는, 도 4의 (a)에 도시한 바와 같이, 투명 절연성 기판(10) 상에 SiN막(12a) 및 SiO2막(12b)으로 이루어지는 버퍼층(12)이 형성되고, 그 위에 반도체층(14)이 형성되어 있다. 그리고, 반도체층(14) 상에는 게이트 절연막을 개재하여, Al막(17) 및 Mo막(18)으로 이루어지는 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)은 SiO2막(22a) 및 SiN막(22b)으로 이루어지는 무기 층간 절연막(22)과 수지 층간 절연막(24)에 의해 피복되어 있다.
반도체층(14)의 소스부(14a) 상의 무기 층간 절연막(22) 및 수지 층간 절연막(24)에는 컨택트홀(25)이 형성되고, 이 컨택트홀(25)을 개재하여, 소스부(14a)와 화소 전극(26)이 전기적으로 접속되어 있다.
또한, 폴리실리콘 TFT(15)의 드레인부(14b)에 따른 단면 구조는, 도 4의 (b)에 도시한 바와 같이, 반도체층(14)의 드레인부(14b) 상의 무기 층간 절연막(22) 및 수지 층간 절연막(24)에 컨택트홀(25)이 형성되고, 이 컨택트홀(25)을 통하여, 또한 ITO막(26a)을 개재하여, 드레인부(14b)와 데이터 버스 라인이 전기적으로 접속되어 있다.
일반적으로, ITO막은, 데이터 버스 라인(28)의 재료인 Ti, Al 또는 Mo 등과 비교하여 컨택트홀(25) 내에 스텝 커버리지가 좋은 상태에서 성막할 수 있다. 따라서, 컨택트홀(25)의 바닥부에 노출되는 드레인부(14b)는, 스텝 커버리지가 좋은 상태에서 성막되는 ITO막(26a)과 전기적으로 접속되며, 이 ITO 막(26a)이 데이터 버스 라인(28)과 전기적으로 접속된다.
이에 따라, 층간 용량을 감소시킬 목적으로 무기 층간 절연막(22)이나 수지 층간 절연막(24)을 두껍게 하여 컨택트홀(25)의 어스펙트비가 커지는 경우에서도,드레인부(14b)와 데이터 버스 라인(28)과의 컨택트 불량이 방지된다.
도 5는 제1 실시예의 박막 트랜지스터 기판의 변형예를 도시한 단면도이다.
제1 실시예의 박막 트랜지스터 기판의 변형예는, 도 5에 도시한 바와 같이, 투명 절연성 기판(10) 상에 SiN막(12a) 및 SiO2막(12b)으로 이루어지는 버퍼층(12)이 형성되어 있다. TFT부에서는, 버퍼층(12) 상에 반도체층(14)이 형성되고, 이 반도체층(14) 상에는 게이트 절연막(16)을 개재하여 게이트 전극(20)이 형성되어 있다. 또한, 게이트 배선부에서는, 버퍼층(12) 상에 게이트 절연막(16)을 개재하여 게이트 배선(20a)이 형성되어 있다.
그리고, 게이트 전극(20) 및 게이트 배선(20a) 상에는 막 두께가 예를 들면 690㎚인 SiO2막(22a)과 막 두께가 예를 들면 200㎚인 SiN막(22b)으로 이루어지는 무기 층간 절연막(22)에 의해 피복되어 있다.
반도체층(14)의 소스부(14a) 상의 무기 층간 절연막(22)에는 컨택트홀(25)이 형성되고, 이 컨택트홀(25)을 개재하여, 소스부(14a)와 화소 전극(26)이 전기적으로 접속되어 있다. 또한, 드레인부(14b) 상의 무기 층간 절연막(22)에는 컨택트홀(25)이 형성되고, 드레인부(14b)와 데이터 버스 라인(배선 전극)(28)이 화소 전극(26)과 동일막으로 형성된 ITO막(26a)을 개재하여 전기적으로 접속되어 있다.
또한, 게이트 배선부에서는, 게이트 배선(20a) 상의 무기 층간 절연막(22)에 컨택트홀(25)이 형성되고, 게이트 배선(20a)과 전극 배선(28)이 화소 전극(26)과동일막으로 형성된 ITO막(26a)을 개재하여 전기적으로 접속되어 있다.
이와 같이, 상술한 수지 층간 절연막(24)을 형성하지 않아, SiO2막 및 SiN 막으로 이루어지는 무기 층간 절연막(22)의 막 두께를 두껍게 하여 층간 용량을 저감시켜도 된다.
예를 들면, 막 두께가 690㎚인 SiO2막(22a)과 막 두께가 200㎚인 SiN막(22b)으로 이루어지는 무기 층간 절연막(22)에 따른 층간 용량은, 막 두께가 400㎚인 SiO2막으로 이루어지는 무기 층간 절연막에 따른 층간 용량의 반 정도로 저감된다. 또한, 무기 층간 절연막(22)은 SiN막(22b)을 포함하고 있으므로, 가동 이온 등이 TFT로 확산하는 것을 방지할 수 있다.
무기 층간 절연막(22)의 막 두께를 두껍게 함으로써, 컨택트홀(25)의 어스펙트비가 커지지만, 상술한 바와 같이, 컨택트홀(25) 내의 데이터 버스 라인(배선 전극)(28)의 아래에 ITO막(26a)이 형성되도록 하였으므로, 컨택트홀(25) 내의 데이터 버스 라인(배선 전극)(28)의 스텝 커버리지가 개선되어, 컨택트 불량의 발생이 방지된다.
[제2 실시예]
도 6 및 도 7은 본 발명의 제2 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다. 제2 실시예가 제1 실시예와 다른 점은, 배선 전극과 화소 전극을 1회의 마스크 공정으로 패터닝하고, 또한 제1 실시예에 비하여, 마스크 공정을 증가시키지 않고 LDD 구조를 형성하는 점에 있다. 또, 제1 실시예와 동일 공정에 대해서는, 그 상세한 설명은 생략한다.
먼저, 도 6의 (a)의 단면 구조가 얻어지기까지의 공정을 설명한다. 도 6의 (a)에 도시한 바와 같이, 제1 실시예와 마찬가지의 방법에 의해, 투명 절연성 기판(10) 상에 CVD에 의해, SiN막(12a) 및 SiO2막(12b)으로 이루어지는 버퍼층(12)을 형성한다. 그 후, 버퍼층(12) 상에 폴리실리콘(p-Si)막을 성막하고, 포토에칭에 의해, p-Si막을 패터닝하여 섬 형상의 반도체층(14)을 형성한다(마스크 공정 1).
계속해서, 반도체층(14) 및 버퍼층(12) 상에, 게이트 절연막이 되는 막 두께가 100㎚인 SiO2막(16a)을 CVD에 의해 성막한다. 계속해서, SiO2막(16a) 상에 아래로부터 순서대로, Al막(알루미늄막) 및 Mo막(몰리브덴막)을 스퍼터링에 의해 성막한다.
계속해서, Mo막 상에 레지스트막(30)을 패터닝하고, 이 레지스트막(30)을 마스크로 하여, Mo막 및 Al막을 에칭한다. 이 때, Mo막(18) 및 Al막(17)의 패턴이 레지스트막(30)의 패턴보다 편측에서 0.3∼2㎛, 바람직하게는 1㎛ 정도 사이드 에칭하도록 하여 에칭한다.
계속해서, 도 6의 (b)에 도시한 바와 같이, 동일하게 레지스트막(30)을 마스크로 하여 SiO2막(16a)을 이방성 에칭함으로써, 게이트 절연막(16)을 형성한다.
이 때, 게이트 절연막(16)은 레지스트막의 패턴과 대략 동일한 패턴으로 형성된다(마스크 공정 2).
이에 따라, Mo막(18) 및 Al막(17)에 의해 구성되는 게이트 전극(20)과 게이트 전극(20)의 폭보다 편측에서 1㎛ 정도 굵은 폭을 갖는 게이트 절연막(16)이 형성되며, 소위 계단 형상이 얻어진다. 이 때, 동시에 게이트 배선(20a)이 형성된다.
계속해서, 도 6의 (c)에 도시한 바와 같이, 레지스트막(30)을 제거한 후, 게이트 전극(20)과 게이트 절연막(16)을 마스크로 하여, P+이온을 반도체층(14) 중에 저 가속 에너지로, 또한 고농도로 주입함으로써, 게이트 절연막(16)의 양측면으로부터 외측의 반도체층(14)에 고농도 불순물 영역(n+층)을 형성한다.
계속해서, 게이트 전극(20)을 마스크로 하여, 또한 게이트 절연막(16)을 통하여, P+이온을 고 가속 에너지로, 또한 저농도로 주입함으로써, 게이트 전극(20)의 양측면으로부터 외측의 게이트 절연막(16)의 바로 아래의 반도체층(14) 내에 저농도 불순물 영역(n-층)을 형성한다. 이에 따라, N채널 TFT의 소스부(14a) 및 드레인부(14b)가 형성되고, 더구나 n-층이 채널과 드레인부(14b) 사이에 설치된 N채널 TFT의 LDD 구조가 형성된다.
또, 특별히 도시하지 않지만, 드라이버 등의 주변 회로를 CMOS 회로로 형성하는 경우에는, 먼저, N채널 TFT(화소용 TFT를 포함함)를 형성하기 위해서, 투명 절연성 기판(10)의 전면에 P+이온을 주입한다. 계속해서, N채널 TFT를 레지스트막으로 마스크 하여, P채널 TFT 영역에만 선택적으로 B+이온을 상기한 P+이온의 2배 정도 이상의 도우즈량으로 주입한다(마스크 공정 2a). 이에 따라, n형이 반전하여 p+층 및 p-층이 형성되어 P채널 TFT의 LDD 구조가 형성된다.
이러한 방법을 이용함으로써, 제1 실시예에 비하여 마스크 공정을 증가시키지 않고 LDD 구조를 형성할 수 있다.
계속해서, 제1 실시예와 마찬가지의 방법으로, 도 6의 (d)에 도시한 바와 같이, SiO2막(22a) 및 SiN막(22b)으로 이루어지는 무기 층간 절연막(22)을 성막하고, 무기 층간 절연막(22) 상에, 상술한 제1 실시예와 마찬가지의 방법에 의해, 소정부에 개구부를 갖는 수지 층간 절연막(24)을 형성한다(마스크 공정 3). 계속해서, 수지 층간 절연막(24)을 마스크로 하여, 무기 층간 절연막을 에칭하여 컨택트홀(25)을 형성한다.
계속해서, 도 7의 (a)에 도시한 바와 같이, 수지 층간 절연막(24) 및 컨택트홀(25)의 내면 상에, 막 두께가 100㎚인 ITO막(26a)을 제1 실시예의 성막 조건과 마찬가지의 조건에 의해 성막한다. 계속해서, ITO막(26a) 상에, 아래로부터 순서대로, Ti막(막 두께 30㎚), Al막(막 두께 300㎚) 및 Mo막(막 두께 50㎚)을 성막하여 배선 금속막(28a)을 형성한다.
계속해서, 도 7의 (a)에 도시한 바와 같이, 배선 전극이나 화소 전극을 형성하기 위한 포토리소그래피에 따른 포토마스크(38)를 준비한다. 이 포토마스크(38)에서는, 배선 전극을 형성하기 위한 부분에는 전혀 광을 투과시키지 않은 차광막패턴(36b)이 형성되어 있음과 함께, 화소 전극을 형성하기 위한 부분에는 10∼60%의 광 투과율의 차광막 패턴(36a)이 형성되어 있다. 이 외에, 배선 전극이나 화소 전극을 형성하지 않은 부분에는 차광막이 형성되어 있지 않고, 거의 100%의 광 투과율을 갖는다. 이 차광막으로서 Cr막이나 Ti막 등을 이용할 수 있다.
차광막 패턴(36a)의 광 투과율을 10∼60%로 하기 위해서는, 예를 들면, 도 7의 (a)에 도시한 바와 같이, 화소 전극에 대응하는 부분의 차광막 패턴(36a)의 막 두께가 배선 전극에 대응하는 부분의 차광막 패턴(36b)의 막 두께보다 소정 막 두께만큼 얇게 하여 형성하면 된다. 또는, 차광막 패턴(36a)을 전혀 광을 투과시키지 않은 막 두께로 하고, 또한 차광막 패턴(36a)에 소정의 개구율의 개구부가 형성된 것을 사용하여도 된다.
혹은, 배선 전극에 대응하는 부분에만 광을 투과시키지 않은 차광막 패턴이 형성된 제1 포토마스크와, 배선 전극 및 화소 전극에 대응하는 부분에 광을 투과시키지 않은 차광막 패턴이 각각 형성된 제2 포토마스크를 준비하고, 제1 포토마스크 및 제2 포토마스크를 각각 이용하여 2회 노광함으로써 화소 전극을 형성하기 위한 레지스트막에의 노광량을 조정하도록 하여도 된다.
이상과 같은 포토마스크를 이용한 포토리소그래피에 의해, 동일하게 도 7의 (a)에 도시한 바와 같이, 화소 전극부의 막 두께가 배선 전극부의 막 두께의 반 정도가 되도록 하여, 화소 전극용 레지스트막(30a) 및 배선 전극용 레지스트(30b)를 갖는 레지스트막(30)을 패터닝한다(마스크 공정 4).
계속해서, 도 7의 (b)에 도시한 바와 같이, 이 레지스트막(30)을 마스크로이용하여, 배선 금속막(28a) 및 ITO 막(26a)을 에칭한다.
계속해서, 도 7의 (c)에 도시한 바와 같이, 화소 전극용 레지스트막 패턴(30a)이 제거되어 없어지게 될 때까지, 산소 플라즈마에 의해 컨트롤 애싱을 행한다. 이에 따라, 화소 전극용 레지스트막(30a)의 아래의 배선 금속막(28a)을 노출시킨다. 이 때, 배선 전극용 레지스트막(30b)의 막 두께가 얇게 되지만, 소정의 막 두께로 잔존한다.
계속해서, 도 7의 (c)의 구조의 상태에서, 노출된 배선 금속막(28a)을 기초의 ITO막(26a)에 대하여 선택적으로 에칭하여 ITO막(26a)을 노출시키고, 계속해서, 배선 전극 형성용 레지스트막(30b)을 제거한다. 이에 따라, 일회의 마스크 공정에 의해, 도 4의 (d)에 도시한 바와 같이, 배선 전극(28)과 화소 전극(26)이 형성된다.
이상에 의해, 제2 실시예의 박막 트랜지스터 기판의 제조 방법에 의해 제조된 박막 트랜지스터 기판(27b)이 완성된다.
본 실시예의 박막 트랜지스터 기판의 제조 방법에서는, N채널 TFT를 작성하는 경우, 마스크 공정이 4회이고, CMOS를 작성하는 경우, 마스크 공정이 5회이고, 제1 실시예와 비교하여 마스크 공정이 삭감되어 있다. 더구나, LDD 구조를 형성하는 공정을 포함한 것이다.
또한, 종래 기술에 의해 LDD 구조를 형성하기 위한 마스크 공정을 1회로 하여 CMOS를 작성하는 경우, 마스크 공정은 토탈 8회이기 때문에, 본 실시예의 박막 트랜지스터 기판의 제조 방법을 이용함으로써, 공정 수가 대폭 삭감되는 것을 알수 있다.
또, 본 실시예에서는, 제1 실시예에 대하여 마스크 공정을 증가시키지 않고 LDD 구조를 형성하는 방법과, 화소 전극과 배선 전극을 1회의 마스크 공정에서 형성하는 방법을 모두 이용한 제조 방법을 예시하였지만, 이들 중 어느 하나의 방법만을 이용하여 박막 트랜지스터 기판을 제조하여도 된다.
[제3 실시예]
도 8 및 도 9는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다.
제3 실시예는, 반전 도핑을 행하여 CMOS의 TFT를 형성할 때, 레지스트막을 마스크로 하지 않고 불순물이온 주입하도록 함으로써, 레지스트막의 박리를 쉽게 하고 생산성을 향상시키는 것이다.
본 실시예의 박막 트랜지스터 기판의 제조 방법은, 도 8의 (a)에 도시한 바와 같이,
투명 절연성 기판(10) 상에 막 두께가 50㎚인 SiN막(12a) 및 막 두께가 200 ㎚인 SiO2막(12b)을 플라즈마 CVD에 의해 성막하여 버퍼층(12)을 형성한다. 계속해서, 버퍼층(12) 상에 플라즈마 CVD에 의해 막 두께가 30㎚인 비정질 Si막(a-Si막)을 성막하고, 그 후, 엑시머 레이저에 의해 레이저 결정화를 행하여 a-Si막을 p-Si 막으로 변환한다.
계속해서, p-Si막 상에 레지스트막(50)을 패터닝하여, 이 레지스트막(50)을마스크로 하여 p-Si막을 섬 형상으로 에칭하여 N채널용 반도체층(14I)과 P채널용 반도체층(14Ⅱ)을 형성한다. 또, N채널 TFT는 화소용 TFT 또는 CMOS 주변 회로의 N채널 TFT에 상당하며, 또한 P채널 TFT는 CMOS 주변 회로의 P채널 TFT에 상당한다.
계속해서, 레지스트막(50)을 제거한 후, 반도체층(14I, 14Ⅱ) 및 버퍼층(12) 상에, 아래로부터 순서대로, 게이트 절연막과 제1 도전막을 성막한다. 예를 들면, 게이트 절연막으로서 플라즈마 CVD에 의해 막 두께가 200㎚인 SiO2막을 성막하고, 제1 도전막으로서 스퍼터링에 의해 막 두께가 300㎚인 Al-Nd막을 성막한다.
계속해서, 도 8의 (b)에 도시한 바와 같이, 이 Al-Nd막 상에 레지스트막(50a)을 패터닝하여, 이 레지스트막(50a)을 마스크로 하여 Al-Nd막을, Al 에칭제를 이용한 웨트 에칭에 의해 에칭하고, 또한 SiO2막을 불소계의 가스를 이용한 드라이 에칭에 의해 에칭한다. 이에 따라, P채널 TFT 영역에서는, Al-Nd막 패턴으로 이루어지는 게이트 전극(20) 및 게이트 절연막(16)이 형성된다. 이 때, 게이트 전극(20)이 레지스트막(50a)의 양단부로부터 소정 치수로 사이드 에칭되어 형성되며, 또한 게이트 절연막(16)이 레지스트막(50a)의 폭과 대략 동일한 폭으로 형성되어, 소위 계단 형상이 얻어진다.
한편, N채널 TFT용 영역에서는, 동시에 그 영역의 주요부를 덮도록 하여 Al-Nd막과 SiO2막과의 커버 적층막(21)이 패터닝되도록 한다.
계속해서, 도 8의 (c)에 도시한 바와 같이, 레지스트막(50a)을 제거한 후, 투명 절연성 기판(10)의 전면에 B+이온을 주입함으로써, P채널용 반도체층(14Ⅱ)에B+이온이 주입된다. 예를 들면, 가속 에너지 10keV, 도우즈량 2×1015atoms/㎠의 조건에서 게이트 전극(20) 및 게이트 절연막(16)을 마스크로 하여, P채널용 반도체층(14Ⅱ)에 B+이온을 주입하고, 또한 가속 에너지 70keV, 도우즈량 2×1014atoms/㎠의 조건에서, 게이트 전극(20)을 마스크로 하여, 또한 게이트 전극(20)의 양측으로부터 외측 바로 아래의 게이트 절연막(16)을 통하여 P채널용 반도체층(14Ⅱ)에 B+이온을 주입한다. 이 때, B+이온의 도우즈량이 후의 N채널용 TFT를 형성하기 위한 P+이온의 도우즈량의 2배 정도가 되도록 한다.
이에 따라, P채널 TFT의 소스부(14a) 및 드레인부(14b)가 형성됨과 함께, LDD 구조가 형성된다. 또, N채널용 반도체층(14I)은 커버 적층막(21)에 의해 피복되어 있으므로, B+이온이 주입되지 않는다.
계속해서, 도 8의 (d)에 도시한 바와 같이, 도 8의 (c)의 구조 상에, P채널 TFT 영역을 덮고, 또한 N채널 TFT의 게이트 전극을 형성하기 위한 레지스트막(50b)을 형성한다. 계속해서, 이 레지스트막(50a)을 마스크로 하여, 상기한 P채널 TFT의 게이트 전극(20) 및 게이트 절연막(16)의 형성 방법과 마찬가지의 방법에 의해, Al-Nd 막 및 SiO2막으로 이루어지는 커버 적층막(21)을 에칭하여 N채널 TFT용의 게이트 전극(20b) 및 게이트 절연막(16b)을 형성한다.
이 때, P채널 TFT의 게이트 전극(20)의 형성과 동시에, 게이트 전극(20b)이레지스트막의 양단부로부터 사이드 에칭되며, 또한 게이트 절연막(16b)이 레지스트막(50b)의 폭 b와 대략 동일한 폭으로 형성된다.
계속해서, 도 8의 (e)에 도시한 바와 같이, 레지스트막(50b)을 제거한 후, 투명 절연성 기판(10)의 전면에 P+이온을 주입한다. 예를 들면, 가속 에너지 10keV, 도우즈량 1×1015atoms/㎠의 조건에서, 게이트 전극(20, 20b) 및 게이트 절연막(16, 16b)을 마스크로 하여 N채널용 반도체층(14I)에 P+이온을 주입한다. 또한, 가속 에너지 70keV, 도우즈량 5×1013atoms/㎠의 조건에서, 게이트 전극(20, 20b)을 마스크로 하고, 또한 게이트 전극(20, 20b)의 양측으로부터 외측 바로 아래 게이트 절연막(16, 16b)을 통하여 N채널용 반도체층(14I)에 P+이온을 주입한다.
이에 따라, N채널 TFT의 소스부(14c) 및 드레인부(14d)가 형성됨과 함께, LDD 구조가 형성된다. 또, P채널용 반도체층(14Ⅱ)에도 P+이온이 주입되지만, P채널용 반도체층(14Ⅱ)에는 P+이온의 2배 정도의 B+이온이 이미 주입되어 있으므로, n형으로 반전하지 않고, p형 그대로이다.
이와 같이, 레지스트막을 마스크로 하여 이온 주입을 행하지 않고, LDD 구조를 갖는 CMOSTFT가 형성된다.
그 후, 도 9의 (a)에 도시한 바와 같이, 도 8의 (e)의 구조에 엑시머 레이저를 조사함으로써, P+이온 및 B+이온을 활성화한다.
계속해서, 도 9의 (b)에 도시한 바와 같이, 도 9의 (a)의 구조 상에, 플라즈마 CVD에 의해 아래로부터 순서대로 막 두께가 60㎚인 SiO2막(22a)과 막 두께가 370 ㎚인 SiN막(22b)을 성막하여 제1 층간 절연막(22)을 형성한다. 계속해서, 제1 층간 절연막(22) 상에 레지스트막(50c)을 패터닝하고, 이 레지스트막(50c)을 마스크로 하여, 제1 층간 절연막을, 불소계 가스를 이용한 드라이 에칭에 의해 에칭하여 제1 컨택트홀(23)을 형성한다.
계속해서, 레지스트막(50c)을 제거한 후, 제1 층간 절연막(22) 및 컨택트홀(23)의 내면 상에 제2 도전막을 형성한다. 제2 도전막으로서는, 스퍼터링에 의해, 아래로부터 순서대로, 제1 Ti막, Al막 및 제2 Ti막을 각각 100㎚, 200㎚ 및 100㎚의 막 두께로 성막하면 된다.
계속해서, 제2 도전막 상에 레지스트막(50d)을 패터닝하고, 이 레지스트막(50d)을 마스크로 하여 제2 도전막을 염소계 가스를 이용한 드라이 에칭에 의해 에칭한다. 이에 따라, 소스부(14a, 14c) 및 드레인부(14b, 14d)와 전기적으로 접속되는 배선 전극(28)이 형성된다.
계속해서, 레지스트막(50d)을 제거한 후, 감광성 폴리이미드 등의 투명한 감광성 수지를 도포하고, 노광·현상을 행함으로써, N채널 TFT의 소스부(14c) 상에 제2 컨택트홀(24a)을 갖는 감광성의 수지 층간 절연막(24)을 형성한다.
계속해서, 수지 층간 절연막(24) 및 컨택트홀(24a)의 내면 상에 제3 도전막을 형성한다. 제3 도전막으로서는, 스퍼터링에 의해 막 두께가 70㎚인 ITO막을 성막한다. 계속해서, ITO막을 포토에칭에 의해 패터닝하여 투명한 화소 전극(26)으로 한다.
이상 설명한 바와 같이, 제3 실시예의 박막 트랜지스터 기판의 제조 방법에서는, 먼저, N채널 영역을 커버 적층막(21)으로 마스크한 상태에서, 또한 계단 형상의 게이트 전극(20) 및 게이트 절연막(16)의 구조를 마스크로 이용하여 B+이온을 주입함으로써, LDD 구조를 갖는 P채널 TFT를 형성한다. 이 때, B+이온의 도우즈량이 N채널용 TFT를 형성하기 위한 P+이온의 도우즈량의 2배 정도가 되도록 한다.
계속해서, N채널 TFT용의 계단형의 게이트 전극(20b) 및 게이트 절연막(16b)을 마스크로 하여, P+이온을 주입하여 N채널 TFT를 형성한다.
이와 같이 함으로써, CMOS의 TFT의 제조에 따른 불순물 주입 공정에서, 레지스트막을 마스크로 하여 불순물을 주입하는 공정이 없어지기 때문에, 이온 주입에 의해 레지스트막의 표층부에 변질층이 형성되어 레지스트막의 제거에 시간이 걸린다는 문제점은 발생하지 않게 된다.
또한, 종래 기술 2에서는, LDD 구조를 갖는 CMOSTFT의 제조 공정에서 8회의 마스크 공정이 필요하기 때문에, 본 실시예에서는 7회의 마스크 공정으로 제조할 수 있으므로, 생산 효율을 향상시킬 수 있다.
[제4 실시예]
도 10 및 도 11은 제4 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다. 제4 실시예가 제3 실시예와 다른 점은, P채널 TFT를 형성할 때에 게이트 전극 아래의 SiO2막을 에칭하지 않고 게이트 절연막으로 하고, P채널 TFT에서는 LDD를 형성하지 않는 것이다. 제3 실시예와 동일한 공정에서는, 그 상세한 설명을 생략한다.
제4 실시예의 박막 트랜지스터 기판의 제조 방법은, 도 10의 (a)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법에 의해, 도 8의 (a)와 동일한 구조를 얻는다.
계속해서, 도 10의 (b)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법에 의해, 게이트 절연막으로 되는 SiO2막(14a) 및 Al-Nd층을 성막하고, Al-Nd층 상에 레지스트막(50a)을 패터닝한다. 이 레지스트막을 마스크로 하여 Al-Nd 층을 에칭함으로써, 레지스트막의 양단부로부터 사이드 에칭이 생긴 P채널 TFT의 게이트 전극(20)을 형성한다. 이 때, 동시에 N채널 TFT 영역에서는, N채널용 반도체층(14I)을 덮는 커버 Al-Nd막(21a)이 형성된다.
계속해서, 도 10의 (c)에 도시한 바와 같이, 투명 절연성 기판(10)의 전면에 B+이온을 주입한다. 이 때, P채널 TFT 영역에서는, 게이트 전극(20)을 마스크로 하고, 또한 SiO2막을 통하여, P채널용 반도체층(14Ⅱ)에 p+층이 형성되어 소스부(14a) 및 드레인부(14b)가 형성된다. 또, 제3 실시예와 마찬가지로, B+이온의도우즈량이 후에 주입되는 P+이온의 도우즈량의 2배 정도가 되도록 한다.
한편, N채널 TFT 영역에서는, 커버 Al-Nd막(20a)이 마스크로 되므로, N채널용 반도체층(14I)에는 거의 B+이온이 주입되지 않는다.
계속해서, 도 10의 (d)에 도시한 바와 같이, P채널 TFT 영역의 주요부를 덮음과 함께, N채널 TFT의 게이트 전극을 형성하기 위한 레지스트막(50b)을 패터닝한다. 계속해서, 이 레지스트막(50b)을 마스크로 하여 커버 Al-Nd막(21a) 및 SiO2막(16)을 에칭한다. 이 때, 게이트 전극(20b)은 레지스트막(50b)의 양단부로부터 사이드 에칭하여 형성되며, 또한 게이트 절연막(16b)은 레지스트막(50b)과 대략 동일한 폭으로 형성된다. 또한, P채널 TFT 영역의 SiO2막(16)은 P채널용 반도체층(14Ⅱ)을 피복하는 게이트 절연막(16a)으로 되고, N채널 TFT 영역으로부터 분리된다.
계속해서, 레지스트막(50b)을 제거한 후에, 도 10의 (e)에 도시한 바와 같이, 투명 절연성 기판(10)의 전면에 제3 실시예와 마찬가지의 방법에 의해 P+이온을 2회 주입함으로써, LDD 구조를 갖는 N채널 TFT의 소스부(14c) 및 드레인부(14d)가 형성된다. 이 때, P채널 TFT의 소스부(14a) 및 드레인부(14b)에도 게이트 절연막(16a)을 통하여 P+이온이 주입되지만, 이미 P+이온의 2배 정도의 B+이온이 주입되어 있으므로, P채널 TFT의 소스부(14a) 및 드레인부(14b)는 p형 그대로이다.
계속해서, 도 11의 (a)에 도시한 바와 같이, 엑시머 레이저를 조사함으로써, 반도체층(14I, 14Ⅱ)에 각각 주입된 P+이온 및 B+이온의 활성화를 행한다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법으로, SiO2막(22a) 및 SiN막(22b)으로 이루어지는 제1 층간 절연막(22)을 성막하고, 레지스트막(50c)을 마스크로 하여, 제1 층간 절연막(22)을 에칭하여 제1 컨택트홀(23)을 형성한다. 이 때, P채널 TFT에서는, 제1 층간 절연막(22)의 아래에 게이트 절연막(16a)이 잔존하고 있으므로, N채널 TFT의 소스부(14c) 및 드레인부(14d)에 오버 에칭이 많이 걸려, 소스부(14c) 및 드레인부(14d)의 표층부가 에칭될 우려가 있다. 이 때문에, 제1 컨택트홀(23)을 형성하는 공정에서는, 에칭 선택비(SiO2막의 에칭 레이트/p-Si 막의 에칭 레이트)가 높은 조건에서 SiO2막(22a, 16)을 에칭하는 것이 바람직하다.
이와 같이 하여, 동일하게 도 11의 (c)에 도시한 바와 같이, P채널 TFT 영역에서는, P채널용 반도체층(14Ⅱ) 상의 컨택트홀(23)이 형성되는 부분 이외의 영역에 게이트 절연막(16a)이 피복하여 형성되며, 한편, N채널 TFT 영역에서는, N채널용 반도체층(14I) 상의 게이트 전극(20b) 아래의 채널부와 저농도 확산 영역인 LDD 구조 상에만 게이트 절연막(16b)이 형성된 구조가 형성된다.
계속해서, 도 11의 (c)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법에 의해, 배선 금속막을 성막하고, 레지스트막(50d)을 마스크로 하여, 이 배선 금속막을 에칭하여 배선 전극(28)을 형성한다.
계속해서, 도 11의 (d) 및 (e)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법에 의해, N채널 TFT의 소스부(14c)에 접속된 배선 전극(28) 상에 제2 컨택트홀(24a)을 갖는 감광성의 수지 층간 절연막(24)을 형성하고, 계속해서, N채널 TFT의 소스부(14c)에 접속된 배선 전극(28)에 접속되는 화소 전극(26)을 형성한다.
이상 설명한 바와 같이, 제4 실시예의 폴리실리콘 TFT의 제조 방법에서는, 먼저, N채널 TFT 영역이 커버 Al-Nd막(21a)으로 마스크되도록 하여, P채널 TFT용의 게이트 전극(20)을 형성한다. 이 때, 기초 SiO2막(16)(게이트 절연막)을 패터닝하지 않는다. 다음에, 레지스트막이 없는 상태에서, B+이온을 주입하여 LDD를 구비하고 있지 않은 P채널 TFT를 형성한다.
계속해서, N채널 게이트 전극(20b) 및 게이트 절연막(14c)을 계단 형상으로 형성하고, 이 구조를 마스크로 이용하여 P+이온을 주입함으로써, LDD 구조를 갖는 N채널 TFT를 형성한다.
P채널 TFT는, 주로 주변 회로에 사용되는 것이므로 오프 누설이 없고, 또한 핫 캐리어에 의한 열화가 거의 없기 때문에, 반드시 LDD 구조를 필요로 하지 않는다. 본 실시예의 박막 트랜지스터 기판의 제조 방법에서는, P채널 TFT에 LDD를 형성하지 않기 때문에, B+이온의 주입 시간을 단축할 수가 있어, 생산 효율을 향상시킬 수 있다.
또한, 종래 기술 2보다 마스크 공정을 1 공정 삭감할 수 있다. 또한, 상술한 제3 실시예와 마찬가지로, 레지스트막을 마스크한 상태에서 이온 주입을 행하지않으므로, 이온 주입에 의해 레지스트막의 표층부에 변질층이 형성되어 레지스트막의 제거에 시간이 걸린다는 문제점은 발생하지 않게 된다.
[제5 실시예]
도 12는 본 발명의 제5 실시예의 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다. 제5 실시예에서는, 반전 도핑에 따른 고도우즈량의 불순물 도핑 공정을 행하지 않아, 종래 기술 2보다 마스크 공정을 1 공정 삭감할 수 있다.
제3 및 제4 실시예와 동일한 공정에서는, 그 상세한 설명은 생략한다.
제5 실시예의 박막 트랜지스터 기판의 제조 방법은, 먼저, 도 12의 (a)에 도시한 바와 같이, 제3 실시예와 마찬가지의 방법에 의해, 도 8의 (a)와 동일한 구조를 얻는다.
그 후, 레지스트막(50)을 제거한 후, 막 두께가 110㎚인 게이트 절연막이 되는 SiO2막을 플라즈마 CVD에 의해 성막하고, 계속해서, 막 두께가 300㎚인 Al-Nd막을 스퍼터링에 의해 성막한다.
계속해서, 도 12의 (b)에 도시한 바와 같이, Al-Nd막 상에 레지스트막(60)을 패터닝하고, 이 레지스트막(60)을 마스크로 하여, Al-Nd막과 SiO2막을 에칭함으로써, N채널 TFT용의 게이트 전극(20b) 및 게이트 절연막(16b)을 형성한다. 이 때, 게이트 전극(20b)은 레지스트막(60)의 양단부로부터 사이드 에칭되어 형성되며, 또한 게이트 절연막(16b)은 레지스트막(60)과 대략 동일한 폭으로 형성된다. 또한, P채널 TFT 영역에서는, 동시에 P채널용 반도체층(14Ⅱ)을 덮는 Al-Nd막 및 SiO2막으로 이루어지는 커버 적층막(21b)이 형성된다.
계속해서, 도 12의 (c)에 도시한 바와 같이, 레지스트막(60)을 제거한 후, 투명 절연성 기판(10)의 전면에 P+이온을 주입한다. 예를 들면, 가속 에너지 10 keV, 도우즈량 1×1015atoms/㎠의 조건에서, 게이트 전극(20b) 및 게이트 절연막(16b)을 마스크로 하여 N채널용 반도체층(14I)에 P+이온을 주입한다.
계속해서, 가속 에너지 70keV, 도우즈량 5×1013atoms/㎠의 조건에서, 게이트 전극(20b)을 마스크로 하고, 또한 게이트 절연막(16b)을 통하여 N채널용 반도체층(14I)에 P+이온을 주입한다. 이에 따라, LDD 구조를 갖는 N채널 TFT의 소스부(14c) 및 드레인부(14d)가 형성된다. 이 때, P채널 TFT 영역은 커버 적층막(21b)에 의해 마스크되어 있으므로, P채널 반도체층(14Ⅱ)에는 불순물이 주입되지 않는다.
계속해서, 도 12의 (d)에 도시한 바와 같이, N채널 TFT 영역을 덮음과 함께, P채널 TFT용의 게이트 전극을 형성하기 위한 레지스트막(60a)을 패터닝하고, 이 레지스트막(60a)을 마스크로 하여 커버 적층막(21b) 내의 Al-Nd막만을 에칭하여 P채널 TFT용의 게이트 전극(20)을 형성한다.
계속해서, 도 12의 (e)에 도시한 바와 같이, 레지스트막(60a)의 일부를 산소 함유 플라즈마에 의해 애싱함으로써, P채널 TFT 영역의 게이트 전극용 레지스트막(60a)의 폭이 게이트 전극(20)의 폭보다 가늘게 되도록 한다.
계속해서, 이 상태에서 B+이온을, 이온 도핑 장치를 이용하여 가속 에너지 70keV, 도우즈량 3×1015atoms/㎠의 조건에서 게이트 전극(20)을 마스크로 하고, 또한 게이트 절연막(16)을 통하여 P채널용 반도체층(14Ⅱ)에 도핑한다. 이에 따라, P채널 TFT의 소스부(14a) 및 드레인부(14b)가 형성된다.
또, 도 12의 (d)의 게이트 전극(20)을 에칭에 의해 형성하는 공정에서, 게이트 전극(20)에 사이드 에칭이 발생하지 않은 조건을 이용하는 경우에는, 레지스트막(60a)의 일부를 산소 함유 플라즈마에 의해 애싱할 필요는 없다. 즉, B+이온의 주입 공정에서, 실질적으로 게이트 전극(20)이 마스크가 되도록 하면 된다.
이와 같이 하여, 이온 도핑함으로써, P채널 TFT 영역에서는, 게이트 전극(20)의 양측면 바로 아래로부터 외측의 P채널용 반도체층(14Ⅱ)에 B+이온이 도핑되므로, 오프셋 구조로 되지 않는다. 또한, P채널 TFT 영역에서는, 게이트 절연막(16)이 P채널용 반도체층(14Ⅱ)을 덮도록 하여 형성되어 있으므로, LDD 구조가 형성되지 않는다.
계속해서, 레지스트막(60a)을 제거한 후에, 상술한 제4 실시예의 도 11의 (a) 내지 (e)에 도시한 방법과 마찬가지의 방법에 의해, 박막 트랜지스터 기판을 제조할 수 있다.
이상과 같이, 제5 실시예의 박막 트랜지스터 기판의 제조 방법에서는, 먼저, P채널 영역을 커버 적층막(21b)으로 마스크한 상태에서, 또한 계단 형상의 게이트전극(20b) 및 게이트 절연막(16b)의 구조를 마스크로 이용하여, P+이온을 주입함으로써, LDD 구조를 갖는 N채널 TFT를 형성한다.
계속해서, N채널 TFT 영역을 마스크하고, 또한 P채널 TFT용의 게이트 전극을 형성하기 위한 레지스트막(60a)을 패터닝하고, 커버 적층막(21b) 내의 Al-Nd 막만을 에칭하여 게이트 전극(20)을 형성한다. 이 때, 게이트 전극(20)이 레지스트막에 대하여 사이드 에치되어 형성되는 경우에는, 레지스트막의 일부를 애싱하여 상부에서만 게이트 전극(20)의 측면이 노출되도록 한다.
계속해서, 레지스트막(60a)을 남긴 상태에서, P채널용 게이트 전극(20)의 양측 바로 아래로부터 외측의 P채널용 반도체층(14Ⅱ)에 도핑되도록 하여 B+이온을 주입하여 LDD 구조를 구비하고 있지 않은 P채널 TFT를 형성한다.
이와 같이 함으로써, 반전 도핑을 행하기 위해, 높은 도우즈량의 불순물 도핑을 행할 필요가 없게 된다. 또한, P채널 TFT에서는, LDD 구조를 형성하지 않기 때문에 불순물의 도핑 시간을 단축할 수 있다. 또한, 종래 기술 2보다 마스크 공정을 1 공정 삭감시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 박막 트랜지스터 기판에서는, 제2 도전막(배선 전극)이 화소 전극과 동일막으로 형성된 제1 도전막을 개재하여 드레인부에 전기적으로 접속되어 있다. 일반적으로, 화소 전극이 되는 제1 도전막은 스텝 커버리지가 좋은 상태에서 성막되는 특성을 갖고 있기 때문에, 층간 절연막을두껍게 함으로써 컨택트홀의 어스펙트비가 높아지는 경우에서도, 제1 도전막이 스텝 커버리지가 좋은 상태에서 컨택트홀 내에 형성된다.
따라서, 제2 도전막의 스텝 커버리지가 나쁜 경우에도, 제2 도전막은 제1 도전막을 개재하여 드레인부 등과 컨택트 저항이 낮은 상태에서 전기적으로 접속되도록 된다.

Claims (14)

  1. 절연성 기판과,
    상기 절연성 기판 상에 형성되며, 소스부 및 드레인부를 구비한 반도체층과,
    상기 반도체층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    유전율이 서로 다른 복수의 절연막의 적층막으로 이루어지며, 상기 게이트 전극 및 반도체층을 피복하는 층간 절연막과,
    상기 반도체층의 소스부 상의 상기 층간 절연막에 형성된 소스부 컨택트홀과,
    상기 반도체층의 드레인부 상의 상기 층간 절연막에 형성된 드레인부 컨택트홀과,
    상기 소스부 컨택트홀을 개재하여 상기 소스부에 접속된 화소 전극과,
    상기 드레인부 컨택트홀을 개재하여 상기 드레인부에 접속되며, 상기 화소 전극과 동일막으로 형성된 제1 도전막과,
    상기 제1 도전막을 개재하여 상기 드레인부에 접속된 제2 도전막
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 전극과 동일막으로 형성된 게이트 배선과,
    상기 게이트 배선 상의 상기 층간 절연막에 형성된 게이트 배선부 컨택트홀과,
    상기 게이트 배선부 컨택트홀을 개재하여 상기 게이트 배선에 접속되며, 상기 화소 전극과 동일막으로 형성된 제3 도전막과,
    상기 제3 도전막을 개재하여 상기 게이트 배선에 접속된 상기 제2 도전막과 동일막으로 형성된 제4 도전막
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 화소 전극은 ITO막 또는 SnO2막으로 이루어지며, 상기 게이트 전극은, 아래로부터 순서대로, 알루미늄(Al)막 또는 알루미늄(Al)을 포함하는 막과 고융점 금속막으로 구성되는 적층막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 층간 절연막은, 아래로부터 순서대로, 실리콘 산화막과 실리콘 질화막으로 구성된 적층막인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제3항에 있어서,
    상기 고융점 금속막은, 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 탄탈(Ta) 및 텅스텐(W)의 군으로부터 선택되는 어느 하나의 금속막, 또는 그 합금막인 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 층간 절연막은, 아래로부터 순서대로, 무기 절연막과 감광성의 수지 절연막으로 구성된 적층막인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 무기 절연막은, 실리콘 질화막 또는 실리콘 질화막을 포함하는 적층막인 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극의 양단부로부터 각각 0.3∼2㎛ 돌출된 돌출부를 구비함과 동시에,
    상기 반도체층은, 상기 게이트 전극 아래의 채널 영역과 소스부 또는 드레인부 사이에, 상기 소스부 또는 드레인부의 불순물 농도보다 낮은 저농도 불순물 영역을 갖고,
    또한, 상기 저농도 불순물 영역은, 상기 게이트 절연막의 돌출부의 아래에 상기 게이트 전극에 대하여 대칭인 상태로 형성되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  9. 절연 기판 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 갖는 일 도전형 채널 트랜지스터 및 반대 도전형 채널 트랜지스터를 구비한 박막 트랜지스터 기판으로서,
    상기 일 도전형 채널 트랜지스터의 상기 반도체층이, 상기 게이트 전극의 하부의 채널 영역과 LDD 영역과 소스부 및 드레인부로 구성되며, 상기 일 도전형 채널 트랜지스터의 상기 게이트 절연막이 상기 채널 영역 및 상기 LDD 영역 상에 패턴화되어 형성되어 있음과 함께,
    상기 반대 도전형 채널 트랜지스터의 상기 반도체층이, 상기 게이트 전극의 하부의 채널 영역과 소스부 및 드레인부로 구성되며, 상기 반대 도전형 채널 트랜지스터의 상기 게이트 절연막이, 상기 반대 도전형 채널 트랜지스터의 소스부 및 드레인부 상의 소정부를 제외하고, 상기 반대 도전형 채널 트랜지스터의 반도체층을 피복하여 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 절연성 기판 상에, 반도체층의 패턴을 형성하는 공정과,
    상기 반도체층 상에, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에, 게이트 전극을 형성하는 공정과,
    상기 반도체층의 소스부 및 드레인부가 되는 부분에 불순물을 도입하는 공정과,
    상기 반도체층 및 상기 게이트 전극 상에, 유전율이 서로 다른 복수의 절연막으로 구성되는 층간 절연막을 형성하는 공정과,
    적어도 상기 소스부 및 드레인부 상의 상기 층간 절연막에 컨택트홀을 형성하는 공정과,
    상기 층간 절연막 및 상기 컨택트홀의 내면 상에 투명 도전막을 형성하는 공정과,
    상기 투명 도전막 상에 금속막을 형성하는 공정과,
    상기 투명 도전막을 에칭 스톱층으로 하여, 상기 금속막을 패터닝함으로써, 상기 드레인부의 컨택트홀을 포함하는 부분에 배선 전극을 형성하는 공정과,
    상기 투명 전극을 패터닝하여, 상기 컨택트홀을 개재하여 상기 소스부에 접속되는 화소 전극을 형성함과 동시에, 상기 컨택트홀 내의 상기 투명 도전막을 개재하여 상기 드레인부에 접속되는 상기 배선 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 절연성 기판 상에, 반도체층의 패턴을 형성하는 공정과,
    상기 반도체층 상에, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에, 게이트 전극을 형성하는 공정과,
    상기 반도체층의 소스부 및 드레인부가 되는 부분에 불순물을 도입하는 공정과,
    상기 반도체층 및 상기 게이트 전극 상에, 유전율이 서로 다른 복수의 절연막으로 구성되는 층간 절연막을 형성하는 공정과,
    적어도 상기 소스부 및 드레인부 상의 상기 층간 절연막에 컨택트홀을 형성하는 공정과,
    상기 층간 절연막 및 상기 컨택트홀의 내면 상에 투명 도전막을 형성하는 공정과,
    상기 투명 도전막 상에 금속막을 형성하는 공정과,
    상기 소스부에 접속되는 화소 전극이 형성되는 부분의 막 두께가, 상기 드레인부에 접속되는 배선 전극이 형성되는 부분의 막 두께보다 얇게 되도록 하여, 상기 금속막 상에 레지스트막의 패턴을 형성하는 공정과,
    상기 레지스트막을 마스크로 하여, 상기 금속막 및 상기 투명 도전막을 에칭하여 상기 배선 전극을 형성하는 공정과,
    상기 화소 전극이 형성되는 부분의 레지스트막을 선택적으로 제거하고, 또한 상기 배선 전극이 형성되는 부분의 레지스트막을 잔존시키는 공정과,
    상기 배선 전극이 형성되는 부분의 레지스트막을 마스크로 하여, 상기 화소 전극이 형성되는 부분의 상기 금속막을, 상기 투명 도전막을 에칭 스톱막으로 하여 에칭하여 상기 화소 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용 반도체층의 패턴을 형성하는 공정과,
    상기 반도체층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과,
    상기 도전막 및 상기 게이트 절연막을 패터닝함으로써, 상기 반대 도전형 채널용 반도체층 상에, 아래로부터 순서대로, 반대 도전형 채널용 게이트 절연막과,상기 반대 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 반대 도전형 채널용 게이트 전극이 적층된 구조를 형성함과 동시에, 상기 일 도전형 채널용 반도체층을 피복하는 상기 게이트 절연막과 상기 도전막이 적층된 커버 적층막의 패턴을 형성하는 공정과,
    상기 반대 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하여, 소정의 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정과,
    상기 커버 적층막을 패터닝함으로써, 아래로부터 순서대로, 일 도전형 채널용 게이트 절연막과, 상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성하는 형성하는 공정과,
    상기 일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하여, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용반도체층의 패턴을 형성하는 공정과,
    상기 반도체층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과,
    상기 도전막을 패터닝함으로써, 상기 반대 도전형 채널용 반도체층 상에, 반대 도전형 채널용 게이트 전극을 형성함과 동시에, 상기 일 도전형 채널용 반도체층을 피복하는 커버 도전막의 패턴을 형성하는 공정과,
    상기 반대 도전형 채널용 게이트 전극을 마스크로 하며, 또한 상기 게이트 절연막을 통하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하고, 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정과,
    상기 커버 도전막 및 게이트 절연막을 패터닝함으로써, 아래로부터 순서대로, 일 도전형 채널용 게이트 절연막과, 상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성하는 공정과,
    일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하여, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 절연성 기판의 상측에, 일 도전형 채널용 반도체층 및 반대 도전형 채널용 반도체층의 패턴을 형성하는 공정과,
    상기 반도체층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극이 되는 도전막을 형성하는 공정과,
    상기 도전막 및 상기 게이트 절연막을 패터닝함으로써, 상기 일 도전형 채널용 반도체층 상에, 아래로부터 순서대로, 상기 일 도전형 채널용 게이트 절연막과,상기 일 도전형 채널용 게이트 절연막의 폭보다 가는 폭을 갖는 일 도전형 채널용 게이트 전극이 적층된 구조를 형성함과 동시에, 상기 반대 도전형 채널용 반도체층을 피복하는 상기 게이트 절연막과 상기 도전막이 적층된 커버 적층막의 패턴을 형성하는 공정과,
    상기 일 도전형 채널용 게이트 전극 및 게이트 절연막 중 적어도 어느 한쪽을 마스크로 이용하여, 일 도전형 불순물을 상기 일 도전형 채널용 반도체층에 도입하여, 소정의 일 도전형 채널용 소스부 및 드레인부를 형성하는 공정과,
    상기 커버 적층막에 반대 도전형 채널용 게이트 전극이 형성되는 영역을 획정함과 함께, 상기 일 도전형 채널용 반도체층 및 게이트 전극을 덮는 레지스트막을 패터닝하는 공정과,
    상기 레지스트막을 마스크로 하여 상기 적층 커버막을 에칭함으로써, 상기 레지스트막의 폭과 동등 이상이며, 또한 소정의 폭을 갖는 반대 도전형 채널용 게이트 전극을 형성하는 형성하는 공정과,
    상기 레지스트막 또는 상기 반대 도전형 채널용 게이트 전극을 마스크로 하여, 반대 도전형 불순물을 상기 반대 도전형 채널용 반도체층에 도입하고, 반대 도전형 채널용 소스부 및 드레인부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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