KR101123094B1 - 에칭 방법 및 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 실록산을 포함하는 층을 선택적으로 에칭하는 기술을 개시하고 있다. 본 발명은, 에칭시에 생기는 문제에 기인한 동작 불량 등이 저감된 반도체장치를 제공한다. 반도체 장치의 제조방법은 트랜지스터에 전기적으로 접속하는 도전층과, 그 도전층을 덮는 절연층을 형성과, 절연층 위에 형성된 마스크를 형성하는 단계와, 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계를 포함한다.
Figure 112007034634315-pct00004
반도체장치, 에칭, 실록산, 브롬화수소 가스

Description

에칭 방법 및 반도체장치의 제조방법{ETCHING METHOD AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 피처리물의 에칭 방법과, 도전층과 절연층이 적층된 구조를 포함하는 반도체장치의 제조방법에 관한 것이다.
발광 장치나 액정장치를 구동하기 위한 회로, 또는 연산 처리를 행하는 기능을 가지는 집적회로 등은, 도전층이나 절연층, 반도체층 등, 여러가지 층을 적층시킴으로써 제조되고 있다. 그 때문에, 적층구조의 차이에 따르는 기준면으로부터의 표면 높이의 격차, 즉 단차를 보인다. 그리고, 단차가 커지면, 그 단차를 피복하도록 층을 형성하는 것이 곤란하게 되어, 예를 들면 배선의 단절 등의 불량을 보이는 일이 있다. 또한 발광 장치에 있어서는, 단차에 기인해서 외부로 추출되는 발광스펙트럼의 어긋남 등을 보이는 것이 있다.
따라서, 단차를 완화할 수 있도록 하기 위해서, 화학적 기계적 연마법 등에 의해 표면을 평탄화하는 처리를 하거나, 또는 아크릴, 폴리이미드, 실록산 등의 자기평탄성을 가지는 재료를 사용해서 층을 형성하는 기술이 개발되어 있다.
이렇게 표면을 평탄화한 층을 설치함으로써 단차를 완화하기 위한 기술의 개발이 진행함에 따라, 형성한 층을 가공하기 위한 기술의 개발도 또한 필요하게 되고 있다. 예를 들면 특허문헌 1에서는, ＣＦ4과 N2과 Ａｒ으로 이루어지는 처리 가스를 사용해서 유기 폴리실록산막을 에칭하는 기술에 대해서 개시되어 있다.
본 발명은, 실록산을 포함하는 층을 선택적으로 에칭하는 기술에 대해서 제공하는 것을 과제로 한다. 또한 본 발명은, 에칭시에 생기는 문제에 기인한 동작 불량 등이 저감된 반도체장치를 제공하는 것을 과제로 한다.
본 발명의 반도체장치의 제조방법의 한 개는, 도전층과 절연층이 적층된 구조를 포함하는 피처리물을, 브롬화수소 가스를 포함하는 처리용 가스를 사용하여, 절연층을 에칭하는 단계를 포함한다.
본 발명의 반도체장치의 제조방법의 한 개는, 도전층과 절연층이 적층된 구조를 포함하는 피처리물 위에 마스크를 형성하는 단계와, 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계를 포함한다.
본 발명의 반도체장치의 제조방법의 한개는, 도전층과, 그 도전층을 덮는 절연층을 형성하든 단계와, 도전층의 일부가 노출하도록 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계를 포함한다.
본 발명의 반도체장치의 제조방법의 한개는, 트랜지스터에 전기적으로 접속하는 도전층과, 그 도전층을 덮는 절연층과, 절연층 위에 형성된 마스크를 형성하는 단계와, 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계르 포함한다.
본 발명의 반도체장치의 제조방법의 한개는, 트랜지스터에 전기적으로 접속하는 도전층과, 그 도전층을 덮는 절연층을 형성하는 단계와, 도전층의 일부가 노출하도록 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계를 포함한다.
본 발명의 발광 장치의 한 개는, 발광소자와, 그 발광소자를 구동하기 위해서 설치된 반도체장치를 가진다. 반도체장치는, 트랜지스터에 전기적으로 접속하는 도전층과, 그 도전층을 덮는 절연층을 형성하는 공정과, 도전층의 일부가 노출하도록 절연층을 선택적으로 에칭하는 공정을 가지는 제조방법에 의해 제조된 것이다. 여기에서, 절연층의 에칭은, 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 행한다.
본 발명을 실시함으로써, 실록산을 포함하는 층을 선택적으로 에칭할 수 있어, 실록산을 포함하는 층과 적층된 도전층이 과잉으로 에칭되어 버리는 것을 막을 수 있다. 또한 본 발명을 실시함으로써, 특히 실록산을 포함하는 층을 에칭할 때에, 그 절연층과 적층된 도전층이 과잉으로 에칭되어 버리는 것을 막을 수 있기 때문에, 에칭의 문제에 기인한 동작 불량이 저감된 반도체장치를 얻을 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 관하여 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 3a 내지 도 3c는 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 4a 및 도 4b는 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 5a 및 도 5b는 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 6a 및 도 6b은 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 7은 본 발명의 반도체장치의 제조방법의 일 실시예에 관하여 설명하는 도.
도 8은 본 발명을 적용한 발광 장치의 일 실시예에 관하여 설명하는 도.
도 9는 본 발명을 적용한 발광 장치에 포함되는 회로에 관하여 설명하는 도.
도 10은 본 발명을 적용한 발광 장치의 일 실시예에 관하여 설명하는 평면도.
도 11은 본 발명을 적용한 발광 장치의 프레임 동작의 일 실시예에 관하여 설명하는 도.
도 12a 내지 도 12c는 본 발명을 적용한 전자기기의 일 실시예에 관하여 설명하는 도.
도 13a 내지 도 13c는 본 발명의 유리한 효과에 대해서 조사한 실험에 관하여 설명 하는 도.
도 14a 및 도 14b는 주사전자현미경에 의해 관찰함으로써 얻어진 상을 도시한 도면.
이하, 본 발명의 일 실시예에 관하여 설명한다. 단, 본 발명은 많은 다른 실시예으로실시하는 것이 가능해서, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 이와 같은 변경 및 변화가 후술하는 본 발명의 범위에서 일탈하지 않으면, 본 발명에 포함되는 것으로 해석된다.
(실시형태1)
본 발명의 일 실시예에 대해서 도 1을 사용하여 설명한다.
본 발명의 에칭 방법은, 실록산을 포함하는 층을, 브롬화수소 가스(ＨＢｒ 가스)을 포함하는 처리용 가스를 사용해서 에칭하는 공정을 포함한다.
여기에서, 실록산이란, 규소(Ｓｉ), 산소(O), 수소(H) 등의 원소를 포함하는고, Ｓｉ-O-Ｓｉ결합(실록산 결합)을 더 포함하는 화합물이다. 실록산의 구체적인 예로서는, 하기 일반식 (1)과 같은 사슬형 실록산 외에, 하기 일반식(2)과 같은 고리 형상 실록산 등의 화합물을 들 수 있다.
[화학식 1]
Figure 112007034634315-pct00001
[화학식 2]
Figure 112007034634315-pct00002
여기에서, 수소는, 메틸기 등의 알킬기 외에, 페닐기 등의 아릴기 등으로 치환되어 있어도 되며, n은 자연수이다.
또한 "실록산을 포함하는 층"이란, 실록산을 사용해서 형성된 층을 적어도 한 층 포함하는 단층 혹은 다층의 층이다. 여기에서, 층의 형성 방법에 대해서 특별하게 한정은 없다. 이 층은, 도포법 외에, 잉크젯법 등의 방법을 사용해서 형성된 층이라도 된다. 또한 실록산을 포함하는 층의 형성후, 가열처리를 해도 된다.
도전층(301)과, 실록산을 포함하는 층(302)이 적층된 구조를 포함하는 피처리물(도1a)에 대해서, ＨＢｒ 가스를 포함하는 처리용 가스를 사용하여, 절연층(302)을 선택적으로 에칭함에 의해(도 1b 참조), 도전층(301)과 절연층(302)의 선택비가 높은 에칭을 하는 것이 용이해진다. 즉, 절연층(302)의 에칭에 따라 도전층(301)이 과잉으로 에칭되어 버리는 것을 막을 수 있다. 또한, 절연층(302) 중 특히 에칭할 필요한 없는 부분 위에는 마스크(303)가 설치되어 있다. 또한, 마스크는, 절연층(302)을 원하는 형상으로 가공할 수 있게 형상화된 것이다. 예를 들면 레지스트와 같은 감광성 수지로 이루어지는 것을 사용할 수 있다. 여기에서, 에칭 방법에 대해서 특별하게 한정은 없다. 유도 결합형 플라즈마(ＩＣＰ) 방식 외에, 용량결합형 플라즈마(ＣＣＰ) 방식, 전자 사이클로트론 공명 플라즈마(ＥＣＲ) 방식, 반응 이온 에칭(ＲＩＥ) 방식 등을 사용할 수 있다.
도전층(301)은, 티타늄(Ｔｉ) 외에, 알루미늄(Ａｌ), 몰리브덴(Ｍｏ) 등으로부터 선택되는 1 또는 2 이상의 금속을 사용해서 형성되어 있는 것이 바람직하다. 이것에 의해, 도전층(301)과 절연층(302)의 선택비가 보다 높아진다.
또한 처리용 가스에는, ＨＢｒ 가스 외에, 산소 가스(O2 가스), 또는 4불화 탄소 가스(ＣＦ4 가스), 6불화 유황 가스(ＳＦ6 가스) 등으로부터 선택된 1 또는 2 이상의 가스가 포함되어 있는 것이 바람직하다. 절연층(302)에 탄소(C)가 포함되어 있을 경우, O2 가스를 포함함으로써 탄소를 ＣＯ 또는 ＣＯ2 등의 가스로서 배기시킬 수 있어, 탄소에 기인한 에칭 속도의 저하 등을 막을 수 있다. ＣＦ4 가스를 포함시킴으로써, 도전층(301)과 절연층(302)의 선택비가 보다 높아져, 절연층(302)을 선택적으로 에칭하는 것이 보다 용이해진다. 또한 ＨＢｒ 가스와 ＣＦ4 가스는, 혼합비가 ＨＢｒ/ＣＦ4=5 내지 8이 되도록 포함되어 있는 것이 바람직하다. 이것에 의해, 도전층(301)과 절연층(302)의 선택비가 한층 더 높아진다. 또한 에칭시의 압력은 2Pa 미만이 되도록 조정하는 것이 바람직하고, 1.7Pa 이하가 되도록 조정하는 것이 더욱 바람직하다. 이렇게 압력을 조정함으로써, 실록산에 기인한 잔류물이 생기는 것을 억제할 수 있다.
또한, 도전층(301)과 절연층(302)은, 각각, 단층 외에, 다층이라도 개의치 않는다. 예를 들면 도전층(301)은 알루미늄으로 이루어지는 층과 티타늄으로 이루어지는 층이 적층된 층이어도 된다. 절연층(302)은, 실록산을 포함하는 층과 산화 규소 등의 절연물로 이루어진 층이 적층된 층이라도 된다.
(실시형태2)
본 발명의 반도체장치의 제조방법의 일 실시예에 대해서 도 2 내지 도 6을 사용하여 설명한다.
기판(100) 위에 절연층(101a)을 형성한다. 절연층(101a) 위에 적층하도록 절연층(101b)을 더 형성한다. 절연층 101a는, 불순물이 확산하기 어려운 층인 것이 바람직하고, 예를 들면 질화규소, 또는 산소를 포함하는 질화규소 등으로 이루어진 층인 것이 바람직하다. 또한 절연층 101b은, 나중의 공정에서 형성하는 반도체층과의 사이에 생기는 응력차이가 작아지는 것과 같은 층인 것이 바람직하다. 예를 들면 산화 규소, 또는 미량의 질소를 포함하는 산화 규소 등으로 이루어지는 층인 것이 바람직하다. 여기에서, 절연층 101a, 101b의 형성 방법에 대해서 특별하게 한정은 없고, 플라즈마 CVD법, 감압 ＣＶＤ법, 스퍼터링법, ＰＶＤ법 등을 사용해서 형성하면 된다. 또한 기판(100)에 대해서 특별하게 한정은 없다. 유리, 석영 등의 절연체로 이루어진 기판 외에, 실리콘, ＳＵＳ 등으로 이루어진 기판 위에 절연층을 설치한 것 등을 사용해도 된다. 또한 이밖에, 폴리에틸렌테레프탈레이트(ＰＥＴ), 폴리에틸렌나프탈레이트(ＰＥＮ) 등의 플라스틱 등으로 이루어지고 가요성을 가지는 기판을 사용해도 된다.
이어서, 절연층(101b) 위에 반도체층(102)을 형성한다. 반도체층(102)에 대해서 특별하게 한정은 없다. 비정질 반도체 또는 결정질 반도체의 어느 하나, 또는 비정질 성분과 결정질 성분의 양쪽을 포함하는 반도체를 사용해서 형성해도 된다. 이밖에, 미결정 반도체 혹은 마이크로 크리스탈로 부르는 세미 아모퍼스 반도체(ＳＡＳ)라도 된다(도 2a).
ＳＡＳ는, 비정질과 결정 구조(단결정, 다결정을 포함한다)의 중간적인 구조를 갖는다. SAS는 자유에너지적으로 안정한 제3 상태를 가지는 반도체이며, 단거리 질서를 가져 격자변형을 가지는 결정질한 영역을 포함하고 있다. 적어도 SAS 막 중의 일부의 영역에는, 0.5～20nm의 결정 영역을 관측할 수 있다. 라만 스펙트럼이 520cm-1보다도 저파수측으로 시프트하고 있다. X선회절에서는 규소 결정격자에 유래하게 되는 (111), (220)의 회절 피크가 관측된다. 댕글링 본드를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. ＳＡＳ는, 규화물 기체를 글로방전분해(플라즈마 CVD)해서 형성한다. 실란계 가스로서는, ＳｉＨ4, 그 밖에도 Ｓｉ2H6, ＳｉＨ2Ｃｌ2, ＳｉＨＣｌ3, ＳｉＣｌ4, ＳｉＦ4 등을 사용하는 것이 가능하다. 또한 F2, ＧｅＦ4을 혼합시켜도 된다. 이 규화물 기체를 H2, 또는, H2과 Ｈｅ, Ａｒ, Ｋｒ, Ｎｅ로부터 선택된 일종 또는 복수종의 희가스 원소로 희석해도 된다. 희석율은 2～1000배의 범위이다. 가해진 압력은 개략 0.1Pa～133Pa의 범위이다. 전원 주파수는 1MHz～120MHz, 바람직하게는 13MHz～60MHz이다. 기판 가열온도는 300℃ 이하가 바람직하고, 100～200℃의 기판 가열온도에서도 형성가능하다. 여기에서, 주로 성막시의 불순물 원소로서, 산소, 질소, 탄소 등의 대기성분에 유래하는 불순물은 1×1020cm-3 이하로 하는 것이 바람직하고, 특히, 산소 농도는 5×1019 cm-3 이하, 바람직하게는 1×1019cm-3 이하가 되도록 하는 것이 바람직하다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자왜곡을 한층 더 조장시킴으로써 안정성이 증가하여 양호한 ＳＡＳ를 수득할 수 있다. 또한, 반도체막으로서 불소계 가스로 형성되는 ＳＡＳ층에 수소계 가스에서 형성되는 ＳＡＳ층을 더 적층해도 된다.
비정질 반도체로서는, 대표적으로는 수소화 아모퍼스 실리콘을 들 수 있다. 또한 결정성 반도체로서는 대표적으로는 폴리실리콘 등을 들 수 있다. 폴리실리콘에는, 800℃ 이상의 프로세스 온도를 경과해서 형성되는 폴리실리콘을 주재료로서 사용한 소위 고온 폴리실리콘이나, 600℃ 이하의 프로세스 온도에서 형성되는 폴리실리콘을 주재료로서 사용한 소위 저온 폴리실리콘, 또한 결정화를 촉진하는 원소 등을 첨가해 결정화시킨 폴리실리콘 등을 포함하고 있다.
반도체층(102)으로서 결정질 반도체로 이루어진 반도체층을 사용할 경우, 그 반도체층의 형성 방법에 대해서 특별하게 한정은 없다. 레이저 결정화법, 열결정화법, 또는 니켈 등의 결정화를 조장하는 금속 원소를 사용한 열결정화법 등 중에서 적당하게 선택된 결정화 방법을 사용해서 비정질 반도체층을 결정화시켜, 형성할 수 있다. 이때, 복수의 결정화 방법을 조합하여 사용하여도 되고, 예를 들면 열결정화를 행한 후 더 레이저 결정화를 행해도 된다. 또한 높은 가열온도에 견딜 수 있는 기판을 사용하고 있는 경우에는, 결정질 반도체를 퇴적시키는 성막 방법을 사용해서 반도체층(102)을 형성해도 된다.
열결정화법에 있어서의 가열방법에 대해서 특별하게 한정은 없고, 퍼니스, 래피드 서멀 어닐(ＲＴＡ)법 등을 사용할 수 있다. ＲＴＡ법은, 고온의 가스를 이용한 가스 ＲＴＡ법이어도 좋고, 강한 광을 조사하는 램프 ＲＴＡ법이라도 된다.
또한 결정화를 조장하는 금속 원소의 도입 방법에 대해서 특별하게 한정은 없다. 결정화를 조장하는 금속을 포함하는 층을 스퍼터링법 등을 사용해서 결정화를 조장하는 금속 원소를 포함하는 층을 비정질 반도체위에 설치하는 방법 외에, 결정화를 조장하는 금속 원소를 포함하는 금속염 용액을 비정질 반도체 위에 도포함으로써 결정화를 조장하는 금속 원소를 포함하는 층을 비정질 반도체 위에 설치하는 방법을 사용해도 된다. 여기에서, 결정화를 조장하는 금속 원소로서는, 니켈, 팔라듐 등을 사용할 수 있다. 또한 금속염 용액으로서는, 니켈을 포함하는 초산염 용액 등을 들 수 있다.
또한 레이저 결정화법에 관해서도 특별하게 한정은 없다. 연속발진형 또는 펄스 발진형의 레이저의 어느 한가지 또는 양쪽을 사용하는 레이저 결정화 방법이 사용될 수 있다. 또한 레이저 매질에 관해서도 특별하게 한정은 없다. 엑시머 레이저, 아르곤 레이저, 크립톤 레이저, Ｈｅ-Ｃｄ 레이저, YAG 레이저, ＹＶＯ4 레이저, ＹＬＦ 레이저, ＹＡｌＯ3 레이저, Y2O3 레이저, 유리 레이저, 루비 레이저, Ｔｉ:사파이어 레이저 등 여러가지 레이저 매질의 레이저를 사용할 수 있다. 연속발진형의 레이저로서는, 예를 들면 Ｎｄ:ＹＶＯ4 레이저(기본파 1064nm)의 제2고조파(532nm)나 제3고조파(355nm)을 들 수 있다. 이렇게 기본파의 제2고조파～ 제4고조파의 레이저빛을 조사함으로써 대입경의 결정을 얻을 수 있다. 또한 펄스 발진형의 레이저를 사용하는 경우에는, 레이저빛의 발진 주파수를 0.5MHz 이상으로 하고, 보통 이용되고 있는 몇십 Hz～몇백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용해서 레이저 결정화를 행함으로써 주사 방향을 향해서 연속적으로 성장한 결정립을 가지는 반도체층을 형성할 수 있다.
또한, 비정질 반도체층에 수소가 많이 포함되어 있는 경우에는, 함유 수소 농도가 1×1020ａｔｏmｓ/cm3 이하가 되도록 질소 등의 반응성이 낮은 가스 중에서 비정질 반도체층을 가열하는 처리를 행한 후 레이저 결정화를 위한 처리를 하는 것이 바람직하다. 이것에 의해, 레이저 결정화법을 사용했을 때에 생실 수 있는 층의 손상을 막을 수 있다. 또한 레이저 결정화를 희가스나 질소 등의 불활성 가스 분위기중에서 행함으로써 반도체층 표면의 거칠음를 저감할 수 있다.
이상과 같이 해서 반도체층(102)을 형성한다. 이와 관련하여 금속 원소를 사용해서 결정화를 행했을 경우, 결정화후에 반도체층(102) 중에 포함되어 있는 금속 원소를 저감 또는 제거하는 것이 바람직하다. 금속 원소를 저감 또는 제거함으로써보다 양호한 특성을 나타내는 트랜지스터를 얻을 수 있다. 이러한, 반도체층(102) 중에 포함되어 있는 금속 원소를 저감 또 제거하기 위한 처리를 게터링이라고 한다. 게터링의 방법에 대해서 특별하게 한정은 없고, 다음과 같은 방법으로 행할 수 있다. 우선, 반도체층(102)의 윗쪽에 비정질 반도체층을 형성한 후, 가열처리를 행한다. 가열처리의 처리 온도는, 반도체층(102)에 포함된 금속이, 그 윗쪽에 설치된 비정질 반도체층에 확산할 수 있도록 하는 온도가 되도록 조절하는 것이 바람직하다. 또한 가열방법에 대해서 특별하게 한정은 없고, 퍼니스 또는 ＲＴＡ 등을 사용할 수 있지만, ＲＴＡ를 사용한 쪽이 가열처리 시간을 단시간으로 할 수 있기 때문 에 바람직하다. 가열에 의해 비정질 반도체층으로 금속 원소는 이동한다. 또한, 이 때, 비정질 반도체층의 일부가 결정화하는 경우가 있다. 가열후 불필요하게 된 비정질 반도체층은, 에칭해서 제거한다. 이때, 반도체층(102)과 비정질 반도체층의 사이에는 얇은 산화막이 설치되는 것이 바람직하다. 이것에 의해, 비정질 반도체층을 선택적으로 에칭하는 것이 용이하게 된다. 얇은 산화막은, 반도체층(102), 비정질 반도체층의 각각과 고선택비적인 에칭을 하는 것이 용이한 막인 것이 바람직하다. 예를 들면, 반도체층(102), 비정질 반도체층이 모두 규소인 경우에는, 산화 규소인 것이 바람직하다. 또한 비정질 반도체층, 산화막의 에칭은, 용액을 사용한 습식에 의해 행하는 것이 바람직하다. 비정질 반도체층은, 예를 들면 테트라 메틸 암모늄 하이드로 옥사이드(ＴＭＡＨ) 혹은 염소기 등의 용액을 사용해서 에칭하는 것이 바람직하다. 또한 산화막은 불산 등의 용액을 사용해서 에칭하는 것이 바람직하다. 이것에 의해, 고선택비로 에칭할 수 있다.
반도체층(102)에는, 붕소 또는 인 등, 도전성을 부여하기 위한 불순물 원소를 첨가해도 된다. 이것에 의해 트랜지스터의 임계치를 조절할 수 있다.
다음에 반도체층(102)을 가공하여, 원하는 형상의 반도체층 103, 반도체층 104, 반도체층 105, 및 반도체층 106을 각각 형성한다. 가공 방법에 대해서 특별하게 한정은 없고, 예를 들면 반도체층(102) 위에 레지스트 마스크를 형성한 후, 불필요한 반도체층(102)을 에칭하는 방법을 사용해서 하면 된다. 여기에서, 에칭 방법에 대해서 특별하게 한정은 없고, 드라이에칭법 또는 웨트에칭법의 어느 것을 사용해서 행해도 된다. 또한 레지스트 마스크의 형성 방법에 관해서도 특별하게 한정 은 없고, 포토리소그래픽법 외에, 잉크젯법과 같이 액적을 토출하는 타이밍과 위치를 제어하면서 묘화해서 원하는 형상의 마스크를 형성하는 방법을 사용해도 된다.
다음에 반도체층 103, 반도체층 104, 반도체층 105, 및 반도체층 106을 덮도록 게이트 절연층(107)을 형성한다. 게이트 절연층(107)은 게이트 절연층으로서 기능한다. 게이트 절연층(107)의 형성 방법에 대해서 특별하게 한정은 없고, 플라즈마 CVD법, 감압 ＣＶＤ법, 스퍼터링법, ＰＶＤ법 등을 사용해서 형성하면 된다. 이밖에, 반도체층 103, 반도체층 104, 반도체층 105, 및 반도체층 106의 표면을 산화시켜서 게이트 절연층(107)을 형성해도 된다. 또한 게이트 절연층(107)은 산화 규소 또는 질화규소, 또는 질소를 포함하는 산화 규소, 또는 산소를 포함하는 질화규소 등을 사용해서 형성하면 된다. 또한 게이트 절연층(107)은 단층 또는 다른 물질로 이루어지는 층이 적층된 다층으로 이루어진 층의 어느 것이라도 개의치 않는다.
다음에 게이트 절연층(107)과, 반도체층 103, 반도체층 104, 반도체층 105, 및 반도체층 106의 각각이 중첩한 부분의 윗쪽에, 게이트 절연층(107)과 접하도록, 제1 도전층(108)을 형성한다. 그리고 제1 도전층(108)과 적층하도록 제2 도전층(109)을 형성한다. 제1 도전층(108)과 제2 도전층(109)은, 각각 다른 도전물을 사용해서 형성되어 있는 것이 바람직하다. 제1 도전층(108)은, 게이트 절연층(107)과의 밀착성이 좋은 도전물을 사용해서 형성되는 것이 바람직하며, 예를 들면 질화 티타늄, 질화 탄탈륨, 티타늄, 탄탈륨 등을 사용해서 형성되어 있는 것이 바람직하다. 또한 제2 도전층(109)은, 저항율이 낮은 도전물을 사용해서 형성되어 있는 것이 바람직하며, 예를 들면 텅스텐(W), 몰리브덴(Ｍｏ), 알루미늄(Ａｌ), 구리(Ｃｕ), 또는 이것들의 금속을 주성분으로서 포함하는 합금, 또는 금속 화합물 등을 사용해서 형성되어 있는 것이 바람직하다. 합금으로서는, 알루미늄과 규소의 합금, 알루미늄과 네오듐과의 합금 등을 들 수 있다. 또한 금속 화합물로서는 질화 텅스텐 등을 들 수 있다. 여기에서, 제1 도전층(108)과 제2 도전층(109)의 형성 방법에 대해서 특별하게 한정은 없고, 스퍼터링법, 증착법 등, 어느쪽의 방법을 사용해도 된다(도 2b).
다음에, 마스크 110a, 마스크 110b, 마스크 110c, 마스크 110d, 마스크 110e, 및 마스크 110f를 각각, 제2 도전층(109) 위에 형성한다. 그리고, 제1 도전층(108)과 제2 도전층(109)을 에칭하여, 제1 도전층 121, 제1 도전층 122, 제1 도전층 123, 제1 도전층 124, 제1 도전층 125, 제1 도전층 126, 제2 도전층 111, 제2 도전층 112, 제2 도전층 113, 제2 도전층 114, 제2 도전층 115, 제2 도전층 116을, 각각 도전층의 측벽이 각각의 도전층의 수평면에 대하여 경사를 가지도록 하는 형상이 되도록 형성한다(도 2c). 다음에 마스크 110a 내지 110f를 설치한 채, 제2 도전층 111 내지 116을 선택적으로 에칭하여, 제2 도전층 131 내지 136을 형성한다. 이때, 제2 도전층 131 내지 136은, 각각의 도전층의 측벽이 각각의 도전층의 수평면에 대하여 수직하게 되도록 이방성이 높은 조건에서 에칭해 가공하는 것이 바람직하다. 이것에 의해, 제2 도전층 111 내지 116의 측벽의 경사부가 제거된다. 이렇게 하여, 제1 도전층 121 내지 126의 각각의 위에, 각각의 제1 도전층보다도 내측에, 측벽을 가지는 제2 도전층 131 내지 136이 각각 적층되어서 이루어지는 전극 및 접속부가 형성된다. 구체적으로는, 제1 도전층 121과 제2 도전층 131로 이루어 지는 전극 117, 제1 도전층 122과 제2 도전층 132로 이루어지는 전극 118, 제1 도전층 124과 제2 도전층 134로 이루어지는 전극 127, 제1 도전층 125과 제2 도전층 135로 이루어지는 전극 128, 제1 도전층 126과 제2 도전층 136으로 이루어지는 전극 129, 제1 도전층 123과 제2 도전층 133으로 이루어지는 접속부 130이 각각 형성된다. 전극 117, 127, 128, 129은, 각각 게이트 전극으로서 기능한다(도 2d).
또한, 각각의 도전층을 에칭할 때에 적용하는 드라이에칭의 방식에 대해서 특별하게 한정은 없지만, 유도 결합형 플라즈마(ＩＣＰ) 방식을 사용해서 에칭하는 것이 바람직하다. 또한 에칭에 사용하는 가스는, 에칭하는 도전물에 의해 적당하게 선택하면 되지만, Ｃｌ2, ＢＣｌ3, ＳｉＣｌ4 혹은 ＣＣｌ4 등의 염소계 가스, ＣＦ4, ＣＦ5, ＳＦ6 혹은 ＮＦ3 등의 불소계 가스 또는 O2, Ａｒ 중에서 1 또는 2 이상 선택해서 사용하면 된다.
또한 마스크 110a, 110b, 110c, 110d, 및 110f는, 각각, 원하는 형상으로 형성한 후, 더 애싱을 행함으로써, 가늘어지게 해서 형성된 마스크이라도 된다. 이러한 마스크를 사용함으로써, 보다 미세한 형상의 전극을 형성할 수 있고, 그 결과, 채널길이가 짧은 트랜지스터를 얻을 수 있다. 그리고, 채널길이가 짧은 트랜지스터를 제조함으로써 보다 고속에서 동작하는 회로를 얻을 수 있게 된다.
다음에 전극 117, 118, 127, 128, 129, 접속부 130을 마스크로 하여, n형을 부여할 수 있는 불순물 원소를 첨가하여, 제1 n형 불순물 영역 140a, 140b, 141a, 14lb, 142a, 142b, 142c, 143a, 143b을 설치한다. n형을 부여할 수 있는 불순물 원 소에 대해서 특별하게 한정은 없고, 인, 비소 등을 사용할 수 있다(도 3a).
다음에 반도체층 103을 덮는 마스크 153a, 반도체층 106을 덮는 마스크 153d, 및 반도체층 105의 일부를 덮는 마스크 153b, 마스크 153c을 형성한다. 마스크 153a, 153b, 153c, 153d, 제2 도전층 132을 마스크로 하여 n형을 부여하는 불순물 원소를 첨가하여, 제1 n형 불순물 영역보다도 농도가 높은 제2 n형 불순물 영역 144a, 144b, 147a, 147b, 147c과 함께, 제1 n형 불순물 영역과 동등 또는 제2 n형 불순물 영역의 농도보다도 낮은 농도인 제3 n형 불순물 영역 145a, 145b, 148a, 148b, 148c, 148d를 각각 설치한다. 여기에서, 제2 n형 불순물 영역 147a, 147b, 147c, 147d는, 각각, 제1 n형 불순물 영역 142a, 142b, 142c에 있어서, n형을 부여하는 불순물 원소가 더 첨가된 영역이다(도 3b).
다음에 마스크 153a, 153b, 153c 및 153d를 제거하여, 반도체층 103을 덮는 마스크 155a, 반도체층 105을 덮는 마스크 155b을 형성한다. 마스크 155a, 마스크 155b, 전극 117 및 전극 129을 마스크로 하여 p형을 부여하는 불순물 원소를 첨가하여, 제1 p형 불순물 영역 160a, 160b, 163a, 163b, 제2 p형 불순물 영역 161a, 16lb, 164a, 164b을 설치한다. 제2 p형 불순물 영역 161a, 16lb, 164a, 164b은, 전극 117 및 전극 129의 형상을 반영하여, 제1 p형 불순물 영역 160a, 160b, 163a, 163b보다 저농도가 되도록 자기정합적으로 설치된다. 여기에서, p형을 부여하는 불순물 원소에 대해서 특별하게 한정은 없고, 붕소 등을 사용할 수 있다(도 3c).
이상과 같이 하여, 소스 혹은 드레인으로서 기능하는 불순물 영역이 설치되는 동시에, 채널이 형성되는 영역 146, 149a, 149b, 162, 165도 설치된다.
제2 n형 불순물 영역 144a, 144b, 147a, 147b, 147c은 n채널형 트랜지스터의 소스 또는 드레인으로서 기능한다. 제1 p형 불순물 영역 160a, 160b, 163a, 163b은 p채널형 트랜지스터의 소스 또는 드레인으로서 기능한다. 그리고, 드레인으로서 기능하는 영역과 채널 형성 영역의 사이에, 제3 n형 불순물 영역 145a, 145b, 제2 p형 불순물 영역 161a, 16lb, 164a, 164b을 각각 설치함으로써, 드레인으로부터의 전계를 완화하여, 핫캐리어에 기인한 트랜지스터의 열화를 억제할 수 있다. 또한 드레인으로서 기능하는 영역과 채널 형성 영역의 사이에 제3 n형 불순물 영역 148a, 148b, 148c, 148d를 설치함으로써, 핫캐리어에 기인한 트랜지스터의 열화를 억제하는 동시에, 오프 전류를 저감할 수 있다. 이렇게 하여, 드레인으로부터의 전계를 완화할 수 있는 트랜지스터를 제조할 수 있다.
또한, 트랜지스터의 제조방법이나, 구조는 본 실시형태에서 나타낸 것에 한정 되는 것은 아니다. 예를 들면 게이트 전극으로서 기능하는 도전층의 측벽에 사이드월을 설치함으로써 제조한 LDD 구조의 트랜지스터 등이라도 된다. 또한 복수의 게이트 전극을 가지도록 하는 멀티 게이트형의 트랜지스터이어도 좋고, 단일 게이트형의 트랜지스터라도 된다.
트랜지스터를 제조후, 첨가한 불순물을 활성화 하기 위한 처리를 행하는 것이 바람직하다. 활성화하기 위한 처리에 대해서 특별하게 한정은 없고, 퍼니스 또는 래피드 서멀 어닐법, 레이저 조사법 등을 사용해서 행할 수 있다. 또한 퍼니스 또는 래피드 서멀 어닐법 등에 의해 불순물을 활성화할 경우, 게이트 전극이 산화되기 어려웁게, 질소 가스 또는 불활성 가스의 분위기에서 처리하는 것이 바람직하 다. 또한 다음에 기재하는 것 같은 제1 절연층 167을 설치한 후에 활성화를 위한 처리를 행하는 경우에는, 제1 절연층 167에 의해 게이트 전극의 산화를 더 한층 막을 수 있어, 바람직하다.
다음에 트랜지스터를 덮도록, 제1 절연층 167을 형성한다. 제1 절연층 167에 대해서 특별하게 한정은 없고, 산화 규소나 질화규소 등을 사용해서 형성할 수 있다. 또한 산화 규소에는 질소가 함유되어 있어도 되고, 질화규소에는 산소가 함유되어 있어도 된다(도 4a).
다음에 제1 절연층 167과 적층하도록 제2 절연층 168을 형성한다. 제2 절연층 168에 대해서 특별하게 한정은 없고, 산화 규소나 질화규소 등을 사용해서 형성 할 수 있다. 또한 산화 규소에는 질소가 함유되어 있어도 되고, 질화규소에는 산소가 함유되어 있어도 된다(도 4a).
다음에 수소분위기에서 열처리를 하여, 수소화를 행한다. 단, 제2 절연층 168을 수소를 포함하는 질화규소를 사용해서 형성함으로써 제2 절연층 168에 포함되는 수소를 이용한 수소화처리를 할 수 있다. 이 경우, 반드시 수소 분위기에서 열처리를 행할 필요는 없고, 질소 가스 또는 불활성 가스 분위기에서 열처리를 행해도 된다. 또한, 수소를 포함하는 질화규소는, 예를 들면 실란계 가스와 암모니아 가스, 아산화질소 가스를 사용해서 플라즈마 CVD법에 의해 성막함으로써 얻어진다. 또한 본 공정에 있어서의 열처리 온도는, 350℃～500℃라고 하는 것이 바람직하다. 이러한 열처리를 함에 의해, 반도체층에 포함되는 댕글링 본드를 수소로 종단시킬 수 있다.
다음에 제1 절연층(167) 및 제2 절연층(168), 게이트 절연층(107)을 관통해서 반도체층 103, 104, 105, 106의 소스 또는 드레인으로서 기능하는 영역에 이르는 개구부를 형성한다. 개구부의 형성은, 레지스트 등으로 이루어진 마스크를 사용하여, 개구부를 형성하고 싶은 부위를 선택적으로 에칭함으로써 행하면 된다. 에칭 방법에 대해서 특별하게 한정은 없고, 드라이에칭법 또는 웨트에칭법의 어느 하나 또는 양쪽을 사용해서 행하면 된다. 에칭에 사용하는 가스 또는 용액에 관해서도 특별하게 한정은 없고, 선택비가 좋게 에칭할 수 있도록 적당하게 선택하면 된다.
다음에 개구부를 덮도록 도전층을 형성한다. 그 후에 도전층을 에칭하여, 소스 또는 드레인으로서 기능하는 영역과 전기적으로 접속하는 접속부 169a, 169b, 170a, 170b, 171a, 17lb, 172a, 172b을 형성하는 동시에, 소스 또는 드레인 등에 전기적 신호를 보내기 위한 배선(156)을 형성한다. 또한, 접속부 169a, 169b, 170a, 170b, 171a, 17lb, 172a, 172b 및 배선(156)의 형성 방법에 대해서 특별하게 한정은 없고, 상기에 기재한 것 같이, 도전층을 형성후 에칭함으로써 형성해도 좋고, 또는 액적을 토출하는 타이밍, 위치를 조정해서 소정의 장소에 선택적으로 도전층을 형성함으로써 형성해도 된다. 이밖에, 전계 도금법, 인쇄법, 리플로우법, 다마신법 등을 사용해도 된다. 도전층을 형성하기 위해서 사용하는 재료에 관해서도 특별하게 한정은 없지만, Ａｌ, Ｍｏ, Ｔｉ 등 또는, 이것들의 금속을 포함하는 합금, 예를 들면 수%의 규소를 포함하는 알루미늄 등을 사용해서 형성하는 것이 바람직하다. 구체적으로는, 알루미늄 또는 몰리브덴 등의 저항율이 낮은 재료로 이루어지는 단층의 도전층 외에, 알루미늄 또는 몰리브덴 등으로 이루어진 층과, 티타 늄으로 이루어진 층을 적층시켜서 이루어지는 도전층 등을 사용하는 것이 바람직하다. 또한 배선(156)을 형성하는 동시에, 외부 접속 영역(202)에 접속부(178)를, 배선 영역(203)에 배선 179a, 배선 179b을 각각 형성한다(도 4b).
다음에 접속부 및 배선을 덮도록 제3 절연층(180), 제4 절연층(181)을 형성한다. 제3 절연층(180)은, 산화 규소를 사용해서 형성하는 것이 바람직하다. 이것에 의해, 제3 절연층(180)과 제4 절연층(181)을 개재하여 다른 층에 설치된 배선 혹은 전극간의 쇼트를 더욱 방지할 수 있게 된다. 제4 절연층(181)은 실록산을 사용해서 형성하는 것이 바람직하다. 이것은, 실록산은, 자기평탄성이 높게(즉, 평탄면을 가지는 표면을 얻기 쉽게), 또한 아크릴 등의 수지재료보다도 내열성이 높기 때문이다. 또한, 제3 절연층(180)의 형성 방법에 대해서 특별하게 한정은 없고, 도포법 등을 사용해서 형성할 수 있다(도 5a).
다음에 제3 절연층(180), 제4 절연층(181)을 관통해서 접속부 172a에 이르는 개구부 184과, 배선 156에 이르는 개구부 182과, 접속부 178에 이르는 개구부 183이 각각 설치되도록 하는 동시에, 배선 179a, 179b가 노출하도록 제3 절연층(180)을 에칭한다. 또한 이때, 구동회로영역(204)에 설치된 트랜지스터의 소스 혹은 드레인에 접속하는 접속부가 노출하도록 하여도 된다. 에칭은, ＨＢｒ 가스를 포함하는 처리용 가스를 사용해서 행하는 것이 바람직하다. 이렇게 에칭함으로써, 접속부 169a, 169b, 170a, 170b, 171a, 17lb, 172a, 172b 및 배선(156)을 형성하고 있는 도전층과의 선택비가 높아지도록 선택적으로, 제3 절연층(180) 및 제4 절연층(181)을 에칭 할 수 있다. 또한 개구부 182, 183, 184과 구동회로영역(204)에서 는, 에칭하는 부위의 면적 혹은 형상 등에 의존해서 에칭 속도가 달라, 어느쪽인가의 개구부 또는 구동회로영역(204)에 있어서 오버코트 에칭이 되어버릴 일이 있지만, 본 실시형태와 같이 에칭함으로써 오버코트 에칭에 의해 생기는 불량을 저감할 수 있다. 또한 ＨＢｒ 가스 외에, 산소 가스(O2 가스), 4불화 탄소 가스(ＣＦ4 가스) 등이 포함되어 있는 것이 바람직하다. 이것에 의해 도전층과 제3 절연층(180)과의 선택비가 높아진다. 그 중에서도, ＣＦ4 가스가 포함되어 있는 것이 바람직하다. ＣＦ4 가스를 포함함으로써, 배선 156, 접속부 172a, 배선 179a, 179b이 오버코트 에칭되어 버리는 것을 더욱 막을 수 있다. 또한, 제4 절연층(181)을 에칭해서 제3 절연층(180)의 에칭에 이르기까지는, ＨＢｒ 가스 외에, 염소가스를 함유하고 있어도 된다. 이것에 의해, 에칭 속도가 빨라지도록 조정할 수 있어, 처리 효율이 좋아진다. 여기에서, 에칭 방법에 대해서 특별하게 한정은 없고, 유도 결합형 플라즈마(ＩＣＰ) 방식 이외에, 용량결합형 플라즈마(ＣＣＰ) 방식, 전자 사이크로트론 공명 플라즈마(ＥＣＲ) 방식, 반응 이온 에칭(ＲＩＥ) 방식 등을 사용할 수 있다(도 5b).
본 실시형태에서는, 이상과 같이 해서 구동회로영역(204)에 트랜지스터 173, 트랜지스터 174을 포함하고, 화소영역(206)에 트랜지스터 175, 트랜지스터 176을 포함하는 반도체장치를 얻을 수 있다. 이렇게 하여 얻어진 반도체장치는, 발광소자, 또는 액정소자를 구동하기 위한 액티브 매트릭스 기판 등으로서 사용할 수 있다.
본 실시형태에서는, 이상과 같이 해서 제조한 반도체장치를 사용한 발광 장치의 실시예에 대해서, 도 6 및 도 7을 사용해서 이하에서 설명한다.
다음에 접속부 172a을 거쳐서, 트랜지스터 176의 제1 p형 불순물 영역 163a에 전기적으로 접속하는 전극 185을 형성한다. 전극 185은, 개구부 184을 덮는 도전층을 형성한 후, 그 도전층을 에칭해서 원하는 형상으로 가공함으로써 형성하면 된다(도 6a).
다음에 전극 185의 일부가 노출하는 동시에 배선 156, 접속부 178, 170a, 170b, 배선 179a, 179b이 노출하도록 개구부를 가지는 분리벽층 186을 형성한다. 분리벽층 186에 대해서 특별하게 한정은 없고, 아크릴, 폴리이미드, 레지스트 등의 유기물 외에, 산화 규소, 질화규소, 질화알루미늄, 다이어몬드 라이크 카본(ＤＬＣ) 등의 무기물, 혹은 실록산 등을 사용해서 형성할 수 있다(도 6b).
다음에 분리벽층(186)의 개구부로부터 노출된 전극 185과 적층하도록 발광층(188)을 형성한다. 발광층(188)에는 발광 물질이 포함되어 있다. 발광층(188)에 대해서 특별하게 한정은 없고, 유기물 또는 무기물의 어느 하나만을 포함하는 것이여도 좋고, 또는 유기물과 무기물의 양쪽을 포함하는 것이라도 된다. 또한 발광층(188)은, 단층이여도 다층이라도 된다. 또한 발광 물질은 형광을 발광하는 것이라도 좋고 인광을 발광하는 것이라도 된다.
다음에 발광층(188)과 적층하도록 전극 189을 형성한다. 여기에서, 전극 185과 전극 189의 어느 한개 또는 양쪽이 가시광선을 투과할 수 있는 도전물에 의해 형성되어 있는 것이 바람직하다. 이것에 의해, 한쪽의 전극 혹은 양쪽의 전극에서 발광을 추출할수 있도록 하는 발광소자를 얻을 수 있다. 여기에서, 가시광선을 투과할 수 있는 도전물으로서는, 예를 들면 인듐 주석 산화물이나, 규소를 포함하는 인듐 주석 산화물, 산화아연 등을 들 수 있다. 또한 이들의 가시광선을 투과할 수 있도록 하는 도전물 외에, 가시광선은 투과하기 어렵지만, 알루미늄, 은, 금, 텅스텐, 몰리브덴 등의 금속 외에, 이것들의 금속의 합금, 예를 들면 리튬을 포함하는 알루미늄, 마그네슘을 포함하는 은 등을 사용해서 전극을 형성할 수도 있다.
다음에 전극 185과 전극 189의 사이에 발광층(188)을 끼워 이루어지는 발광소자를 덮도록 보호층(191)을 형성한다. 보호층(191)은 투습성이 낮은 재료를 사용해서 형성하는 것이 바람직하고, 예를 들면 질화규소 등을 사용해서 형성할 수 있다. 또한 전극 189측으로부터 발광을 추출하는 경우에는, 한층 더 투광성이 좋은 재료로 형성하는 것이 바람직하다. 또한 발광층(188)은, 발광시키고 싶은 색마다 복수 나누어 만들어도 된다. 예를 들면 빨강, 파랑, 초록의 삼색의 빛을 각각 발광시키고 싶은 경우에는, 적색의 발광을 보이는 발광층과, 청색의 발광을 보이는 발광층과, 녹색의 발광을 보이는 발광층을 적당하게 나누어 만들면 된다. 이밖에, 발광층으로부터 얻어진 발광을 필터에 의해 색 변환하여, 원하는 색의 발광을 얻어도 된다.
다음에 씰재(192)를 사용하여, 트랜지스터나 발광소자가 내측에 봉입되도록 기판 100과 기판 195을 서로 붙인다. 이 때, 기판 100과 기판 195과 씰재(192)로 둘러싸여진 내측의 영역 193은, 질소 가스 또는 불활성 가스, 혹은 투습성이 낮은 수지재료 등에 의해 충전되어 있는 것이 바람직하다. 이것에 의해, 수분에 기인해 서 발광소자가 열화하는 것을 막을 수 있다. 여기에서, 씰재(192)는, 배선 영역(203) 위에 설치하면 된다. 또한 외부 접속 영역(202)은, 외부에 노출한 상태가 되도록 하고, 도전성 접착제 등을 사용해서 접속부(178)와 플렉시블 프린트 서킷(194)을 전기적으로 접속한다.
이상과 같이 하여, 액티브 매트릭스 구동을 하는 발광 장치를 제조할 수 있다.
본 실시형태에서 제조한 발광 장치에 있어서, 화소영역(206)에는, 트랜지스터 175, 트랜지스터 176과 같은 단면구조를 가지는 트랜지스터가 행방향 및 열방향으로 배열되어 있다. 그리고, 트랜지스터(175)로부터 공급된 전류에 따라 발광소자가 구동하여, 원하는 색의 발광을 보인다.
(실시형태3)
본 발명의 반도체장치는, 선택비가 높은 에칭 방법을 사용해서 제조된 것이기 때문에, 본 발명의 반도체장치를 사용함으로써 에칭의 문제에 기인한 불량이 적은 발광 장치나 액정장치를 제조할 수 있다.
본 실시형태에서는, 표시 기능을 가지는 발광 장치에 포함되는 회로 구성 및 구동방법에 대해서 도 8～11을 사용하여 설명한다. 또한, 본 실시형태의 발광 장치는, 실시형태 1에서 설명한 것 같은 본 발명의 반도체장치의 제조방법을 적용해서 제조된 액티브 매트릭스 구동용의 회로를 포함하는 것이다. 또한 발광 장치의 회로 구성, 구동방법은 여기에 설명하는 것에 한정 되는 것은 아니다.
도8은 본 발명을 적용한 발광 장치를 상면으로부터 본 모식도이다. 도 8에 있어서, 기판(6500) 위에는, 화소부(6511)과, 소스 신호선 구동회로(6512)와, 기록용 게이트 신호선 구동회로(6513)과, 소거용 게이트 신호선 구동회로(6514)가 설치된다. 소스 신호선 구동회로(6512)과, 기록용 게이트 신호선 구동회로(6513)과, 소거용 게이트 신호선 구동회로(6514)는, 각각, 배선군을 거쳐서, 외부 입력 단자인 ＦＰＣ(플렉시블 프린트 서킷)(6503)과 접속하고 있다. 그리고, 소스 신호선 구동회로(6512)과, 기록용 게이트 신호선 구동회로(6513)과, 소거용 게이트 신호선 구동회로(6514)는, 각각, ＦＰＣ(6503)로부터 비디오 신호, 클록 신호, 스타트 신호, 리셋트 신호 등을 받아들인다. 또한 ＦＰＣ(6503)에는 프린트 배선 기판(ＰＷＢ)(6504)이 부착되어 있다. 또한, 구동회로부는, 상기한 바와 같이 반드시 화소부(6511)과 동일 기판 위에 설치될 필요는 없다. 예를 들면 배선 패턴이 형성된 ＦＰＣ 위에 ＩＣ칩을 설치한 것(ＴＣＰ) 등을 이용하여, 구동회로부가 기판 외부에 설치되어서 있어도 된다.
화소부(6511)에는, 열방향으로 연장된 복수의 소스 신호선이 행방향으로 늘어서서 배열하고 있다. 또한 전류 공급선이 행방향으로 늘어서서 배열하고 있다. 또한 화소부(6511)에는, 행방향으로 연장된 복수의 게이트 신호선이 열방향으로 나란히 서서 배열하고 있다. 또한 화소부(6511)에는, 발광소자를 포함하는 1조의 회로가 복수 배열하고 있다.
도 9은, 하나의 화소를 동작하기 위한 회로를 나타낸 도면이다. 도 9에 나타내는 회로에는, 제1 트랜지스터(901)과 제2 트랜지스터(902)과 발광소자(903)가 포 함되어 있다.
제1 트랜지스터(901)과, 제2 트랜지스터(902)는, 각각, 게이트 전극과, 드레인 영역과, 소스 영역을 포함하는 3단자의 소자이다. 드레인 영역과 소스 영역의 사이에 채널 영역을 가진다. 여기에서, 소스 영역과 드레인 영역은, 트랜지스터의 구조나 동작조건 등에 의해 바뀌기 때문에, 어느 것이 소스 영역 또는 드레인 영역인지를 한정하는 것이 곤란하다. 따라서, 본 실시형태에 있어서는, 소스 또는 드레인으로서 기능하는 영역을, 각각 제1전극, 제2전극으로 표기한다.
게이트 신호선 911과, 기록용 게이트 신호선 구동회로 913은 스위치 918에 의해 전기적으로 접속 또는 비접속의 상태가 되도록 설치된다. 또한 게이트 신호선 911과, 소거용 게이트 신호선 구동회로 914는 스위치 919에 의해 전기적으로 접속 또는 비접속의 상태에 되도록 설치된다. 또한 소스 신호선 912은, 스위치 920에 의해 소스 신호선 구동회로 915 또는 전원 916 중 어느 하나에 전기적으로 접속하도록 설치된다. 그리고, 제1 트랜지스터(901)의 게이트는 게이트 신호선 911에 전기적으로 접속하고 있다. 또한 제1 트랜지스터의 제1전극은 소스 신호선 912에 전기적으로 접속하고, 제2전극은 제2 트랜지스터(902)의 게이트 전극과 전기적으로 접속하고 있다. 제2 트랜지스터(902)의 제1전극은 전류 공급선 917과 전기적으로 접속하고, 제2전극은 발광소자(903)에 포함되는 1개의 전극과 전기적으로 접속하고 있다. 또한, 스위치 918은, 기록용 게이트 신호선 구동회로 913에 포함되어 있어도 된다. 또 스위치 919에 대해서도 소거용 게이트 신호선 구동회로 914 안에 포함되어 있어도 된다. 또한 스위치 920에 대해서도 소스 신호선 구동회로 915 안에 포함 되어 있어도 된다.
또한, 화소부에 있어서 트랜지스터나 발광소자 등의 배치에 대해 특별히 한정은 없지만, 예를 들면 도 10의 평면도에 나타낸 바와 같이 배치할 수 있다. 도 10에 있어서, 제1 트랜지스터(1001)의 제1전극은 소스 신호선 1004에 접속하고, 제2 전극은 제2 트랜지스터(1002)의 게이트 전극에 접속하고 있다. 또 제2트랜지스터의 제1전극은 전류 공급선 1005에 접속하고, 제2전극은 발광소자의 전극 1006에 접속하고 있다. 게이트 신호선 1003의 일부는 제1 트랜지스터(1001)의 게이트 전극으로서 기능한다.
다음에 구동방법에 관하여 설명한다. 도11은 시간경과에 따른 프레임의 동작에 관하여 설명하는 도면이다. 도 11에 있어서, 횡방향은 시간경과를 나타내고, 종방향은 게이트 신호선의 주사 단계수를 표시하고 있다.
본 발명의 발광 장치를 사용해서 화상표시를 행할 때, 표시 기간에 있어서는, 화면의 고쳐 쓰기 동작과 표시 동작이 반복하여 행해진다. 이 고쳐 쓰기 회수에 대해서 특별하게 한정은 없지만, 화상을 보는 사람이 어른거림(flicker)을 느끼지 않도록 적어도 1초간에 60회 정도라고 하는 것이 바람직하다. 여기에서, 1화면(1프레임)의 고쳐 쓰기 동작과 표시 동작을 행하는 기간을 1프레임 기간이라고 한다.
1프레임은, 도 11에 나타낸 바와 같이 기록 기간 501a, 502a, 503a, 504a와 유지 기간 501b, 502b, 503b, 504b를 포함하는 4개의 서브프레임 501, 502, 503, 504로 시분할되어 있다. 발광하기 위한 신호를 주어진 발광소자는, 유지 기간에서 발광 상태로 되어 있다. 각각의 서브프레임에 있어서의 유지 기간의 길이의 비는, 제1서브프레임(501):제2 서브프레임(502):제3 서브프레임(503):제4 서브프레임(504) = 23:22:21:20 = 8:4:2:1로 되어 있다. 이것에 의해 4비트 계조를 표현할 수 있다. 단, 비트수 및 계조수는 여기에 적은 것에 한정되지 않는다. 예를 들면 8개의 서브프레임을 설치해 8비트 계조를 행할 수 있도록 하여도 된다.
1프레임에 있어서의 동작에 관하여 설명한다. 우선, 서브프레임 501에 있어서, 1행째로부터 최종행까지 순차적으로 기록 동작이 행해진다. 따라서, 행에 따라 기록 기간의 시작 시간이 다르다. 기록 기간 501a가 종료한 행에서 순차적으로 유지 기간 501b으로 옮겨간다. 해당 유지 기간에 있어서, 발광하기 위한 신호가 주어지고 있는 발광소자는 발광 상태로 되어 있다. 또한 유지 기간 501b가 종료한 행에서 순차적으로 다음 서브프레임 502로 옮겨가, 서브프레임 501의 경우와 마찬가지로 1행째로부터 최종행까지 순차적으로 기록 동작이 행해진다. 이상과 같은 동작을 반복하여, 서브프레임 504의 유지 기간 504b까지 종료한다. 서브프레임 504에 있어서의 동작을 종료하면 다음 프레임으로 옮겨간다. 이렇게, 각 서브프레임에 있어서 발광한 시간의 적산 시간이, 1프레임에 있어서의 각각의 발광소자의 발광 시간이 된다. 이 발광 시간을 발광소자마다 변화시켜 하나의 화소내에서 다양하게 조합함으로써, 명도 및 색도가 다른 여러가지 표시색을 형성할 수 있다.
서브프레임 504와 같이, 최종행째까지의 기록이 종료하기 전에, 이미 기록을 끝내고, 유지 기간으로 이행한 행에 있어서의 유지 기간을 강제적으로 종료시키고 싶을 때에는, 유지 기간 504b의 뒤에 소거 기간 504c을 설치하여, 강제적으로 비발광의 상태가 되도록 제어하는 것이 바람직하다. 그리고, 강제적으로 비발광 상태로 한 행에 대해서는, 일정 기간, 비발광의 상태를 유지한다(이 기간을 비발광 기간 504d라고 한다). 그리고, 최종행째의 기록기간이 종료하면 즉시, 1행째로부터 순차적으로 다음(또는 프레임)의 기록기간으로 이행한다. 이것에 의해, 서브프레임 504의 기록 기간과, 그 다음 서브프레임의 기록 기간이 중첩하는 것을 막을 수 있다.
또한, 본 실시형태에서는, 서브프레임 501 내지 504는 유지 기간이 긴 것부터 순차적으로 나열하고 있지만, 반드시 본 실시형태와 같이 나란하게 할 필요는 없고, 예를 들면 유지 기간이 짧은 것부터 순차적으로 늘어 놓아 있어도 좋고, 또는 유지 기간이 긴 것과 짧은 것이 랜덤하게 늘어서서 있어도 된다. 또한 서브프레임은, 다시 더 복수의 프레임으로 분할되어 있어도 된다. 즉, 같은 영상신호를 주고 있는 기간, 게이트 신호선의 주사를 여러번 행해도 된다.
여기에서, 기록기간 및 소거 기간에 있어서의, 도 9에 나타내는 회로의 동작에 관하여 설명한다.
우선 기록기간에 있어서의 동작에 관하여 설명한다. 기록기간에 있어서, n행째(n은 자연수)의 게이트 신호선 911은, 스위치 918을 통해 기록용 게이트 신호선 구동회로(913)과 전기적으로 접속하고, 소거용 게이트 신호선 구동회로(914)와는 비접속이다. 또한 소스 신호선 912은 스위치 920을 통해 소스 신호선 구동회로와 전기적으로 접속하고 있다. 여기에서, n행째(n은 자연수)의 게이트 신호선 911에 접속된 제1 트랜지스터(901)의 게이트에 신호가 입력되어, 제1 트랜지스터(901)은 온이 된다. 그리고, 이때, 1열째로부터 최종열째까지의 소스 신호선에 동시에 영상신호가 입력된다. 또한, 각 열의 소스 신호선 912로부터 입력되는 영상신호는 서로 독립된 것이다. 소스 신호선 912로부터 입력된 영상신호는, 각각의 소스 신호선에 접속된 제1 트랜지스터(901)을 통해 제2 트랜지스터(902)의 게이트 전극에 입력된다. 이때 제2 트랜지스터(902)에 입력된 신호에 의해, 전류 공급선 917로부터 발광소자(903)에 공급되는 전류치가 결정된다. 그리고, 그 전류치에 의존해서 발광소자(903)은 발광 또는 비발광이 결정된다. 예를 들면 제2 트랜지스터(902)가 P채널형인 경우에는, 제2 트랜지스터(902)의 게이트 전극에 Ｌｏｗ Ｌｅｖｅｌ의 신호가 입력됨으로써 발광소자(903)가 발광한다. 한편, 제2 트랜지스터(902)가 N채널형인 경우에는, 제2 트랜지스터(902)의 게이트 전극에 Ｈｉｇｈ Ｌｅｖｅｌ의 신호가 입력됨으로써 발광소자(903)가 발광한다.
다음에 소거 기간에 있어서의 동작에 관하여 설명한다. 소거 기간에 있어서, n행째(n은 자연수)의 게이트 신호선 911은, 스위치 919을 통해 소거용 게이트 신호선 구동회로(914)와 전기적으로 접속하고, 기록용 게이트 신호선 구동회로(913)와는 비접속이다. 또한 소스 신호선 912은 스위치 920을 통해 전원(916)과 전기적으로 접속하고 있다. 여기에서, n행째의 게이트 신호선 911에 접속한 제1 트랜지스터(901)의 게이트에 신호가 입력되어, 제1 트랜지스터(901)은 온이 된다. 그리고, 이때, 1열째로부터 최종열째까지의 소스 신호선에 동시에 소거 신호가 입력된다. 소스 신호선 912로부터 입력된 소거 신호는, 각각의 소스 신호선에 접속한 제1 트랜지스터(901)을 통해 제2 트랜지스터(902)의 게이트 전극에 입력된다. 이때 제2 트랜지스터(902)에 입력된 신호에 의해, 전류 공급선 917로부터 발광소자(903)에의 전류의 공급이 저지된다. 그리고, 발광소자(903)은 강제적으로 비발광이 된다. 예를 들면 제2 트랜지스터(902)가 P채널형인 경우에는, 제2 트랜지스터(902)의 게이트 전극에 Ｈｉｇｈ Ｌｅｖｅｌ의 신호가 입력됨으로써 발광소자(903)은 비발광이 된다. 한편, 제2 트랜지스터(902)가 N채널형인 경우에는, 제2 트랜지스터(902)의 게이트 전극에 Ｌｏｗ Ｌｅｖｅｌ의 신호가 입력됨으로써 발광소자(903)는 비발광이 된다.
또한, 소거 기간에서는, n행째(n은 자연수)에 대해서는, 이상에서 설명한 것 같은 동작에 의해 소거하기 위한 신호를 입력한다. 그러나, 상기한 바와 같이, n행째가 소거 기간인 동시에, 다른 행(m행째(m은 자연수)라고 한다)에 관해서는 기록기간이 될 경우가 있다, 이러한 경우, 같은 열의 소스 신호선을 이용해서 n행째에는 소거를 위한 신호를, m행째에는 기록을 위한 신호를 입력할 필요가 있기 때문에, 이하에서 설명하는 것 같이 동작시키는 것이 바람직하다.
먼저 설명한 소거 기간에 있어서의 동작에 의해, n행째의 발광소자(903)가 비발광이 된 후, 즉시, 게이트 신호선 911과 소거용 게이트 신호선 구동회로(914)를 비접속의 상태로 하는 동시에, 스위치 920을 바꾸어서 소스 신호선 912과 소스 신호선 구동회로(915)와 접속시킨다. 그리고, 소스 신호선과 소스 신호선 구동회로(915)를 접속시키는 동시에, 게이트 신호선 911과 기록용 게이트 신호선 구동회로(913)를 접속시킨다. 그리고, 기록용 게이트 신호선 구동회로(913)로부터 m행째의 신호선에 선택적으로 신호가 입력되어, 제1 트랜지스터가 온되는 동시에, 소스 신호선 구동회로(915)에서는, 1열째로부터 최종열째까지의 소스 신호선에 기록을 위한 신호가 입력된다. 이 신호에 의해, m행째의 발광소자는, 발광 또는 비발광이 된다.
이상과 같이 해서 m행째에 대해서 기록기간을 마치면, 즉시, n+1행째의 소거 기간으로 이행한다. 그 때문에, 게이트 신호선 911과 기록용 게이트 신호선 구동회로(913)을 비접속으로 하는 동시에, 스위치 920을 바꾸어서 소스 신호선을 전원(916)과 접속한다. 또한 게이트 신호선 911과 기록용 게이트 신호선 구동회로(913)을 비접속으로 하는 동시에, 게이트 신호선 911에 대해서는, 소거용 게이트 신호선 구동회로(914)과 접속 상태로 한다. 그리고, 소거용 게이트 신호선 구동회로(914)로부터 n+1행째의 게이트 신호선에 선택적으로 신호를 입력해서 제1 트랜지스터에 신호를 온하는 동시에, 전원(916)으로부터 소거 신호가 입력된다. 이렇게 하여, n+1행째의 소거 기간을 마치면, 즉시, m+1행째의 기록기간으로 이행한다. 이하, 마찬가지로, 소거 기간과 기록기간을 반복하여, 최종행째의 소거 기간까지 동작시키면 된다.
또한, 본 실시형태에서는, n행째의 소거 기간과 n+1행째의 소거 기간 사이에 m행째의 기록기간을 설치하는 실시예에 관하여 설명했지만, 이에 한정하지 않고, n-1행째의 소거 기간과 n행째의 소거 기간과의 사이에 m행째의 기록기간을 형성해도 된다.
또한 본 실시형태에서는, 서브프레임 504와 같이 비발광 기간 504d를 설치할 때에 있어서, 소거용 게이트 신호선 구동회로(914)와 어떤 1개의 게이트 신호선을 비접속 상태로 하는 동시에, 기록용 게이트 신호선 구동회로(913)과 다른 게이트 신호선을 접속 상태로 하는 동작을 반복하고 있다. 이러한 동작은, 특히 비발광 기간을 설치하지 않는 프레임에 있어서 실시해도 상관없다.
(실시형태4)
본 발명의 반도체장치의 제조방법을 적용해서 제조한 반도체장치를 포함하고, 그 반도체장치에 의해 동작하는 발광 장치 등을 가지는 전자기기에 관하여 설명한다. 또한, 본 발명을 적용한 전자기기는, 모두 에칭에 기인한 반도체장치의 동작 불량이 적고, 양호한 화상을 얻을 수 있는 것이다.
본 발명을 적용한 발광 장치를 설치한 전자기기의 하나의 실시형태를 도 12a, 도 12b 및 도 12c에 나타낸다.
도 12a는, 본 발명을 적용해서 제조한 랩톱형의 퍼스널컴퓨터이다. 이 랩톱 컴퓨터는 본체(5521), 하우징(5522), 표시부(5523), 키보드(5524) 등으로 구성되어 있다. 본 발명의 반도체장치의 제조방법을 사용해서 제조한 발광 장치를 표시부로서 짜 넣는 것으로 퍼스널텀퓨터를 완성할 수 있다.
도 12b는, 본 발명을 적용해서 제조한 전화기이다, 전화기의 본체(5552)에는 표시부(5551)와, 음성출력부(5554), 음성입력부(5555), 조작 스위치(5556, 5557), 안테나(5553) 등으로 구성되어 있다. 본 발명의 반도체장치의 제조방법을 사용해서 제조한 발광 장치를 표시부로서 짜 넣는 것으로 전화기를 완성할 수 있다.
도 12c는, 본 발명을 적용해서 제조한 텔레비젼 수상기이다. 텔레비전수상기 는, 표시부(5531), 하우징(5532), 스피커(5533) 등으로 구성되어 있다. 본 발명의 반도체장치의 제조방법을 사용해서 제조한 발광 장치를 표시부로서 짜 넣는 것으로 텔레비젼 수상기를 완성할 수 있다.
이상과 같이 본 발명의 발광 장치는, 각종 전자기기의 표시부로서 사용하는데에도 대단히 적합하다.
또한, 본 실시형태에서는, 퍼스널컴퓨터에 대해서 서술하고 있지만, 이밖에 전화기, 내비게이션 장치, 또는 조명 기기 등에 반도체장치의 제조방법을 사용해서 제조한 발광 장치를 설치해도 상관없다.
[실시예1]
본 실시예에서는, 본 발명의 효과에 대해서 조사한 실험의 실험 결과에 관하여 설명한다.
실험에 사용한 시료는, 도 13a 내지 도 13c에 나타내는 바와 같이, 기판(701) 위에 도전층(702)과, 도전층(702) 위에 적층된 절연층(703)으로 구성되는 것이다. 도전층(702)은 티타늄으로 이루어지고, 절연층(703)은 실록산으로 이루어진다. 또한 기판(701)은 유리로 이루어진다. 또한, 같은 구성의 시료를 복수 준비했다.
실험은 다음과 같이 행하였다. 우선, 절연층(703) 위에 레지스트로 이루어진 마스크(704)를 형성했다. 다음에 각각의 시료를, 절연층(703)을 선택적으로 에칭할 수 있도록 하는 조건에서 처리했다. 에칭은, 시료마다 다른 조건(조건1～조건13)에 서 행했다. 에칭의 처리 시간은, 어느 조건 하에서도 1분간으로 했다. 각 조건은, 표1에 나타낸 바와 같다. 절연층(703)을 에칭후, 절연층(703)의 에칭과 함께 에칭된 도전층(702)의 두께를 구하여, 선택비를 구했다. 각 에칭 조건에 있어서의 선택비를 표1에 나타냈다. 또한 선택비는, 절연층(703)에 관한 에칭 속도를, 도전층(702)에 관한 에칭 속도로 나누어서 구한 값이다. 선택비의 값이 클수록, 절연층(703)을 선택적으로 에칭할 수 있어, 도전층(702)이 과잉으로 에칭되는 것을 막을 수 있는 것을 나타낸다.
[표 1]
Figure 112007034634315-pct00003
"x"는 절연막의 소실에 의해 선택비가 측정 불가능한 것을 의미한다.
표1에서, ＨＢｒ 가스를 포함하는 조건으로 에칭함으로써, 절연층(703)을 선택적으로 에칭할 수 있는 것을 알 수 있다. 또한, ＨＢｒ 가스 외에, ＣＦ4 가스, 혹은 ＳＦ6 가스 등을 포함함으로써, 한층 더 절연층(703)에 대한 선택비가 높아지는 것을 알 수 있다.
또한 압력을 2Pa 미만, 바람직하게는 1.7Pa 이하가 되도록 조정함으로써 실록산에 기인한 잔류물을 억제할 수 있는 것이, 주사전자현미경에 의한 관찰 결과로부터 알았다. 또한, 도 14에는, 표1의 조건 12에 의해 처리한 시료(상기 실험에 사용한 시료와는 다른 시료)를 주사전자현미경을 사용해서 관찰하여, 얻어진 상을 나타낸다. 도 14a는, 배선과 배선을 접속하기 위해서 설치하는 개구부(도 5b의 개구부(184)에 해당하는 부분)을 관찰한 상이다. 또한 도 14b는, 배선 1905이 노출하도록 상기 배선 1905을 덮고 있었던 절연층을 에칭한 영역을 관찰한 상이다. 또한, 도 14a에 있어서, 질소를 포함하는 산화 규소로 이루어지는 층과 실록산으로 이루어진 층이 적층된 절연층(1902)의 개구부에서는, 배선이 노출되어 있다(점선 1901로 나타내는 부분). 배선은, 티타늄으로 이루어진 층과 알루미늄으로 이루어진 층과 티타늄으로 이루어진 층이 순차적으로 적층해서 이루어진다. 도 14a에서는, 상층측에 설치된 티타늄으로 이루어진 층을 확인할 수 있다. 또한, 절연층(1902) 위에는 마스크로서 사용한 레지스트(1903)를 확인할 수 있다. 또한 도 14b에 있어서, 절연층(1904) 위에 배선(1905)을 확인할 수 있다. 배선(1905)은, 절연층(1902)의 개구부로부터 노출한 배선과 함께 형성된 것이다. 또한 절연층(1904)은 배선(1905)과, 그 하층에 설치된 배선을 절연하기 위해서 설치된 층이며, 절연층(1904)은 하층에 설치된 배선의 형상을 반영해서 단차를 보이고 있다. 도 14a, b로부터, 본 발명을 적용해서 에칭한 시료는 잔류물이 보이지 않고, 양호한 상태인 것을 알 수 있다.
(참조부호의 설명)
301: 도전층 302: 절연층 303: 마스크 100: 기판 101a: 절연층 101b: 절연층 102: 반도체층 103: 반도체층 104: 반도체층 105: 반도체층 106: 반도체층 107: 게이트절연층 108: 제1도전층 109: 제2도전층 110a: 마스크 110b: 마스크 110c: 마스크 110d: 마스크 110e: 마스크 110f: 마스크 111: 제 2도전층 112: 제2도전층 113: 제2도전층 114: 제2도전층 115: 제2도전층 116: 제2도전층 117: 전극 118: 전극 121: 제1도전층 122: 제1도전층 123: 제1도전층 124: 제1도전층 125: 제1 도전층 126: 제1 도전층 127: 전극 128: 전극 129: 전극 130: 접속부 131: 제2 도전층 132: 제2 도전층 133: 제2 도전층 134: 제2 도전층 135: 제2 도전층 136: 제2 도전층 140a: 제1 n형 불순물 영역 140b: 제1 n형 불순물 영역 141a: 제1 n형 불순물 영역 14lb: 제1 n형 불순물 영역 142a: 제1 n형 불순물 영역 142b: 제1 n형 불순물 영역 142c: 제1 n형 불순물 영역 143a: 제1 n형 불순물 영역 143b: 제1 n형 불순물 영역 144a: 제2 n형 불순물 영역 144b: 제2 n형 불순물 영역 147a: 제2 n형 불순물 영역 147b: 제2 n형 불순물 영역 147c: 제2 n형 불순물 영역 145a: 제3 n형 불순물 영역 145b: 제3 n형 불순물 영역 146: 영역 148a: 제3 n형 불순물 영역 148b: 제3 n형 불순물 영역 148c: 제3 n형 불순물 영역 148d: 제3 n형 불순물 영역 148a: 제3 n형 불순물 영역 153a: 마스크 153b: 마스크 153c: 마스크 153d: 마스크 155a: 마스크 155b: 마스크 156: 배선 160a: 제1 p형 불순물 영역 160b: 제1 p형 불순물 영역 161a: 제2 p형 불순물 영역 16lb: 제2 p형 불순물 영역 163a: 제1 p형 불순물 영역 163b: 제1 p형 불순물 영역 164a: 제2 p형 불순물 영역 164b: 제2 p형 불순물 영역 167: 제1 절연층 168: 제2 절연층 169a: 접속부 169b: 접속부 170a: 접속부 171a: 접속부 17lb: 접속부 172a: 접속부 172b: 접속부 173: 트랜지스터 174: 트랜지스터 175: 트랜지스터 176: 트랜지스터 178: 접속부 179a: 배선 179b: 배선 180: 절연층 181: 절연층
182: 개구부 183: 개구부 184: 개구부 185: 전극 186: 분리벽층 188: 발광층
189: 전극 191: 보호층 192: 씰재 194: 플렉시블 프린트 서킷 195: 기판
202: 외부 접속 영역 203: 배선 영역 204: 구동회로영역 206: 화소영역 6500: 기판 6503: ＦＰＣ 6504: 프린트 배선 기판(ＰＷＢ) 6511: 화소부 6512: 소스 신호선 구동회로 6513: 기록용 게이트 신호선 구동회로 6514: 소거용 게이트 신호선 구동회로 901: 트랜지스터 902: 트랜지스터 903: 발광소자 911: 게이트 신호선 912: 소스 신호선 913: 기록용 게이트 신호선 구동회로 914: 소거용 게이트 신호선 구동회로 915: 소스 신호선 구동회로 916: 전원 917: 전류 공급선 918: 스위치 919: 스위치 920: 스위치 1001: 트랜지스터 1002: 트랜지스터 1003: 게이트 신호선 1004: 소스 신호선 1005: 전류 공급선 1006: 전원 501: 서브프레임 502: 서브프레임 503: 서브프레임
504: 서브프레임 501a: 기록 기간 502a: 기록 기간 503a: 기록 기간 504a: 기록 기간 501b: 유지 기간 502b: 유지 기간 503b: 유지 기간
504b: 유지 기간 504c: 소거 기간 504d: 비발광 기간 5521: 본체 5522: 하우징 5523: 표시부 5524: 키보드 5551: 표시부 5552: 본체 5553: 안테나
5554: 음성출력부 5555: 음성입력부 5556: 조작 스위치 5531: 표시부 5532: 하우징 5533: 스피커 701: 기판 702: 도전층 703: 절연층 704: 마스크
1901: 점선 1902: 절연층 1903: 레지스트 1904: 절연층 1905: 배선

Claims (29)

  1. 화소영역에 제1 도전층을 형성하고, 구동회로 영역에 단차부분을 갖는 제2 도전층을 형성하는 단계와,
    상기 제1 도전층 및 상기 제2 도전층 위에 실록산을 포함하는 절연층을 형성하는 단계와,
    상기 화소영역에 제1 개구를 형성하고 상기 구동회로 영역에 제2 개구를 형성하기 위해서, 브롬화수소를 포함하는 가스를 사용하여 상기 절연층을 에칭하는 단계를 포함하고,
    상기 제1 개구는 상기 제1 도전층의 적어도 일부를 노출시키고,
    상기 단차부분은 상기 제2 도전층의 상단(上段) 상면과 상기 제2 도전층의 하단(下段) 상면을 갖고,
    상기 제2 개구는 상기 상단 상면의 일부와 상기 하단 상면의 일부를 노출시키는, 반도체장치의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 화소영역에 제1 도전층을 형성하고, 구동회로 영역에 단차부분을 갖는 제2 도전층을 형성하는 단계와,
    상기 제1 도전층 및 상기 제2 도전층 위에 실록산을 포함하는 절연층을 형성하는 단계와,
    상기 화소영역에 제1 개구를 형성하고 상기 구동회로 영역에 제2 개구를 형성하기 위해서, 브롬화수소를 포함하는 가스를 사용하여 상기 절연층을 에칭하는 단계를 포함하고,
    상기 제1 개구는 상기 제1 도전층의 적어도 일부를 노출시키고,
    상기 단차부분은 상기 제2 도전층의 상단(上段) 상면과 상기 제2 도전층의 하단(下段) 상면을 갖고,
    상기 제2 개구는 적어도 상기 상단 상면의 일부와 상기 하단 상면의 일부를 노출시키고,
    상기 제1 개구의 깊이가 상기 제2 개구의 깊이와 서로 다른, 반도체장치의 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 화소영역에 제1 도전층을 형성하고, 구동회로 영역에 단차부분을 갖는 제2 도전층을 형성하는 단계와,
    상기 제1 도전층 및 상기 제2 도전층 위에 실록산을 포함하는 절연층을 형성하는 단계와,
    상기 화소영역에 제1 개구를 형성하고 상기 구동회로 영역에 제2 개구를 형성하기 위해서, 브롬화수소를 포함하는 가스를 사용하여 상기 절연층을 에칭하는 단계를 포함하고,
    상기 제1 개구는 상기 제1 도전층의 적어도 일부를 노출시키고,
    상기 단차부분은 상기 제2 도전층의 상단(上段) 상면과 상기 제2 도전층의 하단(下段) 상면을 갖고,
    상기 제2 개구는 적어도 상기 상단 상면의 일부와 상기 하단 상면의 일부를 노출시키고,
    상기 제1 개구의 면적이, 상기 제2 개구의 면적과 서로 다른, 반도체장치의 제조방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 기판 위의 화소영역에 박막 트랜지스터를 형성하는 단계와,
    상기 박막 트랜지스터 위에 제1 절연층을 형성하는 단계와,
    상기 화소영역에 상기 박막 트랜지스터와 전기적으로 접속된 제1 도전층을 형성하고, 상기 제1 절연층 위의 구동회로 영역에 제2 도전층을 형성하는 단계와,
    상기 제1 도전층 및 상기 제2 도전층 위에 실록산을 포함하는 제2 절연층을 형성하는 단계와,
    브롬화수소를 포함하는 가스를 사용하여 상기 제2 절연층을 에칭하여서 상기 화소영역에 제1 개구를 형성하고 상기 구동회로 영역에 제2 개구를 형성하는 단계를 포함하고,
    상기 제1 개구는 상기 제1 도전층의 적어도 일부를 노출시키고,
    상기 제2 도전층은 단차부분을 갖고,
    상기 단차부분은 상기 제2 도전층의 상단(上段) 상면과 상기 제2 도전층의 하단(下段) 상면을 갖고,
    상기 제2 개구는 적어도 상기 상단 상면의 일부와 상기 하단 상면의 일부를 노출시키는, 반도체장치의 제조방법.
  18. 제 1항, 제 6항 또는 제 12항 중 어느 한 항에 있어서,
    상기 에칭단계는 상기 절연층 위에 형성된 마스크를 사용하여 행해지는, 반도체장치의 제조방법.
  19. 제 17항에 있어서,
    상기 에칭단계는 상기 제2 도전층 위에 형성된 마스크를 사용하여 행해지는, 반도체장치의 제조방법.
  20. 제 1항, 제 6항, 제 12항 또는 제 17항 중 어느 한 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은, 티타늄, 알루미늄 및 몰리브덴으로 구성된 그룹으로부터 선택된 1 또는 2가지 금속을 포함하는 반도체장치의 제조방법.
  21. 제 1항, 제 6항, 제 12항 또는 제 17항 중 어느 한 항에 있어서,
    상기 가스는, 산소 가스, 4불화 탄소 가스 및 6불화 유황 가스로부터 선택된 1 또는 2가지 가스를 포함하는 반도체장치의 제조방법.
  22. 제 1항, 제 6항, 제 12항 또는 제 17항 중 어느 한 항에 있어서,
    상기 에칭은, 2Pa 미만의 압력에서 행해지는 반도체장치의 제조방법.
  23. 제 1항, 제 6항 또는 제 12항 중 어느 한 항에 있어서,
    상기 절연층은 도포법 또는 잉크젯법에 의해 형성되는 반도체장치의 제조방법.
  24. 제 17항에 있어서,
    상기 제2 절연층은, 도포법 또는 잉크젯법에 의해 형성되는 반도체장치의 제조방
    법.
  25. 제 1항, 제 6항 또는 제 12항 중 어느 한 항에 있어서,
    상기 제1 도전층에 대해 실록산을 포함하는 상기 절연층의 선택비는 상기 에칭에 있어서 20이상인, 반도체장치의 제조방법.
  26. 제 1항, 제 6항 또는 제 12항 중 어느 한 항에 있어서,
    상기 제1 도전층에 대해 실록산을 포함하는 상기 절연층의 선택비는 상기 에칭에 있어서 70이상인, 반도체장치의 제조방법.
  27. 제 17항에 있어서,
    상기 제1 도전층에 대해 실록산을 포함하는 상기 제2 절연층의 선택비는 상기 에칭에 있어서 20이상인, 반도체장치의 제조방법.
  28. 제 17항에 있어서,
    상기 제1 도전층에 대해 실록산을 포함하는 상기 제2 절연층의 선택비는 상기 에칭에 있어서 70이상인, 반도체장치의 제조방법.
  29. 제 1항, 제 6항, 제 12항 또는 제 17항 중 어느 한 항에 있어서,
    상기 제1 개구를 통해 상기 제1 도전층에 전기적으로 접속된 화소전극을 형성하는 단계를 더 포함하는, 반도체장치의 제조방법.
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