KR20040007949A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 폴리실리콘 영역에 형성되는 실리사이드막의 두께가 액티브 영역에 형성되는 실리사이드막의 두께보다 두껍게 형성되도록 선택적으로 증가시킴으로써, 누설 전류를 증가시키지 않고 폴리실리콘 저항을 감소시킬 수 있는 기술에 관한 것이다. 이를 위한 본 발명의 반도체 소자의 제조 방법은, 샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 게이트 및 게이트 스페이서를 형성하는 단계; 상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계; 상기 구조물 위에 제 1 코발트(Co)막을 소정의 두께로 형성하는 단계; 상기 구조물 위에 스핀 코팅(Spin Coating)으로 SOG(Spin On Glass)막을 소정의 두께로 형성하는 단계; 상기 구조물 위에 논-살리사이드(Non-Salicide) 지역 및 실리사이드가 형성되는 지역의 게이트 부분은 닫히고 나머지 부분은 열리도록 하는 포토 마스크 패턴을 형성하는 단계; 상기 포토 마스크 패턴을 베리어로 하여 상기 제 1 코발트막이 드러나도록 상기 SOG막을 식각하는 단계; 상기 포토 마스크 패턴을 제거한 후 상기 게이트 밖에 형성된 제 1 코발트막을 제거하는 단계; 상기 게이트 위에 형성된 상기 SOG막을 제거하는 단계; 상기 구조물 위에 제 2 코발트막을 소정의 두께로 형성하는 단계; 상기 구조물 위에 티타늄질화막(TiN)을 형성한 후 어닐(Anneal) 공정을 실시하는 단계; 및 상기 티타늄질화막(TiN)을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘 영역에 형성되는 실리사이드막의 두께가 액티브 영역에 형성되는 실리사이드막의 두께보다 두껍게 형성되도록 선택적으로 증가시킴으로써, 접합 누설 전류를 증가시키지 않고폴리실리콘 저항을 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 공정에서 특히 로직(Logic) 소자 제조 공정에서는 소자의 동작 속도가 매우 중요한 요소로 작용하기 때문에 저항 감소를 위해 실리사이드를 적용하고 있다. 이러한 실리사이드 형성 공정은 금속을 증착하고 열 공정에 의해서 금속 실리사이드를 형성하게 되는데, 이때 실리콘으로 구성되어 있는 액티브 영역과 게이트 형성 물질인 폴리실리콘 위에만 실리사이드가 형성되고 나머지 절연 물질에는 형성이 되지 않게 하는 샐리사이드(Self Aligned Silicide) 공정을 채택하고 있다. 특히, 0.18㎛ 이하로 게이트 선폭이 감소함에 따라 저항 및 안정성에서 우수한 코발트 실리사이드가 적용되고 있는 실정이다.
그러나, 이렇게 실리사이드가 형성된 지역은 저항이 매우 낮기 때문에 실제로 높은 저항이 요구되는 지역에서는 적용을 할 수 없으므로 실리사이드가 형성디지 않아야 할 지역을 절연막으로 덮고 그 이외의 지역에서는 실리사이드를 형성시키는 논-살리사이드(Non-Salicide) 공정이 필요하게 된다.
논-살리사이드(Non-Salicide) 공정은 살리사이드를 형성하기 이전 웨이퍼 전면에 절연막을 증착하고 포토 마스크를 이용하여 논-살리사이드(Non-Salicide) 지역의 절연막은 보호하고 샐리사이드 형성 지역의 절연막은 제거하게 된다.
그러나, 이러한 절연막 제거 공정은 주로 플라즈마를 이용한 건식 식각을 이용하게 되는데, 이 때 발생하는 식각 손상에 의해 특히 PMOS 트랜지스터 지역의 폴리실리콘(Polysilicon) 저항이 크게 열화 된다. 이러한 저항의 열화는 실리사이드의 형성 두께가 증가할수록 안정화되나 실리사이드 형성 두께의 증가는 폴리실리콘 뿐만 아니라 액티브 지역에서도 동일하게 나타나므로 액티브 지역에서의 실리사이드 두께 증가는 접합 누설 전류 증가를 동반하게 되어 소자 특성을 열화 시키게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 폴리실리콘 영역에 형성되는 실리사이드막의 두께가 액티브 영역에 형성되는 실리사이드막의 두께보다 두껍게 형성되도록 선택적으로 증가시킴으로써, 누설 전류를 증가시키지 않고 폴리실리콘 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판2 : 샬로우 트렌치 분리막
3 : 게이트 산화막4 : 게이트 폴리 실리콘막
5 : LDD 스페이서 또는 게이트 스페이서
6 : 소스/드레인 영역 또는 액티브 영역
7 : 코발트(Co)막`8 : SOG막
9 : 포토 마스크 패턴10 : 코발트(Co)막
7a, 10a, 10b : 코발트실리사이드막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은,
샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 게이트 및 게이트 스페이서를 형성하는 단계;
상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;
상기 구조물 위에 제 1 코발트(Co)막을 소정의 두께로 형성하는 단계;
상기 구조물 위에 스핀 코팅(Spin Coating)으로 SOG(Spin On Glass)막을 소정의 두께로 형성하는 단계;
상기 구조물 위에 논-살리사이드(Non-Salicide) 지역 및 실리사이드가 형성되는 지역의 게이트 부분은 닫히고 나머지 부분은 열리도록 하는 포토 마스크 패턴을 형성하는 단계;
상기 포토 마스크 패턴을 베리어로 하여 상기 제 1 코발트막이 드러나도록 상기 SOG막을 식각하는 단계;
상기 포토 마스크 패턴을 제거한 후 상기 게이트 밖에 형성된 제 1 코발트막을 제거하는 단계;
상기 게이트 위에 형성된 상기 SOG막을 제거하는 단계;
상기 구조물 위에 제 2 코발트막을 소정의 두께로 형성하는 단계;
상기 구조물 위에 티타늄질화막(TiN)을 형성한 후 어닐(Anneal) 공정을 실시하는 단계; 및
상기 티타늄질화막(TiN)을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 코발트막은 물리적 기상 증착법의 하나인 스퍼터링 방법으로 형성하는 것을 특징으로 한다.
상기 제 1 코발트막의 두께는 약 100Å 정도로 형성하는 것을 특징으로 한다.
상기 SOG막의 식각은 CHF3/CF4/Ar 가스를 이용하여 식각하는 것을 특징으로 한다.
상기 제 1 코발트막의 제거는 SC-1(NH4OH : H2O2: H2O)와 SC-2(HCL : H2O2: H2O) 용액을 이용하여 제거하는 것을 특징으로 한다.
상기 게이트 위에 형성된 상기 SOG막을 제거는 HF 및 BOE(Buffered OxideEtchant)를 이용하여 제거하는 것을 특징으로 한다.
상기 제 2 코발트막의 두께는 120Å 정도의 두께를 갖도록 형성하는 것을 특징으로 한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다. 이 때, 상기 STI막(2)은 절연막(또는 산화막)으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).
그 다음, 상기 실리콘 기판(1) 내에 P웰 및 N웰을 형성한다.
그 다음, 게이트 산화막(3)과 폴리 실리콘막(4)을 증착한 후 패터닝 공정을 통해 게이트 전극을 형성한다. 이때, 폴리 실리콘막(4)은 등방성 식각된다.
그 다음, 상기 구조물 위에 NM/PM 이온을 주입한다.
그 다음, 상기 실리콘 기판(1)에 LDD 확산층을 형성하기 위한 이온 주입을 실시한다.
그 다음, 상기 게이트 측벽 및 이후 LDD 스페이서가 형성될 실리콘 기판(1) 위에 버퍼 산화막(4a)을 형성한다.
그 다음, 상기 게이트 측벽에 LDD 스페이서(5)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(6)을 형성한다.
그 다음, 상기 구조물 위에 실리사이드 형성 물질인 코발트(Co)를 약 100Å 정도를 웨이퍼 전면에 물리적 기상 증착법의 하나인 스퍼터링 방법으로 증착하여 코발트(Co)막(7)을 형성한다.
그 다음, 상기 구조물 위에 층간 절연막으로 주로 사용되는 SOG(Spin On Glass) 물질을 이용하여 스핀 코팅(Spin Coating)으로 SOG막(8)을 형성한다.
SOG막(8)의 큰 장점은 화학적 기상 증착법에 의해 형성되는 막이 하부층의 높낮이를 거의 그대로 반영하는데 비해 SOG는 액체 액체 상태로 공정이 진행되기 때문에 하부층의 높낮이와 관계없이 평평한 표면을 유지할 수 있다.
그 다음, 도 2에 도시된 바와 같이, SOG막(8)을 형성한 후 논-살리사이드(Non-Salicide) 지역은 모두 포토 레지스트로 닫히고 실리사이드가 형성되는 지역의 폴리실리콘 게이트 부분은 닫히고 나머지 부분은 열리는 포토 마스크 공정(9)을 진행한다.
그 다음, 도 3에 도시된 바와 같이, 포토 마스크 공정(9)이 완료된 후 산화막 식각 공정에 주로 사용되는 CHF3/CF4/Ar 가스를 이용하여 식각을 진행한다. 이 때, 식각은 SOG막(8) 하부의 코발트(Co)막(7)에서 중지시킨다. 따라서, SOG막(8)의 식각이 종료되면 폴리실리콘 게이트(4) 상부는 포토 마스크에 의해 보호가 되어 SOG막(8)이 그대로 존재하게 되고, 그 이외의 지역은 코발트(Co)막(7)이 드러나게 된다.
그 다음, 도 4에 도시된 바와 같이, 포토 마스크(9)를 스트립 공정에 의해 제거하고, SC-1(NH4OH : H2O2: H2O)와 SC-2(HCL : H2O2: H2O) 용액을 이용하여 처리를 하면 폴리실리콘 게이트 상부에 존재하는 코발트(Co)막(7)은 SOG막(8)에 의하여 보호되고 나머지 지역의 코발트(Co)막(7)은 제거된다.
그 다음, 도 5에 도시된 바와 같이, 폴리실리콘 게이트(4) 상부에 존재하는 SOG막(8)을 HF 및 BOE(Buffered Oxide Etchant)를 이용하여 제거해내면 액티브 지역(소스/드레인 영역)에는 코발트(Co)막(7)이 없고 폴리실리콘 게이트(4) 상부에만 코발트막(7)이 존재하게 된다.
그 다음, 논-살리사이드(Non-Salicide) 공정을 진행한 후 CoSi2형성을 위해 상기 구조물 위에 코발트(Co)막(10)을 120Å 정도의 두께로 증착하게 되면, 폴리실리콘 게이트(4) 상부에는 코발트(Co)막(7)의 두께가 액티브 지역에 비해 약 100Å 정도 두껍게 증착이 된다.
그 다음, 도 6에 도시된 바와 같이, 캡핑(Capping)막인 티타늄질화막(TiN)을 증착한 후 어닐(Anneal) 공정 및 티타늄질화막(TiN) 제거 공정을 진행하고 나면, 액티브 지역의 코발트실리사이드(CoSi2)(10a)의 두께는 일정하게 유지하면서 폴리실리콘 게이트(4) 상부의 코발트실리사이드(CoSi2)(7a)의 두께는 증가하게 된다.
이러한 구조는 액티브 지역의 코발트실리이드(CoSi2) 두께를 일정하게 유지하여 접합 누설 전류 증가에 의한 소자 특성 열화를 배제하면서 폴리실리콘 게이트의 저항을 낮게 가져갈 수 있게 되어 안정적인 소자 특성 구현이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 게이트 폴리실리콘 지역의 실리사이드 두께를 증가시키게 되어 PMOS 실리사이드의 저항 감소 및 열적 안정성을 향상시키게 되며, 또한 액티브 지역에서는 일정한 실리사이드 두께를 유지하게 되어 접합 누설 전류 증가를 방지하게 되어 소자의 안정적인 동작을 가능하게 한다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 게이트 및 게이트 스페이서를 형성하는 단계;상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;상기 구조물 위에 제 1 코발트(Co)막을 소정의 두께로 형성하는 단계;상기 구조물 위에 스핀 코팅(Spin Coating)으로 SOG(Spin On Glass)막을 소정의 두께로 형성하는 단계;상기 구조물 위에 논-살리사이드(Non-Salicide) 지역 및 실리사이드가 형성되는 지역의 게이트 부분은 닫히고 나머지 부분은 열리도록 하는 포토 마스크 패턴을 형성하는 단계;상기 포토 마스크 패턴을 베리어로 하여 상기 제 1 코발트막이 드러나도록 상기 SOG막을 식각하는 단계;상기 포토 마스크 패턴을 제거한 후 상기 게이트 밖에 형성된 제 1 코발트막을 제거하는 단계;상기 게이트 위에 형성된 상기 SOG막을 제거하는 단계;상기 구조물 위에 제 2 코발트막을 소정의 두께로 형성하는 단계;상기 구조물 위에 티타늄질화막(TiN)을 형성한 후 어닐(Anneal) 공정을 실시하는 단계; 및상기 티타늄질화막(TiN)을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 코발트막은 물리적 기상 증착법의 하나인 스퍼터링 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 코발트막의 두께는 약 100Å 정도로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 SOG막의 식각은 CHF3/CF4/Ar 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 코발트막의 제거는 SC-1(NH4OH : H2O2: H2O)와 SC-2(HCL : H2O2: H2O) 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 위에 형성된 상기 SOG막을 제거는 HF 및 BOE(Buffered Oxide Etchant)를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 코발트막의 두께는 120Å 정도의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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