KR100376884B1 - 스택 패키지 - Google Patents

스택 패키지 Download PDF

Info

Publication number
KR100376884B1
KR100376884B1 KR10-2001-0021985A KR20010021985A KR100376884B1 KR 100376884 B1 KR100376884 B1 KR 100376884B1 KR 20010021985 A KR20010021985 A KR 20010021985A KR 100376884 B1 KR100376884 B1 KR 100376884B1
Authority
KR
South Korea
Prior art keywords
pin
pins
package
connection bar
disposed
Prior art date
Application number
KR10-2001-0021985A
Other languages
English (en)
Other versions
KR20020082543A (ko
Inventor
김진성
김조한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0021985A priority Critical patent/KR100376884B1/ko
Publication of KR20020082543A publication Critical patent/KR20020082543A/ko
Application granted granted Critical
Publication of KR100376884B1 publication Critical patent/KR100376884B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 칩 선택 핀의 처리가 보다 용이하게 되도록 한 스택 패키지를 개시하며, 개시된 본 발명의 스택 패키지는, 하나의 /CS핀과 적어도 하나 이상의 NC핀들이 구비된 바텀 패키지와 탑 패키지를 동일 기능을 하면서 연직 배치되는 핀들간을 전기적으로 연결시켜 스택한 스택 패키지에 있어서, 상기 탑 패키지는 본딩 패드들이 상부면 중앙에 일렬로 배열된 센터 패드형의 반도체 칩과, 상기 반도체 칩 상에 부착되며 상기 본딩 패드들의 양측으로 대칭되게 연장 배치되면서 상기 본딩 패드들과 개별적으로 와이어 본딩되는 수 개의 핀들로 구성된 리드프레임, 및 상기 본딩 패드들의 양측에 인접한 핀들 부분 상에 각각 배치되어 특정 본딩 패드들 및 핀들과 와이어 본딩된 제1 및 제2플로팅 연결 바를 포함하며, 상기 /CS핀 및 NC핀들은 상기 제1 및 제2플로팅 연결 바를 통해 칩 선택 패드와 모두 전기적으로 연결되고, 상기 제1 내지 제3NC핀 중에서 선택되는 어느 하나의 NC핀을 제외하고, 나머지 NC핀들과 /CS핀은 연직 하부에 배치된 바텀 패키지의 리드들과 연결되지 않도록 절단되는 것을 특징으로 한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 탑 패키지에서의 칩 선택 핀의 처리를 용이하게 행할 수 있는 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 즉, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.
도 1은 종래 기술에 따라 2개의 TSOP(Thin Small Outline Package)를 스택하여 제조된 스택 패키지를 도시한 사이도이다.
도시된 바와 같이, 탑 패키지(200)의 리드(120)는 바텀 패키지(100)의 리드(50)와 연결되기 용이하도록 리포밍(reforming)되며, 연직 배치된 상기 탑 패키지(200)의 리드(150)와 바텀 패키지(100)의 리드(50)는 전기적으로 상호 접속된다. 이때, 바텀 패키지(100)와 탑 패키지(200)의 개별적 선택을 위해, 상기 탑 패키지(200)에서의, 예컨데, 19번 리드(이하, "핀"이라 칭함)인 칩 선택(Chip Select : 이하, /CS) 핀(150a)은 반쯤 절단되며, 그리고, 상기 바텀 패키지(100)와 탑 패키지(200) 사이에 개재된 연결 바(interconnection bar : 300)를 통해서, 예컨데, 36번 핀인 노 선택(No Select : 이하, NC) 핀(150b)과 전기적으로 연결된다.
상기 연결 바(300)는 FR-4와 같은 수지층 상에 Cu층이 형성되고, 본딩부, 즉, 탑 패키지(200)의 /CS핀(150a) 및 NC핀(150b)과 대응하는 부분을 제외한 나머지 Cu층 부분이 솔더 마스크(solder mask)로 덮혀진 구조이다.
이러한 스택 패키지에 있어서, 바텀 패키지(100)의 /CS핀(50a)은 그 자체가 그대로 유지되지만, 상기 바텀 패키지(100)의 NC핀(50b)은 연결 바(300) 및 탑 패키지(200)의 NC핀(150b)을 통해 상기 탑 패키지(200)의 /CS핀(150a)과 전기적으로 연결되어진 것으로부터, 실질적으로, 탑 패키지(200)의 /CS핀(150a)이 된다.
상기와 같은 스택 패키지의 제조방법은 다음과 같다.
우선, 연결 바(300)를 이용해서 탑 패키지(200)의 /CS핀(150a)과 NC핀(150b)을 전기적으로 연결시키고, 그런다음, 탑 패키지(200)의 모든 핀들(150)에 솔더 페이스트(solder paste)를 입힌 상태에서, 연직 배치된 탑 패키지(200)의 핀들(150)과 바텀 패키지(100)의 핀들(50)간이 일대일로 대응하게 상기 탑 패키지(200)를 바텀 패키지(100) 상에 배치시킨다. 그리고나서, 리플로우(reflow)를 수행해서 상기 연직 배치된 핀들(50, 150)간을 각각 전기적으로 연결시킨다.
이후, 도시하지는 않았으나, 바텀 패키지(100)의 핀들(50)에 솔더 페이스트를 입힌 상태에서, 상기와 같은 스택 패키지를 인쇄회로기판(도시안됨) 상에 배치시킨 후, 리플로우를 행하여, 상기 스택 패키지를 실장시킨다.
한편, 상기와 같은 공정 대신에, 바텀 패키지(100)를 솔더 페이스트의 개재하에 인쇄회로기판 상에 배치시킨 후, 솔더 페이스트를 이용해서 바텀 패키지(100)의 상부에 탑 패키지(200)를 배치시키고, 그리고나서, 리플로우를 행하여 상기 바텀 패키지(100)의 리드(50)와 탑 패키지(200)의 리드(150)간을 전기적으로 연결시킴과 동시에 스택 패키지가 실장되도록 할 수도 있다.
그러나, 전술한 바와 같은 종래의 스택 패키지는 스택을 위한 /CS핀의 칩 선택 패드에 대한 자유로운 대응이 어렵다는 문제점이 있으며, 또한, 탑 패키지와 연결 바의 전기적 연결을 위한 리플로우와 탑 패키지와 바텀 패키지간의 스택을 위한 리플로우 및 실장시의 리플로우 등, 최소 3회 이상의 열공정이 수행되어야 하는 것으로부터 칩 손상이 유발될 수 있다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 스택을 위한 /CS핀의 처리가 보다 용이한 스택 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 리플로우 공정에 의한 칩 손상의 유발을 억제시킬 수 있는 스택 패키지를 제공함에 그 다른 목적이 있다.
도 1은 종래의 스택 패키지를 도시한 사시도.
도 2는 본 발명의 실시예에 따른 스택 패키지에서의 탑 패키지를 설명하기 위한 평면도.
도 3은 도 2에서의 칩 선택 패드와 /CS핀 및 NC핀들과의 전기적 연결 구조를 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 플로팅 연결 바를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 칩 1a : 본딩 패드
2 : 칩 선택 패드 6 : 금속 와이어
11 : /CS핀 12 : 제1NC핀
13 : 제2NC핀 14 : 제3NC핀
20 : 리드프레임 22 : 제1절연필름
23 : 전도성 라인 24 : 제2절연필름
26a,26b,28a,28b : 본딩부 30a,30b: 플로팅 연결 바
상기와 같은 목적을 달성하기 위한 본 발명의 스택 패키지는, 하나의 /CS핀과 적어도 하나 이상의 NC핀들이 구비된 바텀 패키지와 탑 패키지를 동일 기능을 하면서 연직 배치되는 핀들간을 전기적으로 연결시켜 스택한 스택 패키지에 있어서, 상기 탑 패키지는 본딩 패드들이 상부면 중앙에 일렬로 배열된 센터 패드형의 반도체 칩과, 상기 반도체 칩 상에 부착되며 상기 본딩 패드들의 양측으로 대칭되게 연장 배치되면서 상기 본딩 패드들과 개별적으로 와이어 본딩되는 수 개의 핀들로 구성된 리드프레임, 및 상기 본딩 패드들의 양측에 인접한 핀들 부분 상에 각각 배치되어 특정 본딩 패드들 및 핀들과 와이어 본딩된 제1 및 제2플로팅 연결 바를 포함하며, 상기 /CS핀 및 NC핀들은 상기 제1 및 제2플로팅 연결 바를 통해 칩 선택 패드와 모두 전기적으로 연결되고, 상기 제1 내지 제3NC핀 중에서 선택되는 어느 하나의 NC핀을 제외하고, 나머지 NC핀들과 /CS핀은 연직 하부에 배치된 바텀 패키지의 리드들과 연결되지 않도록 절단되는 것을 특징으로 한다.
여기서, 상기 본딩 패드들 중에서 칩 선택 패드는 그의 일측에 배치된 /CS핀 및 제1플로팅 연결 바의 일측단과 그의 타측에 배치된 제2플로팅 연결 바의 일측단과 와이어 본딩되며, 상기 칩 선택 패드의 일측에 배치된 제1NC핀은 상기 제1플로팅 연결 바의 타측단과 와이어 본딩되고, 상기 칩 선택 패드의 타측에 배치된 제2NC핀은 상기 제2플로팅 연결 바의 일측단과 와이어 본딩되며, 상기 칩 선택 패드의 타측에 배치된 제3NC핀은 상기 제2플로팅 연결 바의 타측단과 일측단과 와이어 본딩된다.
본 발명에 따르면, 탑 패키지의 제조시에 반도체 칩의 칩 선택 패드를 리드프레임의 /CS핀은 물론, NC핀들 모두와 전기적으로 연결시킴으로써, 패키지들간의 스택시에 바텀 패키지와 탑 패키지에서의 /CS핀의 처리를 보다 용이하게 행할 수 있으며, 또한, 리플로우 공정의 감소를 통해 열에 의한 칩 손상이 유발되는 것을 억제시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명의 스택 패키지는 2개의 패키지가 상,하로 스택된 구조로서, 바텀 패키지는 종래와 마찬가지로 TSOP이 그대로 사용되지만, 탑 패키지는 그 제조시에 칩 선택 패드가 /CS핀은 물론, NC핀들 모두와 전기적으로 연결된다.
자세하게, 도 2는 본 발명의 실시예에 따른 스택 패키지에서의 탑 패키지를 도시한 평면도로서, 도시된 바와 같이, 본 발명의 탑 패키지는 본딩 패드들(1a)이 상부면 중앙부에 일렬로 배열된 센터 패드형의 반도체 칩(1) 상에 상기 본딩 패드들(1a)의 양측으로 수 개의 리드, 즉, 핀들이 대칭되게 배치된 리드프레임(20)이 접착제(도시안됨)에 의해 부착되고, 상기 칩(1)의 각 본딩 패드들(1a)이 대응하는핀과 금속 와이어(6)에 의해 개별적으로 와이어 본딩된다.
또한, 상기 본딩 패드들(1a)의 양측에 인접하여 배치된 핀 부분들의 상면에는 2개의 본딩부(26a,28a)(26b,28b)를 갖는 제1 및 제2플로팅 연결 바(floating interconnection bar : 30a,30b)가 각각 추가로 배치되며, 상기 칩(1)의 본딩 패드들(1a) 중에서 칩 선택 패드(2)는 기본적으로 /CS핀(11)과 와이어 본딩되며, 상기 제1 및 제2플로팅 연결 바들(30a, 30b)을 통해서, 예컨데, 15번, 36번 및 48번핀인 NC핀들(12,13,14)과도 모두 전기적으로 연결된다.
도 3은 칩 선택 패드(2)와 /CS핀(11) 및 NC핀들(12,13,14)과의 전기적 연결 구조를 도시한 도면으로서, 도시된 바와 같이, 칩 선택 패드(2)는 대응하는 핀, 즉, /CS핀(11)과 와이어 본딩되며, 아울러, 상기 /CS핀(11)과의 사이에 배치된 제1플로팅 연결 바(30a)의 제1본딩부(26a)와도 와이어 본딩되고, 또한, 상기 /CS핀(11)과 반대측에 배치된 제2플로팅 연결 바(30b)의 제1본딩부(26b)와도 와이어 본딩된다. 게다가, 상기 제1플로팅 연결 바(30a)의 제2본딩부(28a)는 15번핀인 제1NC핀(12)과 와이어 본딩되고, 상기 제2플로팅 연결 바(30b)의 제1본딩부(26b)는 36번핀인 제2NC핀(13)과, 또, 제2본딩부(28b)는 48번핀인 제3NC핀(14)과 와이어 본딩된다.
여기서, 상기 제1 및 제2플로팅 연결 바(30a, 30b)는, 도 4에 도시된 바와 같이, 제1절연필름(22) 상에 Cu층으로 이루어진 전도성 라인(23)이 형성되고, 상기 전도성 라인(23)의 일측 및 타측단, 즉, 본딩부(26a,28b)(26b,28b)만을 노출시키도록 상기 전도성 라인(23) 및 제1절연필름(22) 상에 제2절연필름(24)이 형성된 구조이다. 또한, 상기 본딩부(26a,28a)(26b,28b)에는, 바람직하게, 전기적 접합 신뢰성 향상을 위해 Ni+Au 플레이팅(25)이 이루어진다.
따라서, 칩 선택 패드(2)는 와이어 본딩을 통해 /CS핀(11)과 직접 전기적으로 연결됨은 물론, 금속 와이어(6), 제1플로팅 연결 바(30a)의 전도성 라인(23) 및 다른 금속 와이어(6)를 통해 제1NC핀(12)과 전기적으로 연결되고, 그리고, 금속 와이어(6)와 제2프로팅 연결 바(30b) 및 다른 금속 와이어(6)를 통해 제2NC핀(13)과도 전기적으로 연결되며, 또한, 금속 와이어(6), 제2플로팅 연결 바(30b)의 전도성 라인(23) 및 다른 금속 와이어(6)를 통해 제3NC핀(14)과 전기적으로 연결된다.
한편, 상기와 같은 구조를 갖는 본 발명의 탑 패키지에 있어서, 도시되지는 않았으나, 반도체 칩(1)과 이에 와이어 본딩된 핀 부분들 및 플로팅 연결 바(30a, 30b)를 포함한 공간적 영역은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 봉지제로 성형되어, 최종적인 구조를 갖게 된다.
이와 같은 본 발명의 탑 패키지는 칩 선택 패드(2)가 /CS핀(11)은 물론, NC핀들(12,13,14)과도 모두 전기적으로 연결되는 구조를 갖기 때문에, 스택 패키지를 제조하기 스택시, /CS핀의 처리가 매우 용이하다.
즉, 종래에는 탑 패키지에서의 /CS핀 처리를 위해, 연결 바 등을 이용해야 하며, 특히, /CS핀 처리는 그와 인접하는 NC핀으로만 전기적 연결이 가능할 뿐, 상기 /CS핀과 반대측에 배치되는 NC핀들과 전기적 연결은 곤란하였으며, 그래서, 상기 /CS핀 처리가 용이하지 못하였다. 반면, 본 발명의 탑 패키지는 그 제조시에 플로팅 연결 바를 이용하여 /CS핀은 물론 모든 NC핀들이 칩 선택 패드와 전기적 연결이 이루어지도록 하기 때문에, 스택 패키지의 제조시, 별도의 연결 바가 필요치 않으며, 또한, 본 발명에서는 3개의 NC핀들 중에서 어느 하나를 선택하면 되므로, /CS핀에 대한 처리가 상대적으로 용이하다.
예컨데, 스택 패키지를 제조하기 위한 바텀 패키지와 탑 패키지의 스택시, 탑 패키지의 제1 내지 제3NC핀들 중에서 어느 하나, 예컨데, 15번핀은 그대로 두고, /CS핀과 제2 및 제3NC핀들을 절단해낸 상태로 연직 배치되는 바텀 및 탑 패키지의 핀들간을 일대일 접속시키게 되면, TSOP 구조의 바텀 패키지에서의 실질적인 /CS핀은 그 자체가 되지만, 탑 패키지에서는 15번핀인 제1NC핀이 실질적인 /CS핀이 된다.
그러므로, 본 발명의 스택 패키지는 /CS핀에 대한 처리가 종래의 그것 보다 용이하다. 또한, 별도의 연결 바가 사용되지 않는 것으로부터 리플로우, 즉, 열 공정의 생략을 통해 칩 손상의 유발을 억제시킬 수 있게 된다.
이상에서와 같이, 본 발명은 탑 패키지의 제조시에 /CS핀에 대한 처리를 미리 수행해줌으로써 스택시에 /CS핀 처리를 매우 용이하게 할 수 있으며, 패키지들간의 스택시에 리플로우 공정을 수행하지 않는 것으로부터 열 공정에 의한 칩 손상의 유발을 억제시킬 수 있다.
또한, /CS핀에 대한 처리 및 열에 의한 칩 손상 측면을 고려할 때, 종래에는 2개 정도의 패키지가 스택될 수 있지만, 본 발명의 경우에는 패키지의 스택시에 리플로우와 같은 열 공정이 수행되지 않으며, 또, /CS핀 처리가 용이하여 2개 이상의 패키지들을 스택할 수 있으며, 그래서, 보다 고용량의 반도체 모듈을 제공할 수 있다.
게다가, 스택 가능한 패키지의 수를 늘릴 수 있음에 따라, 실장 공간 사용율을 높일 수 있어, 핸드폰 등과 같이 경박단소화되는 전자기기의 제조에 매우 유리하게 적용할 수 있다.
아울러, 본 발명의 경우, NC핀을 /CS핀으로 사용할 수 있기 때문에 인쇄회로기판의 설계를 용이하게 할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 하나의 /CS핀과 적어도 하나 이상의 NC핀들이 구비된 바텀 패키지와 탑 패키지를 동일 기능을 하면서 연직 배치되는 핀들간을 전기적으로 연결시켜 스택한 스택 패키지에 있어서,
    상기 탑 패키지는 본딩 패드들이 상부면 중앙에 일렬로 배열된 센터 패드형의 반도체 칩과, 상기 반도체 칩 상에 부착되며 상기 본딩 패드들의 양측으로 대칭되게 연장 배치되면서 상기 본딩 패드들과 개별적으로 와이어 본딩되는 수 개의 핀들로 구성된 리드프레임, 및 상기 본딩 패드들의 양측에 인접한 핀들 부분 상에 각각 배치되어 특정 본딩 패드들 및 핀들과 와이어 본딩된 제1 및 제2플로팅 연결 바를 포함하며,
    상기 /CS핀 및 NC핀들은 상기 제1 및 제2플로팅 연결 바를 통해 칩 선택 패드와 모두 전기적으로 연결되고, 상기 제1 내지 제3NC핀 중에서 선택되는 어느 하나의 NC핀을 제외하고, 나머지 NC핀들과 /CS핀은 연직 하부에 배치된 바텀 패키지의 리드들과 연결되지 않도록 절단되는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서, 상기 본딩 패드들 중에서 칩 선택 패드는 그의 일측에 배치된 /CS핀 및 제1플로팅 연결 바의 일측단과 그의 타측에 배치된 제2플로팅 연결 바의 일측단과 와이어 본딩되며,
    상기 칩 선택 패드의 일측에 배치된 제1NC핀은 상기 제1플로팅 연결 바의 타측단과 와이어 본딩되고, 상기 칩 선택 패드의 타측에 배치된 제2NC핀은 상기 제2플로팅 연결 바의 일측단과 와이어 본딩되며, 상기 칩 선택 패드의 타측에 배치된 제3NC핀은 상기 제2플로팅 연결 바의 타측단과 일측단과 와이어 본딩되는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서, 상기 제1 및 제2플로팅 연결 바는,
    제1절연필름과 상기 제1절연필름 상에 형성된 전도성 라인 및 상기 전도성 라인 및 제1절연필름 상에 상기 전도성 라인의 일측 및 타측단의 본딩부를 노출시키도록 형성된 제2절연필름으로 구성된 것을 특징으로 하는 스택 패키지.
  4. 제 3 항에 있어서, 상기 전도성 라인은 Cu층으로 이루어진 것을 특징으로 하는 스택 패키지.
  5. 제 3 항에 있어서, 상기 전도성 라인의 본딩부는 Ni+Au로 도금된 것을 특징으로 하는 스택 패키지.
KR10-2001-0021985A 2001-04-24 2001-04-24 스택 패키지 KR100376884B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0021985A KR100376884B1 (ko) 2001-04-24 2001-04-24 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0021985A KR100376884B1 (ko) 2001-04-24 2001-04-24 스택 패키지

Publications (2)

Publication Number Publication Date
KR20020082543A KR20020082543A (ko) 2002-10-31
KR100376884B1 true KR100376884B1 (ko) 2003-03-19

Family

ID=27702290

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0021985A KR100376884B1 (ko) 2001-04-24 2001-04-24 스택 패키지

Country Status (1)

Country Link
KR (1) KR100376884B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677825B1 (ko) * 2005-07-06 2007-02-02 (주)시스앤텍 적층형 플래쉬 메모리 칩 및 그 제조방법
KR100843215B1 (ko) 2006-12-07 2008-07-02 삼성전자주식회사 스택 패키지 및 스택 패키징 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996587A (en) * 1989-04-10 1991-02-26 International Business Machines Corporation Integrated semiconductor chip package
JPH0529525A (ja) * 1991-07-23 1993-02-05 Mitsubishi Electric Corp 半導体パツケージ
KR20000009367A (ko) * 1998-07-23 2000-02-15 강경석 적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법
KR20000020223A (ko) * 1998-09-18 2000-04-15 강경석 반도체칩의 적층패키지
KR20000021618A (ko) * 1998-09-30 2000-04-25 김영환 스택 메모리

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996587A (en) * 1989-04-10 1991-02-26 International Business Machines Corporation Integrated semiconductor chip package
JPH0529525A (ja) * 1991-07-23 1993-02-05 Mitsubishi Electric Corp 半導体パツケージ
KR20000009367A (ko) * 1998-07-23 2000-02-15 강경석 적층패키지를 위한 반도체칩 및 반도체칩의 적층패키지 방법
KR20000020223A (ko) * 1998-09-18 2000-04-15 강경석 반도체칩의 적층패키지
KR20000021618A (ko) * 1998-09-30 2000-04-25 김영환 스택 메모리

Also Published As

Publication number Publication date
KR20020082543A (ko) 2002-10-31

Similar Documents

Publication Publication Date Title
KR100753415B1 (ko) 스택 패키지
KR100833589B1 (ko) 스택 패키지
KR101070913B1 (ko) 반도체 칩 적층 패키지
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US20060228832A1 (en) Leadframe semiconductor package stand and method for making the same
KR100376884B1 (ko) 스택 패키지
KR100743649B1 (ko) 멀티 칩 패키지
KR20040102414A (ko) 반도체 패키지
KR100713898B1 (ko) 적층 패키지
KR100328693B1 (ko) 칩사이즈스택패키지및그의제조방법
KR20010073345A (ko) 적층 패키지
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR100891538B1 (ko) 칩 스택 패키지
KR100401502B1 (ko) 칩 스택 패키지
KR20080029273A (ko) 스택 패키지 및 이를 이용한 고밀도 멀티 패키지
KR20050104960A (ko) 칩 스택 패키지
KR19980022344A (ko) 적층형 bga 반도체패키지
KR20060133800A (ko) 칩 스택 패키지
KR100772096B1 (ko) 스택 패키지
KR100368968B1 (ko) 스택형 패키지
KR20060074142A (ko) 스택 패키지
KR20030047403A (ko) 볼 그리드 어레이형 적층 패키지
KR100924553B1 (ko) 메모리 모듈
KR100631945B1 (ko) 스택 패키지
KR20070088046A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee