KR20030029718A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 유지전극쌍 중 적어도 하나 이상의 전극이 플로팅 상태를 유지하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{DRIVING METHOD FOR PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 실례로, 8비트의 비디오 데이터를 이용하여 256 계조로 화상이 표시되는 경우 각 방전셀에서의 1 프레임 표시기간(예를 들면, 1/60초=약 16.7msec)은 도 2에 도시된 바와 같이 8개의 서브필드(SF1 내지 SF8)로 분할된다.
각 서브필드(SF1 내지 SF8)는 다시 리셋 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되고, 서스테인 기간에는 1:2:4:8:…:128의 비율로 가중치를 부여하게 된다. 여기서, 리셋기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다. 리셋 기간, 어드레스 기간 및 소거기간은 각 서브필드 기간에 동일하게 할당된다.
도 3은 리셋 기간, 어드레스 기간, 서스테인 기간 및 소거기간에 인가되는구동파형을 나타내는 파형도이다.
도 3을 참조하면, 리셋 기간에 제 1전극(Y)에는 방전개시전압보다 낮은 제 1전압(Vs)으로부터 방전개시전압을 넘는 제 2전압(Vr)까지 완만히 상승하는 램프펄스(RP)가 인가된다. 이와 같은 램프펄스(RP)가 인가되면 모든 방전셀들에 소정의 벽전하가 형성된다. 다시 말하여, 램프펄스(RP)의 상승기간동안(제 1전압(Vs)으로부터 제 2전압(Vr)으로 상승하는 기간) 모든 방전셀들에서 리셋방전이 발생하고, 이 리셋방전에 의하여 전극들(X,Y,Z)에 벽전하가 형성된다.
리셋방전은 제 1전극(Y)과 제 2전극(Z)간에 발생되는 면방전과, 제 1전극(Y)과 어드레스전극(X) 간에 발생되는 대향방전으로 나뉘어진다. 제 1전극(Y)에 정극성의 리셋펄스가 인가되면 인접되게 형성되어 있는 제 2전극(Z)과 면방전이 발생된다. 이와 같은 면방전에 의해 제 1전극(Y)에는 음의 벽전하가 형성되고, 제 2전극(Z)에는 양의 벽전하가 형성된다. 또한, 제 1전극(Y)에 정극성의 리셋펄스가 인가될 때 서로 대향되도록 형성되어 있는 어드레스전극(X)과 대향방전이 발생된다. 이와 같은 대향방전에 의해 제 1전극(Y)에는 음의 벽전하가 형성되고, 어드레스전극(X)에는 양의 벽전하가 형성된다.
제 2전압(Vr)까지 상승된 램프펄스(RP)는 소정시간 후에 제 1전압(Vs)까지 급격히 하강하고, 제 1전압(Vs)에서 0V 까지는 완만히 하강한다. 램프펄스(RP)의 하강기간동안(제 1전압(Vs)으로부터 0V로 하강하는 기간) 방전셀들에서는 자기소거 방전(Self erasing)이 일어난다. 방전셀들에서 자기소거 방전이 발생되면 방전셀들에 형성된 벽전하들의 전압이 낮아지게 된다. 이때, 벽전하들의 전압은 어드레스 방전에 적합하도록 조절된다.
어드레스 기간에 제 1전극(Y)에는 순차적으로 스캔펄스(SP)가 인가되고, 어드레스전극(X)에는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 인가된다. 제 1전극(Y)에 인가되는 스캔펄스(SP)의 전압은 리셋기간에 제 1전극(Y)에 형성된 음의 벽전하와 합쳐진 전압값을 갖는다. 어드레스전극(X)에 인가되는 데이터펄스(DP)의 전압은 리셋기간에 어드레스전극(X)에 형성된 양의 벽전하와 합쳐진 전압값을 갖는다. 따라서, 제 1전극(Y)에 인가되는 스캔펄스(SP) 및 어드레스전극(X)에 인가되는 데이터펄스(DP)의 전압은 방전개시전압 이하로 설정될 수 있다.
한편, 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 인가된 방전셀들에서는 어드레스 방전이 일어난다. 이와 같은 어드레스 방전에 의해 제 1전극(Y)에는 양의 벽전하가 형성되고, 어드레스전극(X)에는 음의 벽전하가 형성된다. 또한, 제 1전극(Y)과 인접되게 형성되어 있는 제 2전극(Z)에는 음의 벽전하가 형성된다.
서스테인 기간에는 방전개시전압 보다 낮은 전압을 가지는 제 1서스테인펄스(SUSPy)가 제 1전극(Y)에 인가되고, 제 1서스테인펄스(SUSPy)와 동일한 전압을 가지는 제 2서스테인펄스(SUSPz)가 제 1서스테인펄스(SUSPy)와 교번되게 제 2전극(Z)에 인가된다. 이때, 어드레스 방전에 의하여 벽전하가 형성된 방전셀들에서는 서스테인 방전이 일어난다.
이를 상세히 설명하면, 어드레스 방전이 발생된 방전셀들에는 리셋방전에 의해 형성된 벽전하들보다 많은 벽전하들이 형성된다. 즉, 어드레스방전이 일어나지 않은 방전셀들에는 리셋방전에 의해 형성된 벽전하들만이 존재한다. 이때, 리셋방전에 의해 형성된 벽전하들의 전압값을 150V라 가정한다. 어드레스 방전이 일어난 방전셀들에는 리셋방전에 의해 형성된 벽전하들보다 많은 벽전하들이 존재한다. 이때, 어드레스 방전에 의해 형성된 벽전하들의 전압값을 180V라 가정한다.
방전셀에서 방전개시전압이 210V라 가정할 때, 서스테인펄스들(SUSPy,SUSPz)의 전압값은 40V 정도로 설정된다. 이와 같은 서스테인펄스들(SUSPy,SUSPz)은 모든 방전셀들에 인가되고, 이때 어드레스 방전이 발생된 방전셀들은 방전개시전압을 넘게 되므로 서스테인 방전이 발생된다. 하지만, 어드레스 방전이 발생되지 않은 방전셀들에서는 방전개시전압을 넘지 못하므로 서스테인 방전이 일어나지 못한다.
소거 기간에는 제 2전극(Z)에 소거펄스(EP)가 공급된다. 소거펄스가 방전셀들에 공급되면 서스테인 방전이 발생된 방전셀들에서 미약한 소거방전이 발생된다. 이와 같은 소거방전에 의하여 서스테인 방전이 정지된다. 한편, 소거펄스(EP)의 전압값은 서스테인펄스들(SUSPy,SUSPz)의 전압값과 동일하게 설정되므로 서스테인 방전이 발생되지 않은 방전셀(즉, 어드레스 방전이 발생되지 않은 방전셀)들에서는 소거방전이 일어나지 않는다.
이와 같은 종래 PDP는 모든 서브필드에서 리셋기간, 어드레스기간, 서스테인기간 및 소거기간을 반복하며 소정의 화상을 표시한다. 하지만, 종래의 PDP의 리셋기간에는 모든 방전셀들에서 리셋방전이 발생되고, 리셋방전에 의해 생성된 빛에 의해 콘트라스트가 저하된다. 즉, 리셋방전에 의해 생성된 빛은 휘도에 기여하지 못한다.
실례로, 5개의 서브필드로 구동되는 PDP의 풀 화이트는 대략 154 cd/㎡의 휘도를 갖는다. 이때, 리셋방전에 의해서 발생되는 빛은 대략 0.75 cd/㎡의 휘도를 갖는다. 따라서, 5개의 서브필드로 구동되는 종래의 PDP는 1 : 205 정도의 낮은 콘트라스트 비를 갖는다. 마찬가지로, 10개의 서브필드로 구동되는 종래의 PDP도 1 : 300 정도의 낮은 콘트라스트 비를 갖는다.
따라서, 본 발명의 목적은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 일반적인 교류 면방전형 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널에 공급되는 구동파형을 나타내는 파형도.
도 4는 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 5는 방전셀의 임피던스 성분 및 외부요인에 의하여 실제적으로 유도되는 플로팅펄스를 나타내는 도면.
도 6은 제 2전극에 유도되는 플로팅 펄스의 전압값을 나타내는 파형도.
도 7은 본 발명 및 종래의 플라즈마 디스플레이 패널의 리셋기간에 발생되는 광파형을 나타내는 파형도.
도 8a는 어드레스 기간에 선택되지 않은 방전셀들의 동작과정을 나타내는 파형도.
도 8b는 이전 서브필드에서 서스테인 방전이 발생된 방전셀의 동작과정을 나타내는 파형도.
도 8c는 이전 서브필드에서 서스테인 방전이 발생되지 않은 방전셀의 동작과정을 나타내는 파형도.
도 9는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판12Y : 제 1전극
12Z : 제 2전극14,22 : 유전체층
16 : 보호막18 : 하부기판
20X : 어드레스전극24 : 격벽
26 : 형광체층
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 유지전극쌍 중 적어도 하나 이상의 전극이 플로팅 상태를 유지하는 단계를 포함한다.
상기 다수의 서브필드들의 리셋기간에 유지전극쌍 중 주사전극에 리셋펄스가 공급되는 단계와, 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 유지전극쌍 중 유지전극이 플로팅 상태를 유지하는 단계를 포함한다.
상기 다수의 서브필드 중 제 1서브필드의 리셋기간에 유지전극은 소정의 전압원에 접속되고, 다수의 서브필드 중 제 2서브필드 이후에 위치되는 서브필드들의 리셋기간에 유지전극은 플로팅 상태를 유지한다.
상기 서스테인기간에 발생된 서스테인 방전을 소거하기 위하여 유지전극쌍중 유지전극에 소거펄스가 인가되는 단계를 포함한다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 유지전극쌍 중 주사전극에 제 1리셋펄스가 공급되는 단계와; 유지전극쌍 중 유지전극에 제 1리셋펄스에 동기되는 제 2리셋펄스가 공급되는 단계를 포함한다.
상기 다수의 서브필드 중 제 1서브필드의 리셋기간에는 제 1리셋펄스 만이 공급되고, 다수의 서브필드 중 제 2서브필드 이후에 위치되는 서브필드의 리셋기간에는 제 1 및 제 2리셋펄스가 공급된다.
상기 제 1 및 제 2리셋펄스의 전압은 동일하게 설정된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 9을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 4를 참조하면, 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 한 필드(Field)는 다수의 서브필드(Sub_Field)로 나뉘어 구동되며, 각각의 서브필드는 리셋기간, 어드레스기간, 서스테인기간 및 소거기간으로 나뉘어진다.
리셋 기간에는 램프펄스(RP)가 인가되어 방전셀에 벽전하가 형성된다. 어드레스 기간에는 비디오 데이터의 논리값에 따라 방전셀에서 선택적인 어드레스 방전을 일으킨다. 서스테인 기간에는 어드레스 방전이 발생된 방전셀들에서 서스테인 방전을 일으킨다. 소거기간에는 소거방전을 일으켜 서스테인 방전을 소거한다. 본 발명의 제 1서브필드는 도 3에 도시된 종래의 서브필드와 동일한 파형이 인가됨과 아울러 동일한 동작을 하므로 상세한 설명은 생략하기로 한다.
본 발명의 제 2서브필드의 리셋기간을 제 1서브필드에서 서스테인 방전이 일어난 방전셀과, 제 1서브필드에서 서스테인 방전이 일어나지 않은 방전셀로 나누어 설명하기로 한다. 먼저, 제 1서브필드에서 서스테인 방전이 일어나지 않은 방전셀에는 제 1서브필드의 리셋방전에 의하여 생성된 벽전하들이 축적되어 있다. 즉, 어드레스전극(X)과 제 2전극(Z)에는 양의 벽전하가 형성되어 있고, 제 1전극(Y)에는 음의 벽전하가 형성되어 있다.
이후, 제 2서브필드의 리셋기간에 램프펄스(RP)가 제 1전극(Y)에 인가된다. 제 1전극(Y)에 램프펄스(RP)가 인가될 때 제 2전극(Z)은 플로팅상태를 유지한다. 이와 같이 제 2전극(Z)이 플로팅 상태가 되면 제 1전극(Y)에 인가되는 램프펄스(RP)와 동일한 형태의 플로팅 펄스(FP)가 제 2전극(Z)에 유도된다. 실례로, 도 6과 같이 제 1전극(Y)에 390V의 전압레벨을 가지는 램프펄스(RP)가 인가되었을 때 제 2전극(Z)에는 전극간의 용량간섭등에 의하여 290V의 전압레벨을 가지는 플로팅 펄스(FP)가 유도된다.
제 2전극(Z)에 소정 전압레벨을 가지는 플로팅 펄스(FP)가 인가되면 제 1전극(Y)과 제 2전극(Z) 간에는 면방전이 발생되지 않는다. 즉, 제 2전극(Z)에 정극성의 플로팅 펄스(FP)가 유도되면 제 1전극(Y)과 제 2전극(Z) 전압차는 방전개시전압을 넘지 못하고 , 이에 따라 제 2서브필드의 리셋기간에 제 1전극(Y)과 제 2전극(Z) 간에 면방전이 발생되지 않는다. 또한, 어드레스전극(X)에는 제 1서브필드의 리셋기간에 형성된 양의 벽전하를 유지하고 있으므로, 제 1전극(Y)과 어드레스전극(X) 간에 대향방전이 발생되지 않는다. 즉, 제 1전극(Y)과 어드레스전극(X)의 전압차는 방전개시전압을 넘지 못한다. 따라서, 본 발명의 제 2서브필드에서는 제 1서브필드에서 서스테인 방전이 일어나지 않은 방전셀에서 리셋방전이 일어나지 않는다.
제 1서브필드에서 서스테인 방전이 일어난 방전셀들에는 낮은 전압레벨을 가지는 벽전하들이 형성된다. 즉, 서스테인 방전이 일어난 방전셀들에서는 소거방전이 일어나고, 이에 따라 벽전하들이 재결합하므로 낮은 전압레벨을 가지는 벽전하들이 형성되어 있다.
제 2서브필드의 리셋기간에 서스테인 방전이 일어난 방전셀들에 램프펄스(RP)가 공급되면 플로팅 상태를 유지하고 있는 제 2전극(Z)에 플로팅 펄스(FP)가 유도된다. 제 2전극(Z)에 정극성의 플로팅 펄스(FP)가 인가되면 제 1전극(Y)과 제 2전극(Z)의 전압차는 방전개시전압을 넘지못하고, 이에 따라 제 1전극(Y)과 제 2전극(Z) 간에는 면방전이 발생되지 않는다. 한편, 제 1서브필드의 소거방전에 의하여 어드레스전극(X)에는 낮은 전압레벨을 가지는 벽전하들이 형성된다. 따라서, 제 1전극(Y)과 어드레스전극(X)의 전압차는 방전개시전압을 넘게되고, 이에 따라 제 1전극(Y)과 어드레스전극(X)간에 대향방전이 발생된다. 한편, 제 2서브필드의 리셋기간은 제 2서브필드 이후에 위치되는 모든 서브필드에서 동일하게 적용된다. 다시 말하여, 제 2서브필드 이후의 서브필드들은 제 2서브필드와 동일한 리셋기간을 갖는다.
제 2서브필드 이후의 리셋기간에는 이전 서브필드에서 서스테인 방전이 일어난 방전셀들에서 제 1전극(Y)과 어드레스전극(X)간의 대향방전만이 발생된다. 대향방전의 휘도는 표1과 같이 정해진다.
소거전압 소거시작전압 방전전압 방전시작전압 휘도
면방전 133 V 158 V 232 V 202 V 126 cd/㎡
대향방전 152 V 177 V 214 V 188 V 53 cd/㎡
(여기서, 방전시작전압은 특정 방전셀에서 면방전 및 대향방전이 개시되는 전압, 방전전압은 모든 방전셀에서 면방전 및 대향방전이 일어나는 전압, 소거시작전압은 특정 방전셀에서 면방전 및 대향방전이 소거되는 전압, 소거전압은 모든 방전셀에서 면방전 및 대향방전이 소거되는 전압)
표 1을 참조하면, 대향방전의 방전시작전압 및 방전전압은 면방전의 방전시작전압 및 방전전압 보다 낮다. 따라서, 제 1전극(Y)과 어드레스전극(X) 간의 대향방전은 소정이상의 전압차에 의해 쉽게 발생될 수 있다. 한편, 대향방전은 면방전의 약 42% 정도의 휘도를 갖는다. 따라서, 리셋기간에 면방전 만을 일으키는 본 발명에서는 리셋기간에 발생되는 빛을 최소화할 수 있다.
실례로, 5개의 서브필드로 구동되는 PDP의 리셋기간에 발생되는 빛은 0.1 cd/㎡의 휘도를 갖는다. 5개의 서브필드로 구동되는 PDP의 풀 화이트의 밝기가 154cd/㎡ 라면 본 발명의 실시예에 의한 PDP는 1 : 1540 정도의 콘트라스비를 갖는다. 또한, 10개의 서브필드고 구동되는 PDP에서는 1 : 3000 정도의 높은 콘트라스트비를 갖는다.
한편, 본 발명의 제 2서브필드 기간에 유도되는 플로팅 펄스(FP)는 이상적으로 도 4와 같이 램프펄스(RP)와 동일한 형태를 갖는다. 하지만, 실제적으로 제 2서브필드 기간에 유도되는 플로팅 펄스(FP)는 방전셀의 임피던스 성분 및 외부의 요인에 의하여 도 5와 같이 하강구간에서 램프펄스(RP)보다 완만하게 전압이 낮아지게 된다.
도 7은 리셋기간에 발생되는 광 파형을 나타내는 파형도이다.
도 7을 참조하면, 종래의 PDP(PDP1)는 램프펄스(RP)의 상승구간 및 하강구간 모두에서 소정의 광 파형이 발생된다. 하지만, 본 발명의 PDP(PDP2)는 램프펄스(RP)의 하강구간에서 광 파형이 발생되지 않는다. 이와 같이 본 발명의 PDP는 리셋기간에 생성되는 광 파형(즉, 빛)을 최소화하여 콘트라스트를 향상시킬 수 있다.
도 8a 및 도 8c는 본 발명의 실시예에 의한 구동파형으로 동작하는 PDP의 신뢰성을 평가한 파형도이다.
도 8a는 어드레스 기간에 선택되지 않은 방전셀들의 동작과정을 나타내는 파형도이다.
도 8a를 참조하면, 이전 서브필드에서 서스테인 방전이 발생된 후 제 1전극(Y)에 램프펄스(RP)가 인가된다. 이때, 제 2전극(Z)에는 플로팅 펄스(FP)가 인가되고, 이에 따라 제 1전극(Y)과 어드레스전극(X)간의 대향방전에 의하여 소정의 빛이 발생된다. 어드레스 기간에 어드레스전극(X)에는 데이터펄스(DP)가 공급되지 않고, 이에 따라 어드레스 기간에 어드레스 방전이 일어나지 않는다. 이와 같은 사실은 어드레스 기간에 빛이 생성되지 않음으로 알 수 있다. 즉, 본 발명의 실시예에 의한 리셋기간에서는 방전셀에 적절한 벽전하를 형성하고, 이에 따라 어드레스 기간에서 오방전이 일어나지 않는다.
도 8b는 이전 서브필드에서 서스테인 방전이 발생된 방전셀의 동작과정을 나타내는 파형도이다.
도 8b를 참조하면, 이전 서브필드에서 서스테인 방전이 발생된 방전셀의 제 1전극(Y)에 램프펄스(RP)가 인가되면 제 2전극(Z)에는 플로팅 펄스(FP)가 유도된다. 이와 같은 리셋기간에는 제 1전극(Y)과 어드레스전극(X)간의 대향방전이 발생되고, 대향방전에 의하여 소정의 빛이 발생된다. 어드레스 기간에 어드레스전극(X)에는 제 1전극(Y)에 공급되는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 이때, 방전셀에는 어드레스 방전이 일어나 방전셀에 소정의 벽전하를 형성한다. 이와 같은 사실은 어드레스 기간에 빛이 생성되는 것으로 알 수 있다.
도 8c는 이전 서브필드에서 서스테인 방전이 발생되지 않은 방전셀의 동작과정을 나타내는 파형도이다.
도 8c를 참조하면, 이전 서브필드에서 서스테인 방전이 발생되지 않은 방전셀의 제 1전극(Y)에 램프펄스(RP)가 인가되면 제 2전극(Z)에는 플로팅 펄스(FP)가 유도된다. 이와 같은 리셋기간에 방전셀에서는 대향방전이 일어나지 않는다. 즉,도 7c에 도시된 바와 같이 리셋기간에는 빛이 발생되지 않는다. 어드레스 기간에 어드레스전극(X)에는 제 1전극(Y)에 공급되는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 이때, 방전셀에는 어드레스 방전이 일어나 방전셀에 소정의 벽전하를 형성한다. 이와 같은 사실은 어드레스 기간에 빛이 생성되는 것으로 알 수 있다.
도 9는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면이다.
도 9는 참조하면, 본 발명의 제 2실시예에 의한 PDP의 제 1서브필드 기간은 본 발명의 제 1실시예 및 종래의 구동방법과 동일하다. 제 2서브필드의 리셋기간에 제 1전극(Y)에는 제 1리셋펄스(RP1)가 공급되고, 제 2전극(Z)에는 제 1리셋펄스(RP1)에 동기되는 제 2리셋펄스(RP2)가 공급된다. 제 2전극(Z)에 공급되는 제 2리셋펄스(RP2)의 전압값은 제 1전극(Y) 및 제 2전극(Z) 간의 전류의 흐름을 방지하도록 제 1리셋펄스(RP1)와 동일하게 설정된다.
따라서, 리셋기간에 제 1전극(Y) 및 제 2전극(Z)간에 면방전이 발생되지 않는다. 이와같은 본 발명의 제 2실시예에 의한 PDP의 동작과정은 본 발명의 제 1실시예와 동일하다. 한편, 제 2서브필드의 리셋기간은 제 2서브필드 이후에 위치되는 서브필드에도 동일하게 적용된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에의하면 제 2서브필드 이후의 서브필드의 리셋기간에 제 2전극을 플로팅 상태로 유지함으로써 리셋기간에 발생되는 빛을 최소화할 수 있다. 따라서, 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동방법에 의하면 콘트라스트를 향상시킬 수 있다. 또한, 제 2서브필드 이후의 서브필드의 리셋기간에 제 1 및 제 2전극에 동일한 펄스를 공급함으로써 콘트라스트를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 상부기판에 형성된 유지전극쌍과, 상기 유지전극쌍과 교차되는 방향으로 하부기판에 형성된 어드레스전극을 구비하며 리셋기간, 어드레스기간 및 서스테인기간을 포함하는 다수의 서브필드들이 하나의 프레임을 이루는 플라즈마 디스플레이 패널의 구동방법에 있어서;
    상기 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 상기 유지전극쌍 중 적어도 하나 이상의 전극이 플로팅 상태를 유지하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 다수의 서브필드들의 리셋기간에 상기 유지전극쌍 중 주사전극에 리셋펄스가 공급되는 단계와,
    상기 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 상기 유지전극쌍 중 유지전극이 플로팅 상태를 유지하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 다수의 서브필드 중 제 1서브필드의 리셋기간에 상기 유지전극은 소정의 전압원에 접속되고,
    상기 다수의 서브필드 중 제 2서브필드 이후에 위치되는 서브필드들의 리셋기간에 상기 유지전극은 플로팅 상태를 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 서스테인기간에 발생된 서스테인 방전을 소거하기 위하여 상기 유지전극쌍 중 유지전극에 소거펄스가 인가되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 상부기판에 형성된 유지전극쌍과, 상기 유지전극쌍과 교차되는 방향으로 하부기판에 형성된 어드레스전극을 구비하며 리셋기간, 어드레스기간 및 서스테인기간을 포함하는 다수의 서브필드들이 하나의 프레임을 이루는 플라즈마 디스플레이 패널의 구동방법에 있어서;
    상기 다수의 서브필드 중 적어도 하나 이상의 서브필드의 리셋기간에 상기 유지전극쌍 중 주사전극에 제 1리셋펄스가 공급되는 단계와;
    상기 유지전극쌍 중 유지전극에 상기 제 1리셋펄스에 동기되는 제 2리셋펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 다수의 서브필드 중 제 1서브필드의 리셋기간에는 상기 제 1리셋펄스 만이 공급되고,
    상기 다수의 서브필드 중 제 2서브필드 이후에 위치되는 서브필드의 리셋기간에는 상기 제 1 및 제 2리셋펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2리셋펄스의 전압은 동일하게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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